JPH10187533A - キャッシュシステム、プロセッサ及びプロセッサを動作させる方法 - Google Patents

キャッシュシステム、プロセッサ及びプロセッサを動作させる方法

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JPH10187533A
JPH10187533A JP9280955A JP28095597A JPH10187533A JP H10187533 A JPH10187533 A JP H10187533A JP 9280955 A JP9280955 A JP 9280955A JP 28095597 A JP28095597 A JP 28095597A JP H10187533 A JPH10187533 A JP H10187533A
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memory
cache
address
processor
instruction
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JP9280955A
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A Mohamed Moatazu
エー モハメッド モアタズ
Kentetsu Boku
憲 哲 朴
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 高速メモリアクセスを有するプロセッサを提
供するキャッシュシステム及び前記プロセッサ並びにプ
ロセッサの動作方法を提供すること。 【解決手段】 キャッシュシステムはキャッシュスライ
スおよびスクラッチパッドとして動作し、ソフトウェア
により操作されるリサイズ可能な高速スクラッチパッド
を有する。プロセッサレジスタはスクラッチパッドのサ
イズとベースアドレスを示す。スクラッチパッドに用い
る命令は外部メモリからマルチプルラインをスクラッチ
パッドにロードするプリフェッチ命令とスクラッチパッ
ドからのデータのマルチプルラインを外部メモリに書込
むためのライトバック命令を含む。プリフェッチとライ
トバック命令はノンブロッキング命令でありプリフェッ
チ或いはライトバック動作の間、プログラム命令に続い
た命令が実行されるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高速メモリアクセス
を有するプロセッサを提供するシステム及び方法並びに
前記プロセッサに係り、より詳しくはキャッシュ及びス
クラッチパッドメモリシステムに関する。
【０００２】
【従来の技術】通常、プロセッサは、大部分のプロセッ
サのクロック速度と比較して相対的に低速のメモリを使
用する。このようなプロセッサのメモリアクセス速度を
上昇させるために、相対的に少ない量の高速メモリがデ
ータキャッシュ又はスクラッチパッドとして使われる。
スクラッチパッドはプロセッサのアドレス空間の一部分
を占め、そのプロセッサにより実行されるプログラムは
スクラッチパッドをアクセスして高速メモリアクセスが
可能となる。スクラッチパッドはスクラッチパッドに対
応するアドレス空間の相対的に小さな部分に対するメモ
リアクセス時間を改善することに使われる。
【０００３】
【発明が解決しようとする課題】キャッシュは、メモリ
アクセスを取り成してキャッシュがアドレス空間に比べ
て相対的に小さくても全てのアドレス空間又は大きな部
分に対する平均メモリアクセス時間を改善できる。キャ
ッシュはプロセッサの特定のアドレス空間を占めること
はないが、その代わりにキャッシュラインの情報用アド
レスを識別するタグ情報を備える。キャッシュはプロセ
ッサからのアドレスをタグ情報と比較してキャッシュが
アクセスされるメモリアクセス用有効エントリが含めら
れたかを決定する。もし、このようなエントリが存在す
ると（すなわち、キャッシュヒットがある場合）、プロ
セッサは高速キャッシュメモリをアクセス（高速キャッ
シュメモリから読み出しまたは高速キャッシュメモリへ
書込み）する。タグ情報の他にキャッシュエントリはそ
れぞれエントリに関連した情報が有効であるか、それか
ら関連した情報が低速メモリへライトバックされる変化
を含むか否かを示す“妥当性”ビットと“汚染”ビット
とを含む。アクセスされるアドレス用キャッシュエント
リが無ければ（キャッシュミスがある場合）、低速メモ
リへのアクセスは、キャッシュが直ぐアクセスされたメ
モリアドレス用の新たなエントリを創造することが求め
られる。キャッシュは従前のエントリを新しいエントリ
に置換させるか否かを決めるために“最も最近に使用さ
れた”交替のような構造を用いる。プログラムは同一ア
ドレスを反復的にアクセスして最も最近にアクセスされ
たデータが直ちに更にアクセスされて必要ならキャッシ
ュで用いられるようにする。よって、キャッシュはプロ
セッサのアドレス空間を通してアクセス時間を改善する
ことができるが、ヒット／ミス計算用オーバーヘッド、
エントリ生成及びライトバックがスクラッチパッドより
キャッシュを低速化させている。
【０００４】本発明は、高速メモリアクセスを有するプ
ロセッサを提供するキャッシュシステム及び前記プロセ
ッサ並びにプロセッサを動作させる方法を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明によるプロセッサ
はキャッシュ及び／またはスクラッチパッド用として配
分できる高速メモリを使用する。スクラッチパッドがイ
ネーブルされる時、スクラッチパッドはプロセッサのア
ドレス空間のうちユーザの選択できる部分を占め、同一
アドレスを有する低速メモリの代わりにアクセスされ
る。ユーザは固定されたサイズのスクラッチパッドにプ
ログラムを適応させることより、特定のプログラムを用
いることによってスクラッチパッドとキャッシュのサイ
ズを選択することができる。
【０００６】プロセッサはキャッシュ及び／又はスクラ
ッチパッドとして使用するために配分可能なオンチップ
メモリを備え、プロセッサはスクラッチパッド動作のた
めの規定された命令を遂行する。かかるスクラッチパッ
ド命令のうち一部分はスクラッチパッドと外部メモリ間
の情報を伝送する。スクラッチパッド命令はそれぞれス
クラッチパッドと外部メモリの貯蔵位置を識別する第１
及び第２フィールドを備える。本発明の他の例によるス
クラッチパッド命令はユーザが配置できるベースアドレ
スを持ち、スクラッチパッド命令はスクラッチパッドの
貯蔵位置そしてスクラッチパッドのために使用された同
一アドレスにおいて外部メモリの貯蔵位置を識別する一
つのフィールドを備える。スクラッチパッド命令は外部
メモリとスクラッチパッド間の一つもしくは多数のデー
タラインを伝送する。ラインサイズはオンチップメモリ
がキャッシュとして使用されるとき使われたキャッシュ
ラインをマッチさせるために選択され得る。
【０００７】スクラッチパッド命令は完了されるまで多
くのサイクルが必要とされるが、ノンブロッキングであ
るため、以前のスクラッチパッド命令に従属しない命令
がプロセッサの資源をより効率よく使用するために正常
プログラム手順を外れて実行できる。従って、スクラッ
チパッド命令に引き続いた命令またはスクラッチパッド
命令と混合された命令がスクラッチパッド命令により影
響されないデータを処理する反面、プログラムは一つも
しくはそれ以上のスクラッチパッド命令を用いてデータ
をスクラッチパッドへプリフェッチする。一応、プログ
ラムが一ブロックのデータ処理を終了すると、処理され
たデータはスクラッチパッド伝送命令を用いて外部メモ
リに貯蔵することができるが、他のデータの処理は正常
プログラム順序を外れて続けられる。
【０００８】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施の形態を詳しく説明する。図１の本
発明の実施の形態によれば、キャッシュシステムはキャ
ッシュメモリ１２０及び／またはスクラッチパッドメモ
リ１３０としての使用のために配分できる高速メモリ１
１０を備える。例えば、メモリ１１０は、全体的にキャ
ッシュメモリ１２０として、又は全体的にスクラッチパ
ッドメモリ１３０として、あるいは部分的にキャッシュ
として、それから部分的にスクラッチパッドとして配分
することができる。スクラッチパッドメモリがある時、
該スクラッチパッドメモリ１３０はプロセッサのアドレ
ス空間１５０の一部分を占め、同一アドレスを有する外
部メモリの代わりにアクセスされる。しかも、スクラッ
チパッドメモリ１３０に割り当てられたアドレスがプロ
グラムによって選択される。スクラッチパッドメモリ１
３０は値Ａ１とＡ２間のアドレス１７０を占め、後で値
Ｂ１とＢ２間のアドレス１６０に移動する。ユーザは固
定された位置の固定サイズのスクラッチパッドにプログ
ラムを適応させることより、特定のプログラムを用いる
ことによってスクラッチパッドメモリ１３０とキャッシ
ュメモリ１２０のサイズ及び位置を選択することができ
る。
【０００９】本発明の他の特徴によると、このキャッシ
ュシステムはスクラッチパッド動作のために規定された
命令を遂行するプロセッサの内部にある。このような命
令の一部分はスクラッチパッドとプロセッサ用の外部メ
モリ間の情報を伝送する。付加的な命令はデータキャッ
シュのキャッシュラインをプリフェッチするか又はライ
トバックする。
【００１０】図２は本発明の実施の形態によるマルチプ
ロセッサ２００のブロック図を示している。このマルチ
プロセッサ２００は汎用制御プロセッサ２１０とベクト
ルプロセッサ２２０を具備した集積回路である。プロセ
ッサ２１０と２２０は直接ライン２１２、２１４、２１
６又はプロセッサ２１０、２２０が共有する拡張レジス
タ２１８を通して互いに通信する。プロセッサ２１０、
２２０はプロセッサ２１０用の命令キャッシュ２６２と
データキャッシュ２６４そしてベクトルプロセッサ２２
０用の命令キャッシュ２６６とデータキャッシュ／スク
ラッチパッド２６８を含むキャッシュサブシステム２３
０を介して他のオンチップ構成要素に連結される。キャ
ッシュサブシステム２３０はロムキャッシュ２７０と制
御回路２８０を備える。
【００１１】キャッシュサブシステム２３０はプロセッ
サ２１０、２２０を二つのシステムバス２４０、２５０
に連結しプロセッサ２１０、２２０及びバス２４０、２
５０に連結された素子用交替局として動作する。米国特
許出願第０８／６９７，１０２号は交替局としてのキャ
ッシュサブシステムの動作を更に説明する。時折ここで
ＦＢＵＳ２５０として見なされるシステムバス２５０は
バス２４０よりは高速クロック周波数で動作し、素子イ
ンタフェース２５２、ＤＭＡ(direct memory access)コ
ントローラ２５４、ホストインタフェース２５６及びメ
モリコントローラ２５８のような高速素子に連結され
る。メモリコントローラ２５８、ホストインタフェース
２５６及び素子インタフェース２５２は外部メモリ、ホ
ストコンピュータ及び多様なアナログ／ディジタル変換
器とディジタル／アナログ変換器用インタフェースを提
供する。ＤＭＡコントローラ２５４は外部メモリと素子
インタフェース２５２に連結されたコーデック間のＤＭ
Ａ動作を制御する。時折ここでＩＯＢＵＳ２４０と見な
されるシステムバス２４０はシステムタイマ２４２、全
二重ＵＡＲＴ(universal asynchronous receiver trans
ceiver) ２４４、ビットストリームプロセッサ２４６及
びインタラプトコントローラ２４８のような低速素子に
連結される。
【００１２】プロセッサ２１０、２２０は個別のプログ
ラムスレッドを実行し、特別なタスクの更に効果的な実
行とは構造的に違う。本発明の具体例において、プロセ
ッサ２１０はアドバンスＲＩＳＣマシンズ株式会社(Adv
ance RISC Machines Ltd.)から利用可能な“ＡＲＭ７Ｄ
Ｍデータシート”文書番号ＡＲＭＤＤＩ００１０Ｇに記
載されたＡＲＭアーキテクチャー及び命令セットを遂行
し、ベクトルプロセッサ２２０は米国特許出願第０８／
６９９，５９７号に記載された命令セットを遂行する。
プロセッサ２１０は実時間運営システム、二つのプロセ
ッサ２１０、２２０用例外ルーチン及び多数の反復計算
を必要としない汎用処理を行う。プロセッサ２１０はや
はりベクトルプロセッサ２２０の初期化、開始及び停止
を制御する。ベクトルプロセッサ２２０はマルチメディ
アプロセッシングで共通である大きなブロック上の反復
的な動作を含む数処理(number crunching)を遂行する。
本発明の特徴によれば、ベクトルプロセッサ２２０によ
り実行されたプログラムはデータキャッシュ／スクラッ
チパッド２６８を配列して、スクラッチパッドを含めて
スクラッチパッドへ処理されるべき全てのデータ或いは
データの一部分をロードする。ベクトルプロセッサ２２
０はデータキャッシュ／スクラッチパッド２６８が高速
メモリを含みスクラッチパッドはキャッシュ動作用オー
バーヘッドにより低速化しないのでスクラッチパッドで
データを迅速にアクセスすることができる。
【００１３】図３はキャッシュサブシステム２３０の具
体例のブロック図である。この具体例において、キャッ
シュサブシステム２３０は制御回路２８０、データパイ
プライン３１０、アドレスパイプライン３２０、タグメ
モリ３３０及びＳＲＡＭ３６０を備えた直接マッピング
されたキャッシュである。ＳＲＡＭ３６０は制御プロセ
ッサ２１０用命令キャッシュ２６２とデータキャッシュ
２６４およびベクトルプロセッサ２２０用命令キャッシ
ュ２６６とデータキャッシュ／スクラッチパッド２６８
に関連した４つのメモリセクション３６２、３６４、３
６６、３６８に分割される。また、ＳＲＡＭ３６０は６
４バイトキャッシュラインを提供するように組織され、
各メモリセクション３６２、３６４、３６６は１６個の
キャッシュラインまたは１ＫＢ(kilobyte)の情報貯蔵領
域を含む。メモリセクション３６８は６４個の６４バイ
トキャッシュライン又は４ＫＢのスクラッチパッドメモ
リのための４ＫＢのサイズを有する。ＳＲＡＭ３６０は
同時にＳＲＡＭ３６０の読出し及び書込みを許容する読
出しポート３１２と書込みポート３１１をもつデュアル
ポートである。この具体例において各読出しポート３１
２と書込みポート３１１はそれぞれ２５６ビット（３２
バイト）データポートである。
【００１４】キャッシュとしてのＳＲＡＭ３６０の使用
のためにキャッシュ２６２、２６４、２６６、２６８用
タグ情報ビットを含めたタグメモリ３３０はそれぞれメ
モリセクション３６２、３６４、３６６、３６８用セク
ション３３２、３３４、３３６、３３８を備える。各キ
ャッシュライン用タグ情報はタグ、２妥当性ビット、２
ダーティビット及び使用情報を含む。各妥当性ビットと
ダーティビットは単一の読出し及び書込み動作により伝
送されたデータ量と同一な３２バイトの１／２キャッシ
ュラインに対応する。各ダーティビットは外部メモリへ
の単一の２５６ビット書込みを示し、各妥当性ビットは
外部メモリからの単一の２５６ビット読出しを示す。使
用されたビットは新しいエントリを発生するために使用
されたエントリ代替構造用である。
【００１５】アドレスバス３２３を介してプロセッサ２
１０に接続されるとともに、データアドレスバス３２４
及び命令アドレスバス３２５を通してベクトルプロセッ
サ２２０に接続され、さらにＩＯＢＵＳ２４０及びＦＢ
ＵＳ２５０に連結されたアドレスパイプライン３２０は
ヒット／ミス計算用タグメモリ３３０にアドレスを提供
する。二つのアドレス、すなわち読出しアドレスと書込
みアドレスは同時にタグメモリ３３０に提供される。ア
ドレスパイプライン３２０からの各アドレスにおいて、
ヒット／ミス計算ロジック３３５はアドレス（読出しア
ドレス又は書込みアドレス）から索引（読出し索引又は
書込み索引）を抽出してセクション３３２、３３４、３
３６、３３８のタグ値を識別する。使用されたタグメモ
リ３３０の各セクションはアドレスのソースに係る。ヒ
ット／ミス計算ロジック３３５は識別されたタグ値をア
ドレスの最上位ビットと比較して関連したキャッシュ２
６２、２６４、２６６、２６８がアドレスに対応するエ
ントリを含むか否かを決定する。
【００１６】読出しアドレス用ヒットがあれば、タグメ
モリ３３０は読出し索引をマルチプレクサ３４０の入力
端子に供給する。読出し索引は読出しアドレスに関連し
たキャッシュラインからＳＲＡＭ３６０のデータを識別
する。マルチプレクサ３４０はアドレスパイプライン３
２０の制御の下に、読出し索引をＳＲＡＭ３６０に提供
し、関連したキャッシュラインからのデータは読出しポ
ート３１２とデータパイプライン３１０を介して利用可
能である。アドレスパイプライン３２０はキャッシュラ
イン内のオフセットから要求されたデータを識別する、
アドレス信号の最下位６ビットから得られた信号ＬＩＮ
Ｅを提供する。読出しアドレス用キャッシュミスがあれ
ば、外部メモリに対するアクセスが要求される。新しい
エントリがソース（プロセッサ２１０、２２０）と読出
しアドレス信号のタイプ（データ又は命令）に対応する
タグメモリ３３０のセクション３３２、３３４、３３
６、３３８で生成される。ＩＯＢＵＳ２４０又はＦＢＵ
Ｓ２５０からアドレス用エントリは発生されない。
【００１７】書込みアドレス用ヒットがあれば、タグメ
モリ３３０はマルチプレクサ３４５を介してＳＲＡＭ３
６０へ書込み索引を送る。データパイプライン３１０か
らデータは書込みポート３１１を介してＳＲＡＭ３６０
に書込まれることができ、妥当性ビットはセットされて
関連したキャッシュラインがダーティであることを表
す。プロセッサ２１０、２２０から書込みアドレス用キ
ャッシュミスがあると、新しいエントリはデータがＳＲ
ＡＭ３６０に書込まれる前に生成される。エントリはア
ドレス信号のソース（プロセッサ２１０、２２０）に対
応するタグメモリ３３０のセクション３３４、３３８で
生成される。
【００１８】本発明の特徴によれば、メモリセクション
３６８のいずれにもスクラッチパッド３５０が配置され
ないとか、又は一部分或いは全部にスクラッチパッド３
５０を配置できる。図２の拡張レジスタ２１８はスクラ
ッチパッド３５０の配置のためのレジスタＳＰＲＥＧを
備える。ＳＰＲＥＧレジスタで、２ビットフィールドＳ
ＰＳＩＺＥはスクラッチパッド３５０用の０、１、２、
または４ＫＢの中でいずれか一つのサイズを示し、フィ
ールドＳＰＢＡＳＥはスクラッチパッド３５０用のベー
スアドレスを示す（特別にフィールドＳＰＢＡＳＥはプ
ロセッサ２００用ベースアドレスからのオフセットを示
す）。アドレスパイプライン３２０は入力読出し及び書
込みアドレスをスクラッチパッド３５０用ベースアドレ
スと比べて入力アドレスがスクラッチパッド３５０のデ
ータに対応するか否かを決定する。アドレスがスクラッ
チパッド３５０に対応すると、ヒット／ミス計算が要求
されず、アドレスパイプライン３２０は入力アドレスか
らスクラッチパッドＳＰ読出し索引またはスクラッチパ
ッドＳＰ書込み索引を抽出する。マルチプレクサ３４
０、３４５はＳＰ読出し索引及びＳＰ書込み索引をＳＲ
ＡＭ３６０へ送る。可変キャッシュ及びスクラッチパッ
ドサイズを遂行するために、メモリセクション３６８は
セクション３３８のタグ情報に関連したサブセクション
を有する４つの１ＫＢのサブセクションを含む。フィー
ルドＳＰＳＩＺＥはメモリセクション３６８のサブセク
ションのうち０、１、２又は合わせて４つのサブセクシ
ョンがスクラッチパッド３５０用に予約されたかを示
す。タグ値と索引のために使用されたアドレスビット数
はキャッシュメモリのサイズによって変化する。ヒット
／ミス計算ロジック３３５のセクションはスクラッチパ
ッド３５０に割当てられたメモリセクション３６８の全
てのセクション３３８（もし、あれば）をディスエーブ
ルさせ、タグエントリの生成がベクトルデータキャッシ
ュ３５５に関連したタグ情報（もし、あれば）のサブセ
クションに対して制限される。従って、高速アクセスは
キャッシュ動作のオーバーヘッド無しにオンチップメモ
リに提供される。
【００１９】ベクトルプロセッサ２２０はスクラッチパ
ッド３５０の効率的な使用を容易にする特定命令を遂行
する。後述する＜参考説明＞は本発明の実施の形態で使
用されたプリフェッチ及びライトバック命令について説
明されている。プリフェッチ命令は外部メモリからスク
ラッチパッドへデータをコピーする。スクラッチパッド
３５０のデータは外部メモリのデータより速くアクセス
されベクトルデータキャッシュ３５５のデータより遥か
に速くアクセスすることができるが、これは外部メモリ
に対する低速アクセスが要求されないようになるためで
ある。よって、スクラッチパッド３５０のデータは外部
メモリにデータが保持されていてキャッシュを介してア
クセスされる場合より迅速に処理され得る。ライトバッ
ク命令はスクラッチパッド３５０から外部メモリへデー
タをライトバックしベクトルプロセッサ２２０がデータ
ブロックのプロセッシングを終了した時使用できる。
【００２０】本発明の他の特徴によれば、各プリフェッ
チ又はライトバック命令は多数のデータラインを移動さ
せる。従って、大きなデータブロックの移動は相対的に
小さなプリフェッチ又はライトバック命令の実行を必要
とするが、各命令は終了のために多くのクロックサイク
ルが必要とされる。例えば、本発明の実施の形態で、命
令ＶＰＦＴＣＨＳＰ．ｘはデータのｘラインを移動させ
る。ここで、ｘは１、２、４、又は８であり、各ライン
は６４バイトを含む。書込みポート３１１は３２バイト
（２５６ビット）ポートとしてＳＲＡＭ３６０への少な
くとも二回の書込みが移動された一つのライン当たり要
求される。従って、少なくとも１６回の書込みが一つの
命令ＶＰＦＴＣＨＳＰ．８を終了するのに要求され、各
書込みは外部メモリからの必要なデータをアクセスする
ためにマルチプルクロックサイクルが要求される。
【００２１】プリフェッチ及びライトバック命令は二つ
の交互（alternate ）命令フォーマットを使用して遂行
される。第１命令フォーマットは一つはスクラッチパッ
ド３５０のアドレスを示し、もう一つは外部メモリのア
ドレスを示す二つの有効アドレスを示す。スクラッチパ
ッド３５０用の有効アドレスはスクラッチパッド３５０
のベースアドレスからのオフセットである索引により示
される。第２有効アドレスは外部メモリに対応し命令構
文内の利用可能なアドレッシング構造中のいずれかを用
いる。
【００２２】第２命令フォーマットは二つの貯蔵領域位
置、一つはスクラッチパッド３５０の貯蔵領域位置、他
の一つは外部メモリの貯蔵領域位置を識別する単一の有
効アドレスを使用する。レジスタＳＰＲＥＧのフィール
ドＳＰＢＡＳＥはスクラッチパッド３５０のベースアド
レスを示し、外部メモリのアドレスに対応するようにセ
ットされてスクラッチパッド３５０のアドレスが外部メ
モリのアドレスに１対１になるようにすることができ
る。これが発生する際、正常の読出し及び書込み動作は
低速の外部メモリの代わりにスクラッチパッドをアクセ
スしてスクラッチパッド３５０は効果的に外部メモリの
セクションを代替させる。第２命令フォーマットを用い
たプリフェッチ及びライトバック命令はスクラッチパッ
ド３５０の貯蔵領域位置と外部メモリの対応する代置さ
れた貯蔵領域位置間のデータを移動させる。
【００２３】本発明の他の特徴によると、プリフェッチ
及びライトバック命令はベクトルプロセッサ２２０がそ
の命令を終了する間停止を避けるか減少させるためにノ
ンブロッキングとする。特に、プログラム順序に従って
プリフェッチ又はライトバック命令後入る命令は発行・
実行され、従属性がない限り無秩序に終了され得る。
【００２４】図４はベクトルプロセッサ２２０のロード
及び貯蔵命令を実行するロード／貯蔵ユニット用実行キ
ュー(queue) ４００のブロック図を示している。キュー
４００はマルチプルエントリ４０１〜４０６を含む。ベ
クトルプロセッサ２２０がマルチプルラインプリフェッ
チ或いはライトバックをデコードするとき、マルチプル
個別エントリはキュー４００で生成される。同図におい
て、４つのキャッシュラインプリフェッチ又はライトバ
ック動作はキューエントリ４０１〜４０４に示されてい
るような四つの動作ＯＰ＿Ａ、ＯＰ＿Ｂ、ＯＰ＿Ｃ、Ｏ
Ｐ＿Ｄを生成する。各ＯＰ＿Ａ、ＯＰ＿Ｂ、ＯＰ＿Ｃ、
ＯＰ＿Ｄは一つのデータラインを伝送する。かかる動作
は全て増加しスクラッチパッド３５０をアクセスするた
めの同一索引を使用するので、互いに従属する。プリフ
ェッチやライトバック動作に続いた他の動作はキュー４
００にロードできる。例えば、ロード動作と貯蔵動作は
それぞれエントリ４０５と４０６にロードされる。キュ
ー４００で動作のためのフィールド値の比較は任意のオ
ペランドの依存又はリソース紛争が存在するかを表す
が、紛争や依存が存在しない場合命令は正常プログラム
順序を外れて実行され得る。ＯＰ＿Ａ、ＯＰ＿Ｂ、ＯＰ
＿Ｃ、ＯＰ＿ＤはＯＰ＿Ａ、ＯＰ＿Ｂ、ＯＰ＿Ｃ、ＯＰ
＿Ｄの中でいずれか一つまたは全てが終了される前に、
依存がなかったらエントリ４０５のロード動作選択及び
完了及び／またはエントリ４０６の貯蔵動作を許容する
ノンブロッキングである。
【００２５】図５はビデオエンコーディング及びビデオ
デコーディングのような応用のためのデータブロックを
処理するプログラム用アーキテクチャを示している。同
図におけるプログラムアーキテクチャで、命令５１０は
初期データブロックをスクラッチパッド３５０の第１部
分へプリフェッチする。次のデータブロックをスクラッ
チパッド３５０の第２部分へプリフェッチする命令５３
０は命令５２０に続いて実行するが、初期データブロッ
クを処理する命令５４０より先立って実行する。プログ
ラムの実行の間、命令５４０はプリフェッチ命令がノン
ブロックであり、命令５４０は命令５３０により影響さ
れないスクラッチパッド５３０の部分をアクセスするの
で、命令５３０と同時に終了され得る。これと異なり、
命令５３０に続いた命令５４０の代わりに、命令５３０
と５４０はクロックサイクルの間各プリフェッチ命令の
うち他の命令を発行させることができ、非順次的に処理
されるため処理資源の効果的な応用で混ぜられる。スク
ラッチパッド３５０のデータブロック処理の次に命令５
５０は外部メモリへブロックをライトバックする。
【００２６】本発明の更に他の特徴によれば、ベクトル
プロセッサ２２０用の命令セットはデータキャッシュ３
５５用プリフェッチとライトバック命令を含む。＜参考
説明＞はキャッシュプリフェッチ命令ＶＰＦＴＣＨとキ
ャッシュライトバック命令ＶＷＢＡＣＫに関する説明を
含む。このようなキャッシュプリフェッチとライトバッ
ク命令は単一の命令がＳＲＡＭ３６０と外部メモリ間の
多数のデータラインを移動させる点でスクラッチパッド
命令と類似している。キャッシュプリフェッチ命令はタ
グがデータキャッシュ３５５に貯蔵された各ライン用タ
グメモリに貯蔵されるといる点でスクラッチパッド命令
と違う。キャッシュライトバック命令は外部メモリにダ
ーティであり、かつ連続したキャッシュラインに対応す
る全てのキャッシュライン或いはキャッシュラインの一
部分を書込む。関連したダーティビットはクリアされ
る。キャッシュプリフェッチ及びライトバック命令はキ
ャッシュ動作に対する付加プログラム制御を提供し、特
にデータが処理される前にプログラムがデータキャッシ
ュ３５５へデータがプリフェッチされるようにする。よ
って、データのプロセッシングが始まるとき、プログラ
ム実行は低速外部メモリに対するアクセスにより低速化
されない。
【００２７】スクラッチパッドプリフェッチ及びライト
バック命令とキャッシュプリフェッチ及びライトバック
命令は“スマート”コンパイラにより高速実行コードを
生成するように使用できる。例えば、コンパイラは命令
セットがプロセッサのアドレス空間の特定部分をアクセ
スしアドレス空間の前記部分に割り当てられたスクラッ
チパッドを生成することを認知する。スクラッチパッド
用データは実行のためにプリフェッチされた後でプログ
ラマにとって完全に明らかな方法でライトバックされ
る。スクラッチパッドはプログラムにより要求されるよ
うなアドレス空間の他の部分に後で割当できる。キャッ
シュプリフェッチ及びライトバック命令は反復使用され
るデータでキャッシュをプリロードする同一方法で使用
され得る。
【００２８】＜参考説明＞この＜参考説明＞は、図２の
マルチプロセッサ２００の一具体例がキャッシュ又はス
クラッチパッドからプリフェッチ及びライトパック動作
を実行する命令構文を説明する。命令はベクトルプロセ
ッサ２２０の一具体例のための命令セットの一部分であ
る。前記の参考文献として作用する米国特許出願第０８
／６９９，５９７号は完全な命令セットの説明を含む。
【００２９】下記のように説明される各命令はマルチプ
ルメモリ位置をアクセスし外部メモリ用の有効アドレス
ＥＡ＜３１：０＞が要求される。命令フォーマットは命
令のアドレッシングモードに依存する。一つのフォーマ
ットは有効アドレスＥＡ＜３１：０＞が第１レジスタか
らのアドレスと第２レジスタからの索引の和であるとき
の動作のためのものである。他のフォーマットは有効ア
ドレスＥＡ＜３１：０＞がレジスタからのアドレスと命
令からの即値の和であるときの動作のためのものであ
る。必要なら有効アドレスは６４バイト境界に整列のた
めに切り取られる。例外は有効アドレスが無効である場
合発生する。
【００３０】次の各命令に対して、フィールドＬＮは６
４バイトキャッシュラインの数又は伝送された６４バイ
トデータブロックの数を示す。ＬＮ＝００であれば、１
つの６４バイトキャッシュライン或いはデータブロック
が伝送される。ＬＮ＝０１であれば、２つの６４バイト
キャッシュライン又はデータブロックが伝送される。Ｌ
Ｎ＝１０であれば、４つの６４バイトキャッシュライン
またはデータブロックが伝送される。ＬＮ＝１１であれ
ば、８つの６４バイトキャッシュラインまたはデータブ
ロックが伝送される。従って、単一命令は５１２バイト
のデータまで伝送できる。
【００３１】ＶＰＦＴＣＨ プリフェッチ 命令ＶＰＦＴＣＨは外部メモリの有効アドレスＥＡ＜３
１：０＞から始まるマルチプルキャッシュラインをベク
トルプロセッサ２２０のデータキャッシュにプリフェッ
チする。ＶＰＦＴＣＨは表１と表２に説明された二つの
フォーマットを有する。
【００３２】
【表１】
【００３３】
【表２】 アセンブラ構文： ＶＰＦＴＣＨ．ｌｎ ＳＲｂ、ＳＲｉ ＶＰＦＴＣＨ．ｌｎ ＳＲｂ、＃ＩＭＭ ＶＰＦＴＣＨ．ｌｎ ＳＲｂ＋、ＳＲｉ ＶＰＦＴＣＨ．ｌｎ ＳＲｂ＋、＃ＩＭＭ ここで、ｌｎ＝｛１、２、４、８｝
【００３４】スクラッチパッドへのＶＰＦＴＣＨＳＰプ
リフェッチ 命令ＶＰＦＴＣＨＳＰは外部メモリの有効アドレスＥＡ
＜３１：０＞から始まるマルチプル６４バイトデータブ
ロックをベクトルプロセッサ２２０のスクラッチパッド
３５０へプリフェッチする。ＶＰＦＴＣＨＳＰは表３と
表４に説明された二つのフォーマットを有する。
【００３５】
【表３】
【００３６】
【表４】
【００３７】有効アドレスＥＡ＜３１：０＞は外部メモ
リの開始アドレスを提供し、レジスタＳＲｐはスクラッ
チパッドの開始アドレスを提供する。有効アドレスＥＡ
＜３１：０＞は６４バイト境界に存在しないと、６４バ
イト境界に位置合わせられるように一番先に切り取られ
る。ＳＲｐのスクラッチパッドポインタアドレスが６４
バイト境界に存しないと、やはり６４バイト境界に位置
合わせられるように切り取られる。位置合わせられたス
クラッチパッドポインタアドレスは伝送されたバイト数
だけ増加する。いずれのアドレスが無効であれば、無効
データアドレス例外が発生する。
【００３８】アセンブラ構文： ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ、ＳＲｂ、ＳＲｉ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ、ＳＲｂ、＃ＩＭＭ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ、ＳＲｂ＋、ＳＲｉ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ、ＳＲｂ＋、＃ＩＭＭ ここで、ｌｎ＝｛１、２、４、８｝ 動作 ＥＡ＝ＳＲｂ＋｛ＳＲｉ‖ｓｅｘ（ＩＭＭ＜７：０＞）｝； ｉｆ （Ａ＝＝１） ＳＲｂ＝ＥＡ； Ｎｕｍ＿ｂｙｔｅｓ＝｛６４‖１２８‖２５６‖５１２｝； Ｍｅｍ＿ａｄｒｓ＝ＥＡ＜３１：６＞：６ｂ ００００００； ＳＲｐ＝ＳＲｐ＜３１：６＞：６ｂ’００００００； ｆｏｒ （ｉ＝０； ｉ＜Ｎｕｍ＿ｂｙｔｅｓ；ｉ＋＋） ＳＰＡＤ［ＳＲｐ＋＋］＝ＭＥＭ［Ｍｅｍ＿ａｄｒｓ＋ｉ］；
【００３９】ＶＷＢＡＣＫ ライトバック 命令ＶＷＢＡＣＫはキャッシュラインが変更されたデー
タを含む場合、外部メモリに（有効アドレスＥＡとマッ
チングされるタグに対向する）有効アドレスＥＡにより
規定された索引を有するキャッシュラインから始まるマ
ルチプルキャッシュラインを書き込む。一つ以上のキャ
ッシュラインが規定された場合はキャッシュラインが変
更されたデータを含むと順次キャッシュラインがメモリ
にアップデートされる。ＶＷＢＡＣＫは表５と表６に説
明された二つのフォーマットを有する。
【００３９】
【表５】
【００３９】
【表６】 アセンブラ構文： ＶＷＢＡＣＫ．ｌｎ ＳＲｂ、ＳＲｉ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ、＃ＩＭＭ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ＋、ＳＲｉ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ＋、＃ＩＭＭ ここでｌｎ＝｛１、２、４、８｝
【００４０】スクラッチパッドからＶＷＢＡＣＫＳＰラ
イトバック スクラッチパッドからメモリへのマルチプル６４バイト
ブロックを伝送する。有効アドレスＥＡは外部メモリの
開始アドレスであり、レジスタＳＲｐはスクラッチパッ
ド用スクラッチパッドポインタアドレスＳＰＡＤを提供
する。必要なら、レジスタＳＲｐからスクラッチパッド
ポインタアドレスＳＰＡＤは６４バイト境界に位置合わ
せられるように切り取られる。位置合わせられたスクラ
ッチパッドポインタアドレスＳＰＡＤは伝送されたビッ
ト数だけ増加される。表７と表８はＶＷＢＡＣＫ命令用
二つのフォーマットを説明する。
【００４１】
【表７】
【００４２】
【表８】 ＶＷＢＡＣＫとＶＷＢＡＣＫＳＰは同一演算コードを使
用すべきことに留意する。
【００４３】アセンブラ構文： ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ、ＳＲｂ、ＳＲｉ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ、ＳＲｂ、＃ＩＭＭ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ、ＳＲｂ＋、ＳＲｉ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ、ＳＲｂ＋、＃ＩＭＭ ここで、ｌｎ＝｛１、２、４、８｝ 動作 ＥＡ＝ＳＲｂ＋｛ＳＲｉ‖ｓｅｘ（ＩＭＭ＜７：０＞）｝； ｉｆ （Ａ＝＝１） ＳＲｂ＝ＥＡ； Ｎｕｍ＿ｂｙｔｅｓ＝｛６４‖１２８‖２５６‖５１２｝； Ｍｅｍ＿ａｄｒｓ＝ＥＡ＜３１：６＞：６ｂ’００００００； ＳＲｐ＝ＳＲｐ＜３１：６＞：６ｂ’００００００； ｆｏｒ （ｉ＝０； ｉ＜Ｎｕｍ＿ｂｙｔｅｓ；ｉ＋＋） ＳＰＡＤ［ＳＲｐ＋＋］＝ＭＥＭ［Ｍｅｍ＿ａｄｒｓ＋ｉ］；
【００４４】関連した出願に対する相互参考文献 本発明は１９９６年８月１９日付にて米国特許出願第０
８／６９７，１０２号、代理人文書番号Ｍ−４３５４−
ＵＳの“マルチメディア信号プロセッサのマルチプロセ
ッサ動作”及び、同日付にて出願された米国特許出願第
０８／６９９，５９７号、代理人文書番号Ｍ−４３５５
−ＵＳの“マルチメディア信号プロセッサの単一命令−
マルチプルデータ処理”に関連し、これにより具体化さ
れる。
【００４５】
【発明の効果】以上述べたように、本発明によれば、１
つの高速メモリをキャッシュおよびスクラッチパッドメ
モリとして動作させ、プログラムによってスクラッチパ
ッドとキャッシュのサイズを選択することができ、しか
も高速のメモリアクセスが可能となる。なお、本発明を
特定の望ましい実施の形態に関連し図示し説明したが、
特許請求の範囲により設けられる本発明の精神や分野を
離脱しない限度内で本発明が多様に改造及び変化できる
ことが当業界で通常の知識を有する者なら容易に分かる
ことができる。
【図面の簡単な説明】
【図１】アドレス空間の他の部分に再配置されることが
できるリサイズ可能なスクラッチパッドを説明する図。
【図２】本発明の実施の形態によるプロセッサのブロッ
ク図。
【図３】図２のプロセッサのキャッシュサブシステムの
一部分を示すブロック図。
【図４】本発明の実施の形態によるプリフェッチ動作ま
たはライトバック動作の実行間ロード／貯蔵実行キュー
を説明するための図。
【図５】本発明の実施の形態によるプログラムアーキテ
クチャーを説明するための図。
【符号の説明】
１１０ 高速メモリ １２０ キャッシュメモリ １３０ スクラッチパッド １５０ アドレス空間 １６０、１７０ アドレス ２００ マルチプロセッサ ２１０ 汎用制御プロセッサ ２２０ ベクトルプロセッサ ２１２、２１４、２１６ ライン ２１８ 拡張レジスタ ２３０ キャッシュサブシステム ２４０、２５０ システムバス ２６２、２６６ 命令キャッシュ ２６４ データキャッシュ ２６８ データキャッシュ／スクラッチパッド ２７０ ロムキャッシュ ２８０ 制御回路 ３１０ データパイプライン ３２０ アドレスパイプライン ３３０ タグメモリ ３４０、３４５ マルチプレクサ ３６０ ＳＲＡＭ ３６２、３６４、３６６、３６８ メモリセクション

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリと、該メモリに対するアクセスを
    制御する制御回路とを含み、 前記制御回路は前記メモリのアドレスを任意に区分可能
    でメモリの第１部分はキャッシュメモリとしてアクセス
    されメモリの第２部分はスクラッチパッドとしてアクセ
    スされることを特徴とするキャッシュシステム。
  2. 【請求項２】 前記制御回路は、 タグメモリと、 入力アドレス信号を受信して、前記メモリの第２部分に
    対応するアドレス信号から前記メモリの第２部分の貯蔵
    位置を識別する索引を発生し、ヒット／ミス計算用前記
    タグメモリへ前記メモリの第２部分に対応しないアドレ
    ス信号を送るアドレスパイプラインと、を含むことを特
    徴とする請求項１記載のキャッシュシステム。
  3. 【請求項３】 前記タグメモリは前記メモリの第１部分
    に関連した第１セクションと前記メモリの第２部分に関
    連した第２セクションに分割され、ヒット／ミス計算は
    前記タグメモリの第２セクションをディスエーブルさせ
    ることを特徴とする請求項２記載のキャッシュシステ
    ム。
  4. 【請求項４】 キャッシュエントリ生成は、前記タグメ
    モリの第２セクションをディスエーブルさせることを特
    徴とする請求項３記載のキャッシュシステム。
  5. 【請求項５】メモリと、該メモリに対するアクセスを制
    御するキャッシュ制御回路とを含み、 前記キャッシュ制御回路は前記メモリのアドレスを任意
    に区分可能で前記メモリの第１部分がキャッシュメモリ
    としてアクセスされ前記メモリの第２部分はスクラッチ
    パッドとしてアクセスされることを特徴とするプロセッ
    サ。
  6. 【請求項６】 前記メモリの前記第１部分のサイズを選
    択するレジスタフィールドを更に含むことを特徴とする
    請求項５記載のプロセッサ。
  7. 【請求項７】 前記メモリの第２部分に対するベースア
    ドレスを選択するためのレジスタフィールドを更に含む
    ことを特徴とする請求項５記載のプロセッサ。
  8. 【請求項８】 プロセッサを動作させる方法において、 オンチップメモリの第１有効アドレスを示す第１値を命
    令から抽出する段階と、 外部メモリの第２有効アドレスを示す第２値を命令から
    抽出する段階と、 伝送されるデータライン数を示す第３値を命令から抽出
    する段階と、 オンチップメモリの第１有効アドレスから始まる順次ア
    ドレスと外部メモリの第２有効アドレスから始まる順次
    アドレスとの間にデータライン数を移動させる段階と、
    を含むことを特徴とする方法。
  9. 【請求項９】 前記オンチップメモリはスクラッチパッ
    ドであることを特徴とする請求項８記載の方法。
  10. 【請求項１０】 前記データライン数を移動させる間無
    秩序に第２命令を実行する段階を更に含むことを特徴と
    する請求項８記載の方法。
JP9280955A 1996-10-18 1997-10-14 キャッシュシステム、プロセッサ及びプロセッサを動作させる方法 Pending JPH10187533A (ja)

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US08/733,818 1996-10-18
US08/733,818 US5966734A (en) 1996-10-18 1996-10-18 Resizable and relocatable memory scratch pad as a cache slice

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010519652A (ja) * 2007-02-21 2010-06-03 クゥアルコム・インコーポレイテッド オン−デマンド・マルチ−スレッド・マルチメディア・プロセッサ
US8583872B2 (en) 2007-12-28 2013-11-12 Fujitsu Limited Cache memory having sector function
JP2013242823A (ja) * 2012-05-23 2013-12-05 Toshiba Corp 情報処理装置、情報処理方法および制御プログラム

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9727485D0 (en) * 1997-12-30 1998-02-25 Sgs Thomson Microelectronics Processing a data stream
US5948095A (en) * 1997-12-31 1999-09-07 Intel Corporation Method and apparatus for prefetching data in a computer system
US6591361B1 (en) 1999-12-28 2003-07-08 International Business Machines Corporation Method and apparatus for converting data into different ordinal types
US7171547B1 (en) * 1999-12-28 2007-01-30 Intel Corporation Method and apparatus to save processor architectural state for later process resumption
US6859862B1 (en) 2000-04-07 2005-02-22 Nintendo Co., Ltd. Method and apparatus for software management of on-chip cache
EP1182561B1 (en) * 2000-08-21 2011-10-05 Texas Instruments France Cache with block prefetch and DMA
US6643736B1 (en) * 2000-08-29 2003-11-04 Arm Limited Scratch pad memories
JP3681647B2 (ja) * 2001-02-21 2005-08-10 株式会社半導体理工学研究センター キャッシュメモリシステム装置
US20030033483A1 (en) * 2001-08-13 2003-02-13 O'connor Dennis M. Cache architecture to reduce leakage power consumption
US20030046492A1 (en) * 2001-08-28 2003-03-06 International Business Machines Corporation, Armonk, New York Configurable memory array
US6782463B2 (en) * 2001-09-14 2004-08-24 Intel Corporation Shared memory array
US6829692B2 (en) * 2001-09-14 2004-12-07 Intel Corporation System and method for providing data to multi-function memory
US7089368B2 (en) * 2002-02-12 2006-08-08 Ip-First, Llc Microprocessor apparatus and method for exclusively prefetching a block of cache lines from memory
US7089371B2 (en) 2002-02-12 2006-08-08 Ip-First, Llc Microprocessor apparatus and method for prefetch, allocation, and initialization of a block of cache lines from memory
US7080210B2 (en) * 2002-02-12 2006-07-18 Ip-First, Llc Microprocessor apparatus and method for exclusive prefetch of a cache line from memory
US7080211B2 (en) * 2002-02-12 2006-07-18 Ip-First, Llc Microprocessor apparatus and method for prefetch, allocation, and initialization of a cache line from memory
US7111125B2 (en) * 2002-04-02 2006-09-19 Ip-First, Llc Apparatus and method for renaming a data block within a cache
US6836833B1 (en) * 2002-10-22 2004-12-28 Mips Technologies, Inc. Apparatus and method for discovering a scratch pad memory configuration
US7188215B2 (en) * 2003-06-19 2007-03-06 Ip-First, Llc Apparatus and method for renaming a cache line
US7173863B2 (en) * 2004-03-08 2007-02-06 Sandisk Corporation Flash controller cache architecture
US7526608B2 (en) * 2004-05-28 2009-04-28 Sony Computer Entertainment Inc. Methods and apparatus for providing a software implemented cache memory
US7380180B2 (en) * 2004-07-16 2008-05-27 Intel Corporation Method, system, and apparatus for tracking defective cache lines
US7401184B2 (en) * 2004-11-19 2008-07-15 Intel Corporation Matching memory transactions to cache line boundaries
US7734901B2 (en) * 2005-10-31 2010-06-08 Mips Technologies, Inc. Processor core and method for managing program counter redirection in an out-of-order processor pipeline
US7711934B2 (en) * 2005-10-31 2010-05-04 Mips Technologies, Inc. Processor core and method for managing branch misprediction in an out-of-order processor pipeline
US7562191B2 (en) * 2005-11-15 2009-07-14 Mips Technologies, Inc. Microprocessor having a power-saving instruction cache way predictor and instruction replacement scheme
US7873820B2 (en) * 2005-11-15 2011-01-18 Mips Technologies, Inc. Processor utilizing a loop buffer to reduce power consumption
US7496771B2 (en) * 2005-11-15 2009-02-24 Mips Technologies, Inc. Processor accessing a scratch pad on-demand to reduce power consumption
US20070204139A1 (en) 2006-02-28 2007-08-30 Mips Technologies, Inc. Compact linked-list-based multi-threaded instruction graduation buffer
US7721071B2 (en) * 2006-02-28 2010-05-18 Mips Technologies, Inc. System and method for propagating operand availability prediction bits with instructions through a pipeline in an out-of-order processor
US20080016326A1 (en) 2006-07-14 2008-01-17 Mips Technologies, Inc. Latest producer tracking in an out-of-order processor, and applications thereof
US7370178B1 (en) * 2006-07-14 2008-05-06 Mips Technologies, Inc. Method for latest producer tracking in an out-of-order processor, and applications thereof
US7650465B2 (en) 2006-08-18 2010-01-19 Mips Technologies, Inc. Micro tag array having way selection bits for reducing data cache access power
US7657708B2 (en) * 2006-08-18 2010-02-02 Mips Technologies, Inc. Methods for reducing data cache access power in a processor using way selection bits
US7783799B1 (en) * 2006-08-31 2010-08-24 American Megatrends, Inc. Remotely controllable switch and testing methods using same
JP4862566B2 (ja) * 2006-09-04 2012-01-25 富士通株式会社 動画像処理装置及びプリフェッチ制御方法
US8032734B2 (en) * 2006-09-06 2011-10-04 Mips Technologies, Inc. Coprocessor load data queue for interfacing an out-of-order execution unit with an in-order coprocessor
US7647475B2 (en) * 2006-09-06 2010-01-12 Mips Technologies, Inc. System for synchronizing an in-order co-processor with an out-of-order processor using a co-processor interface store data queue
JP2010505158A (ja) * 2006-09-26 2010-02-18 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 複数のメモリーバンクを有するデータ処理
US8078846B2 (en) 2006-09-29 2011-12-13 Mips Technologies, Inc. Conditional move instruction formed into one decoded instruction to be graduated and another decoded instruction to be invalidated
US9946547B2 (en) * 2006-09-29 2018-04-17 Arm Finance Overseas Limited Load/store unit for a processor, and applications thereof
US7594079B2 (en) 2006-09-29 2009-09-22 Mips Technologies, Inc. Data cache virtual hint way prediction, and applications thereof
US20080082793A1 (en) * 2006-09-29 2008-04-03 Mips Technologies, Inc. Detection and prevention of write-after-write hazards, and applications thereof
KR101312281B1 (ko) * 2007-11-06 2013-09-30 재단법인서울대학교산학협력재단 프로세서 및 메모리 제어 방법
US9405683B2 (en) * 2007-11-06 2016-08-02 Samsung Electronics Co., Ltd. Processor and memory control method for allocating instructions to a cache and a scratch pad memory
DE102008009634A1 (de) * 2008-02-15 2009-08-27 Carl Zeiss Microimaging Gmbh Peripherieschnittstelle und Verfahren zur Datenübermittlung, insbesondere für Laser-Scanning-Mikroskop
KR101496340B1 (ko) * 2008-10-31 2015-03-04 삼성전자주식회사 프로세서 및 메모리 제어 방법
US8543796B2 (en) * 2008-11-05 2013-09-24 Intel Corporation Optimizing performance of instructions based on sequence detection or information associated with the instructions
US20110131381A1 (en) * 2009-11-27 2011-06-02 Advanced Micro Devices, Inc. Cache scratch-pad and method therefor
US8850151B2 (en) 2010-03-24 2014-09-30 Apple Inc. Hybrid-device storage based on environmental state
US9424210B1 (en) * 2010-10-22 2016-08-23 Altera Corporation SDRAM memory organization and efficient access
US8904109B2 (en) * 2011-01-28 2014-12-02 Freescale Semiconductor, Inc. Selective cache access control apparatus and method thereof
US8756405B2 (en) 2011-05-09 2014-06-17 Freescale Semiconductor, Inc. Selective routing of local memory accesses and device thereof
US9417794B2 (en) 2011-07-26 2016-08-16 Apple Inc. Including performance-related hints in requests to composite memory
US9275096B2 (en) 2012-01-17 2016-03-01 Apple Inc. Optimized b-tree
US9971686B2 (en) * 2015-02-23 2018-05-15 Intel Corporation Vector cache line write back processors, methods, systems, and instructions
US20170286114A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Processors, methods, and systems to allocate load and store buffers based on instruction type
US10049044B2 (en) * 2016-06-14 2018-08-14 Advanced Micro Devices, Inc. Asynchronous cache flushing
US11341066B2 (en) * 2019-12-12 2022-05-24 Electronics And Telecommunications Research Institute Cache for artificial intelligence processor
KR102518057B1 (ko) * 2019-12-12 2023-04-06 한국전자통신연구원 인공지능 프로세서를 위한 캐시
KR20220023649A (ko) * 2020-08-21 2022-03-02 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
CN117312330B (zh) * 2023-11-29 2024-02-09 中国人民解放军国防科技大学 基于便签式存储的向量数据聚集方法、装置及计算机设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5067078A (en) * 1989-04-17 1991-11-19 Motorola, Inc. Cache which provides status information
US5517626A (en) * 1990-05-07 1996-05-14 S3, Incorporated Open high speed bus for microcomputer system
JPH06314241A (ja) * 1993-03-04 1994-11-08 Sharp Corp 高速半導体記憶装置及び高速連想記憶装置
GB2292822A (en) * 1994-08-31 1996-03-06 Hewlett Packard Co Partitioned cache memory
US5619680A (en) * 1994-11-25 1997-04-08 Berkovich; Semyon Methods and apparatus for concurrent execution of serial computing instructions using combinatorial architecture for program partitioning
US5721874A (en) * 1995-06-16 1998-02-24 International Business Machines Corporation Configurable cache with variable, dynamically addressable line sizes

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010519652A (ja) * 2007-02-21 2010-06-03 クゥアルコム・インコーポレイテッド オン−デマンド・マルチ−スレッド・マルチメディア・プロセッサ
US8583872B2 (en) 2007-12-28 2013-11-12 Fujitsu Limited Cache memory having sector function
JP2013242823A (ja) * 2012-05-23 2013-12-05 Toshiba Corp 情報処理装置、情報処理方法および制御プログラム

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