JP2002140289A

JP2002140289A - 調整可能ワード・サイズ転送とアドレス配列／増加を備えたマイクロコントローラｄｍａオペレーション

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Publication number: JP2002140289A
Application number: JP2001272031A
Authority: JP
Inventors: Steven R Jahnke; アール、ジャンクスチーブン; Hiroyuki Hamakawa; 博行浜川
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2000-09-08
Filing date: 2001-09-07
Publication date: 2002-05-17
Anticipated expiration: 2021-09-07
Also published as: EP1187027A3; JP4729207B2; US6816921B2; US20020062408A1; EP1187027A2

Abstract

(57)【要約】【課題】より大きなワード・サイズでソース・アドレ
スの単一読み取りが可能となり、またターゲット・アド
レスへの多数のサブワード・サイズの書き込みが可能と
なるマイクロコントローラ直接メモリ・アクセス（ＤＭ
Ａ）ユニットを提供する。【解決手段】ＤＭＡユニットが、ソース・ワード・サ
イズでソース・アドレスの単一読み取りのためのハード
ウェア・サポートを含むが、独立したターゲット・ワー
ド・サイズでターゲット・アドレスに書き込む。これ
は、ソース・ワード・サイズ（３２１）、ソース増加サ
イズ（３２３）、ターゲット・ワード・サイズ（３２
２）およびターゲット増加サイズ（３２４）の独立した
制御レジスタストアによってイネーブルされる。一度に
全体のバイトを次のより低いバイト位置へとシフトする
バイト・シフタ／レジスタ（３０５）が、大きなワード
の、小さなワード・サイズを有する宛先への転送を可能
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明の技術分野は、コン
ピュータ・システム内のデータ転送およびデータ・バス
・システムである。

【０００２】

【発明の背景】コンピュータ・システムがより複雑にな
るにつれ、チップ内およびそのチップから外部デバイス
へと、またはそれと反対にデータを転送するのに、多重
プロセッサおよび多様な周辺デバイスを使用することが
一般に行われてきている。便宜上および性能上の理由か
ら、そのようなシステムは、ほとんどいつも、同様のデ
バイス間の通信を分離する多重セットのバスを有する。
多重バス・システムは、別々のバスの間でのコヒーレン
トな衝突のない通信を可能とするためのバス・コントロ
ーラを備えなければならない。この目的でマイクロコン
トローラが用いられ、所定の時間にどのデバイスが問題
のバスの制御を行うのかを決定する、バス・アービトレ
ーションを提供する。

【０００３】高性能マイクロコントローラのデザインの
ために、卓越した標準バス・システムが現れている。
「アドバンスト・マイクロコントローラ・バス・アーキ
テクチャ・システム（ＡｄｖａｎｃｅｄＭｉｃｒｏ−
ｃｏｎｔｒｏｌｌｅｒＢｕｓＡｒｃｈｉｔｅｃｔｕｒ
ｅＳｙｓｔｅｍ）」ＡＭＢＡが、アドバンストＲＩＳ
Ｃマシンズ（ＡＲＭ）株式会社（英国ケンブリッジ）に
より定義され、また１９９８年４月１４日付けの米国特
許５，７４０，４６１に記述されている。ＣＩＳＣ変種
のコンピュータ・システムは、複合命令セット・コンピ
ュータであり、全バージョンに渡ってトータルで逆方向
の互換性の要求を有する。ＲＩＳＣ（縮小命令セット・
コンピュータ）システムは、対照的に単純命令セットを
有して、オペレーションの効率を最大化するよう設計さ
れている。複合オペレーションは、ＲＩＳＣマシンにお
いても同様に達成されるが、それらは、単純命令の組み
合わせを用いて達成される。ＡＭＢＡアーキテクチャを
構成するＡＲＭ株式会社のＲＩＳＣマシンが、ここで主
に記載される。

【０００４】標準ＡＭＢＡは、２つのメイン・バス、す
なわち高性能ＡＨＢバスとより控えめな性能の周辺バス
ＡＰＢを有する。ＡＨＢバスは、メイン・メモリ・バス
であって、ＲＡＭと外部メモリ・コントローラとを含
む。この基礎的なシステムの定義において、大量のデー
タを転送する高性能周辺が要求されるならば、この周辺
もまた高性能ＡＨＢバス上に配置される。しかしなが
ら、これは、システムの性能を低減し、というのも、中
央処理ユニット（ＣＰＵ）は、周辺がバスを制御すると
き、メモリにアクセスすることができないからである。

【０００５】アドバンストＲＩＳＣマシンズ株式会社
（ＡＲＭ）は、効率のよいアービトレーションの構成を
提案し、ＣＰＵおよび高性能周辺が、単一のＡＨＢバス
のバス時間を共有することができるよう転送を分割して
いる。ＡＲＭはまた、分離のためにおよび単一のアービ
タを用いて、第２バスを用いることを提案している。こ
の提案はまた、唯一のトランザクションのみが所定時間
で進行することができるものとしている。

【０００６】この発明のマイクロコントローラＤＭＡ
は、広範囲のアプリケーションに適応可能な汎用ＤＭＡ
である。その使用は、主に、１つのメモリ位置から別の
ところへとＣＰＵのオーバヘッドを最小にしてまたはそ
れなしにデータの高速転送を促進するものである。マイ
クロコントローラＤＭＡが、データを動かしている一方
で、ＣＰＵがプログラム・メモリからの命令を実行し続
けることも可能である。マイクロコントローラＤＭＡ
が、単純に動くデータのＣＰＵを蘇らせるので、これ
は、高性能システムを可能とする。

【０００７】一般にＤＭＡは、周辺データ・レジスタ
（またはバッファ）からシステム・レベルのＲＡＭへと
データを動かすのに用いられる。それはまた、ＲＡＭに
ストアされるデータを周辺に転送する。システムＲＡＭ
はまた、周辺データを表す変数を保有するので、マイク
ロコントローラＤＭＡが、一旦データを周辺からＲＡＭ
へと動かしたならば、ＣＰＵは、更新されたデータを得
るために周辺にアクセスする必要はない。これは、２つ
の方法で性能を向上させ、すなわち、１．ＣＰＵは、ローディングを、そして、データのスト
アをする必要がない。ＲＡＭからの単一のローディング
のみで十分である。２．システムＲＡＭにアクセスする方が周辺データ・レ
ジスタよりもサイクル効率がよい。ＡＭＢＡシステムに
おいては、データＲＡＭの位置するＡＨＢバスは、一般
に待機ゼロのパイプラインの通ったバスである。ほとん
どの周辺が位置するＡＰＢバスは、一般に少なくとも２
つの待機状態を必要とする。ＤＭＡコントローラは、双
方の待機状態のＣＰＵをＡＰＢバスへと、そしてＣＰＵ
ストアオペレーションにリリーフ（ｒｅｌｉｅｖｅ）す
る。

【０００８】いくつかのバス標準においては、ある構成
要素は（ＡＭＢＡのＡＰＢ構成要素について３２ビット
のように）定義された固定アドレス長を有し、一方、別
の部分は、（ＡＭＢＡ支援多重バス・サイズのＡＨＢ構
成要素のような）多重アドレス長を可能とする。しかし
ながら、レジスタの実際のワード・サイズは、固定アド
レス長よりも（３２ビットについて定義されるバスにお
ける８ビットまたは１６ビット・レジスタのように）小
さなものであり、レジスタのワード・サイズだけ単純に
増加させることは、アドレス長がより大きなサイズに固
定されるので、結果として正しくないアドレスになって
しまう。ＤＭＡコントローラは、ＡＨＢバスにおけるよ
うな可変アドレス長と、ＡＰＢバスにおけるような固定
アドレス長の双方をサポートする必要がある。

【０００９】

【発明の概略】この発明においては、以下のものを含む
多くのユニークな特徴をサポートするハードウェアを含
むマイクロコントローラＤＭＡが記述される。１．より大きなワード・サイズのソース・アドレスの単
一読み取りとその一方でのターゲット・アドレスへのサ
ブワード・サイズの多重書き込みを可能とすること。２．４セットの制御ビットが提供される。２セットは、
ソース・ワード・サイズおよびソース増加サイズを含
む、ソース・アドレスのためである。２セットは、ター
ゲット・ワード・サイズおよびターゲット増加サイズを
含むターゲット・アドレスのためである。３．完全バイトを、一度に、隣のより低いバイト位置に
移行させるバイト・シフタ／レジスタが、（１６ビット
または３２ビット・サイズのワードのような）より大き
なワードの（８ビットまたは１６ビットのような）より
小さなワード・サイズを有する宛先への転送を可能とす
る。

【００１０】上記の特徴により、プログラマが、ソース
の実際のワード・サイズと宛先の場所の双方を設定する
ことが可能となり、かつプログラマが、増加するサイズ
を設定することもまた可能となる。ＡＰＢバスのような
固定バス・システムにおいて、この値は固定サイズに設
定することができる。可変ワード・サイズのシステムで
は、これは、現在の周辺がサポートするものならなんに
でも設定することができる。ソースおよび宛先アドレス
の双方について、まったく別々のソフトウェア・プログ
ラム可能ワード・サイズおよび増加サイズが提供され
る。アドレス増加サイズは、転送のワード・サイズに依
存しない。

【００１１】ユーザは、マイクロコントローラＤＭＡが
どのようにデータを取り扱い、またアドレスがどのよう
に増大されるかについて完全な制御を行う。実際の作業
は全て、尚もハードウェアで行われ、更なるソフトウェ
アのオーバヘッドは必要とされない。しかしながら、こ
こで、同じマイクロコントローラＤＭＡを用いて、ＡＨ
ＢおよびＡＰＢを有するＡＭＢＡのような異なるバス標
準を備えたシステムにおいて、例えば、転送のサイズを
固定したり、ワード・サイズを翻訳するのにＣＰＵに過
度に負担をかけたりするといったことによって、効率を
妥協したり周辺またはバス効率を制限したりすることな
く、データを転送することができる。

【００１２】

【発明の実施の形態】この発明の多重トランザクション
・アドバンスト高性能バス・システム（ＭＴＡＨＢ）
は、アドバンストＲＩＳＣマシンズ株式会社（ＡＲＭ）
のマイクロコントローラ・バス・アーキテクチャ（ＡＭ
ＢＡ）への改良型として用いられる。ＡＭＢＡマシン
は、ＡＲＭプロセッサという名前で特定されるＲＩＳＣ
プロセッサを用いる。アドバンストＲＩＳＣマシンズ株
式会社（英国ケンブリッジ）は、このクラスのマシンが
完全に記載されている１９９８年４月１４日付けの米国
特許５，７４０，４６１を取得している。この発明で用
いられている技術は、以下に示されるとおり、より広い
適用性のものであり、多重バス・アーキテクチャを有す
る様々な多重プロセッサ・システムで用いることができ
る。

【００１３】図１は、ＡＭＢＡ標準を例示する。ＡＭＢ
Ａは、２つのメイン・バス、すなわち、アドバンスト高
性能バス（ＡＨＢ）１００と、より控えめな性能のアド
バンスト周辺バス（ＡＰＢ）１２０とを有する。ＡＨＢ
バス１００は、メイン・メモリ・バスであって、ランダ
ム・アクセス・メモリ（ＲＡＭ）１０７、リード・オン
リ・メモリ（ＲＯＭ）１０８および外部メモリ・インタ
フェース（ＥＭＩ）コントローラ１０２へのＣＰＵアド
バンスト高性能メモリ・バス・インタフェース１０６を
介してＣＰＵ１００に結合する。図１は更に、やはりＡ
ＨＢバス１００に結合される第２マスタ・デバイス直接
メモリ・アクセス（ＤＭＡ）ユニット１０３を例示す
る。２つのマスタＣＰＵ１０１およびＤＭＡ１０３間の
バス・アクセスのためのアービトレーションは、Ｍバス
・アービタ１１０において生じる。Ｍバス・アービタ１
１０は、Ｍバス・デコーダ１１１および選択ライン１１
２を介して様々なスレーブ・デバイスへのアクセスを制
御する。この基本的なシステムの定義において、大量の
データを転送する高性能周辺が要求されるならば、この
周辺もまた高性能ＡＨＢバス１００上に配置される。図
１は、そのような高性能周辺デバイス１３０を例示す
る。この高性能周辺デバイス１３０をＡＨＢバス１１０
に配置することは、システムの性能を低減し、というの
も、ＣＰＵ１０１およびＤＭＡ１０３は、高性能周辺デ
バイス１３０がＡＨＢバス１００の制御を行うとき、メ
モリにアクセスすることができないからである。ＡＲＭ
は、有効なアービトレーションの構成を提案し、ＣＰＵ
１０１、ＤＭＡ１０３および高性能周辺１３０が、単一
のＡＨＢバス１００のバス時間を共有することができる
ように、転送を分割している。

【００１４】ＡＲＭはまた、分離のための、および単一
アービタを用いる第２バスの使用を提案している。図１
に示されるとおり、この第２バスはアドバンスト周辺バ
ス（ＡＰＢ）１２０と呼ばれている。ＡＰＢバス１２０
は、ＡＨＢバス１００と同じように作動する。ＡＰＢバ
ス１２０は、ＡＨＢからＡＰＢへのバス・ブリッジ１０
９を介してＡＨＢバス１００に接続される。ＡＨＢから
ＡＰＢへのバス・ブリッジ１０９は、ＡＨＢバス１００
へのスレーブである。単一のＭバス・アービタ１１０を
備える２バス・システムは、利用性が限られており、と
いうのも、それは、１つのトランザクションだけが所定
の時間で進行するのを可能とするからである。メモリお
よび高性能周辺デバイス１３０を含む、全ての高性能デ
バイスが、ＡＨＢバス１００上にあることに注意された
い。ＵＡＲＴ１１５、タイマ１１６、キーパッド１１７
ならびに周辺１２１乃至１２３を含む全ての控えめな性
能の周辺デバイスは、周辺バス１２０上に備わる。

【００１５】図２は、ＡＨＢバスの制御をリクエストす
るマスタと、アービトレーションの決定を行うアービタ
とこの標準ＡＭＢＡシステムにおいて実行されるコマン
ドについてマスタによって選択されるスレーブとの間の
信号フローを例示する。ＡＨＢバスト（ｂｕｓｔ）アー
ビタ１１１、ＡＨＢマスタ２００およびＡＨＢスレーブ
２１０は各々、リセット信号ＨＲｅｓｅｔｘ２２２およ
びクロック信号ＨＣｌｏｃｋｘ２２３を受信する。ＡＨ
Ｂマスタ２００は、ＨＢｕｓＲｅｑｘ信号２３１を活性
化することによって、ＡＨＢアービタ１１０のリクエス
トを行う。ＡＨＢマスタ２００は、ＨＧｒａｎｔｘ信号
２３２によるＡＨＢアービタ１１０からの許可を受信す
る。ＡＨＢマスタ２００は、認可を確認して、ＨＬｏｃ
ｋ信号２３３によるこのアービトレーションの決定をロ
ックする。そして、ＡＨＢマスタ２００は、アドレス２
０５をＡＨＢデコーダ１１１に送る。ＡＨＢデコーダ１
１１は、選択されたスレーブ・デバイスに供給される選
択信号１１２を活性化する。この例において、選択され
たスレーブ・デバイスは、ＡＨＢスレーブ２１０であ
る。ＡＨＢマスタ２００と、ＡＨＢスレーブ２１０の相
互作用は、制御信号２１３を介して完結され、ＨＲｅｓ
ｐ信号２１１とＨＲｅａｄｙ信号２１２を介して認識さ
れる。読み取りおよび書き込みオペレーションのための
データは、全てのマスタと全てのスレーブとの間でＡＨ
Ｂバス１００を介して流れる。ＡＨＢスレーブ２１０
は、ＨＲＤａｔａ［３１：０］バス２０６を介してＡＨ
Ｂバス１００にデータを供給し、ＨＷＤａｔａ［３１：
０］バス２０７を介してＡＨＢバス１００からデータを
受信する。同様に、ＡＨＢマスタ２００は、ＨＲＤａｔ
ａ［３１：０］バス２０８を介してＡＨＢバス１００か
らデータを受信し、ＨＷＤａｔａ［３１：０］バス２０
９を介してＡＨＢバス１００にデータを供給する。これ
に関して、読み取りおよび書き込みは、ＡＨＢマスタ２
００の観点から考えられているということに注意するこ
と。こうして、データ読み取りにおいて、データは、Ａ
ＨＢスレーブ２１０からＨＲＤａｔａ［３１：０］バス
２０６を介してＡＨＢバス１００に流れ、またＡＨＢバ
ス１００からＨＲＤａｔａ［３１：０］バス２０８を介
して流れる。もちろん、所定の時間に１つのマスタのみ
が活性化され、このマスタが１つのスレーブのみを選択
し、その上でそれは転送（読み取りまたは書き込み）コ
マンドを実行する。

【００１６】周辺からデータＲＡＭへのデータの転送と
関連するオーバヘッドの中央処理ユニット（ＣＰＵ）を
リリーフすることによって、直接メモリ・アクセス・ユ
ニット（ＤＭＡ）は、システムの性能を向上することが
できる。これは、ＣＰＵのオーバヘッドを２つの方法で
低減する。第１に、最も明らかなものとして、ＣＰＵ
は、データの動き（通常、ロード−ストアアーキテクチ
ャにおいて１つのメモリ位置からの「ＬＯＡＤ」および
別の位置への「ＳＴＯＲＥ」）と関連するコードを走ら
せる必要がないので、ＣＰＵは、そのメイン・タスクで
自由に続けられるいくつかのサイクルを有する。第２
に、周辺は一般に、より遅い待機状態バス上にある。ロ
ード−ストアオペレーションを行う間、ＣＰＵはまた、
同数の待機状態だけ待たなければならない。ＤＭＡで
は、ＤＭＡコントローラのみが待たなければならず、そ
れによって、他のＣＰＵタスクのためのこれらのサイク
ルを自由にしている。

【００１７】図３は、この発明のマイクロコントローラ
ＤＭＡの素子を詳細に例示する。ＤＭＡ制御レジスタ３
２１乃至３２８は、転送に関係する全ての情報をストア
する。レジスタ・ブロック３１４は、ＤＭＡ状態レジス
タＤＭＡＳＴと、ブロック割込みレジスタＢＩとを含
む。ソースおよびターゲット・ワード・サイズ、ブロッ
ク・サイズ、ソースおよびターゲット増加サイズ、ソー
ス開始アドレスおよびターゲット開始アドレスは、転送
を始めることができる前に、それぞれの制御レジスタ３
２１乃至３２８から得られなければならない。

【００１８】転送するワードの数（転送の長さ）は、カ
ウンタ値（ＣＮＴＶＡＬ）レジスタ３２７の値によって
決定され、ＤＭＡ制御論理ブロック３１５内のＣＮＴＶ
ＡＬカウンタ３３３にローディングされる。各ブロック
のサイズは、ＢＳレジスタ３２８にストアされるブロッ
ク・サイズ値から得られる。ソース開始アドレスは、Ｓ
ＡＤＤＲレジスタ３２５にストアされ、またターゲット
開始アドレスは、ＴＡＤＤＲレジスタ３２６にストアさ
れる。

【００１９】実際の実施例において、制御レジスタ３２
１乃至３２８は、しばしばＡＰＢバス上に配置されて、
これらのレジスタをローディングすることにより、チッ
プ構成を容易にする。これらの実施例において、マイク
ロコントローラＤＭＡは、ＡＰＢバスからの通常のデー
タ転送によって要求されて、制御レジスタの内容のコピ
ーを検索する。

【００２０】ＡＨＢ／ＡＰＢの境界を横切るワード・サ
イズの調整についての要求は、以下のように概要され
る。ＡＰＢバス１２０は、常に３２ビットのバスであ
る、３２ビットのアクセスのみをサポートする。他方、
ＡＨＢバス１００は、８ビット、１６ビットまたは３２
ビットのデータ・タイプをサポートする。マイクロコン
トローラＤＭＡが、ＡＰＢバス周辺からＡＨＢバス１０
０上のデバイスにデータを書き込むためには、それは、
例えＡＰＢバス１２０が、８ビットまたは１６ビットの
データ・レジスタのみを有するとしても、常に３２ビッ
トのワードを転送し、ストアしなければならない。

【００２１】２つのプログラム可能なレジスタが備えら
れていて、ユーザがワード・サイズを選択できるものと
なっている。ＳＷＳレジスタ３２１は、ソース・ワード
・サイズを設定する。ＴＷＳレジスタ３２２は、ターゲ
ット・ワード・サイズを設定する。そして、マイクロコ
ントローラＤＭＡは、ソース・ワード・サイズＳＷＳレ
ジスタ３２１によって定義されるとおり、ソースからデ
ータを読み取るが、ターゲット・ワード・サイズＴＷＳ
レジスタ３２２によって定義されるとおり、ターゲット
位置にデータを書き込む。

【００２２】マイクロコントローラＤＭＡは、メモリ中
のデータを利用できる最も有効なメモリ・サイズに配列
する。プログラム可能なターゲット・ワード・サイズを
備えるマイクロコントローラＤＭＡはまた、転送される
べきデータが１ワードまたは半ワードのみであるなら
ば、ＡＰＢ周辺への３２ビット転送を保証する。

【００２３】この発明の技術の２つの主な利点は、１．メモリからＡＰＢバス１２０への転送において、３
２ビットのアクセスがＡＰＢ周辺に行われなければなら
ない。アプリケーション・プログラムが、メモリにバイ
トすなわち半ワード境界上のデータをストアしているな
らば、ＤＭＡは、その境界を完全ワードに整列するよう
変更しなければならない。プログラム可能なソース・ワ
ード・サイズおよびターゲット・ワード・サイズで、マ
イクロコントローラＤＭＡは、サブワード・サイズの境
界上のデータを読み取ることができるが、完全ワードと
してデータを書き込む。２．ＡＰＢ周辺からメモリへデータをストアする際に
は、データは常にＡＰＢメモリ空間からの完全ワードと
して読み取られなければならないが、全てのデータが完
全ワードを占有するわけではない。マイクロコントロー
ラＤＭＡは、ターゲット・ワード・サイズを所望の幅
（８ビット、１６ビットまたは３２ビット）にプログラ
ムすることによって、所望のワード・サイズで、より効
率よくＡＰＢデータをメモリにパックすることができ
る。これによって、アプリケーション・プログラムは、
ソース・コード（例えば、バイトまたはキャラ）におい
てサブワード・サイズのデータ・タイプを用い、ソフト
ウェアでワードのサイズを変えることなく、メモリから
直接正しいデータを読み取ることが可能となる。

【００２４】データ転送プロセスは、読み取りデータ・
レジスタ３０１にストアされているデータで開始する。
ＤＭＡ制御ロジック３１５は、コマンドをアドレス生成
器／増加器３１２、データ・バイト・シフタ３０４およ
びワード・フォーマッタ３０５に送り、次の所望の転送
または次の部分転送に必要なモードにおける全ての多重
化およびレジスタ機能を設定する。書き込みデータ・レ
ジスタ３１０および出力アドレス・レジスタ３１１は、
データの内容および次のオペレーションに必要なアドレ
ス・ワードを保有する。

【００２５】ＣＮＴＶＡＬカウンタ３３３が０ｘ０００
０までカウントダウンするとき、ＤＭＡトランスファが
完全に行われる。転送される各ワードは、ＳＷＳレジス
タ３２１によって決定されるサイズを有しており、ＣＮ
ＴＶＡＬカウンタ３３３を１だけ低減させる。０ｘ００
００に到達すると、対応するＤＭＡ状態ビットがＤＭＡ
状態レジスタＤＭＡＳＴに設定され、またブロック割込
みレジスタＢＩを介してブロック割込みが生じ、その双
方はＤＭＡ状態／割込みレジスタ・ブロック３１４の一
部である。

【００２６】ＤＭＡは、全体の転送を可変数のブロック
に分けるというオプションを有する。「１」というブロ
ック・サイズは、ＤＭＡが一度に１ワードのみを転送す
るということを指示する。しかしながら、ＳＤＲＡＭの
ようなあるメモリのタイプは、バースト転送を可能と
し、その間にメモリの場所を連続して読み取らなければ
ならない。ブロックはまた、ＡＨＢパイプラインを利用
し、または連続しないアクセスにおいて１サイクルのペ
ナルティを防止するのに有用である。ＤＭＡは、全体ブ
ロック転送長についてＡＨＢバス１００を保有する。

【００２７】ＤＭＡ制御ロジック３１５は、完全な転送
のためのパラメータを保持する制御レジスタ３２１乃至
３２８からのデータに基づく制御信号を生成する。ＣＮ
ＴＶＡＬカウンタ３３３は、ＣＮＴＶＡＬレジスタ３２
７にストアされる転送のためのプログラムされた数のワ
ードで初期化される。出力アドレス・レジスタ３１１
は、開始アドレスに初期化される。これらは、ＳＡＤＤ
Ｒレジスタ３２５にストアされるソース開始アドレスお
よびＴＡＤＤＲレジスタ３２６にストアされるターゲッ
ト開始アドレスである。出力アドレス・レジスタ３１１
にストアされる現在のアドレスは、ＳＡＤＤＲおよびＴ
ＡＤＤＲ開始アドレスへと初期化され、ワード転送の完
了でアドレスを増加することにより更新される。

【００２８】図４は、ＤＭＡ転送プロセスのフロー・チ
ャートを例示する。現在のソースおよびターゲット・ア
ドレスは、出力アドレス・レジスタ３１１（処理ブロッ
ク４０１）にストアされる。次に、ソース・アドレスに
ストアされるデータ・ワードは、ＤＭＡ読み取りデータ
・レジスタ３０１（処理ブロック４０２）に移動され
る。

【００２９】次にデータは、ワード・フォーマッタ３０
５においてサイズ調整またはバイト・シフト調整を用い
てフォーマットされ、結果が書き込みデータ・レジスタ
３１０（処理ブロック４０３）にストアされる。このプ
ロセスは、通常、多数のクロック・サイクルを要する。
図４に例示されるとおり、このプロセスは、ＣＮＴＶＡ
Ｌレジスタ３３３、ブロック・サイズ・レジスタＢＳ３
２８、ソース・ワード・サイズ・レジスタＳＷＳ３２
１、ターゲット・ワード・レジスタＴＷＳ３２２、ソー
ス・アドレス増加サイズ・レジスタＳＩＳ３２３および
ターゲット・アドレス増加サイズ・レジスタＴＩＳ３２
４が含まれるＤＭＡ総合制御信号４２０を含む。ソース
・ワード・サイズＳＷＳレジスタ３２１およびターゲッ
ト・ワード・サイズ・レジスタＴＷＳ３２２に関して、
双方は８ビット、１６ビットまたは３２ビットのワード
・サイズに設定される。ターゲット・アドレスで割り当
てられるものより大きなワードを含むソース・アドレス
が選択されるならば、ターゲットはより大きなデータ・
ワードを受信するが、これらは多数のより小さなワード
・サイズの書き込みが行われる。

【００３０】例えば、１つの周辺における１６ビット・
データ・レジスタが、８ビット・データ・レジスタのみ
を有する別の周辺に、１６ビット全部を送る必要がある
ならば、マイクロコントローラＤＭＡは、ソース・アド
レスを一旦読み取るが、しかしターゲット・アドレスに
多数の書き込みを生じさせる。８ビット・ターゲットの
周辺への１６ビット・ソース周辺書き込みは、１６ビッ
ト・ソースから一度の読み取りを行うが、必要に応じて
増加された８ビット・ターゲット・アドレスに２つの書
き込みを行う。３２ビット・ソース周辺からの転送は、
１６ビット・ターゲット周辺への２つの書き込みかまた
は８ビット・ターゲット周辺への４度の書き込みという
結果を生じる

【００３１】ＤＭＡデータ・バイト・シフタ３０４に関
して、３２ビット・ワードのようなより大きなワード
の、８ビットのようなより小さなワード・サイズを有す
る宛先への転送を考える。この種のオペレーションにお
いて、多数の書き込みが宛先になされる必要がある。第
１のクロックで、より低いバイトまたは半ワードは、宛
先に転送されるためにより低いバイトまたは半ワードに
整列される必要がある。次のクロックで、バイト２が書
き込まれ、バイト３がバイト１の位置等に移動する。全
ての４つのバイトが書き込まれるならば、マイクロコン
トローラＤＭＡは、３２ビット・ソース位置から次の読
み取りを行って、そのプロセスを繰り返すことができ
る。読み取りデータ・レジスタ３０１および書き込みデ
ータ・レジスタ３１０双方における３２ビット・レジス
タで、マイクロコントローラＤＭＡは、その制御出力３
３２を通してデバイスをスレーブとし、必要とされる全
体のおよび部分的なデータ転送の全域に渡って要求され
る多重書き込みを実行するのに十分な柔軟性を有する。

【００３２】前述の特長によって、プログラマは、ソー
スおよび宛先場所双方の実際のワード・サイズを設定す
ることが可能となる。またプログラマは、増加するサイ
ズをもまたセットすることが可能となる。ＡＰＢバス１
２０のような固定バス・システムにおいては、この値は
固定サイズに設定される。可変ワード・サイズのシステ
ムにおいて、これは、現在の周辺がサポートするものな
ら何にでも設定することができる。ソースおよび宛先ア
ドレス双方についての完全に別々なソフトウェア・プロ
グラム可能ワード・サイズおよび増加サイズが提供され
る。アドレス増加サイズは、転送のワード・サイズに依
存しない。

【００３３】ユーザは、マイクロコントローラＤＭＡが
どのようにデータを取り扱い、アドレスがどのように増
加されるかについて完全な制御を行う。実際の作業は全
て、尚もハードウェアで行われており、更なるソフトウ
ェア・オーバヘッドは必要とされない。しかしながら、
ここで同じマイクロコントローラＤＭＡを用いて、ＡＨ
Ｂバス１１０およびＡＰＢバス１２０を有するＡＭＢＡ
のような異なるバス標準を備えるシステムにおいて、効
率を妥協することなく、転送のサイズを固定することに
より周辺またはバス効率を制限することなく、またはワ
ード・サイズを翻訳するためにＣＰＵに過度に負荷をか
けることなく、データを転送することができる。

【００３４】ワード転送を完了するために、続いてデー
タ・ワードを、書き込みデータ・レジスタから現在ター
ゲットのアドレス位置（処理ブロック４０４）へと移動
する。各ワードが転送されるとき、ＣＮＴＡＬカウンタ
３３３は、１だけ低減する（処理ブロック４０５）。

【００３５】ＣＮＴＶＡＬカウンタ３３３が検査され
て、それが１６進法のゼロ（０ｘ００００）であること
を決定する（決定ブロック４０８）。ＤＭＡデータ転送
が、ＤＭＡ転送全体をまだ完了していない（ノー・ブラ
ンチ４０８）ならば、すなわちＣＮＴＶＡＬカウンタ３
３３がまだ０ｘ００００に到達していないならば、ＤＭ
Ａコントローラは、転送の次のワードを実行する。ソー
スおよびターゲット・アドレスが増加される（処理ブロ
ック４１１）。これらのアドレスは、スタート・ソース
・アドレス・レジスタＳＡＤＤＲ３２５およびスタート
・ターゲット・アドレス・レジスタＴＡＤＤＲ３２６に
よって開始される。ソース・アドレスは、ソース・アド
レス増加サイズ・レジスタＳＩＳ３２３にストアされる
値だけ増加され、またターゲット・アドレスは、ターゲ
ット増加サイズ・レジスタＴＩＳ３２４にストアされる
値だけ増加される。

【００３６】ＤＭＡが、全転送を完了し、かつＣＮＴＶ
ＡＬカウンタ３３３が０ｘ００００（イエス・ブランチ
４０９）に到達したならば、ＤＭＡＳＴレジスタにおけ
る転送完了状態ビットが設定される（処理ブロック４１
０）。そして、ＤＭＡは、ＣＰＵ割込みを生成し（処理
ブロック４１２）、ＣＰＵのＤＭＡデータ転送の完了を
認識するよう要求する（処理ブロック４１３）。そうす
る際に、ＣＰＵは、ＤＭＡＳＴ状態をクリアし、更なる
ＤＭＡ転送アクションを可能とする。

【００３７】次のＤＭＡリクエストは、アドレス・レジ
スタＳＡＤＤＲからアドレス・レジスタ（ＴＡＤＤＲ）
におけるアドレスへのデータの新たな転送を開始させ、
図４において例示される処理ステップを繰り返す。

【００３８】ＤＭＡコントローラの状態を制御し、表示
する制御レジスタおよびビットの表が以下である。ＤＭ
Ａの各独立チャンネルにはレジスタ源の完全なセットが
ある。好ましい実施例には、３２のＤＭＡチャンネルが
含まれる。

【００３９】スタート・ソース・アドレス・レジスタＳ
ＡＤＤＲ３２５は、データを対応するＤＭＡチャンネル
についてのものから移動させるための開始アドレスをス
トアする。好ましくは、これは、完全３２ビット・アド
レスである。以下の転送開始アドレスは、対応するアド
レス増加選択ビットＩＡＤＤ（以下参照）でプログラム
される値に依存して、ＳＩＳ［１：０］だけ増大するか
しないかする。好ましい実施例において、この機能につ
いて３２の別々のレジスタ、３２のＤＭＡチャンネルの
各々について１つの完全な３２ビット・レジスタがあ
る。

【００４０】スタート・ターゲット・アドレス・レジス
タＴＡＤＤＲ３２６は、データを対応するＤＭＡチャン
ネルについてのものに移動する宛先アドレスをストアす
る。これは好ましくは、完全３２ビット・アドレスであ
る。ここにストアされる値は、宛先場所のためのターゲ
ット・アドレスである。開始アドレスからのデータの連
続する転送の各々に際し、ターゲット・アドレスは、転
送が完了する、すなわち、対応するＣＮＴＶＡＬレジス
タ３３３が０ｘ００００になるときまで、対応するＴＩ
ＡＤＤビットの状態に依存して、対応するＴＩＳ［１：
０］だけ選択的に増加する。好ましい実施例において、
この機能のために３２の別々のレジスタ、３２のＤＭＡ
チャンネルの各々について１つの完全な３２ビット・レ
ジスタがある。

【００４１】ソース・ワード・サイズ・レジスタＳＷＳ
３２１は、対応するＤＭＡチャンネルについて読み取ら
れるワードの実際のサイズをストアする。ＤＭＡチャン
ネルについて２ビットＳＷＳ［１：０］が必要とされ
る。ビットＳＷＳ［１：０］は、以下のとおり符号化さ
れる。

【００４２】ターゲット・ワード・サイズ・レジスタＴ
ＷＳ３２２は、対応するＤＭＡチャンネルについて書き
込まれるべきワードの実際のサイズをストアする。各Ｄ
ＭＡチャンネルについて２ビットＴＷＳ［１：０］が必
要とされる。ビットＴＷＳ［１：０］は、以下のように
符号化される。

【００４３】ワード数カウント・レジスタＣＮＴＶＡＬ
［１５：０］３３３は、ＤＭＡ状態（ＤＭＡＳＴ）イベ
ントを引き起こすまでに、ＤＭＡトランザクションの数
を数えた値をストアする。このレジスタの内容が０ｘ０
０００に到達するとき、対応するＤＭＡＳＴビットは活
性化される。

【００４４】ＤＭＡブロック・サイズ・レジスタＢＳ３
２８は、連続して行われるべきＤＭＡアクセスの数値を
ストアする。ＤＭＡリクエストが行われるとき、ＤＭＡ
コントローラは、割込みなしに直ちにこのレジスタにプ
ログラムされるワードの数を転送する。ブロック転送の
間、ＤＭＡコントローラはＡＨＢバス１００の制御を解
除しない。ブロック・サイズ・レジスタＢＳ３２８の値
は、ＣＮＴＶＡＬレジスタ３２７にストアされるカウン
ト値およびＣＮＴＶＡＬカウンタ３３３の現在の値から
独立するものであることに注意されたい。データのブロ
ック・サイズの転送を完了するに際し、ＡＨＢバス１０
０において新しいアービトレーションがもたらされる。
ブロック・サイズがカウント値未満であるなら、長いＤ
ＭＡ転送は、より高い優先順位のリクエスト、すなわ
ち、ラウンドロビン優先順位（ｒｏｕｎｄｒｏｂｉｎ
ｐｒｉｏｒｉｔｙ）における異なる懸案リクエストに
よって、ブロック・サイズの各転送の完了にあたって割
込みすることができる。

【００４５】ソース増加サイズ・レジスタＳＩＳ３２３
は、対応するＤＭＡチャンネルについてのワード転送の
間、開始アドレスのためのアドレス増加サイズをストア
する。各ＤＭＡチャンネルには、２ビットＳＩＳ［１：
０］が必要とされる。ビットＳＩＳ［１：０］は、以下
のように符号化される。

【００４６】ターゲット増加サイズ・レジスタＴＩＳ３
２４は、対応するＤＭＡチャンネルについての転送の
間、ターゲット・アドレスについてのアドレス増加サイ
ズをストアする。各ＤＭＡチャンネルには、２ビットＴ
ＩＳ［１：０］が必要とされる。ビットＴＩＳ［１：
０］は以下のように符号化される。

【００４７】以下のレジスタは、ＤＭＡ状態／割込みレ
ジスタ・ブロック３１４の一部、すなわち、ブロック割
込みレジスタＢＩ、ブロック割込みイネーブル・レジス
タＢＩＥ、ＤＭＡ状態レジスタＤＭＡＳＴ、ソース・ア
ドレス増加選択レジスタＳＩＡＤＤおよびターゲット・
アドレス増加選択レジスタＴＩＡＤＤである。これらの
レジスタの各々には、各ＤＭＡチャンネルに対応する単
一ビットが含まれる。これらのビットの符号化は、表１
において一覧とされている。ブロック割込みビットＢＩは、ＤＭＡブロック転送完了
し、またＤＭＡコントローラが対応するＢＳレジスタ３
２８でプログラムされたワードの数を移動し終えたかど
うか指示する。対応するＢＩＥビットもまた設定されて
いるならば、割込みは、ＣＰＵ１０１に戻って生成され
る。ソフトウェアは、ブロック転送のあと、このフラッ
グをクリアしなければならず、ハードウェアはこのビッ
トをリセットしない。ブロック割込みビットＢＩと対応
するブロック割込みイネーブル・ビットＢＩＥ双方の協
力が、ＤＭＡデータ転送の終わりにＣＰＵ割込みを生成
するのに必要とされる。対応するＤＭＡリクエストが行
われていないならば、または懸案のＤＭＡリクエストが
あって、転送が終わっていないならば、ＤＭＡ状態ビッ
トＤＭＡＳＴは「０」である。このビットは、ソフトウ
ェアによってリセットされなければならず、ハードウェ
アはこのビットをリセットしない。

【００４８】以上の説明に関して更に以下の項を開示す
る。（１）少なくとも１つのバス・デバイスがデータを供給
することのできるバス・データ供給デバイスであり、少
なくとも１つのバス・デバイスがデータを受信すること
のできるバス・データ受信デバイスであり、かつ少なく
とも１つのバス・デバイスがデータ転送をリクエストし
て制御することのできるバス・マスタ・デバイスである
複数のバス・デバイスと、前記複数のバス・デバイスの
各々に接続され、バス・マスタ・デバイスの制御のもと
でバス・データ供給デバイスからバス・データ受信デバ
イスへとデータを転送することのできるデータ・バス
と、バス・マスタ・デバイスとして前記データ・バスに
接続される直接メモリ・アクセス・ユニットであって、
ソース・ワード・サイズをストアするソース・ワード・
サイズ・レジスタおよびターゲット・ワード・サイズを
ストアするターゲット・ワード・サイズ・レジスタを含
む前記直接メモリ・アクセス・ユニットとを具備し、前
記直接メモリ・アクセス・ユニットは、前記ソース・ワ
ード・データ・サイズに対応するデータ・サイズで第１
バス・データ供給デバイスからデータをリコールして、
前記ターゲット・ワード・サイズに対応するデータ・サ
イズで第１バス・データ受信デバイスに前記リコールさ
れたデータを供給することによって、第１バス・データ
供給デバイスから第１バス・データ・リコーリング・デ
バイスへと前記第１のバスを介してデータを転送するこ
とができるデータ転送システム。

【００４９】（２）前記直接メモリ・アクセス・ユニッ
トは、更に前記ソース・ワード・サイズの前記データ・
バスを介しての前記バス・データ供給デバイスからのデ
ータでローディングされた読み取りデータ・レジスタ
と、前記ターゲット・ワード・サイズで、前記データ・
バスを介して、前記バス・データ受信デバイスへとデー
タを供給する書き込みデータ・レジスタと前記読み取り
データ・レジスタから前記書き込みデータ・レジスタへ
とデータを転送するよう接続され、それによって前記タ
ーゲット・ワード・サイズで前記書き込みデータ・レジ
スタにデータを配列するワード・フォーマッタとを含む
（１）項記載のデータ転送システム。

【００５０】（３）前記第１バスへデータを供給するこ
とも、前記第１バスからデータを受信することもできる
第１バス供給／受信デバイスである、少なくとも１つの
第１バス・デバイスを更に具備する（２）項記載のデー
タ転送システム。

【００５１】（４）少なくとも１つの第１バス供給／受
信デバイスが、更にデータ転送を制御することのできる
中央処理ユニットからなる（３）項記載のデータ転送シ
ステム。

【００５２】（５）少なくとも１つの第１バス供給／受
信デバイスが、更にデータ転送を制御することのできる
直接メモリ・アクセス・ユニットからなる（３）項記載
のデータ転送システム。

【００５３】（６）少なくとも１つの第１バス供給／受
信デバイスが、データ転送を制御することのできないメ
モリからなる（３）項記載のデータ転送システム。

【００５４】（７）少なくとも１つの第１バス供給／受
信デバイスが、更にデータ転送を制御することのできる
中央処理ユニットであって、前記ソース・データ・サイ
ズ・レジスタおよび前記ターゲット・データ・サイズ・
レジスタにデータをローディングするために前記直接メ
モリ・アクセス・ユニットに接続される前記中央処理ユ
ニットからなる（３）項記載のデータ転送システム。

【００５５】（８）前記直接メモリ・アクセス・ユニッ
トが、ソース開始アドレスをストアするソース開始アド
レス・レジスタと、ソース増加サイズをストアするソー
ス増加サイズ・レジスタと、ターゲット開始アドレスを
ストアするターゲット開始アドレス・レジスタと、ター
ゲット増加サイズをストアするターゲット増加サイズ・
レジスタとを更に含み、前記直接メモリ・アクセス・ユ
ニットは、前記ソース開始アドレスで、そしてその後前
記ソース増加サイズだけ異なる連続するアドレスで始ま
る前記第１バス・データ供給デバイスからデータをリコ
ールし、そして前記ターゲット開始アドレスで、そして
その後前記ターゲット増加サイズだけ異なる連続するア
ドレスで開始する前記第１バス・データ受信デバイスに
前記リコールされたデータを供給する（３）項記載のデ
ータ転送システム。

【００５６】（９）少なくとも１つの第１バス供給／受
信デバイスが、更にデータ転送を制御することのできる
中央処理ユニットからなり、前記中央処理ユニットは、
前記ソース開始アドレス・レジスタにデータをローディ
ングする前記直接メモリ・アクセス・ユニットに接続さ
れ、前記ソース増加サイズ・レジスタは、前記ターゲッ
ト開始アドレス・レジスタと前記ターゲット増加サイズ
・レジスタとをストアする（８）項記載のデータ転送シ
ステム。

【００５７】（１０）前記少なくとも１つのバス・マス
タ・デバイス、前記直接メモリ・アクセス・ユニットお
よび前記第１のバスの各々に接続されるバス・アービタ
であって、前記データ・バスでの１つかつ１つのみのバ
ス・マスタ・デバイスへのデータ転送の制御を認める前
記バス・アービタを更に具備し、前記直接メモリ・アク
セス・ユニットは、前記直接メモリ・アクセス・ユニッ
トによって送信されるべき複数のデータ・ワードをスト
アするカウンタ値レジスタと、割込みされること無く送
信されるべきブロック・サイズをストアするブロック・
サイズ・レジスタとを更に含み、前記直接メモリ・アク
セス・ユニットは、前記バス・アービタからのバス制御
を要求し、前記データ・バスでのデータ送信の制御を認
める際に前記直接メモリ・アクセス・ユニットは、その
後、転送されるべき前記複数のデータ・ワードのより少
ない方に等しい量のデータおよび割込みされること無く
送信されるべき前記ブロック・サイズを転送し、その
後、転送されたデータが送信されるべき前記複数のデー
タ・ワードに等しいならば、データ転送を終え、および
データ転送を保留し、前記データ・バスでのデータ転送
の制御を放出し、前記バス・アービタからのバス制御を
再度リクエストする（３）項記載のデータ転送システ
ム。

【００５８】（１１）少なくとも１つの第１バス供給／
受信デバイスが、更にデータ転送を制御することのでき
る中央処理ユニットからなり、前記中央処理ユニット
は、前記カウンタ値レジスタと前記ブロック・サイズ・
レジスタとにデータをローディングする前記直接メモリ
・アクセス・ユニットに接続される（１０）項記載のデ
ータ転送システム。

【００５９】（１２）前記複数のバス・デバイスが第１
バス・デバイスからなり、前記データ・バスが第１デー
タ・バスからなる第１項記載のデータ転送システムであ
って、少なくとも１つの第２バス・デバイスがデータを
供給することのできる第２バス・データ供給デバイスで
あり、少なくとも１つの第２バス・デバイスがデータを
受信することのできる第２バス・データ受信デバイスで
あり、少なくとも１つの第２バス・デバイスがデータ転
送をリクエストし制御することのできる第２バス・マス
タ・デバイスであり、各第２バス・デバイスが所定のデ
ータ・サイズを有する複数の第２バス・デバイスと、前
記所定のデータ・サイズを有し、前記複数の第２バス・
デバイスの各々に接続され、第２バス・データ供給デバ
イスから第２バス・データ受信デバイスへと第２バス・
マスタ・デバイスの制御のもとでデータを転送すること
のできる第２データ・バスと、前記第１データ・バスと
前記第２データ・バスとに接続されるバス・ブリッジで
あって、前記第１バス・デバイスと前記第２バス・デバ
イスとの間でデータを転送することのできる前記バス・
ブリッジとを更に具備し、前記直接メモリ・アクセス・
ユニットは、第２バス・デバイスから第１バス・デバイ
スへの前記バス・ブリッジを介してのデータ転送のため
に前記ソース・ワード・サイズ・レジスタに前記所定の
データ・サイズをストアし、第１バス・デバイスから第
２バス・デバイスへの前記バス・ブリッジを介してのデ
ータ転送のために前記ターゲット・ワード・サイズ・レ
ジスタに前記所定のデータ・サイズをストアする前記デ
ータ転送システム。

【００６０】（１３）マイクロコントローラ直接メモリ
・アクセス（ＤＭＡ）ユニットが、ソース・ワード・サ
イズでソース・アドレスの単一読み取りのためのハード
ウェア・サポートを含むが、独立したターゲット・ワー
ド・サイズでターゲット・アドレスに書き込む。これに
よって、例えば、より大きなワード・サイズでソース・
アドレスの単一読み取りが可能となり、またターゲット
・アドレスへの多数のサブワード・サイズの書き込みが
可能となる。これは、ソース・ワード・サイズ（３２
１）、ソース増加サイズ（３２３）、ターゲット・ワー
ド・サイズ（３２２）およびターゲット増加サイズ（３
２４）の独立した制御レジスタストアによってイネーブ
ルされる。一度に全体のバイトを次のより低いバイト位
置へとシフトするバイト・シフタ／レジスタ（３０５）
が、大きなワードの、小さなワード・サイズを有する宛
先への転送を可能とする。

【図面の簡単な説明】

【図１】従来のＡＨＢバス・システムを有する従来技術
のアドバンスト・マイクロコントローラ・バス・アーキ
テクチャＡＭＢＡのブロック図。

【図２】ＡＭＢＡアーキテクチャにおける従来技術の単
一マスタ、スレーブおよびアービタの組み合わせの信号
相互接続を示す図。

【図３】この発明のマイクロコントローラＤＭＡのブロ
ック図。

【図４】調整可能ワード・サイズ転送およびアドレス配
列／増加を備えるマイクロコントローラＤＭＡ転送フロ
ーを示す図。

【符号の説明】

１００ＡＨＢバス１０１ＣＰＵ１１０ＡＨＢバス・アービタ１１１ＡＨＢバス・デコーダ３２１〜３２８ＤＭＡ制御レジスタ

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのバス・デバイスがデー
タを供給することのできるバス・データ供給デバイスで
あり、少なくとも１つのバス・デバイスがデータを受信
することのできるバス・データ受信デバイスであり、か
つ少なくとも１つのバス・デバイスがデータ転送をリク
エストして制御することのできるバス・マスタ・デバイ
スである複数のバス・デバイスと、前記複数のバス・デバイスの各々に接続され、バス・マ
スタ・デバイスの制御のもとでバス・データ供給デバイ
スからバス・データ受信デバイスへとデータを転送する
ことのできるデータ・バスと、バス・マスタ・デバイスとして前記データ・バスに接続
される直接メモリ・アクセス・ユニットであって、ソース・ワード・サイズをストアするソース・ワード・
サイズ・レジスタおよびターゲット・ワード・サイズを
ストアするターゲット・ワード・サイズ・レジスタを含
む前記直接メモリ・アクセス・ユニットとを具備し、前
記直接メモリ・アクセス・ユニットは、前記ソース・ワ
ード・データ・サイズに対応するデータ・サイズの第１
バス・データ供給デバイスからデータをリコールして前
記ターゲット・ワード・サイズに対応するデータ・サイ
ズの第１バス・データ受信デバイスに前記リコールされ
たデータを供給することによって、第１バス・データ供
給デバイスから、第１バス・データ・リコーリング・デ
バイスへと前記第１のバスを介してデータを転送するこ
とができるデータ転送システム。