JPH0642225B2 - Ｄｍａ機能を有する計算機システム - Google Patents

Ｄｍａ機能を有する計算機システム

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JPH0642225B2
JPH0642225B2 JP1123041A JP12304189A JPH0642225B2 JP H0642225 B2 JPH0642225 B2 JP H0642225B2 JP 1123041 A JP1123041 A JP 1123041A JP 12304189 A JP12304189 A JP 12304189A JP H0642225 B2 JPH0642225 B2 JP H0642225B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は計算機システムに係り、特に直接メモリ・アク
セス（ＤＭＡ）によるメモリ動作（読取り又は書込み）
中の早い時期に入出力バスを解放できる計算機システム
に係る。
Ｂ．従来の技術 特開昭６３−８９９５８号公報は、ＳＰＤバスと名づけ
られた複数の入出力バスを有する計算機システムを開示
している。各ＳＰＤバスは、多数の入出力バス・ユニッ
ト（ＩＯＢＵ）或いは入出力プロセッサ（ＩＯＰ）を入
出力インターフェース制御装置（ＩＯＩＣ）に接続す
る。各ＩＯＩＣは、（１）アダプタ・バスと呼ばれる別
のバス、（２）調停論理、入出力インターフェース・ユ
ニット及びメモリ制御論理を含むメモリ制御装置、並び
に（３）メモリ・バスを介して、共通メモリに接続され
る。この計算機システムの構成を第１ａ図に示しておく
（詳細は後述）。
ＩＯＰから共通メモリへの書込みを行う場合、ＩＯＰは
接続されている特定のＳＰＤバスを介して共通メモリへ
データを送り、書込みが成功したかどうかを示すメモリ
・ステータス情報が戻ってくるのを待つ。その間、関連
するＳＰＤバスは「使用中」であり、そのＳＰＤバスに
接続されている他のＩＯＰは当該ＳＰＤバスを使用でき
ない。アダプタ・バスに１台ないし２台のＩＯＩＣが接
続され、各ＳＰＤバスにほんの数台のＩＯＰが接続され
ているような比較的小型の計算機システムの場合は、こ
のような待ち時間は無視できるかも知れないが、システ
ムが大型化してくると、ＩＯＰからメモリ、又はメモリ
からＩＯＰへのデータ転送における謂ゆるメモリ待ち時
間が、計算機システムの入出力処理能力に悪影響を及ぼ
す程長くなる。
ここでは「メモリ待ち時間」を次のように定義する。
「ＩＯＰがＳＰＤバスを介してメモリに対する書込み要
求又は読取り要求を出してから、データがメモリへ又は
メモリから首尾よく転送された（又はされなかった）こ
とを示すメモリ・ステータス、及び場合によってはデー
タが戻されるまでの時間」 別の云い方をすれば、メモリ待ち時間は、メモリ動作が
ＩＯＰによって要求された時に開始し、メモリ動作の結
果がＩＯＰが送り返された時に終了する。
例えば、ＳＰＤバス、関連するＩＯＩＣ、アダプタ・バ
ス、メモリ制御装置、メモリ・バス及び計算機メモリを
含むＤＭＡルートを介してメモリへデータを転送する要
求をＩＯＰが出したとする。この転送動作は、場合に応
じて「メモリ書込み」、「ＤＭＡ書込み」又は「リモー
ト読取り」と呼ばれる。要求は最初ＩＯＰから関連する
ＳＰＤバスを介してＩＯＩＣに対してなされる。ＩＯＩ
Ｃはそれによりアダプタ・バスのアクセスを要求する。
このアクセス要求が許されると、アダプタ・バスを介し
てメモリ制御装置へデータが転送され、そこからメモリ
・バスを介してメモリに書込まれる。次いでメモリ制御
装置は、メモリ動作が首尾よく完了したかどうかを示す
メモリ・ステータスをアダプタ・バスを介して戻す。こ
のメモリ・ステータスはＩＯＩＣからＳＰＤバスを介し
て要求元のＩＯＰへ中継される。
上述の例におけるメモリ待ち時間は、ＩＯＩＣが活動状
態にある時間；すなわち、アダプタ・バスへのアクセス
を待っている時間；アダプタ・バスを介してデータをメ
モリ制御装置へ転送する時間；メモリ・バスへのアクセ
スを待っている時間；データを実際にメモリへ書込むの
に要する時間；（メモリ制御装置が）アダプタ・バスへ
のアクセスを待っている時間；及びアダプタ・バスを介
してメモリ・ステータスが戻される時間を含む。第１ｂ
図にこのメモリ待ち時間のタイミングを示す。
同様に、ＩＯＰは共通メモリからＤＭＡルートを介して
当該ＩＯＰへデータを転送する要求を出すことができ
る。この動作は、「メモリ読取り」、「ＤＭＡ読取り」
又は「リモート書込み」と呼ばれる。要求は最初ＩＯＰ
から関連するＳＰＤバスを介してＩＯＩＣに対してなさ
れる。ＩＯＩＣはそれによりアダプタ・バスのアクセス
を要求する。このアクセス要求が許されると、ＩＯＰか
らの要求はアダプタ・バス介してメモリ制御装置へ中継
される。メモリ制御装置はそれによりメモリ・バスのア
クセスを要求し、許されると、メモリからメモリ・バス
を介して要求されたデータを読取る。次いでメモリ制御
装置はアダプタ・バスのアクセスを要求し、許される
と、読取ったデータを要求元のＩＯＩＣへ転送する。Ｉ
ＯＩＣはそのデータをＳＰＤバスを介して要求元のＩＯ
Ｐへ中継する。
上述のメモリ読取りにおけるメモリ待ち時間は、前と同
様に、ＩＯＩＣが活動状態にある時間；すなわち、ＩＯ
Ｐの要求を受取った時から、その要求に係るデータをメ
モリから受取った時までの時間を含む。第１ｃ図にこの
メモリ待ち時間のタイミングを示す。
Ｃ．発明が解決しようとする課題 第１ｂ図及び第１ｃ図から分るように、メモリ待ち時間
は、データ及び制御情報がＳＰＤバス上を転送される時
間を含んでおらず、アダプタ・バスのアクセスを待って
いる時間と、アダプタ・バスのアクセス後にメモリの読
取り又は書込みを完了させるのに要する時間との和にな
っている。アダプタ・バスのアクセスを待っている時間
は、アダプタ・バスを要求中及び使用中のＩＯＩＣの存
在及び優先順位に応じて異なり、一定ではない。読取り
動作又は書込み動作を完了させるのに必要な時間も、転
送すべきデータの量及びメモリの使用状況（例えば、計
算機システムの命令処理ユニットによって開始された読
取り／書込み動作を実行中かどうか）によって異なる。
前記の公開公報に開示されている計算機システムでは、
特定のＩＯＰがメモリへの又はメモリからのデータ転送
のためにＳＰＤバスのアクセスを要求してそれが可能に
なると、データ及びメモリ・ステータスの転送を含む全
動作が完了するまで、ＳＰＤバスは当該ＩＯＰの専用に
なる。
また、ＩＯＰとメモリの間でデータ及び制御情報を転送
する前に、その準備として選択サイクルを実行する必要
がある。メモリ動作の完了を示す最終ステータス情報が
メモリから受取られると、現ＳＰＤバス動作は終了す
る。もし更に別のデータ及び情報をＩＯＰからメモリ
へ、又はその逆方向に転送するのであれば、そのような
転送を開始するため、計算機システムは再び選択シーケ
ンスを実行する。従って、他のＩＯＰがＳＰＤバスをア
クセスできるのは、ＤＭＡの完了後だけである。
上述の従来技術はＳＰＤバスの処理能力を十分に生かし
ておらず、従ってメモリ待ち時間の間にＳＰＤバスを有
効に利用できるシステムが望まれている。
以上の点から、本発明の目的とするところは、計算機シ
ステムの入出力部の利用効率を上げることによってシス
テム全体の処理能力及び性能を改善することにある。
Ｄ．課題を解決するための手段 前述の目的を達成するため、本発明はＳＰＤバスとアダ
プタ・バスの間に接続されたＩＯＩＣ（入出力インター
フェース制御装置）にＤＭＡ機構を設ける。（ＩＯＩＣ
が１台の場合は、ＳＰＤバスとメモリ制御装置の間に直
接接続される。）このＤＭＡ機構（以下、「サーバ」と
呼ぶことがある）は、転送される制御情報及びデータを
記憶するために、ＩＯＩＣ内に設けられる複数のレジス
タ及びバッファを含む。
このＤＭＡ機構すなわちサーバの目的は、ＩＯＰからＩ
ＯＩＣへ制御情報が転送された後、及びデータが転送さ
れた後直ちにＳＰＤバスを解放することにある。
サーバを使用するため、計算機システムは、制御情報を
転送する関連するＳＰＤバスに接続された特定のＩＯＰ
から適切な初期設定シーケンスを実行し、サーバが独立
してＤＭＡを実行できるようにする。
ＤＭＡがメモリ読取りであれば、サーバはメモリからメ
モリ制御装置を介してデータを得、それを自身のバッフ
ァに置く。次にＩＯＩＣが要求元のＩＯＰに再接続さ
れ、データ及びメモリ・ステータスを当該装置に供給す
る。その間、要求元ＩＯＰは、前の初期設定に関連する
後続のデータ転送の用意ができていることを示すことが
できる。
ＤＭＡ動作がメモリ書込みであれば、ＩＯＩＣは、デー
タをサーバのバッファへ転送するためＩＯＰに再接続さ
れ、次いでメモリで実際のＤＭＡが処理されている間Ｓ
ＰＤバスを解放するために切離される。ＤＭＡが完了す
ると、ＩＯＩＣはメモリ・ステータスを供給するために
再びＩＯＰに接続される。ＩＯＰは、その間に、前の初
期設定に関連する次のデータ・ブロックが転送可能であ
ることを示すことができる。サーバがそれを受入れる
と、データはサーバのバッファへ転送され、次いでＳＰ
Ｄバスを再び解放するためにＩＯＩＣが切離される。
読取り及び書込みの何れにおいても、後続のデータ転送
に対してＩＯＰの準備ができていないか、又は資源割振
り等の何らかの理由でＩＯＩＣが後続のデータ転送を受
諾しなかった場合は、動作は終了する。従ってＩＯＰは
ＩＯＩＣに対する新たな初期設定シーケンスを開始しな
ければならない。
本発明は、ＤＭＡ動作を開始するために、ＩＯＰに付加
的なバス・サイクルを何回か実行させる場合があるが、
バスに費す時間は前記公開公報に記載のシステムよりも
はるかに短い。従来のシステムに比べて、ＩＯＰは、Ｉ
ＯＩＣ内のサーバが当該ＩＯＰのためにＤＭＡを実行
し、然る後他のＩＯＰによる使用に備えてＳＰＤを解放
できるように、付加的な情報を転送しなければならな
い。その結果、計算機システムの入出力部の全体的なス
ループット及びパフォーマンスが、特に多量のＩ／Ｏト
ラフィックがある期間において大幅に改善される。
このように、本発明は、ＤＭＡ動作の間ＤＭＡ機構すな
わちサーバをＩＯＰ及びＩＯＩＣの両方に共有させるこ
とによって、メモリ待ち時間をなくす（もっと適切に云
うなら、使用する）。ＩＯＰによって開始されたメモリ
動作の制御をＩＯＩＣに移すことにより、計算機システ
ムはその重要な資源をより良く制御することができる。
動作に際して、ＩＯＰはＤＭＡ動作を開始するために１
つの選択サイクル及び２つの固定データ・サイクルのＤ
ＭＡ初期設定ユニット動作メッセージをＩＯＩＣに送
る。このメッセージは、メモリ動作のタイプ（読取り又
は書込み）、ＤＭＡポート番号、メモリ・アドレス、保
護キー、システム補助メモリ・ビット、追加のシステム
検査ビット、及び転送バイト・カウントを含む。
一旦初期設定されると、特定のＩＯＰアドレス及びポー
トに割振られたＩＯＩＣ内のサーバは、計算機システム
内のアダプタ・バスの使用を要求する。アダプタ・バス
の使用許可を受取ると、サーバはＩＯＰのためにメモリ
制御装置を介してＤＭＡを実行する。ＤＭＡ動作が完了
すると、サーバはメモリ・ステータス及びデータ（ＤＭ
Ａが読取りの場合）を保持する。次いでＩＯＩＣは、初
期設定時に記憶されたＩＯＰアドレス及びポート番号を
用いて、動作を開始したＩＯＰに再接続する。一旦再接
続すると、メモリ・ステータス及びデータ（読取りの場
合）がＩＯＰに戻される。この時点でＩＯＰはＩＯＩＣ
の動作継続を要求することができる。ただし、この要求
はＩＯＩＣによって拒否される場合がある。もし要求が
受け入れられると、データ・パケット転送毎に（実際に
は転送前に）アドレス、保護キー、システム・アドレス
検査ビット、メモリ・タイプ等を送る必要なしに、ＳＰ
Ｄバスを介する読取り及び書込みを行うことができる。
各データ・パケットに関するアドレスは、ＤＭＡ初期設
定ユニット動作メッセージから始まって、ＩＯＩＣ及び
ＩＯＰの両方に保持される。
もう少し具体的に説明すると、メモリ読取り（リモート
書込み）及びメモリ書込み（リモート読取り）は次のよ
うに実行される。
(1)リモート書込み動作（メモリからＩＯＰへデータを
転送）：ＩＯＰはＤＭＡ初期設定ユニット動作メッセー
ジ及び書込み指令をＩＯＩＣへ送る。ＩＯＩＣは、計算
機システムの共通メモリからパケット・データを得るた
めに、内部優先論理及びアダプタ・バス構造に基いてこ
の要求をスケジュールする。データが得られると、メモ
リ・ステータス及びデータ・パケットを転送するため、
ＩＯＩＣはバス・マスタとしてＳＰＤバスのアクセスを
調停する。その際、要求元のＩＯＰはバス・スレーブと
して選択される。この選択と同時に、ＩＯＩＣは、メモ
リ・ステータスと関連して、ＤＭＡ動作の継続すなわち
メモリからの次のデータ・パケットの取出しを許すか、
又はメモリ・エラーもしくはサーバ解放のためＤＭＡ動
作を終了させるかをＩＯＰに知らせる。終了は直ちに行
われるか、又はデータ・パケット転送が完了するまで遅
らされる。ただし、エラーの場合は強制的に即時終了さ
れる。パケット転送において、動作継続がＩＯＩＣによ
って許されると、ＩＯＰは、ＩＯＩＣから別のデータ・
パケットを受取れる機構を持っているか、又はＤＭＡ動
作を終了させることを示す。また、ＩＯＰは最初のデー
タ転送サイクルの間に動作継続の希望を示すこともでき
る。その場合、ＩＯＩＣはもし然るべく設計されている
と、現パケットがＳＰＤバス上を転送されている間に、
メモリから次のデータ・パケットをプリフェッチするこ
とができる。
パケット転送が完了すると、バスの使用をより公平化す
るためにＳＰＤバスの時間スロットを別のＩＯＰに与え
ることができる。或いは、最初のＩＯＰ及びＩＯＩＣが
動作継続を決めた場合には、ＩＯＩＣは当該ＩＯＰのた
めにメモリに対し別のパケットを要求することができ
る。
要約すれば、ＳＰＤバス・プロトコルは、ＩＯＰがＤＭ
Ａ初期設定ユニット動作メッセージ（リモート書込み）
をＩＯＩＣに送った時に開始する。ＩＯＩＣのＤＭＡサ
ーバ機構及びデータが使用可能であれば、ＩＯＩＣはバ
ス・マスタとしてＳＰＤバスの使用を要求し（ＩＯＰは
バス・スレーブとして選択される）、データ及びメモリ
・ステータスをＩＯＰへ送ることによってリモート書込
み動作を完了する。
(2)リモート読取り動作（ＩＯＰからメモリへデータを
転送）：ＩＯＰはＤＭＡ初期設定ユニット動作メッセー
ジ及び読取り指令をＩＯＩＣへ送る。ＩＯＩＣは、もし
データ・パケットを受取れるバッファがあると、ＩＯＰ
からＩＯＩＣへのデータ・パケット転送のために、バス
・マスタとしてＳＰＤバスのアクセスを調停する。その
際、要求元のＩＯＰはバス・スレーブとして選択され
る。パケット転送が完了すると、バス動作は終り、ＳＰ
Ｄバスは他のＩＯＰによる使用に備えて解放される。こ
のパケット転送の間に共通メモリへのパケット書込みの
ステータスが供給されることはない。その間ＳＰＤバス
に関係する検査だけが行われ、もし問題があれば知らさ
れる。
リモート書込みの時と同じく、バッファされたデータ・
パケットは、ＩＯＩＣの内部優先論理に基いてメモリへ
の書込みをスケジュールされる。データがメモリに書込
まれて、書込みステータスが得られると、ＩＯＩＣはＳ
ＰＤバスのアクセスを調停し、このステータスをＩＯＰ
へ送る。
パケット・ステータスを伴う最初のバス（選択）サイク
ルで、ＩＯＩＣは、終了を望んでいるか、又は割振られ
たＩＯＰポート番号を用いて続行しようとしているかを
ＩＯＰに知らせることができる。もし動作が終了される
のであれば、ＩＯＩＣはそのＤＭＡ機構を自由に別のＩ
ＯＰに割振ることができる。最初のデータ・サイクル
で、ＩＯＰは、転送可能な別のパケットを持っているか
どうかをＳＰＤバスを介してＩＯＩＣに知らせることが
できる。もしＩＯＰが別のパケットを持っていなけれ
ば、ＩＯＰはＤＭＡ動作を終了させる。メモリ動作の続
行で別のデータ・パケットを転送できるのは、ＩＯＰ及
びＩＯＩＣの両方が続行に同意した場合だけである。リ
モート読取り動作のためのバス・プロトコルは、データ
がＩＯＰからＩＯＩＣへ送られることを除くと、リモー
ト書込み動作の場合と同様である。
ＩＯＰ及びＩＯＩＣの何れかがＤＭＡ動作の終了を決定
した場合には、共用ＤＭＡ機構は別のＩＯＰに対するサ
ービスに備えて解放される。ＤＭＡ動作が終了されたＩ
ＯＰは、それを再開するためには、別のＤＭＡ初期設定
ユニット動作メッセージを出さなければならない。
上述のリモート読取り／書込み動作によれば、ＳＰＤバ
スの利用時間はデータ転送の間に限られ、ＩＯＩＣとメ
モリとの間でデータ及び制御情報が転送されている間は
解放されているので、ＳＰＤバスをより効率良く使用す
ることができる。かくして、複数の入出力バスを有する
従来のシステムにおけるメモリ待ち時間の問題が解消さ
れる。
Ｅ．実施例の説明 まず本発明の前提となる従来のシステムについて説明し
ておく。
第１ａ図を参照するに、図示の計算機システム１０は入
出力インターフェース制御装置（ＩＯＩＣ）１０ｊ−１
０ｍと、アダプタ・バス１０ｎと、入出力バス（以下
「ＳＰＤバス」と呼ぶ）１０ｔ−１０ｗを含む。
以下の記述は、本発明の説明に加えて、その周辺事項と
も云うべき説明をも含んでいる。かかる周辺事項は、Ｉ
ＢＭ社から発行された刊行物である。「ＩＢＭシステム
／３７０解説書」，Ｆｏｒｍ No.Ｎ；ＧＡ２２−７０
００に詳しい。
第１ａ図において、命令プロセッサ・ユニット（ＩＰ
Ｕ）１０ａは命令キャッシュ１０ｂ及びデータ・キャッ
シュ１０ｃへ接続される。命令キャッシュ１０ｂ及びデ
ータ・キャッシュ１０ｃは、さらにメモリ・バス１０ｆ
を介して中央メモリ１０ｄ及び入出力インタフェース・
ユニット（ＩＯＩＵ）１０ｅへ接続される。メモリ・バ
ス１０ｆは３６ビットの２方向性３状態バスであって、
パリティ付きの４バイトから成る。メモリ制御１０ｇは
メモリ制御バス１０ｈを介して中央メモリ１０ｄへ接続
され、またＩＯＩＵ １０ｅとインタフェースする。メ
モリ制御バス１０ｈは１０本の制御線又はハンドシェー
ク線から成る。これらの線に含まれる信号は、メモリ指
令時間、カード選択、メモリ・バッファ時間、メモリ・
データ・ストローブ、メモリ・データ有効、メモリ禁
止、メモリ・リフレッシュ時間、入力パリティ・エラ
ー、ＥＣＣエラー、訂正済みエラー及び３つのクロック
である。またＩＯＩＵ１０ｅは、調停論理１０ｉとイン
タフェースする。リフレッシュ論理１０ｘは調停論理１
０ｉの内部に設けられる。調停論理１０ｉは線２を介し
て命令キャッシュ１０ｂからアクセス要求を受取り、ま
た線１を介してデータ・キャッシュ１０ｃからアクセス
要求を受取る。さらにＩＯＩＵ １０ｅは、アダプタ・
バス１０ｎを介して、第１ないし第４の入出力インタフ
ェース制御装置（ＩＯＩＣ ０−３）１０ｊ−１０ｍへ
接続される。この実現例では、最大１６個のＩＯＩＣを
設けることができるが、図面を簡潔にするため第１ａ図
には４つのＩＯＩＣだけが示されているにすぎない。調
停論理１０ｉは、線３−６を介して、ＩＯＩＣ １−Ｉ
ＯＩＣ ４（１０ｊ−１０ｍ）からアクセス要求をそれ
ぞれ受取る。これらのＩＯＩＣは、ＳＰＤバス１０ｔ−
１０ｗを介して、種々の入出力サブユニット・プロセッ
サ１０ｐ−１０ｓへそれぞれ接続される。以下、これら
の入出力サブユニット・プロセッサを単に「ＩＯＢＵ」
と呼ぶ。ＳＰＤバス１０ｔ−１０ｗの各々は、最大３２
個のＩＯＢＵに対するアドレッシング信号を処理するこ
とができる。調停論理１０ｉは線７を介してメモリ制御
１０ｇからアダプタ・バス１０ｎのアクセス要求を受取
り、線８を介してリフレッシュ論理１０ｘからアクセス
要求を受取り、線９を介してメモリ制御１０ｇからプロ
セッサ・バス動作（ＰＢＯ）のサイクル・スチール要求
を受取る。
第１ａ図に示した計算機システムの機能的動作を説明す
る。
ＩＰＵ１０ａは、データ・キャッシュ１０ｃ内のデータ
を利用して、命令キャッシュ１０ｂ内の命令を実行す
る。この命令の実行結果は中央メモリ１０ｄに記憶され
る。もしこの命令の実行結果をＩＯＢＵ １０ｐ−１０
ｓのそれぞれへ転送することが必要であれば、メモリ制
御１０ｇはかかる実行結果を中央メモリ１０ｄから検索
し、これをＩＯＩＵ １０ｅを介してアダプタ・バス１
０ｎへ転送するとともに、さらにＩＯＩＣ １０ｊ−１
０ｍを介してＳＰＤバス１０ｔ−１０ｗ及びＩＯＢＵ
１０ｐ−１０ｓへ与える。しかし、命令キャッシュ１０
ｂ、データ・キャッシュ１０ｃ及び／又はＩＯＩＣ １
０ｊ−１０ｍが共有バス（メモリ・バス１０ｆ及びアダ
プタ・バス１０ｎ）のアクセスを同時に必要とすること
がありうる。かかる共有バスは一度に１つのアクセスを
処理しうるにすぎないから、特定の時点でどのユニット
がこの共有バスをアクセスしうるかを決定するために、
何らかの調停機構が利用されねばならない。このような
決定を行うため、アクセスを必要とする複数のユニット
（データ・キャッシュ１０ｃ、命令キャッシュ１０ｂ、
ＩＯＩＣ １０ｊ−１０ｍ、メモリ制御１０ｇ及びリフ
レッシュ論理１０ｘ）の各々はアクセス要求信号を発生
し、これを線１−９を介して調停論理１０ｉへ与える。
特定の調停手法に従って、調整論理１０ｉは前記複数の
ユニットのうち共有バスをアクセスすべき特定のユニッ
トを決定する。
調停論理１０ｉの詳細は１９８５年１０月２８日に米国
特許商標庁へ提出された米国特許出願第７９１６４７号
に記述されており、またＩＰＵ １０ａの詳細は１９８
６年６月１２日に米国特許商標庁へ提出された米国特許
出願第８７３７３１号に記述されている。これらの米国
特許出願はいずれも本出願人に譲渡されたものである。
第２図を参照するに、そこにはＩＯＩＣ １０ｊ−１０
ｍの各々のブロック図が示されている。
各ＩＯＩＣは、アダプタ・バス１０ｎとＳＰＤバス１０
ｔ−１０ｗの各々との間に介在する。アダプタ・バス１
０ｎはシステム・クロックを使用してデータを転送する
同期式バスであり、ＳＰＤバス１０ｔ−１０ｗはＩＯＩ
Ｃ １０ｊ−１０ｍの各々とＩＯＢＵ １０ｐ−１０ｓ
の各々との間の「ハンドシェーキング」によって決まる
速度でデータを転送する非同期式バスである。アダプタ
・バス１０ｎとＳＰＤバス１０ｔ−１０ｗのデータ転送
速度がそれぞれ異なるため、ＩＯＩＣ １０ｊ−１０ｍ
の各々は受信したすべてのデータ及び制御情報をバッフ
ァしなければならない。こうしないと、高速のアダプタ
・バス１０ｎが低速のＳＰＤバス１０ｔ−１０ｗをオー
バランするからである。
第２図において、ＩＯＩＣ １０ｊ−１０ｍの各々は、
アダプタ・バス１０ｎとＳＰＤバス１０ｔ−１０ｗの各
々との間に介在するように図示されている。各ＩＯＩＣ
を構成する要素には：アダプタ・バス１０ｎ及びＳＰＤ
バス１０ｔ−１０ｗの１つへ接続されたレジスタ及びバ
ッファ部２０と；レジスタ及びバッファ部２０並びにア
ダプタ・バス１０ｎへ接続されたアダプタ・バス制御３
０と；レジスタ及びバッファ部２０、アダプタ・バス制
御３０並びにＳＰＤバス１０ｔ−１０ｗの１つへ接続さ
れたＳＰＤバス制御４０と；ＳＰＤバス制御４０、アダ
プタ・バス制御３０及びＳＰＤバス１０ｔ−１０ｗの１
つへ接続されたバス制御ユニット（ＢＣＵ）５０があ
る。
各ＩＯＩＣのレジスタ及びバッファ部２０は、複数のレ
ジスタ及び複数のバッファを含む。これらのレジスタ
は、ＩＯＩＵ １０ｅ及びＩＯＢＵ１０ｐ−１０ｓから
のデータを保持するために使用される。これらのレジス
タは、データを保持することに加えて、このデータを使
用して指令を発生するとともに、当該ＩＯＩＣの動作に
関連するステータス情報を保持する。前記バッファはＳ
ＰＤバス１０ｔ−１０ｗ又はアダプタ・バス１０ｎから
与えられたデータを保持するために使用されるが、これ
らのバッファは前記レジスタとは対照的に、かかるデー
タを一方のバスから他方のバスへ渡すことができるま
で、これを保持するにすぎない。一般に、各ＩＯＩＣの
レジスタ及びバッファ部２０は、アダプタ・バス１０ｎ
からＳＰＤバス１０ｔ−１０ｗへ、又はＳＰＤバス１０
ｔ−１０ｗからアダプタ・バス１０ｎへデータを転送す
るために、当該ＩＯＩＣが必要とするすべての情報を保
持するために使用される。レジスタ及びバッファ部２０
は、アダプタ・バス制御３０及びＳＰＤバス制御４０に
よって制御される。これらの制御３０及び４０は互いに
干渉せず、それぞれの機能を同時に遂行することができ
る。これらの制御３０及び４０は、レジスタ及びバッフ
ァ部２０が使用されている間、その重ね書きを禁止す
る。パリティが検査され、新しいデータをバッファへセ
ットするとき正しいパリティが発生されるので、該バッ
ファ内に不正なパリティが存在することはない。
アダプタ・バス制御３０は、アダプタ・バス１０ｎと授
受するデータに関連して、レジスタ及びバッファ部２０
のすべてのゲート及びセット動作を制御する。またこの
制御３０は、ＩＰＵ １０ａからＩＯＩＵ １０ｅを介
してＩＯＩＣ １０ｊ−１０ｍへ転送されるすべての指
令を解読し、これらの機能を制御するか、又は当該指令
がユニット動作である場合には、その情報をＳＰＤバス
制御４０へ送信する。アダプタ・バス制御３０はアダプ
タ・バス１０ｎを要求し、そしてＩＯＢＵ １０ｐ−１
０ｓに関連するメモリ動作のためにアダプタ・バス１０
ｎとのデータ授受を制御する。
ＳＰＤバス制御４０は、ＳＰＤバス１０ｔ−１０ｗとの
データ授受に関連して、レジスタ及びバッファ部２０の
すべてのゲート及びセット動作を制御する。またこの制
御４０はＩＯＢＵ １０ｐ−１０ｓからＩＯＩＣ １０
ｊ−１０ｍへ与えられるすべての指令を解読し、それら
の機能を制御する。さらに、ＳＰＤバス制御４０は中央
メモリ１０ｄへのメモリ動作に関連するメモリ動作コー
ドと開始アドレスを発生する。メッセージ受領及びメモ
リ動作を行うため、ＳＰＤバス制御４０は情報をアダプ
タ・バス制御３０へ送る。これは前記動作から生じたデ
ータをアダプタ・バス１０ｎを介して中央メモリ１０ｄ
へ送信しうるようにするためである。
各ＩＯＩＣのＢＣＵ ５０は、ＳＰＤバス１０ｔ−１０
ｗに対するＩＯＢＵ １０ｐ−１０ｓのアクセスを調停
するとともに、ＳＰＤバス上の機能を監視する。ＢＣＵ
５０はプログラマブル・タイマを含む。もしＳＰＤバ
スの動作が非常に長時間を要するか、又はハング・アッ
プ（立往生）すれば、当該動作はタイムアウトとなっ
て、ＳＰＤバスを回復することができる。ＳＰＤバス１
０ｔ−１０ｗで直接選択動作を生ぜしめることができる
のは、ＢＣＵ ５０だけである。ＩＯＩＣ １０ｊ−１
０ｍの各々はそれぞれＢＣＵ ５０を含んでいるから、
そのアドレスはそれぞれのＳＰＤバス１０ｔ−１０ｗで
常に“００”である。
次に第２図を参照して、ＩＯＩＣ １０ｊ−１０ｍ、ア
ダプタ・バス１０ｎ及びＳＰＤバス１０ｔ−１０ｗの機
能的動作を概説する。
ここで、指令及び／又はデータを第１ａ図の中央メモリ
１０ｄからＩＯＢＵ １０ｐ−１０ｓの１つへ転送しな
ければならないものと仮定する。ＩＯＩＵ １０ｅは、
データを１つのＩＯＩＣへ転送するように、これを中継
する。アダプタ・バス１０ｎは同期式バスであるから、
ＩＯＩＵ １０ｅ内のデータはアダプタ・バス１０ｎを
介して当該ＩＯＩＣのレジスタ及びバッファ部２０へク
ロック入力される。アダプタ・バス制御３０はアダプタ
・バス１０ｎからデータを検索する動作を制御するとと
もに、このデータをレジスタ及びバッファ部２０へ記憶
する動作を制御する。バッファが充満状態となる場合、
アダプタ・バス制御３０はその旨をＳＰＤバス制御４０
に通知する。ＳＰＤバス制御４０はその応答をＢＣＵ
５０に与える。ＢＣＵ ５０はＳＰＤバス１０ｔ−１０
ｗへのアクセスを調停するものであるから、ＢＣＵ ５
０は、ＳＰＤバス制御４０がＳＰＤバスを要求した後に
このバスをいつアクセスしうるかを決定する。ＳＰＤバ
スをアクセスするための比較的高い優先順位を有する他
のＩＯＢＵ １０ｐ−１０ｓが存在しない場合、ＢＣＵ
５０はバス肯定応答（ＡＣＫＢ）信号をＳＰＤバス制
御４０へ与え、かくて該制御にＳＰＤバス１０ｔ−１０
ｗに対する次のアクセスを与える。しかし、ＳＰＤバス
制御４０は、ＢＣＵ ５０からバス許可（ＢＵＳＧ）信
号を受取るまで、それ以上進行することはできない。Ｓ
ＰＤバス制御４０がＢＣＵ ５０からＢＵＳＧ信号を受
取ってＳＰＤバスへのアクセスを与えられる場合、これ
はレジスタ及びバッファ部２０に記憶されたデータをＳ
ＰＤバスへ置くように制御する。
しかし、ＳＰＤバスは非同期式バスであるから、ＳＰＤ
バス制御４０はクロック手段を介してＳＰＤバスにデー
タを置くことはせずに、ハンドシェーキング手段を介し
てＳＰＤバスにデータを置くのである。かかるハンドシ
ェーキング手段は、以下に記述されている。
ハンドシェーキング手段は、本質的にマスタ／スレーブ
関係である。すなわち、ＩＯＩＣがマスタでＩＯＢＵが
スレーブとなることもあるし、ＩＯＢＵがマスタでＩＯ
ＩＣがスレーブとなることもある。ＩＯＩＣがデータを
ＳＰＤバスに置いてこれをＩＯＢＵへ転送しようとする
場合、ＩＯＩＣがマスタでＩＯＢＵがスレーブである。
以下で記述するように、ＳＰＤバス１０ｔ−１０ｗは、
アドレス／データ（Ａ／Ｄ）バス、指令／ステータス
（Ｃ／Ｓ）バス及びオリジン／宛先（Ｏ／Ｄ）バスから
成る。当該ＩＯＩＣのレジスタ及びバッファ部２０内に
あるデータがＡ／Ｄバス、Ｃ／Ｓバス及びＯ／Ｄバスを
介してＳＰＤバスへ置かれる場合、当該ＩＯＩＣのＳＰ
Ｄバス制御４０及びＳＰＤバスへ接続されたＩＯＢＵは
次の３つの信号、すなわちマスタ・ステアリング（ＭＳ
Ｔ）信号、マスタ選択（ＭＳＥＬ）信号及び作動可能
（ＲＤＹ）信号を使用する。レジスタ及びバッファ部２
０からＳＰＤバスにデータを置く前に、ＳＰＤバス制御
４０はそのすべてのＩＯＢＵに対しＭＳＴ信号を発生す
る。ＭＳＴ信号は、私がバスを専有する」旨を通知す
る。従って、前述の例では、マスタＩＯＩＣのＳＰＤバ
ス制御４０は、ＢＣＵ ５０内の調停手段へＭＳＴ信号
を転送し、これによりマスタＩＯＩＣがＳＰＤバスへの
アクセスを有することを当該ＢＣＵに通知する。次い
で、ＳＰＤバス制御４０は、レジスタ及びバッファ部２
０からＳＰＤバスへデータを置く動作を制御する。次
に、ＳＰＤバス制御４０は、そのすべてのＩＯＢＵへＭ
ＳＥＬ信号を転送する。このＭＳＥＬ信号は、「データ
がＳＰＤバスに置かれ、有効である」旨を通知する。従
って、前述の例では、マスタＩＯＩＣのＳＰＤバス制御
４０は、そのＳＰＤバスへ接続され且つスレーブになろ
うとしているすべてのＩＯＢＵへ、ＭＳＥＬ信号を転送
する。すなわち、これらのＩＯＢＵに対し、データがＳ
ＰＤバスに置かれたこと、そしてこのデータが有効であ
ることを通知するのである。所与のスレーブＩＯＢＵが
このデータを受取った場合、該スレーブＩＯＢＵは当該
データを転送したマスタＩＯＩＣへＲＤＹ信号を戻す。
このＲＤＹ信号は、「私が貴方のデータを受取り、そし
て必要ならば、私自身のデータをＳＰＤバスに置いた」
旨を通知する。従って、前述の例では、スレーブＩＯＢ
ＵはＲＤＹ信号をマスタＩＯＩＣへ転送し、これにより
スレーブＩＯＢＵが転送データを受取ったこと、そして
もし必要ならば、それ自身のデータをマスタＩＯＩＣへ
戻すように作動したことをマスタＩＯＩＣに通知する。
ＳＰＤバスは非同期式バスであるから、スレーブＩＯＢ
Ｕからの応答は任意の時間に与えられる。
従って、マスタＩＯＩＣがＳＰＤバスに対するアクセス
を有することをＭＳＴ信号を介してＢＣＵ ５０に通知
した後、このマスタＩＯＩＣはＭＳＥＬ信号を介してス
レーブＩＯＢＵと「会話」することにより、データがＳ
ＰＤバスに置かれたことを指示し、一方、スレーブＩＯ
ＢＵはＲＤＹ信号を介してマスタＩＯＩＣと「会話」す
ることにより、データが受取られたこと、そしてもし必
要ならば、他のデータがこのマスタＩＯＩＣへ戻される
つつあることを指示する。
第３図を参照するに、そこには第１図の一部が図示され
ている。第３図において、１対のＩＯＢＵ、すなわち１
０ｐ−１０ｓの１つは、所与のＳＰＤバス、すなわち１
０ｔ−１０ｗの１つを介して、所与のＩＯＩＣ、すなわ
ち１０ｊ−１０ｍの１つへ接続される。またこのＩＯＩ
Ｃは、アダプタ・バス１０ｎを介して、調停論理１０ｉ
／ＩＯＩＵ １０ｅ／メモリ制御１０ｇにも接続され
る。ＩＯＢＵ １０ｐ−１０ｓの各々は、その物理的部
分として、インタフェース部分１２及び主部分を含む。
但し、主部分とは、このＩＯＢＵからインタフェース部
分１２を取除いたものに相当する。またＩＯＩＣ １０
ｊ−１０ｍの各々は、その物理的部分として、ＳＰＤバ
ス側のインタフェース部分１２、アダプタ・バス側のイ
ンタフェース部分１４及び主部分を含む。但し、ＩＯＩ
Ｃの主部分は、このＩＯＩＣからインタフェース部分１
２及び１４を取除いたものに相当する。また調停論理１
０ｉ／ＩＯＩＵ １０ｅ／メモリ制御１０ｇも、インタ
フェース部分１４及び主部分を包含する。この主部分
は、調停論理１０ｉと、ＩＯＩＵ １０ｅと、メモリ制
御１０ｇの集合体から、インターフェース部分１４を取
除いたものに相当する。第３図を参照するに、ＳＰＤバ
ス１０ｔ−１０ｗはＩＯＩＣ １０ｊ−１０ｍ及びＩＯ
ＢＵ １０ｐ−１０ｓの両者とインタフェースしなけれ
ばならないから、ＩＯＩＣ及びＩＯＢＵと関連するイン
タフェース部分１２は互いに同じでなければならない。
さらに、ＩＯＩＣ及びＩＯＢＵに関連するインタフェー
ス部分１２は、構造的及び機能的に、ＳＰＤバスの構造
及び機能と同じでなければならない。同様に、ＩＯＩＣ
及び調停論理１０ｉ／ＩＯＩＵ １０ｅ／メモリ制御１
０ｇに関連するインタフェース部分１４は互いに同じで
なければならず、また構造的及び機能的にアダプタ・バ
ス１０ｎの構造及び機能と同じでなければならない。
アダプタ・バス１０ｎ及びＳＰＤバス１０ｔ−１０ｗの
構造及び機能については、以下で詳述する。
以下では、次の各事項をそれぞれ項分けして詳述するこ
ととする。
−ＩＯＩＣの構造及び機能 −調停論理１０ｉ、ＩＯＩＵ １０ｅ及びメモリ制御１
０ｇを含むメモリ・コントローラの構造及び機能 −ＳＰＤバスの構造及び機能 −ＳＰＤバス１０ｔ−１０ｗ、ＩＯＩＣ、アダプタ・バ
ス１０ｎ、メモリ・コントローラの綜合動作の説明 ＩＯＩＣ（第４図〜第２３図） 第４図には、第２図のレジスタ及びバッファ部２０がブ
ロック形式でが示されている。
第４図において、レジスタ及びバッファ部２０は次の各
構成要素から成る。すなわち、アダプタ・アドレス／デ
ータ（Ａ／Ｄ）バス１０ｎ１を介してアダプタ・バス１
０ｎへ接続され且つＳＰＤアドレス／データ（Ａ／Ｄ）
バス１０ｔ１を介してＳＰＤバス１０ｔ−１０ｗへ接続
された複数のデータ・バッファ２０ａと；アダプタＡ／
Ｄバス１０ｎ１を介してアダプタ・バス１０ｎへ接続さ
れ且つＳＰＤ Ａ／Ｄバス１０ｔ１を介してＳＰＤバス
１０ｔ−１０ｗへ接続された複数のメッセージ・バッフ
ァ２０ｂと；キー／ステータス（Ｋ／Ｓ）バス１０ｎ２
を介してアダプタ・バス１０ｎへ接続され且つＳＰＤ
Ａ／Ｄバス１０ｔ１を介してＳＰＤバス１０ｔ−１０ｗ
へ接続されたキー・バッファ２０ｃと；アダプタＡ／Ｄ
バス１０ｎ１を介してアダプタ・バス１０ｎへ接続され
且つＳＰＤ Ａ／Ｄバス１０ｔ１を介してＳＰＤバス１
０ｔ−１０ｗへ接続された複数のアドレス・レジスタ２
０ｄと；アダプタ・Ａ／Ｄバス１０ｎ１を介してアダプ
タ・バス１０ｎへ接続されたセレクタ・バッファ２０ｅ
と；ＳＰＤ Ａ／Ｄバス１０ｔ１を介してセレタク・バ
ッファ２０ｅ及びＳＰＤバス１０ｔ−１０ｗへ接続され
た選択データバッファ２０ｆと；アダプタＡ／Ｄバス１
０ｎ１及びＫ／Ｓバス１０ｎ２を介してアダプタ・バス
１０ｎへ接続され且つＳＰＤ Ａ／Ｄバス１０ｔ１、オ
リジン／宛先（Ｏ／Ｄ）バス１０ｔ３及び指令／ステー
タス（Ｃ／Ｓ）バス１０ｔ２を介してＳＰＤバス１０ｔ
−１０ｗへ接続された複数のステータス・レジスタ２０
ｇと；アダプタＡ／Ｄバス１０ｎ１を介してアダプタ・
バス１０ｎへ接続された宛先選択レジスタ２０ｈと；Ｏ
／Ｄバス１０ｔ３を介して宛先選択レジスタ２０ｈ、Ｓ
ＰＤバス１０ｔ−１０ｗ及びステータス・レジスタ２０
ｇへ接続され且つＣ／Ｓバス１０ｔ２を介してＳＰＤバ
ス１０ｔ−１０ｗ及びステータス・レジスタ２０ｇへ接
続された指令レジスタ２０ｉと；ＳＰＤ Ａ／Ｄバス１
０ｔ１へ接続された診断バッファ２０ｊとから成る。
一般的に云えば、これらのバッファ２０ａ、２０ｂ、２
０Ｃ、２０ｅ、２０ｆ及び２０ｊは、ＳＰＤバス１０ｔ
−１０ｗとアダプタ・バス１０ｎとの間で授受されるデ
ータを一時的に記憶するにすぎない。セレクタ・バッフ
ァ２０ｅ及び選択データ・バッファ２０ｆはアダプタ・
バスからデータを受取り、これをＳＰＤバスへ転送する
にすぎない。診断バッファ２０ｊはＳＰＤバスとデータ
を授受するにすぎない。これらのバッファはその記憶デ
ータを変更するものではない。データ・バッファ２０ａ
は８つのデータ・バッファから成り、その各々は４バイ
トの幅を有する。この実現形態によれば、当該ＩＯＩＣ
がメモリ動作を行っているとき、データ・バッファ２０
ａは最大３２バイトのデータ（パリティを含む）をバッ
ファすることができる。しかし、必要に応じて、追加の
３２バイト・データをバッファすることができる。デー
タ・バッファ２０ａが使用されるのは、当該ＩＯＩＣが
メモリ及びメッセージ受領動作のスレーブとなっている
場合である。かかるデータ・バッファ２０ａとのデータ
路は４バイトの幅を有し、そのデータは当該ＩＯＩＣの
データ・バッファ２０ａへ送る前にＩＯＢＵ １０ｐ−
１０ｓによってバイト整列されねばならない。
メッセージ・バッファ２０ｂはメッセージ・バッファ１
及び２から成り、その各々は４バイトのデータ（パリテ
ィを含む）をバッファすることができる。メッセージ・
バッファ２０ｂが使用されるのは、当該ＩＯＩＣがユニ
ット動作のマスタとなる場合である。これらのメッセー
ジ・バッファとのデータ路は４バイトの幅を有し、そし
て該メッセージ・バッファ内の情報はユニット動作の２
データ・サイクル中にＳＰＤ Ａ／Ｄバス１０ｔ１上の
データとなる。これらのメッセージ・バッファ２０ｂに
関連して、４つのプロセッサ・バス動作（ＰＢＯ）指令
がある。すなわち、「メッセージ・バッファ・レジスタ
１へのロード（ＬＭＢＲ１）」指令、「メッセージ・バ
ッファ・レジスタ・２へのロード（ＬＭＢＲ２）」指
令、「メッセージ・バッファ・レジスタ１へのコピー
（ＣＭＢＲ１）」指令、「メッセージ・バッファ・レジ
スタ２へのコピー（ＣＭＢＲ２）」指令がそれで、あ
る。メッセージ・オリジン・ステータス・ワード（ＭＯ
ＳＷ）の使用中ビットがオンである場合、これらのロー
ド命令は遂行されず、その代わりにＩＯＩＣ使用中信号
がアダプタ・バス１０ｎへ戻される。
キー・バッファ２０ｃはパリティを含み５ビットの幅を
有し、ＩＯＩＣ １０ｊ−１０ｍがスレーブであると
き、選択サイクルの間にＳＰＤ Ａ／Ｄバス１０ｔ１の
最初の５ビットをバッファするために使用される。この
データはメモリ保護とメッセージを受領可能なバッファ
の選択のために利用されるものであり、アダプタ・バス
１０ｎのアクセス許可を受取った後にそのＫ／Ｓバス１
０ｎ２を介してＩＯＩＵ １０ｅへ送られる。
セレクタ・バッファ２０ｅはパリティを含み４バイトの
幅であり、命令プロセッサ・ユニット（ＩＰＵ）１０ａ
のＲＳレジスタからのデータをバッファするために使用
される。このデータは、ＰＢＯ指令の指令時間サイクル
の後に、アダプタＡ／Ｄバス１０ｎ１に現われる。セレ
クタ・バッファ２０ｅは、この指令時間サイクルの後
に、ＩＯＩＣ １０ｊ−１０ｍの各々でセットされる。
選択データ・バッファ２０ｆはパリティを含み４バイト
の幅を有し、セレクタ・バッファ２０ｅからのデータを
セットされる。このセットが行われるのは、当該ＩＯＩ
Ｃのアドレスがアダプタ指令時間にアダプタ・バス１０
ｎに提示される宛先選択アドレスと一致し且つ当該ＩＯ
ＩＣが使用中でない場合である。このバッファ２０ｆか
らのデータは、ＩＯＩＣ １０ｊ−１０ｍがユニット動
作のマスタであるとき、選択サイクルの間にＳＰＤ Ａ
／Ｄバス１０ｔ１に置かれる。
診断バッファ２０ｊはパリティを含み４バイトの幅を有
し、当該ＩＯＩＣがスレーブとなっており且つＳＰＤ循
環読取指令を行っているとき、選択サイクルの間にＳＰ
Ｄ Ａ／Ｄバス１０ｔ１からのデータをセットされる。
この指令の２データ・サイクルの間、診断バッファ２０
ｊの内容は当該ＩＯＩＣによってＳＰＤ Ａ／Ｄバス１
０ｔ１へ駆動される。
選択サイクル・データ・サイクル及び循環読取指令の定
義については、本明細書の以下の記述を参照されたい。
アドレス・レジスタ２０ｄ、ステータス・レジスタ２０
ｇ、宛先選択レジスタ２０ｈ及び指令レジスタ２０ｉ
は、アダプタ・バス１０ｎ及びＳＰＤバス１０ｔ−１０
ｗからデータをロードされる。このデータは、ＩＯＩＣ
１０ｊ−１０ｍの動作のために使用される。これらの
レジスタ内のデータはアダプタ・バス１０ｎ及びＳＰＤ
バス１０ｔ−１０ｗの一方又は他方へ通されるが、ＩＯ
ＩＣ １０ｊ−１０ｍはこのデータがそれぞれのバスへ
通される前にこれを変更することができる。
第５図には、宛先選択レジスタ２０ｈに関連する複数の
フィールドが示されている。このレジスタ２０ｈは、パ
リティを含み４バイトの幅を有する。このレジスタは、
アダプタ指令（ＡＤＰ ＣＭＤ）、ＳＰＤ指令（ＣＭ
Ｄ）、ＩＯＩＣ番号（ＩＣ＃）、優先順位（ＰＲ）及び
ＳＰＤ宛先アドレス（ＤＥＳＴ）フィールドをそれぞれ
バッファするために使用される。このデータは、ＰＢＯ
命令の指令時間サイクル中に、アダプタＡ／Ｄバス１０
ｎ１に置かれているものである。宛先選択レジスタ２０
ｈは、指令時間サイクルの間に各ＩＯＩＣによってセッ
トされる。当該ＩＯＩＣはこのデータを検査してアドレ
スが一致するか否かを決定するとともに、指令の型を決
定する。
第４図の指令レジスタ２０ｉは、パリティを含み４バイ
トの幅を有し、当該ＩＯＩＣのアドレスが一致し且つ当
該ＩＯＩＣが使用中でないとき、宛先選択レジスタ２０
ｈからのデータをセットされる。選択サイクルの間、Ｓ
ＰＤ Ｄ／Ｓバス１０ｔ２及びＳＰＤ Ｏ／Ｄバス１０
ｔ３のためのデータは、当該ＩＯＩＣがユニット動作の
マスタであるとき、このレジスタから与えられる。
アドレス・レジスタ２０ｄは４つのアドレス・レジスタ
を含み、その各々はそれぞれ４バイトの幅を有する。こ
れらのレジスタは、最大で４つのメモリ指令及びアドレ
スを記憶するために使用される。当該ＩＯＩＣがスレー
ブである場合、選択サイクルの間にＳＰＤ Ａ／Ｄバス
１０ｔ１上のデータが第１アドレス・レジスタにセット
される。次に、ＳＰＤバス制御４０は、ＳＰＤバス指令
及びアドレス・レジスタのバイト３を調べる。もし当該
指令がメモリ指令であれば、ＳＰＤバス制御４０はメモ
リ指令を発生してこれを第１のアドレス・レジスタのバ
イト０に置く。もし、境界の制約のために、第１のメモ
リ指令がすべてのデータをデータ・バッファ２０ａに記
憶することができなければ、ＳＰＤバス制御４０は新し
いメモリ指令及びアドレスを発生するとともに、これを
次のアドレス・レジスタのバイト０及び３に置く。１つ
のＳＰＤメモリ動作中にバッファされたデータを記憶す
るには、最大４つのメモリ指令を必要とする。従って、
ＳＰＤバス制御４０は最大４つの指令及びアドレスを発
生し、これらを４つのアドレス・レジスタに置く。ＳＰ
Ｄバス制御４０は、読取りを行う場合、１つのメモリ指
令を発生する。従って、この読取りの間には、第１のア
ドレス・レジスタだけが使用される。バイト１及び２内
のデータは、メモリ指令発生手段によっては変更されな
い。
ステータス・レジスタ２０ｇは複数のレジスタから成
り、これらのレジスタが保持するビットは或る命令を実
行することによって直接的にセットされるか、他のステ
ータス・ビットの論理ＯＲであるか、又は当該ＩＯＩＣ
によってセットされる。幾つかのビットは結線式のもの
であって、コピーだけが可能である。以下の番号付きの
各項では、ステータス・レジスタ２０ｇ内の各レジスタ
が記述されている。
（１）メッセージ・オリジン・ステータス・ワード（Ｍ
ＯＳＷ）レジスタ：第６図のＭＯＳＷは３２ビットのス
テータスであって、当該ＩＯＩＣによって開始されたユ
ニット動作に関係するステータスを記録するため、この
ＩＯＩＣによって使用される。ユニット動作はＭＯＳＷ
を使用して、使用中、エラー及び動作終了ステータスを
指示する。当該ＩＯＩＣが或るユニット動作を受諾する
場合、これはＭＯＳＷの動作終了（Ｅ）ビット、Ｂステ
ータス（ＢＳＴＡＴ）データ終了ビット及び宛先（ＤＥ
ＳＴ）フィールドをリセットするが、その間ＭＯＳＷの
使用中（Ｂ）ビットをセット状態に維持する。ステータ
ス・サマリ（Ｓ）ビットは、ＭＯＳＷ内の全エラー・ビ
ットの論理ＯＲである。Ｅ及びＳビットが両者とも１で
ある場合、動作終了割込み（ＥＩＳ（５））が通知され
る。ＢＳＴＡＴフィールドの内容はデータ・サイクルの
終了時にＳＰＤ Ｃ／Ｓバス１０ｔ２で受取られ、かく
てＢＳＴＡＴフィールドは終了ステータスを保持する。
ＤＥＳＴフィールドの内容は、直接選択ユニット動作を
行っているときのデータ・サイクルの間に、ＳＰＤ Ｏ
／Ｄバス１０ｔ３上で受取られる。ＭＯＳＷを読取るた
めのＰＢＯ指令には、「ＭＯＳＷコピー（ＣＭＯＳ
Ｗ）」指令及び「ＭＯＳＷ移動（ＭＭＯＳＷ）」指令の
２つがある。これらの命令は両者ともにＭＯＳＷを読取
るが、後者の命令はＥビットを読取り且つこのＥビット
が１状態にあることを決定した後、他のすべてのビット
をリセットする。
（２）メッセージ受領ステータス・ワード（ＭＡＳＷ）
レジスタ：第７図のＭＡＳＷは３２ビットのワードであ
って、メッセージ受領動作に関係するステータスを記録
するために、当該ＩＯＩＣによって使用される。これ
は、メッセージ受領動作の一部として記憶される第４ワ
ードである。ＭＡＳＷ内の指令（ＣＭＤ）フィールドは
選択サイクル中のＣ／Ｓバスを表わし、ＩＣ番号（ＩＣ
＃）は当該ＩＯＩＣのアドレスであり、オリジン（ＯＲ
ＩＧ）フィールドはメッセージ受領動作を生ぜしめたＩ
ＯＢＵ １０ｐ−１０ｓのバス・アドレスである。
（３）モニタ・ステータス・ワード（ＭＳＷ）レジス
タ：第８図のＭＳＷは３２ビットのワードであって、障
害分離のためにＢＣＵ ５０の機能を支援するＩＯＩＣ
によって使用される。ＭＳＷの内容が定義されるのは、
これがセットされる時間と次のＳＰＤバス動作との間だ
けである。ＭＳＷは、それがセットされる時間に、ＳＰ
Ｄバス１０ｔ−１０ｗの状態を記録する。第８図におい
て、タグ（ＴＡＧＳ）フィールドは、マスタ選択（ＭＳ
ＥＬ）、作動可能（ＲＤＹ）、マスタ・ステアリング
（ＭＳＴ）、バス肯定応答（ＡＣＫＢ）及びバス許可
（ＢＵＳＧ）の状態を保持する。Ｃ／ＳフィールドはＣ
／Ｓバス１０ｔ２を表わす或る番号を保持し、Ｏ／Ｄフ
ィールドはＯ／Ｄバス１０ｔ３を表わす或る番号を保持
する。ＭＳＷ内には３つのパリティ・エラー（Ｐ）ビッ
トがあり、該ビットはＣ／Ｓバス１０ｔ２、Ｏ／Ｄバス
１０ｔ３又はＡ／Ｄバス１０ｔ１がＭＳＷのセット時間
にパリティ・エラーを有していたことを指示する。調停
フィールドは、要求バス及び３本の要求優先順位線の状
態とともに、ボード選択線の状態を保持する。ＭＳＷ
は、バス・タイムアウトに応じてセットされるか、又は
ＰＢＯ命令のうち「ＭＳＷセット（ＳＭＳＷ）」命令の
実行結果に応じてセットされる。ＭＳＷを読取るための
ＰＢＯ指令は「ＭＳＷコピー（ＣＭＳＷ）」指令であ
る。
（４）ＩＯＩＣステータス・ワード（ＩＣＳＷ）レジス
タ：第９図のＩＣＳＷは３２ビットのワードであって、
非同期式バスの事象に関係するステータスを記録するた
めに当該ＩＯＩＣによって使用される。第９図におい
て、ＩＣＳＷは指令受信フィールド、ステータス・フィ
ールド及びタイムアウト・フィールドを含む。ユニット
動作中に当該ＩＯＩＣがバス・スレーブである場合、こ
れは１つの１を再開／アドレス要求／要求停止指令に対
する指令受信フィールド内の対応するビットと論理ＯＲ
する。ステータス・フィールドは、（ユニット動作及び
メモリ動作に対する）ユニット・チェック、メモリ・エ
ラー及びバッファ使用不能のためのビットを保持する。
タイムアウト・ビットはタイムアウト時にセットされ、
タイムアウトの型（遊休／動作）を指示する。ステータ
ス・サマリ（Ｓ）ビットは、ＥＩＳ（４）割込みを生起
するに必要なＩＣＳＷ内の全ビットの論理ＯＲである。
ＩＣＳＷに関連して、２個のＰＢＯ指令が存在する。そ
の１つは当該ワードを読取るための「ＩＣＳＷコピー
（ＣＩＣＳＷ）」指令であり、他の１つはリセット可能
なビットをリセットするための「マスク使用ＩＣＳＷリ
セット（ＲＩＣＳＷ」指令である。
（５）ＩＯＩＣ制御レジスタ（ＩＣＣＲ）：第１０図の
ＩＣＣＲは初期設定状態フィールド、タイムアウト・フ
ィールド、ライン長（ＬＬ）フィールド、ＩＯＩＣステ
ータス及び制御フィールドを含む。ＩＣＣＲは３２ビッ
トのワードであって、ＩＯＩＣの機能を制御するため及
びステータスを与えるために使用される。またＩＣＣＲ
は、「ステータス即時読取」というＳＰＤ Ｉ／Ｏバス
指令を介して、他のＩＯＢＵ １０ｐ−１０ｓへ戻され
るデータについてプログラミング・インタフェースを提
供するためにも使用される。タイムアウト・フィールド
は、タイムアウト時の当該ＩＯＩＣのステータスを保持
し、さらにタイムアウトを生ぜしめうる３つのエラーを
保持する。初期設定状態及びライン長（ＬＬ）フィール
ドは、当該ＩＯＩＣに対するステータス即時読取りを行
っているときに、ＩＯＢＵによって必要とされるデータ
を保持する。初期設定状態ビットはＰＢＯ指令によって
セット及びリセットされ、またライン長フィールドは３
２バイトの長さを表わすようにセットされる。ＩＯＩＣ
ステータス及び制御ビット・フィールドは、ステータス
をプログラムへ通知するためか又は、ＩＯＩＣのプログ
ラム制御を可能にするため、ＩＯＩＣによって使用され
る。ステータス制御ビットは、調停許可、バス・クリア
付勢（ユニット動作及びメモリ動作に対する）作動可
能、ＢＣＵ割当済み及びモニタ・クロック禁止である。
ＩＣＣＲに関連して、３個のＰＢＯ指令がある。その１
は当該ワードを読取るための「ＩＣＣＲコピー（ＣＩＣ
ＣＲ）」指令であり、その２は状態及び制御ビットをセ
ットするための「マスク使用ＩＣＣＲセット（ＳＩＣＣ
Ｒ）」指令であり、その３はリセット可能なビットをリ
セットするための「マスク使用ＩＣＣＲリセット（ＲＩ
ＣＣＲ）」指令である。ＭＯＳＷの使用中（Ｂ）ビット
がオンで且つＩＯＩＣ使用中信号がアダプタ・バスへ戻
される場合、これらのセット及びリセット命令は遂行さ
れない。
第１１図には、第２図のアダプタ・バス制御３０がブロ
ック形式で示されている。
アダプタ・バス制御３０は、アダプタ・バス１０ｎとデ
ータを授受するに必要なＩＯＩＣ １０ｊ−１０ｍの全
機能を制御するために使用される。これはＰＢＯ命令を
処理すること、当該ＩＯＩＣに対するアダプタ・バス・
サイクルを記録すること、当該ＩＯＩＣの適正なレジス
タ及びバッファとデータを授受することを含む。またア
ダプタ・バス制御３０はＫ／Ｓバス１０ｎ２からのステ
ータス情報を処理し、このステータスをステータス・レ
ジスタ２０ｇに置くか、又はこれをＳＰＤバス制御４０
へ送ってＣ／Ｓバス１０ｔ２へ置かせるように動作す
る。
第１１図において、アダプタ・バス制御３０はＩＯＩＣ
突合せ論理３０ａを含み、該論理はＳＰＤ使用中（ＳＰ
Ｄ ＢＵＳＹ）信号およびハードウェア・アドレス信号
に加えてセレクタ・バッファ・データにも応答する。突
合せ論理３０はＩＯＩＣ肯定応答（ＩＯＩＣ ＡＣＫ）
信号又はＩＯＩＣ使用中（ＩＯＩＣ ＢＵＳＹ）信号を
出力する。ＰＢＯ機能論理３０ｂはＩＯＩＣ突合せ論理
３０ａへ接続され、セレクタ・バッファ・データに応答
してステータス・レジスタ制御信号、指令バッファ・ロ
ード信号及びメッセージ・バッファ制御信号を発生す
る。ＰＢＯシーケンサ３０ｃはＰＢＯ機能論理３０ｂへ
接続され、アダプタ指令時間信号に応答してセレクタ・
バッファ・ロード信号を発生する。メモリ動作コントロ
ーラ３０ｄはその入力としてアドレス・レジスタ・ビッ
ト、データ有効信号、ＩＯＩＣ許可信号及びアダプタ・
ステータス信号を受取り、そしてその出力としてデータ
・バッファ制御信号、アドレス・レジスタ制御信号、キ
ー・レジスタ制御信号、ＩＯＩＣ要求（ＲＥＱ）信号、
ＳＰＤバス制御信号及びメモリ・ステータス信号を発生
する。
第１１図のＰＢＯシーケンサ３０ｃについて云えば、或
るＩＯＩＣへＰＢＯ命令が供給されることは第１図のＩ
ＯＩＵ １０ｅから与えられるアダプタ指令時間信号に
よって通知される。この時間に、すべてのＩＯＩＣ １
０ｊ−１０ｍにあるＰＢＯシーケンサ３０ｃは、アダプ
タＡ／Ｄバス１０ｎ１を起動／ゲートするため、第１サ
イクルの間にセレクタ・バッファ・ロード制御信号を発
生し、これによって第４図の宛先選択レジスタ２０ｈを
付勢する。第２サイクルの間、ＰＢＯシーケンサ３０ｃ
はアダプタＡ／Ｄバス１０ｎ１を、第４図のセレクタ・
バッファ２０ｅへゲートする。またＰＢＯシーケンサ３
０ｃは、ＰＢＯ命令がＰＢＯ機能論理３０ｂによって実
行される際、該命令のサイクルを記録する。
第１１図のＩＯＩＣアドレス突合せ論理３０ａに関し、
第４図の宛先選択レジスタ２０ｈのＩＯＩＣ＃フィール
ドはＰＢＯ命令が指向された特定ＩＯＩＣのアドレスを
保持する。このアドレスは当該ＩＯＩＣ中のハードウェ
ア・アドレスと比較される。もし両アドレスが一致すれ
ば、ＩＯＩＣ突合せ論理３０ａは第４図の宛先選択レジ
スタ２０ｈのアダプタ指令フィールドを調べて、この指
令の型を決定する。突合せ論理３０ａが探し求める指令
の型は、任意の時間に遂行可能なものと、ＳＰＤバスが
使用中でないときにのみ遂行可能なものとである。任意
の時間に遂行可能な指令は、一致状態が存在するとき、
常にＩＯＩＵ １０ｅへＩＯＩＣ肯定応答信号を送り返
す。他指令は、ＳＰＤバスが使用中（ＭＯＳＷ使用中ビ
ット）であるか式中かを決定しなければならない。もし
ＳＰＤバス１０ｔ−１０ｗが使用中でなければ、ＩＯＩ
Ｃ肯定応答信号が転送される。一方、ＳＰＤバス１０ｔ
−１０ｗが使用中であれば、ＩＯＩＣ使用中信号が転送
される。ＩＯＩＣ １０ｊ−１０ｍは、ＩＯＩＣ使用中
信号をＩＯＩＣ １０ｅへ送り返した後、当該ＰＢＯ命
令を遂行しないし、これを保留することもない。
ＰＢＯ機能論理３０ｂについて云えば、これは第４図の
宛先選択レジスタ２０ｈからアダプタ指令を取出してＰ
ＢＯ命令を解読する。もしＰＢＯ機能論理３０ｂが或る
ユニット動作を解読するならば、これは指令バッファ・
ロード信号を使用して指令バッファにロードする。指令
バッファにロードするプロセスは、宛先選択レジスタ２
０ｈの内容を指令レジスタ２０ｉへコピーすることと、
セレクタ・バッファ２０ｅの内容を選択データ・バッフ
ァ２０ｆへコピーすることを含んでいる。この情報は、
ＳＰＤバス制御４０がＳＰＤバスでその動作を完了する
に必要な情報である。ＰＢＯ機能論理３０ｂはＭＯＳＷ
使用中ビット（第６図）をセットすることにより、現動
作が終了するまで他のユニット動作が受領されないよう
にする。またユニット動作の解読手段は、ＳＰＤバスを
使用するためＰＢＯ要求をＳＰＤ調停手段へ送る。ユニ
ット動作でないＰＢＯ命令のすべては、当該ＩＯＩＣの
レジスタ及びバッファ部２０に作用しなければならな
い。ＰＢＯ機能論理３０ｂは、ステータス・レジスタ２
０ｂ及びメッセージ・バッファ制御信号を使用して、ア
ダプタ・バス１０ｎと正しいデータを授受するに必要な
すべての制御信号を発生する。
メモリ動作コントローラ３０ｄについては、メッセージ
受領指令を含むメモリ指令は、ＩＯＩＵ １０ｅからア
ダプタ・バス１０ｎを要求することによって開始され
る。アダプタ・バス１０ｎをアクセスするためにメモリ
動作コントローラ３０ｄによって行われる要求には、指
令要求（ＩＯＩＣ指令要求）と通常の要求（ＩＯＩＣ要
求）の２種類がある。ＳＰＤバス制御４０は、メモリ動
作コントローラ３０ｄに対し、その要求を送るべき時間
を知らせる。バスを要求した後、ＩＯＩＵ １０ｅから
ＩＯＩＣ許可信号が受取られてアダプタ・バス１０ｎへ
当該ＩＯＩＣのアクセスを与えるまで、何事も生じな
い。この許可信号が受取られて有効化される場合、この
要求が落とされ且つメモリ動作カウンタが開始する。Ｉ
ＯＩＣ許可信号を受信した後のサイクル中、アドレス・
レジスタ制御信号は当該指令及びアドレスをアダプタＡ
／Ｄバス１０ｎ１へゲートし、またキー・レジスタ制御
信号はキーをＫ／Ｓバス１０ｎ２へゲートする。指令及
びアドレスが調べられた後、データ・バッファ制御信号
は、このアドレスの最後バイトから与えられるデータ・
バッファ・ポインタを使用して、データ・バッファ２０
ａとアダプタ・バス１０ｎとの間でデータを移動する。
このデータが移動された後、メモリ動作コントローラ３
０ｄはＫ／Ｓバス１０ｎ２上のステータスを待機すると
ともに、データ・バッファ２０ａ内のデータを移動する
ために他のメモリ動作が必要であるか否かを検査する。
もしそれ以上のデータ移動が必要であれば、メモリ動作
コントローラ３０ｄはアダプタ・バスに対する要求（具
体的にはＩＯＩＣ要求信号）で以て新しいメモリ動作を
開始させるとともに、次のアドレス・レジスタ２０ｄ内
の指令及びアドレスを使用する。すべてのデータが移動
された後、メモリ動作コントローラ３０ｄはＳＰＤバス
制御４０にその終了ステータスを与える。
第１２図には、第２図のＳＰＤバス制御４０及びバス制
御ユニット（ＢＣＵ）５０が再び図示されている。
ＳＰＤバス制御４０及びＢＣＵ ５０はＳＰＤバスのた
めのＩＯＩＣコントローラであって、バス調停やプロセ
ッサが開始したバス動作やメモリ転送を管理するもので
ある。第１２図はＳＰＤバス制御４０及びＢＣＵ ５０
を高レベルの次元で示している。これは２種類の動作を
遂行しなければならない。ＳＰＤバス制御４０はＩＯＩ
Ｃバス機能のための制御ユニットを含む。これらの機能
には、メモリ動作、メッセージ動作及びユニット動作の
処理が含まれる。ＳＰＤバス制御４０はタグのハンドシ
ェーキングを遂行しなければならず、またデータ流論理
（ＩＯＩＣ内のレジスタ及びバッファ部２０）へ適正な
バス制御信号及びデータ有効指示を与えなければならな
い。（Ａ／Ｄバス・ドライバが物理的に設けられてい
る）データ流論理へ制御信号を供給することに加えて、
ＳＰＤバス制御４０はＯ／Ｄバス及びＣ／Ｓバスを駆動
し且つ受信する直接の責任を有する。ＢＣＵ ５０はバ
ス調停（或るバス・ユーザから他のバス・ユーザへ制御
を秩序正しく渡すこと）を制御するものであって、各バ
ス動作が完了するまでの時間を記録するために使用され
る複数のタイマを含んでいる。これらのタイマの使用に
係る他の目的は、或るバス・ユーザがＳＰＤバス１０ｔ
−１０ｗの動作を停止した理由を決定することである。
第１３図には、第２図及び第１２図に示したＳＰＤバス
制御４０及び１１の一層詳細な構成が示されている。
ＳＰＤバス制御４０は４つのモジュール、すなわちスレ
ーブ制御ユニット４０ｂ、マスタ制御ユニット４０ａ、
メモリ動作コード翻訳ユニット４０ｃ及びグローバル・
リセット制御４０ｄから成る。スレーブ制御ユニット４
０ｂは、当該ＩＯＩＣがバス・スレーブであるときの制
御を与える。このモジュールはＳＰＤバス上の或るＩＯ
ＢＵから受取られるマスタ選択（ＭＳＥＬ）タグに応答
して、作動可能（ＲＤＹ）タグを発生する。
マスタ制御ユニット４０ａは、当該ＩＯＩＣがバス・マ
スタであるときの制御を与える。マスタ制御ユニット４
０ａは恰かもＩＯＢＵであるかの如く調整ユニット（Ｂ
ＣＵ ５０）へバス要求（ＲＥＱＢ）信号を送り、これ
に応答して調停信号であるバス許可（ＢＵＳＧ）タグ及
びバス肯定応答（ＡＣＫＢ）タグを受取る。ＳＰＤバス
の制御を獲得する場合、マスタ制御ユニット４０ａはＭ
ＳＥＬタグ線及びマスタ・ステアリング（ＭＳＴ）タグ
線を駆動し、そしてＲＤＹタグを受取ることを予期す
る。ＢＣＵ ５０から見れば、マスタ制御ユニット４０
ａは他のＩＯＢＵのように見える。その機能を遂行する
場合、マスタ制御ユニット４０ａは第４図のセレクタ・
バッファ２０ｅ並びに第４図及び第２３図のメッセージ
・バッファ２０ｂに関連するメッセージ・バッファ１
（ＭＢＲ１）／メッセージ・バッファ２（ＭＢＲ２）を
使用する。
メモリ動作コード翻訳ユニット４０ｃは布線式の動作コ
ード翻訳ユニットを含み、またデータ流論理内のアドレ
ス・レジスタ２０ｄにアドレス及びオペランドを保持す
るための制御ユニットを含む。このユニットが必要とな
るのは、ＳＰＤバス上のメモリ情報フォーマットが命令
プロセッサ・ユニット内のメモリ動作コード・フォーマ
ットと適合しないからである。
グローバル・リセット制御４０ｄは、当該ＩＯＩＣが或
る動作を遂行した後又はバス・タイムアウトの後、この
ＩＯＩＣを最初の作動可能状態へ戻す。
第１３図に示すように、スレーブ制御ユニット４０ｂ及
びマスタ制御ユニット４０ａは複数の通信線を有し、該
通信線は第２図のアダプタ・バス制御３０並びにデータ
流論理内のレジスタ及びバッファ部２０へ接続される。
これらのユニット４０ａ及び４０ｂはＯ／Ｄバス１０ｔ
３及びＣ／Ｓバス１０ｔ２に対するニーズを共有する。
メモリ動作コード翻訳ユニット４０ｃはスレーブ制御ユ
ニット４０ｂのための支援ハードウェアである。という
のは、動作コードの翻訳が必要となるのはスレーブ動作
中だからである。従って、メモリ動作を行なっている
間、これらのユニット間に制御信号が存在する。
第１４図には、ＩＯＩＣ １０ｊ−１０ｍ、ＢＣＵ ５
０及びＩＯＢＵ １０ｐ−１０ｓの他の編成図が示され
ている。
第１４図において、ＢＣＵ ５０（ＳＰＤ バス１０ｔ
−１０ｗへのアクセスを決定するための調整手段）から
見れば、当該ＩＯＩＣは１つのＩＯＢＵとして見えるこ
とに注意すべきである。バス調停手段であるＢＣＵ ５
０が物理的に当該ＩＯＩＣの一部であるとしても、この
ＩＯＩＣは他のＩＯＢＵと同様にＳＰＤバス１０ｔ−１
０ｗに対する調停を求めるのである。
アダプタ・バス制御３０は、ＳＰＤバス制御４０に対
し、プロセッサ・バス動作（ＰＢＯ）が当該ＩＯＩＣへ
送られたことを通知する。第１３図に示すように、マス
タ制御ユニット４０ａはＲＥＱＢ線を介して当該ＩＯＩ
ＣのＳＰＤバス要求線をオンにセットする。この線がセ
ットされる場合、当該ＩＯＩＣは他のＩＯＢＵと同様に
ＳＰＤバスの使用に対する調停を求めることになる。
第１５図には、第１３図に示したマスタ制御ユニット４
０ａの一層詳細な構成が示されている。マスタ制御ユニ
ット４０は第４図の指令レジスタ２０ｉを含み、該レジ
スタはＯ／Ｄバス１０ｔ３及びＣ／Ｓバス１０ｔ２へ接
続され、また解読手段４０ａ２（１）を有する制御索引
テーブル４０ａ２にも接続される。制御索引テーブル４
０ａ２は、直接選択動作制御４０ａ３、ユニット書込動
作制御４０ａ４及びユニット読取動作制御４０ａ５へ接
続される。これらの制御４０ａ３、４０ａ４及び４０ａ
５の各々は、ステータス・ロギング制御４０ａ６、タグ
制御４０ａ７並びにバス捕捉要求及びポール制御４０ａ
８へ接続される。
第１５図において、指令レジスタ２０ｉがロードされる
場合、制御索引テーブル４０ａ２は、指令レジスタ２０
ｉの内容に応答して、遂行すべき動作の型を表わす直接
選択動作制御４０ａ３、ユニット書込動作制御４０ａ４
又はユニット読取動作制御４０ａ４を選択する。直接選
択動作制御４０ａ３、ユニット書込動作制御４０ａ４及
びユニット読取動作制御４０ａ５の各々は、以下で記述
するように特定の型の動作を遂行する。またこれらの各
制御はステータス指示手段を含み、該手段はステータス
・ロギング制御４０ａ６及びタグ制御４０ａ７を付勢す
る線へ接続される。
タグ制御４０ａ７はマスタ選択（ＭＳＥＬ）信号及びマ
スタ・ステアリング（ＭＳＴ）信号を発生するととも
に、作動可能（ＲＤＹ）信号を受取る。バス捕捉要求及
びポール制御４０ａ８はＳＰＤバス１０ｔ−１０ｗへの
アクセスを要求するバス要求（ＲＥＱＢ）信号を発生
し、またこれに応答して、ＲＥＱＢ信号の受信を通知す
るバス肯定応答（ＡＣＫＢ）信号と、ＳＰＤバス１０ｔ
−１０ｗへのアクセスをマスタ制御ユニット４０ａへ許
可するバス許可（ＢＵＳＧ）信号とを受取る。
第１６図には、第４図及び第１５図に示した指令レジス
タ２０ｉのビット・レイアウトが示されている。
第１６図において、指令レジスタ２０ｉの下位バイトは
当該ＩＯＩＣにＳＰＤ Ｃ／Ｓバス情報を与え、他方、
上位バイトはＩＯＩＣバス要求の優先順位レベル及びＯ
／Ｄバス情報を与える。第４図及び第５図に示した宛先
選択レジスタ２０ｈの複数ビットは、指令レジスタ２０
ｉへ転送される。第１６図において、数字５−７、１１
−１７、２７−３１は指令レジスタ２０ｉへ転送される
宛先選択レジスタ２０ｈのビットを表わす。ＰＢはパリ
ティ・ビットであり、ＳＰＲはスペアである。
第１７図には、第１３図に示したスレーブ制御ユニット
４０ｂの一層詳細な構成が示されている。
第１７図において、スレーブ制御ユニット４０ｂは解読
手段４０ｂ１（１）を有する制御索引テーブル４０ｂ１
を含み、このテーブルの一端はＯ／Ｄバス１０ｔ３及び
Ｃ／Ｓバス１０ｔ２へ接続され、他端はメモリ動作制御
４０ｂ２、ユニット書込動作制御４０ｂ３及びユニット
読取動作制御４０ｂ４へ接続される。メモリ動作制御４
０ｂ２は、第１３図のメモリ動作コード翻訳ユニット４
０ｃと通信する。メモリ動作制御４０ｂ２、ユニット書
込動作制御４０ｂ３及びユニット読取動作制御４０ｂ４
は、タグ制御４０ｂ５並びにエラー及びロギング制御４
０ｂ６へ接続される。
スレーブ制御ユニット４０ｂのタグ制御４０ｂ５は、Ｒ
ＤＹ信号を発生し且つＭＳＥＬ信号を受取る。ＳＰＤ
バス上で最大のデータ速度を維持するために、タグ制御
４０ｂ５は完全に非同期的なタグ線のハンドシェーキン
グを実現する。これはこの設計の特徴をなすものであ
る。非同期−同期インタフェーシングに付随する問題
は、アダプタ・バス・インタフェースの箇所で隔離され
る。こうることにより、ＳＰＤバス制御４０はその動作
を非同期的に行うことができるようになる。スレーブ制
御ユニット４０ｂが処理しなければならないＳＰＤバス
動作には、下記に示す２種類のものがある。
ユニット動作…これはマスタＩＯＩＣに関するユニット
動作と同じモードの動作であるが、スレーブＩＯＩＣを
有するＩＯＢＵによって開始される。
メモリ転送…当該ＩＯＩＣは常にスレーブ、すなわちメ
モリ転送要求の受信者である。当該ＩＯＩＣは１つのＳ
ＰＤバス動作の間に１ないし３２バイトの情報を読取っ
たり、又は書込んだりする。
第１７図において、制御索引テーブル４０ｂ１は解読手
段４０ｂ１（１）を介してＣ／Ｓバス１０ｔ２からの指
令を解読し、そして当該指令を遂行するに必要な適正な
制御を付勢する。これらの制御には、メモリ動作制御４
０ｂ２、ユニット書込動作制御４０ｂ３及びユニット読
取動作制御４０ｂ４の３種類がある。これらの各制御
は、以下で詳述されている。
ユニット動作−すべてのユニット動作は３サイクルの持
続時間を有し、１動作ごとにタグ線のハンドシェーキン
グが３回生ずる。データ流論理内の関係するレジスタに
ステータス・ビットをセットするに必要な制御信号は、
内部バス（ステータス情報を駆動していない場合は宛先
選択レジスタ２０ｈの内容を受取る）を介して送られ
る。ユニット動作の幾つかのものは、ハードウェアで解
釈される指令である。これらの指令を受取る際、当該Ｉ
ＯＩＣは或るステータス・ビットをセットし、ＩＰＵ
１０ａへの割込みをトリガして、当該ＩＯＩＣがこれら
の指令のうち１つを受取ったことを指示する。しかし、
これはタグ線のハンドシェーキングを発生することを除
くと、他のハードウェア手段又は制御シーケンシングを
含んでいない。これらの指令はＤ４ないしＤ７である。
メッセージ受領指令は、ＳＰＤ Ｃ／Ｓバス１０ｔ２上
の動作コードＣＯないしＣＦを含む。これらの指令は
（機械が中央メモリ１０ｃ内にメッセージ・バッファ領
域を実現する様式に起因して）他のユニット書込指令と
は異なった態様で処理される。この動作は、長さが１６
バイトのメモリ書込と同じに見えるようにされる。しか
し、１６バイトの書込みを行うためのメモリ動作コード
を送るかわりに、当該ＩＯＩＣは‘ＯＡ’を送ることに
より、メモリ制御１０ｇに対し、これがＳＰＤバスから
の書込メッセージ指令であり且つメッセージ・バッファ
領域に従って処理されねばならないことを指示する。こ
の型の動作を処理するため、ＩＯＩＣには特定の制御線
が設けられている。
メモリ動作−メモリ転送は幾つかの動作が当該ＩＯＩＣ
内で同時に生ずることを必要とする。従って、この動作
全体を適正にシーケンスするのに必要な多数の制御線が
設けられる。さらに、チップ・ドライバの技術上の制約
に起因して、必要なすべてのデータ線が１チップ上に設
けられるわけではないから、設計が一層複雑になる。こ
の動作は、３つの異なる部分（データ流、メモリ動作コ
ードの発生及び中央メモリ１０ｃのアクセス）に区分す
ることができる。中央メモリ１０ｃに対する書込指令の
場合、最初の２つの部分は並行に行われる。第３の部分
は第１１図のアダプタ・バス制御３０によって実現され
る。
以下、第１７図を参照して、スレーブ制御ユニット４０
ｂの機能を説明する。
第４図に示したＩＯＩＣ内のレジスタ及びバッファ部２
０は、ＳＰＤ Ａ／Ｄバス１０ｔ１を受取る。レジスタ
及びバッファ部２０の幅は４バイトで、深さは８レジス
タであるから、全部で３２バイトのデータを保持するこ
とができる。各レジスタは１バイト長であり、従ってバ
ッファ・アドレス・ビットはＳＰＤ Ａ／Ｄバス１０ｔ
１のビット２７−２９から取られる。選択サイクルの
間、このアドレスの下位バイトはレジスタ及びバッファ
部２０からスレーブ制御ユニット４０ｂへ転送される。
スレーブ制御ユニット４０ｂのメモリ動作制御４０ｂ２
はこのアドレスをクロック入力し、開始バッファ・アド
レスを決定し、そして書込みの場合は、ＳＰＤ Ａ／Ｄ
バス１０ｔ１からバッファ部２０へデータをロードする
ための制御信号及びクロックを供給する。適正な数のデ
ータ・サイクルがバッファ部２０へクロック入力された
場合、メモリ動作制御４０ｂ２は複数の信号を与えると
ともに、データ入力終了信号を付勢することによってバ
ッファ部２０がロードされたことを指示する。メモリ読
取指令の場合、メモリ動作制御４０ｂ２はアダプタ・バ
ス制御３０からの信号を待機する。この信号（ＲＤＹ付
勢）を受取ると、メモリ動作制御４０ｂ２はデータ・バ
ッファ２０ａのクロック出力を開始アドレスから開始さ
せ、そして適正な数のデータ・サイクルが経過したこと
を検出するときこれを終了させる。
次に第１８図を参照して、第４図のデータ・バッファ２
０ａに関連するアドレッシング手法を説明する。
第１８図において、データ・バッファ２０ａに対するア
ドレッシングは、Ａ／Ｄバス１０ｔ１を介して要求中Ｉ
ＯＢＵから与えられる開始アドレスによって直接的に行
われる。データ・バッファ２０ａはワード・アドレスさ
れるから、これらのビットは（Ａ／Ｄバス１０ｔ１を介
してレジスタ及びバッファ部２０に受取られる）バッフ
ァ・ワードのアドレス・ビット２７−２９に対応する。
この実現形態から理解しうることは、開始アドレスが３
２バイトの境界（即ち、下位５アドレス・ビットが００
０００）で開始し且つ１つのＳＰＤバス動作を行う場合
には次の３２バイト境界（下位アドレス・ビットが１１
１１１）で終了しなければならない、ということであ
る。
第１９図には、第１３図に示したメモリ動作コード翻訳
ユニット４０ｃの一層詳細な構成が図示されている。
第１９図において、メモリ動作コード翻訳ユニット４０
ｃは布線式制御ユニット４０ｃ１を含み、該ユニットは
ハードウェア・アシスト翻訳ユニット４０ｃ２へ接続さ
れる。ハードウェア・アシスト翻訳ユニット４０ｃ２は
アドレス（バイト３）４０ｃ３とバイト・カウント４０
ｃ４を受取り、そして新しいアドレス（バイト３）４０
ｃ５と新しいバイト・カウント４０ｃ６を発生する。ま
たこのハードウェア・アシスト翻訳ユニット４０ｃ２は
メモリ動作コード４０ｃ７をも発生する。アドレス（バ
イト３）４０ｃ３は開始アドレス４０ｃ８を受取る。
メモリ動作コード翻訳ユニット４０ｃに関し、当該ＩＯ
ＩＣは適正な動作コードを発生するとともに、データを
中央メモリ１０ｄが受領可能なパケットへフォーマット
化しなければならない。しかし、ＳＰＤバス上の１つの
メモリ動作について、最大４つの異なるメモリ転送動作
が発生されることがありうる。この理由で、アドレス・
レジスタ２０ｄの動作コード・スタックは４命令の深さ
を有する。当該ＩＯＩＣがメモリ書込指令を受取る場
合、メモリ動作コード翻訳ユニット４０ｃは開始アドレ
スとバイト・カウントをロードされる。この情報に基い
て、メモリ動作コード翻訳ユニット４０ｃは動作コード
を作成し、これを動作コード・スタックへロードすると
ともに、動作コード入力終了信号を付勢することにより
アダプタ・バス制御３０に対し該翻訳ユニットが動作コ
ードの発生を完了したことを通知する。これとは対照的
に、メモリ読取指令は（当該指令又はバイト・カウント
に拘わりなく）唯一つの動作コードを発生ぜしめる。メ
モリ動作コード翻訳ユニット４０ｃはメモリ読取動作コ
ードのリストを取出し、与えられた指令及びバイト・カ
ウントについて「最良の適合（ｂｅｓｔ ｆｉｔ）」を
行う。中央メモリ１０ｄからデータを受取った後、当該
ＩＯＩＣは必要なバッファのみをクロック出力する。も
し動作がメモリ書込みであれば、アダプタ・バス制御３
０は動作コード入力終了信号及びデータ入力終了信号の
両者が活勢であることを検出した後、中央メモリ１０ｄ
へのアクセスを開始する。メモリ読取りについては、ア
クセスを開始するために、動作コード入力終了信号のみ
が活勢である必要がある。メモリ動作コード翻訳ユニッ
ト４０ｃを実現した高レベルの論理は、第１９図に示さ
れている。第１９図において、開始アドレス・レジスタ
４０ｃ８は、ＳＰＤバス動作の選択サイクルの間に、第
１７図のメモリ動作制御４０ｂ２によって情報をロード
される。このレジスタは、翻訳ユニット４０ｃによって
使用される一時的な保持レジスタであるにすぎない。翻
訳ユニット４０ｃが付勢されるとすぐに、この情報は入
力レジスタ、すなわちアドレス（バイト３）レジスタ４
０ｃ３へクロック入力される。バイト・カウント・レジ
スタ４０ｃ４も同様に、選択サイクルの間にＳＰＤ Ｃ
／Ｓバスから情報をロードされる。このレジスタは、新
しい動作コードが発生される都度、新しいデータで更新
される。この新しいデータは、サービス中のメモリ転送
に対する残りのバイト・カウントを表わす。前述と同様
に、アドレス（バイト３）レジスタ４０ｃ３は、発生さ
れたメモリ動作コードに関連する次の開始アドレスを表
わす。ハードウェア・アシスト翻訳ユニット４０ｃ２
は、特別に設計された演算論理ユニット（ＡＬＵ）であ
る。布線式制御ユニット４０ｃ１、出力レジスタである
新アドレス（バイト３）レジスタ４０ｃ５及び新バイト
・カウント・レジスタ４０ｃ４、入力レジスタであるア
ドレス（バイト３）レジスタ４０ｃ３及びバイト・カウ
ント・レジスタ４０ｃ４、結果的なメモリ動作コードに
加えて、当該ユニット全体はマイクロ命令の翻訳手段及
び発生手段として機能する。以下、第１９図及び第２０
図を参照して、このメモリ動作コード翻訳ユニット４０
ｃの機能を説明する。
第２０図には、第４図に示したアドレス・レジスタ２０
ｄのレイアウトが一層詳細に示されている。
第２０図において、アドレス・レジスタ２０ｄには４つ
のアドレス（１つの開始アドレスと３つの更新アドレ
ス）が記憶される。またアドレス・レジスタ２０ｄに
は、４つの動作コードも記憶される。たとえば、第２０
図において、４つの動作コードは第４図及び第２０図の
第１動作コード部ＯＰ１、第２動作コード部ＯＰ２、第
３動作コード部ＯＰ３及び第４動作コード部ＯＰ４へそ
れぞれ記憶される。同様に、４つのアドレスは第２０図
の第１アドレス部Ａｄ１、第２アドレス部Ａｄ２、第３
アドレス部Ａｄ３及び第４アドレス部Ａｄ４へそれぞれ
記憶される。アドレス・レジスタ２０ｄが４つのアドレ
スを記憶するのは、次の理由による。すなわち、中央メ
モリ１０ｄに関連して使用されるメモリの型及び任意の
ＳＰＤメモリ動作に対するその一意的なメモリ命令フォ
ーマットに起因して、最大４つのメモリ命令が発生され
ることがあるからである。かくて、１つのＳＰＤ動作を
完了するのに中央メモリ１０ｄに対する４つの異なる動
作が必要のになることがある。このため、アドレス・レ
ジスタ２０ｄに記憶された４つのアドレスが必要となる
のである。メモリ転送は常に１つの３２バイト・アドレ
ス境界内で行われるから、アドレス変更は下位バイトで
だけ行われるにすぎない。
次に、第１９図及び第２０図を参照して、メモリ動作コ
ード翻訳ユニット４０ｃの機能的説明を行う。
布線式制御ユニット４０ｃ１が最初のメモリ動作コード
をクロック出力する場合、これはまずメモリ動作コード
・レジスタ４０ｃ７に記憶され、次いでスレーブ制御ユ
ニット４０ｂを介して第２０図に示した（レジスタ及び
バッファ部２０の）アドレス・レジスタ２０ｄの第１動
作コード部ＯＰ１へ記憶される。布線式制御ユニット４
０ｃ１は、出力レジスタである新しいバイト・カウント
・レジスタ４０ｃ６がゼロ・カウント結果を保有するか
否かを決定する。もしそうでなければ、第１９図の出力
レジスタ４０ｃ５及び４０ｃ６はそれらの対応する入力
レジスタ４０ｃ３及び４０ｃ４へ逆転送される。これら
の入力レジスタ４０ｃ３及び４０ｃ４へ逆転送されるア
ドレス及びバイト・カウントに基き布線式制御ユニット
４０ｃ１から与えられる制御信号に応答して、ハードウ
ェア・アシスト翻訳ユニット４０ｃ２では新しい１つの
アドレス及び新しい１つのバイト・カウントが生ぜられ
る。この新しいアドレスは新アドレス・レジスタ４０ｃ
５に置かれ、新しいバイト・カウントは新バイト・カウ
ント・レジスタ４０ｃ６に置かれる。また新しいメモリ
動作コードが生ぜられ、メモリ動作コード・レジスタ４
０ｃ７に記憶される。前述の新しいアドレスは後に第２
０図の第２アドレス部Ａｄ２に記憶され、新しいメモリ
動作コードは後にスレーブ制御ユニット４０ｂを介して
（第２０図のレジスタ及びバッファ部２０の）アドレス
・レジスタ２０ｄの第２動作コード部ＯＰ２に記憶され
る。次いで、布線式制御ユニット４０ｃ１は新しいバイ
ト・カウントがゼロであるか否かを決定する。もしそう
でなければ、レジスタ４０ｃ５及び４０ｃ６中の新しい
アドレス及び新しいバイト・カウントは再び入力レジス
タ４０ｃ３及び４０ｃ４へ逆転送され、そして布線式制
御ユニット４０ｃ１からの制御信号に応答して、他の新
しいアドレス及び他の新しいバイト・カウントがハード
ウェア・アシスト翻訳ユニット４０ｃ２で生ぜられる。
他の新しいアドレス及び他の新しいバイト・カウントは
第１９図の出力レジスタ４０ｃ５及び４０ｃ６に置かれ
る。また他の新しいメモリ動作コートが生ぜられ、第１
９図のメモリ動作コード・レジスタ４０ｃ７に記憶され
る。前記他の新しいアドレスは第２０図のアドレス・レ
ジスタ２０ｄの第３アドレス部Ａｄ３に記憶され、前記
他のメモリ動作コードはスレーブ制御ユニット４０ｂを
介して第２０図のアドレス・レジスタ２０ｄの第３動作
コード部ＯＰ３に記憶される。布線式制御ユニット４０
ｃ１は前記他の新しいバイト・カウントを再審査してこ
れがゼロであるか否かを決定する。もし前記他の新しい
バイト・カウントがゼロであれば、制御ユニット４０ｃ
１は第１７図のメモリ動作制御４０ｂ２に対し翻訳動作
の完了を指示し、かくて該制御は動作コード入力終了信
号を付勢する。
第２１図には、第２図及び第１２図に示したバス制御ユ
ニット（ＢＣＵ）５０の詳細な一層構成が示されてい
る。
ＢＣＵ ５０は調停制御ユニット５０ｂへ接続されたス
キャン調整可能なバス動作タイマ５０ａを含み、該調停
制御ユニット５０ｂはアーキテクチャ上のタイマのため
の布線式タイマーレングス・カウンタ５０ｃへ接続され
ている。
ＢＣＵ ５０は、バス許可（ＢＵＳＧ）信号及び肯定応
答バス（ＡＣＫＢ）信号を発生するための調停制御ユニ
ット５０ｂを含む。またＢＣＵ ５０は、ＢＵＳＧ信号
及びＡＣＫＢ信号が存在するときバス・ユニット応答の
不在を検出するためのバス・アイドル・タイマを含む。
ステータス・ビットの設定はバス動作タイマ５０ａの一
部であるが、実際のタイマは調停制御ユニット５０ｂに
存在する。調停制御ユニット５０ｂは或る程度は独立型
の論理である。すなわち、このユニットはアーキテクチ
ャで定められたＳＰＤバス線によって主として駆動され
るのである。しかしながら、ＩＣＣＲビット１７は内部
制御線であって、ＩＰＵ１０ａが（ＩＣＣＲセット指令
を通して）バス調停に関し或る制御を行うことを可能に
する。このビットがセットされると、ＳＰＤバスから到
来するすべてのバス要求のための調停が禁止される。当
該ＩＯＩＣは以前としてＳＰＤバスについて調停を行う
ことが可能である。第２１図において、ＢＣＵ ５０は
３つのモジュールから成り、その最初の２つは調停制御
ユニット５０ｂとバス動作タイマ５０ａであり、該タイ
マはこれを４種類の時間長のうち任意の１つへセットし
うるプログラマブル制御回路を備えている。アーキテク
チャで定められたタイマのための布線式タイマーレング
ス・カウンタ５０ｃは他の２つのタイマを含んでおり、
これらのタイマはそれぞれの動作に従って一定の長さを
有するように布線される。調停制御ユニット５０ｂは幾
つかの組合せ論理回路及びラッチから成り、これらのラ
ッチはＭＳＥＬ線及びＭＳＴ線及びＲＥＱＢ線の状態に
従ってセットされる。当該ユニットは基本的に優先決定
回路であり、任意の時間に前述した３つのタグ線の状態
に応じてＢＵＳＧ線及びＡＣＫＢ線をセット又はリセッ
トする。
第２３図には、アダプタ・バス１０ｎとのインタフェー
ス及びＳＰＤバス１０ｔ−１０ｗとのインタフェースを
含む、ＩＯＩＣ１０ｊ−１０ｍの各々の一層詳細なブロ
ック図が示されている。図示の如く、各ＩＯＩＣはレジ
スタ及びバッファ部２０、ＢＣＵ ５０、当該ＩＯＩＣ
のアダプタ・バス制御３０及びＳＰＤ制御４０を含む。
ＳＰＤバス１０ｔ−１０ｗの各々は、ＳＰＤ Ａ／Ｄバ
ス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバス１０ｔ３
及び制御線グループ１０ｔ４を含み、該グループはさら
に次の線を含む。バス要求（ＲＥＱＢ）、バス肯定応答
（ＡＣＫＢ）、バス許可（ＢＵＳＧ）、モニタ・クロッ
ク、バス・クリア、ボード選択、マスタ・ステアリング
（ＭＳＴ）、スレーブ・レディ（ＲＤＹ）、マスタ選択
（ＭＳＥＬ）及び電源オン・リセット（ＰＯＲ）。図示
の如く、アダプタ・バス１０ｎはアダプタＡ／Ｄバス１
０ｎ１、Ｋ／Ｓバス１０ｎ２及び制御線グループ１０ｎ
３を含み、該グループはさらに次の線を含む。指令時
間、データ有効、ＩＯＩＣ肯定応答（ＩＯＩＣ ＡＣ
Ｋ）、ＩＯＩＣ使用中（ＩＯＩＣ ＢＵＳＹ）、バス検
査、ＩＯＩＣ要求（ＩＯＩＣ ＲＥＱ）、ＩＯＩＣ指令
要求（ＩＯＩＣ ＣＭＤ−ＲＥＱ）及びＩＯＩＣ許可。
メモリ・コントローラ（第２４図） 第１ａ図に示すように、アダプタ・バス１０ｎはメモリ
・コントローラの一端と４つのＩＯＩＣ １０ｊ−１０
ｍの各々との間で相互接続される。アダプタ・バス１０
ｎは、アダプタ・アドレス／データ（Ａ／Ｄ）バス１０
ｎ１、キー／ステータス（Ｋ／Ｓ）バス１０ｎ２及び制
御線グループ１０ｎ３を含む。メモリ・コントローラ
は、調停論理１０ｉ、入出力インタフェース・ユニット
（ＩＯＩＣ）１０ｅ及びメモリ制御１０ｇを含む。メモ
リ・バス１０ｆ及びメモリ制御バス１０ｈを含むメモリ
・インタフェースは、メモリ・コントローラの他端を中
央メモリ１０ｄへ相互接続する。
第２４図には、第１図のメモリ・コントローラの詳細な
構成が示されており、これは調停論理１０ｉ、ＩＯＩＵ
１０ｅ及びメモリ制御１０ｇを含む。
第２４図において、メモリ・インタフェースのメモリ制
御バス１０ｈは次の線を含む。ＣＥＬ、ＥＥＬ、ＰＴ
Ｙ、ＳＴＧ ＤＶ及びＳＴＧ ＣＴＬＳ。アダプタ・バ
ス１０ｎの制御線グループ１０ｎ３は次の線を含む。動
作終了、Ｉ／Ｏ ＲＥＱ、Ｉ／Ｏ許可、アダプタ指令時
間、アダプタ・データ有効、ＩＯＩＣ使用中（ＩＯＩＣ
ＢＵＳＹ）、ＩＯＩＣ肯定応答（ＩＯＩＣ ＡＣ
Ｋ）、アダプタ・バス・チェック及びＥＩＳ−４。
調停論理１０ｉは特開昭６２−１１３２６１号公報に記
述されている。
メモリ制御１０ｇにおいて：データ入力レジスタ６０ａ
はメモリ・バス１０ｆへ接続され；データ出力レジスタ
６０ｂはデータ入力レジスタ６０ａ及びメモリ・バス１
０ｆへ接続され；Ａ−レジスタ６０ｃの入力はメモリ・
バス１０ｆへ、その出力はアダプタＡ／Ｄバス１０ｎ１
及びＤＴＭレジスタ６０ｏへ接続され；Ｂ−レジスタ６
０ｄの入力はＡ−レジスタ６０ｃの入力及びメモリ・バ
ス１０ｆへ接続され、またアダプタＡ／Ｄバス１０
ｎ１、データ入力レジスタ６０ａの他の入力及び指令／
アドレス・レジスタ６０ｉにも接続され、Ｂ−レジスタ
６０ｄの出力はデータ出力レジスタ６０ｂの出力及びデ
ータ入力レジスタ６０ａの出力を介してメモリ・バス１
０ｆ及びアダプタＡ／Ｄバス１０ｎ１へ接続され；また
指令／アドレス・レジスタ６０ｉの入力はメモリ・バス
１０ｆ、データ入力レジスタ６０ａの入力、Ａ−レジス
タ６０ｃの入力及びＢ−レジスタ６０ｄの入力へ接続さ
れ、指令／アドレス・レジスタ６０ｉの他の入力はＤＴ
Ｍレジスタ６０ｏの入力、アダプタＡ／Ｄバス１０
ｎ１、３７０オフセット・レジスタ６０ｊ及びＩＯＩＵ
１０ｅのＭＢＯＲＯレジスタ／ＭＢＳＷＯレジスタ６
０ｐへ接続され、指令／アドレス・レジスタ６０ｉの出
力は加算器６０ｋの入力、キー・スタック・アレイ６０
ｈのアドレス入力並びにデータ出力レジスタ６０ｂの出
力及びデータ入力レジスタ６０ａの出力を介してメモリ
・バス１０ｆへ接続され；３７０オフセット・レジスタ
６０ｊの出力は加算器６０ｋの他の入力へ接続され；加
算器６０ｋの出力はキー・スタック・アレイ６０ｈ並び
にデータ出力レジスタ６０ｂの出力及びデータ入力レジ
スタ６０ａを介してメモリ・バス１０ｆへ接続され；キ
ー・スタック・アレイ６０ｈの出力はキー・データ・レ
ジスタ６０ｇの出力へ接続され；このキー・データ・レ
ジスタ６０ｇの出力は更新論理６０ｌ及びエラー検出論
理６０ｍの入力へ接続され；更新論理６０ｌの出力はキ
ー・スタック・アレイ６０ｈの入力へ接続され；エラー
検出論理６０ｍの他の入力はメモリ制御バス１０ｈへ接
続され；Ｉ／Ｏキー・レジスタ６０ｆの入力はアダプタ
Ｋ／Ｓバス１０ｎ２へ接続され、キー出力はエラー検出
論理６０ｍの入力へ接続され、そしてＮＯ−ＯＦＦ（オ
フセットなし）出力は加算器６０ｋのゼロ入力へ接続さ
れ；ＤＴＭレジスタ６０ｏの出力はキー・スタック・ア
レイ６０ｈへ接続され、また指令／アドレス・レジスタ
６０ｉの出力、データ出力レジスタ６０ｂの出力及びデ
ータ入力レジスタ６０ａの出力を介してメモリ・バス１
０ｆへ接続され；Ｉ／Ｏステータス・レジスタ６０ｅの
入力はエラー検出論理６０ｍの出力へ接続され、またそ
の出力はアダプタＫ／Ｓバス１０ｎ２へ接続され；動作
終了サマリ・レジスタ６０ｗの入力は制御線グループ１
０ｎ３の動作終了線へ接続され、またその出力はＣＰＵ
外部割込線へ及び複数のレジスタ（Ｂ−レジスタ６０
ｄ、ＤＴＭレジスタ６０ｏ、指令／アドレス・レジスタ
６０ｉ、加算器６０ｋ、データ出力レジスタ６０ｂ及び
データ入力レジスタ６０ａ）を介してメモリ・バス１０
ｆへ接続される。
ＩＯＩＵ １０ｅはメッセージ・バッファ・オリジン・
レジスタ０（ＭＢＯＲ０レジスタ）／ＭＢＳＷ０レジス
タ６０ｐを含み；該レジスタの入力は３７０オフセット
・レジスタ６０ｊの入力、メモリ制御１０ｇのＤＴＭレ
ジスタ６０ｏ及び指令／アドレス・レジスタ６０ｉの入
力、メッセージ・バッファ・オリジン・レジスタ１（Ｍ
ＢＯＲ１）／ＭＢＳＷ１レジスタ６０ｇの入力及びＩＯ
ＩＵＣＲレジスタ６０ｒの入力へ接続され；ＭＢＯＲ０
レジスタ６０ｐの出力はＭＢＯＲ１レジスタ６０ｇの出
力及び比較論理６０ｙの入力へ接続され；ＭＢＳＷ０レ
ジスタ６０ｐの出力はＭＢＳＷ１レジスタ６０ｇの出
力、メモリ制御１０ｇのエラー検出論理６０ｍの他の入
力及びＣＰＵ外部割込線へ接続され；ＩＯＩＵＣＲレジ
スタ６０ｒの出力は比較論理６０ｙの他の入力へ接続さ
れ、該比較論理の出力はＭＩＳレジスタ６０ｔの或る入
力端子へ接続され；ＭＩＳレジスタ６０ｔの出力はＡＮ
Ｄゲート６０ｕの入力へ接続され、該ＡＮＤゲートの他
の入力はＩＯＩＵＣＲレジスタ６０ｒの他の出力へ接続
され；また該ＡＮＤゲート６０ｕの出力はＣＰＵ外部割
込線へ接続され；ＩＵＳＷレジスタ６０ｖの入力はＩＯ
ＩＵ １０ｅの外部で制御論理６０ｎの出力へ接続さ
れ；制御論理６０ｎの他の出力はメモリ制御バス１０ｈ
のＳＴＧ ＣＴＬＳ線及びＳＴＧ ＤＶ線へ接続され、
また制御論理６０ｎはエラー検出論理６０ｍの出力端子
へ接続され、また制御論理６０ｎは制御線グループ１０
ｎ３のうち次の線へ接続される。アダプタ指令時間、ア
ダプタ・データ有効、ＩＯＩＣ使用中、ＩＯＩＣ肯定応
答、アダプタ・バス・チェック。また制御論理６０ｎは
ＩＯＩＵ １０ｅの外部で調停論理１０ｉへ接続され、
該調停論理は制御線グループ１０ｎ３のうち追加の線で
ある。動作終了、Ｉ／Ｏ要求（Ｉ／Ｏ ＲＥＱ）、Ｉ／
Ｏ許可へ接続され、ＩＵＳＷレジスタ６０ｖの出力はＩ
ＯＩＵ １０ｅの外部で制御線グループ１０ｎ３のうち
残りの線であるＥＩＳ−４へ接続される。
ＩＯＩＵ １０ｅ及びメモリ制御１０ｇを含むメモリ・
コントローラの機能的動作については、本明細書中の第
ｆ６項で説明し、また以下の第ｆ４項でも説明する。こ
れらの動作は、（１）ＰＢＯメッセージ動作…コピー動
作及びロード動作、（２）メモリ動作…メモリ読取り、
メモリ書込み、読取り−変更−書込み、（３）メッセー
ジ受領動作を含む。
アダプタ・バス（第２３図〜第２５図、第２８図〜第３
３図） 第２３図において、ＩＯＩＣ １０ｊ−１０ｍは、非同
期式のＳＰＤバス１０ｔ−１０ｗと同期式のアダプタ・
バス１０ｎとの間のインタフェースである。アダプタ・
バス１０ｎは、入出力インタフェース・ユニット（ＩＯ
ＩＵ）１０ｅと４つのＩＯＩＣ １０ｊ−１０ｍとの間
の非同期式インタフェースである。このシステムでは、
最大１６個のＩＯＩＣを使用することができる。アダプ
タ・バス１０ｎは、アドレス／データ（Ａ／Ｄ）バス１
０ｎ１、キー／ステータス（Ｋ／Ｓ）バス１０ｎ２及び
制御線グループ１０ｎ３から成る。
Ａ／Ｄバス１０ｎ１は、３６ビットの３状態２方向性バ
スであって、パリティ付きの４バイトから成る。
Ｋ／Ｓバス１０ｎ２は、３状態２方向性バスであって、
パリティ付きの５データ・ビットから成る。
第２３図に示すように、各ＩＯＩＣの制御線グループ１
０ｎ３は、データ流の方向、ハンドシェーキング及びエ
ラー情報を制御するために使用される６本の線を含む。
これらの線は次のとおりである。
アダプタ指令時間 アダプタ・データ有効 アダプタ・バス・チェック ＩＯＩＣ肯定応答（ＩＯＩＣ−ＡＣＫ） ＩＯＩＣ使用中（ＩＯＩＣ ＢＵＳＹ） 外部割込要約（ＥＩＳ）ビット４ また各ＩＯＩＣの制御線グループ１０ｎ３は次の線を含
む。
２本の要求線（ＩＯＩＣ ＲＥＱ及びＩＯＩＣＣＭＳ
ＲＥＱ） １本の許可線（ＩＯＩＣ許可） １本の動作終了線（ＯＰ ＥＮＤ ＥＩＳ５）再び第２
３図を参照するに、Ａ／Ｄバス１０ｎ１は、アダプタ・
バスの物理的部分である。以下では、Ａ／Ｄバス１０ｎ
１を構成する各バイトを説明する。
アプタＡ／Ｄバス・バイト このバイトはＴ０からＴ０まで活勢であり、ＩＯＩＣ許
可信号が与えられた後のサイクルに「メモリ指令」を保
持する。メモリ書込指令の後、このバイトは最大８サイ
クルにわたってデータを保持する。ＩＯＩＵからＰＢＯ
指令を受取る場合、このバイトはアダプタ指令時間に
「ＰＢＯアダプタ指令」を保持する。メモリ読取りのた
めにアダプタ・データ有効信号が活勢である場合、この
バイトはデータを保持する。当該ＩＯＩＣは、Ｔ２クロ
ックを使用してこのバスからデータをクロックする。
アダプタＡ／Ｄバス・バイト１ このバイトはＴ０からＴ０まで活勢であり、ＩＯＩＣ許
可信号が与えられた後のサイクルに、メモリ・アドレス
を保持する。メモリ書込指令の後、このバイトは最大８
サイクルにわたってデータを保持する。ＩＯＩＵからＰ
ＢＯ指令を受取る場合、このバイトはアダプタ指令時間
に「Ｉ／Ｏ指令」を保持する。メモリ読取りのためにア
ダプタ・データ有効信号が活勢である場合、このバイト
はデータを保持する。当該ＩＯＩＣは、Ｔ２クロックを
使用してこのバスからデータをクロックする。
アダプタＡ／Ｄバス・バイト２ このバイトはＴ０からＴ０まで活勢であり、ＩＯＩＣ許
可信号が与えられた後のサイクルに、メモリ・アドレス
を保持する。メモリ書込指令の後、このバイトは最大８
サイクルにわたってデータを保持する。ＩＯＩＵからＰ
ＢＯを受取る場合、このバイトはアダプタ指令時間に
「優先順位レベル及びＩＯＩＣアドレス」を保持する。
メモリ読取りのためにアダプタ・データ有効信号が活勢
である場合、このバイトはデータを保持する。当該ＩＯ
ＩＣは、Ｔ２クロックを使用してこのバスからデータを
クロックする。アダプタＡ／Ｄバス・バイト３ このバイトはＴ０からＴ０まで活勢であり、ＩＯＩＣ許
可信号が与えられた後のサイクルにメモリ・アドレスを
保持する。メモリ書込指令の後、このバイトは最大８サ
イクルにわたってデータを保持する。ＩＯＩＵからＰＢ
Ｏ指令を受取る場合、このバイトはアダプタ指令時間に 「宛先アドレス」を保持する。メモリ読取りのためにア
ダプタ・データ有効信号が活勢である場合、このバイト
はデータを保持する。当該ＩＯＩＣは、Ｔ２クロックを
使用してこのバスからデータをクロックする。
第２３図を参照するに、アダプタ・バス１０ｎはＫ／Ｓ
バス１０ｎ２を含む。
第２５図には、Ｋ／Ｓバス１０ｎ２のビット・レイアウ
トが示されている。
Ｋ／Ｓバス１０ｎ２は、ＩＯＩＣ許可信号を受取った
後、Ｔ０からＴ０まで活勢である。３７０エミュレーシ
ョン・モードの場合、このバスはビット０−３にシステ
ム／３７０のキーを保持するが、固有モードの場合はゼ
ロを保持しなければならない。もしビット４が活勢であ
れば、アダプタ・バス１０ｎ１から受取られ且つ指令／
アドレス・レジスタ６０ｉへクロック入力されたメモリ
・アドレスは加算器６０ｋによってゼロの値へ加算され
る。もしビット４が不活勢であれば、指令／アドレス・
レジスタ６０ｉ内のアドレスは３７０オフセット・レジ
スタ６０ｊの値へ加算される。加算器６０ｋから得られ
る結果的なアドレスは、メモリ・バス１０ｆに与えられ
るアドレスである。固有モードでは、オフセットがゼロ
に等しいから、ビット４は有効でない。メッセージ受領
動作の間、Ｋ／Ｓバス１０ｎ２のビット０−３は当該メ
ッセージの優先順位値を保持する。当該ＩＯＩＣがこの
バスを駆動する時間を除くと、当該ＩＯＩＵはこのバス
を駆動してステータスを与える。ステータス・ビット０
−１は、ＩＯＩＣ許可信号の後の第２サイクルに指令ス
テータスについて一回センスされ、そしてアダプタ・デ
ータ有効サイクルの各々の間に読取動作についてセンス
されるか、又は最後の書込データ・サイクル後の第４サ
イクルの間に書込動作についてセンスされる。
第２５図には、Ｋ／Ｓバス１０ｎ２のキー・バス部分に
関連するキー・ビットのレイアウトと、Ｋ／Ｓバス１０
ｎ２のステータス・バス部分に関連するステータス・ビ
ットのレイアウトが示されている。ステータス・バスの
ビットは、このバス上の指令のステータス及びデータの
ステータスを表わす。第２５図には、ステータス・バス
の最初の２ビットに対する指令のステータス（指令ステ
ータス）及びデータのステータス（データ・ステータ
ス）が示されており、また残りのビットの意味が概略的
に示されている。これらのビットは次のような意味を有
する。
指令ステータス・ビットの意味 ビット０−１：‘００’に等しい値はすべてが正常であ
り且つメモリ動作が進行中であることを意味し、‘０
１’に等しい値は与えられたアドレスが無効（無効アド
レス）であることを意味し、‘１０’に等しい値は与え
られたキーが与えられたアドレスについて正しくないこ
と （メモリ保護チェック）を意味し、‘１１’に等しい値
は与えられた指令が有効でないこと （装置チェック）を意味する。
ビット２は、指令及びアドレスを伴うＡ／Ｄバス上で、
又は当該指令に続くデータ・サイクルでパリティ・チェ
ックが生じたことを意味する。またこのビットは、指令
サイクルの間にＫ／Ｓバス上でパリティ・チェックがあ
ったことを意味する。ビット３は、ＩＯＩＵのクロック
が停止したこと、そして進行中の動作が予測不能で反復
されるべきこと（作動不能）を意味する。
ビット４は、メッセージ・バッファが利用不能であるこ
とを意味する。このビットは、ＭＢＳＷ０レジスタ６０
ｐ（第２４図）のビット・２８、２９若しくは３１の
‘ＯＲ’結果であるか、又はＭＢＳＷ１レジスタ６０ｇ
のビット、２８、２９若しくは３１の‘ＯＲ’結果であ
る。もしこのビットが活勢であれば、これはメモリ動作
が行われないであろうことを通知する。このビットは、
メッセージ受領動作についてのみ有意である（バッファ
利用可能）。
ビット５は、Ｋ／Ｓバス上の奇数パリティを維持するた
めのパリティ・ビットである。
データ・ステータス・ビットの意味 Ｉ／Ｏステータス・レジスタ６０ｅ内のビットは、以下
で説明するような意味を有する。このレジスタはＫ／Ｓ
バス１０ｎ２がキー情報のために使用される場合、ＩＯ
ＩＣ許可信号に続くサイクルを除いたすべての時間に、
メモリ・コントローラによってＫ／Ｓバス１０ｎ２へゲ
ートされる。
ビット０−１：‘００’に等しい値は受信中のデータが
正常であることを意味し、‘０１’に等しい値は受信中
のデータが不良で信頼できないこと（装置チェック−メ
モリ・エラー）を意味し、‘１０’又は‘１１’に等し
い値は予約されていて無視さるべきである。
ビット２は、ＩＯＩＣバッファからのデータを伴なうＡ
／Ｄバス上でパリティ・チェックが生じたことを指示す
る（装置チェック）。
ビット３は、ＩＯＩＵが停止したこと、そして進行中の
動作が予測不能で反復さるべきこと（装置チェック）を
指示する。
ビット４は、この時間には有効な意味を持たない。
ビット５は、Ｋ／Ｓバスについて奇数パリティを維持す
るためのパリティ・ビットである。
第２３図を参照するに、アダプタ・バス１０ｎは制御線
グループ１０ｎ３を含む。
制御線グループ１０ｎ３は、次の信号線を含む。
アダプタ指令時間−この信号はＴ０からＴ０まで活勢で
あり、ＩＯＩＵによって駆動される。これは、すべての
ＩＯＩＣに対し、アダプタＡ／ＤバスをＴ２時間にサン
プルし且つＰＢＯ指令がこれらのＩＯＩＣに対するもの
であるか否かを決定するように通知する。もし選択フィ
ールドと当該ＩＯＩＣのアドレスが一致するならば、ア
ダプタ指令時間の後の第２サイクルにＩＯＩＣ肯定応答
信号又はＩＯＩＣ使用中信号が与えられねばならない。
応答がないと、ＩＵＳＷレジスタ６０ｖのビット２９が
付勢され、これに応じてサマリービット３１が付勢さ
れ、またＥＩＳビット４が付勢される。
アダプタ・データ有効−この信号はＴ０からＴ０まで活
勢であり、ＩＯＩＵによって、駆動される。この信号
は、アダプタＡ／Ｄバスがデータについてサンプルされ
るべきであること、そしてデータが正常でエラー条件が
存在しないか否かを決定するためにステータス・バスが
検査さるべきであることを指示する。
アダプタ・バス・チェック−この信号はオープン・コレ
クタ信号であって、Ａ／Ｄバス上で不正パリティを受信
した後のサイクルでＴ０からＴ０までＩＯＩＣによって
駆動される。アダプタ指令時間及びその後のデータ・サ
イクルの間に、アダプタＡ／Ｄバス上のパリティが検査
される。アダプタ・バス・チェック信号は、ＰＢＯにつ
いてのみ有効である。
ＩＯＩＣ肯定応答−ここの信号はＴ０からＴ０まで活勢
であり、アダプタ指令時間サイクル後の第２サイクルに
当該ＩＯＩＣによって駆動される。この信号は、選択さ
れたＩＯＩＣがパリティ・チェックを伴わないＰＢＯ指
令を受信したこと及びこのＩＯＩＣが当該動作を遂行す
ることを通知する。
ＩＯＩＣ使用中−この信号はＴ０からＴ０まで活勢であ
り、アダプタ指令時間サイクル後の第２サイクルに当該
ＩＯＩＣによって駆動される。この信号は、選択された
ＩＯＩＣがパリティ・チェックを伴わないＰＢＯ指令を
受信したにも拘わらず、現時点では当該動作を完了でき
ないことを通知する。
ＥＩＳビット４（Ｉ／Ｏ例外）−この信号は割込信号で
あり、ＳＰＤバス指令の実行中に生ずる例外条件を指示
する。これは動的信号であり、各ＩＯＩＣからのＩＯＩ
Ｃステータス・ワード（ＩＣＳＷ）ステータス・サマリ
・ビット２８を論理ＯＲすることによって作成される。
ＩＣＳＷビット２８は、ＳＰＤバスにおけるエラーヌは
他の事象の発生（これはＩＰＵが処理すべきものであ
る）を指示するサマリ・ビットである。ＥＩＳビット４
は、「マスク使用ＩＣＳＷリセット」命令によってゼロ
へリセットされるまで、活勢に留まる。またこの信号
は、ＩＯＩＵステータス・レジスタ６０ｖのサマリ・ビ
ット３１が活勢である場合にも存在する。
動作終了ＥＩＳビット５−この信号は割込信号であり、
異常に完了した動作を通知する。これは動的信号であっ
て、メッセージ・オリジン・ステータス・ワード（ＭＯ
ＳＷ）の動作終了ビット０とＭＯＳＷステータス・サマ
リ・ビット２との論理ＡＮＤによって作成される。各Ｉ
ＯＩＣは、別個の動作終了ＥＩＳ ５信号を、ＩＯＩＣ
動作終了サマリ・レジスタ６０ｗへ送る。これらの４ビ
ットは論理ＯＲされ、その結果は活勢な外部割込ビット
５となる。ＭＯＳＷビット２は、当該動作の終了時にＩ
ＰＵが処理することを必要とするような、以上ステータ
スを指示するサマリ・ビットである。動作終了ＥＩＳ５
は、「ＭＯＳＷ移動」指令を実行することによってＭＯ
ＳＷビットがゼロへリセットされるまで、オンに留ま
る。この場合、動作終了ビット０は１に等しくなる。
ＩＯＩＣ要求−この信号はＩＯＩＣ許可信号を受信した
後Ｔ２からＴ２まで活勢であり、各ＩＯＩＣの別個の線
によってＩＯＩＵへ駆動される。この信号は、ＩＯＩＵ
に対し、当該ＩＯＩＣがアダプタ・インタフェースを使
用してメモリへのアクセスを得るための通常のＩ／Ｏ要
求を有することを通知する。通常のＩ／Ｏ要求は、同じ
ＩＯＩＣからのサイクル・スチール要求と相互に排他的
である。
ＩＯＩＣ指令要求−この信号は、ＩＯＩＣ許可信号を受
信した後にＴ２からＴ２まで活勢であり、各ＩＯＩＵの
別個の線によってＩＯＩＵへ駆動される。この信号は、
ＩＯＩＵに対し、当該ＩＯＩＣがアダプタ・インタフェ
ースを使用して中央メモリ１０ｄへのアクセスを得るた
めの最高優先順位のＩ／Ｏ要求を有することを通知す
る。この信号は、次のＣＣＷについて必要な４又は８バ
イトの要求のためにのみ使用される。もし他の目的のた
めに使用されるならば、他のＩＯＩＣの性能が低下する
ことがある。ＩＯＩＣ指令要求は、同じＩＯＩＣからの
通常のＩ／Ｏ要求と相互に排他的である。
ＩＯＩＣ許可−この信号はＴ１からＴ１まで活勢であ
り、第１ａ図の調停論理１０ｉによって各ＩＯＩＣへ駆
動される。この信号は、当該ＩＯＩＣに対し、その要求
が許可されたこと、そしてＩＯＩＣ指令時間である次の
Ｔ０−Ｔ０にその指令、アドレス及びキーをアダプタ・
インタフェースへ駆動すべきことを通知する。
次に、第２３図及び他の図面を参照して、アダプタ・バ
ス１０ｎの動作を説明する。
アダプタ・バス・インタフェースの主たる用途は、次の
とおりである。
１．ＰＢＯメッセージ動作−ＰＢＯ情報の転送。
２．メモリ動作−ＩＯＩＣデータのメモリとの授受。
３．メッセージ受領動作−メモリへのＩ／Ｏメッセージ
情報の転送。
以下、これらの用途の各々について詳述する。
１．ＰＢＯメッセージ動作：プロセッサ・バス動作（Ｐ
ＢＯ）は、ＩＰＵ １０ａから発信された特定命令の実
行に基く、任意の動作である。以下の表−１には、ＩＯ
ＩＣを使用してアダプタ・バス１０ｎ及びＳＰＤバス１
０ｔ−１０ｗで動作を行なうために、ＩＰＵ １０ａに
よって実行される有効なＰＢＯ命令のリストが示されて
いる。
プロセッサ・バス動作（ＰＢＯ）はＩＰＵ １０ａで発
信され、データ・キャッシュ１０ｃ及びメモリ・バス１
０ｆを介してＩＯＩＵ １０ｅへ中継される。ＰＢＯ要
求の受信時に、メモリ制御１０ｇは第１ａ図のＰＢＯ要
求線７を付勢することによってメモリ・バス１０ｆを要
求し、次いで調停論理１０ｉからの許可信号を待機す
る。データ・キャッシュ１０ｃ及びメモリ制御１０ｇが
ともに調停論理１０ｉからのＰＢＯ許可線を受取る場
合、データ・キャッシュは（それがＩＰＵ １０ａから
Ａ−バスを介して受取った）情報を、メモリ・バス１０
ｆを介して第２４図のメモリ制御論理１０ｇ内のＢ−レ
ジスタ６０ｄへ送る。次のサイクルの間、データ・キャ
ッシュ１０ｃは（それがＩＰＵ １０ａからＤ−バスを
介して受取った）情報を、第２４図のメモリ制御論理１
０ｇ内のＢ−レジスタ６０ｄへ送る。
ＩＯＩＣに対するＰＢＯ動作には、コピー動作とロード
動作の２種類がある。以下、その各々について説明す
る。
Ａ．コピー動作 第３３図には、ＰＢＯコピー動作のタイミングが示され
ている。但し、第３３図を含む第２８図ないし第４０図
のタイミング図では、下記の表−２に示す略号が使用さ
れていることに注意されたい。
コピー動作の間、第３のＰＢＯサイクルでデータはＩＯ
ＩＵからＩＯＩＣへ逆送される。１つのＰＢＯコピー動
作の間には、次の３サイクルが存在する。
（１）アダプタ指令時間サイクル （２）データ有効サイクル （３）データ復帰サイクル アダプタ指令時間サイクルは、ＩＯＩＣ許可信号のサイ
クルでＴ０からＴ０まで生ずる。第２４図に示すメモリ
制御１０ｇ内のＡ−レジスタ６０ｃの内容は、このサイ
クルの間にアダプタ・バス１０ｎを介してＩＯＩＣへゲ
ートされる。このデータは、第４図の宛先選択レジスタ
２０ｈへクロック入力される宛先選択情報を表わす。
次のサイクルはデータ有効サイクルである。このサイク
ルの間、Ｂ−レジスタ６０ｄの内容はアダプタ・バス１
０ｎを介してＩＯＩＣへクロック入力され、そこからセ
レクタ・バッファ２０ｅに記憶される。
ＰＢＯシーケンスの最終サイクルは、データ復帰サイク
ルである。Ａ−レジスタ６０ｃ及びＢ−レジスタ６０ｄ
の情報に応答して、選択されたＩＯＩＣ １０ｊ−１０
ｍは、Ａ−レジスタ６０ｃ及びＢ−レジスタ６０ｄの情
報に対応するデータを、アダプタ・バス１０ｎを介して
ＩＯＩＵ １０ｅのＢ−レジスタ６０ｄへゲートする。
次にこのデータは、メモリ・バス１０ｆに対する後のア
クセス要求に応答して、該メモリ・バス１０ｆ及びデー
タ・キャッシュ１０ｃを介してＩＰＵ １０ａへ逆転送
される。またこの選択されたＩＯＩＣは、ＩＯＩＣ肯定
応答信号又はＩＯＩＣ使用中信号をＩＰＵへ送る。
もしＩＯＩＣ肯定応答信号がＩＯＩＣから受取られない
ならば、ＩＯＩＵステータス・ワード・レジスタ６０ｖ
のビット２９がセットされ、これに応じてサマリ・ビッ
ト３１がセットされるので、外部割込サマリ・ビット４
が付勢される。もしＩＯＩＣ使用中信号が受取られるな
らば、ＩＵＳＷレジスタ６０ｖのビット３０がセットさ
れ、これに応じてサマリ・ビット３１がセットされるの
で、ＥＩＳビット４が付勢されることになる。
Ｂ．ロード動作 第３２図には、ＰＢＯロード動作のタイミング図が示さ
れている。
一般に、ＰＢＯロード動作はＰＢＯコピー動作と同じシ
ーケンスを取るが、相違点としては、第３サイクルの間
に、ＩＯＩＣ肯定応答信号がＩＰＵへ逆転送されるも、
データは転送されないということである。
前記の表−１は、有効なＰＢＯ指令のリストを示す。
２．メモリ動作：アダプタ・バス上のメモリ動作は、常
にＩＯＩＣで生ぜられる。ＩＯＩＣが第１図のメモリ制
御１０ｇへ送るメモリ指令には、読取り、書込み及び読
取り−変更−書込み（ＲＭＭ）の３種類がある。読取り
は、中央メモリ１０ｄからデータを取出し、これをＩＯ
ＩＣへ送る。書込みは、ＩＯＩＣからデータを取出し、
これを中央メモリ１０ｄへ置く。読取り−変更−書込み
は、ＩＯＩＣからデータを取出し、これを中央メモリ１
０ｄに置くものであるが、最初に８バイトの読取動作が
遂行され、続いて書込むべき新しいデータのマージ（組
合せ）が行われる。
ＩＯＩＣが第１ａ図のメモリ制御１０ｇへ送る有効なメ
モリ指令については、以下の表−３を参照されたい。
表−３のメモリ指令には、主として、読取り、書込み、
読取り−変更−書込みの３種類がある。以下、これらの
メモリ指令について詳述する。
Ａ．読取り Ｉ／Ｏ読取り動作のタイミングについては、第２８図を
参照されたい。
ＩＯＩＣ指令時間：アダプタＡ／Ｄバスのバイト０は
１，２，４，６又は８ワード・データのための読取指令
を保持しており、これはＩＯＩＣから第２４図のメモリ
制御１０ｇ内の指令／アドレス・レジスタ６０ｉへクロ
ック入力される。前記の表−３は、使用しうる有効な指
令を示す。アダプタＡ／Ｄバスのバイト１−３はメモリ
読取りのための開始アドレスを保持しており、これは当
該ＩＯＩＣからメモリ制御１０ｇへクロック入力され
る。もしＩ／Ｏキー・レジスタ６０ｆのビット４が不活
勢であれば、指令／アドレス・レジスタ６０ｉ中のアド
レスは、メモリ指令時間の前に、加算器６０ｋによって
３７０オフセット・レジスタ６０ｊの値へ加算される。
この結果的なアドレスは、キー・スタック・アレイ６０
ｈへ与えられるアドレスである。キー・スタックからキ
ー・データ・レジスタ６０ｇへ読込まれたデータは、そ
の後Ｉ／Ｏキー・レジスタ６０ｆに受取られたキーと比
較される。もしこれがキー比較動作を満足させるなら
ば、当該メモリ動作はそのまま進行する。しかし、もし
メモリ保護チェック又は無効アドレス・チェックが生ず
るならば、当該動作は停止され、そしてエラー・ステー
タスがエラー検出論理６０ｍからＩ／Ｏステータス・レ
ジスタ６０ｅへ送られ、そこでＫ／Ｓバス１０ｎ２へ駆
動される。
アダプタ・データ無効：指令及びアドレスをメモリ制御
１０ｇ（最終的には中央メモリ１０ｄ）へ送った後、当
該ＩＯＩＣは中央メモリ１０ｄからのデータを待機す
る。メモリ・バス１０ｆで受取られたデータはデータ入
力レジスタ６０ａへクロック入力され、次のサイクルに
アダプタＡ／Ｄバス１０ｎ１へ中継される。またメモリ
・データ有効信号は１サイクル遅延され、アダプタ・デ
ータ有効信号となる。アダプタ・データ有効信号は、転
送された各データ・ワードがいつ当該ＩＯＩＣのデータ
・バッファ２０ａへロードされるかを指示する。ここで
注意すべきは、中央メモリ１０ｄによって拡張ＥＣＣ再
試行が行われる場合、データ・サイクルは必ずしも連続
的ではない、ということである。
ステータス時間：第２４図のＩ／Ｏステータス・レジス
タ６０ｅからの読取ステータスは、アダプタ・データ有
効信号とともにデータが送られる同じ時間に、ＩＯＩＣ
へ送られる。
Ｂ．書込み 第２９図には、Ｉ／Ｏ書込動作のタイミングが示されて
いる。
ＩＯＩＣ指令時間：Ａ／Ｄバスのバイト０は、２、４、
６又は８ワード・データのための書込指令を保持する。
バイト１−３は、メモリ書込みのための開始アドレスを
保持する。Ｋ／Ｓバスは、メモリ保護キーを保持する。
開始サイクルは、読取指令のそれと同じである。データ
は、指令アドレス・サイクルの直後に続く。
データ・サイクル：ＩＯＩＣ指令時間サイクルの直後に
あるサイクルは、メモリに書込まれるべきデータを保持
する。データはバイト整列されており、８バイトの境界
内になければならない。すなわち、３２バイトの要求は
３２バイトの境界で開始しなければならない。データは
データ入力レジスタ６０ａへロードされ、次のサイクル
でデータ出力レジスタ６０ｂへ転送される。そこからこ
のデータは、メモリ・バス１０ｆへ送られる。このデー
タの遅延は２サイクルであり、その間にキー検査動作が
行われるとともに、発生された新しいアドレスがメモリ
指令時間にメモリ・バス１０ｆへゲートされる。
ステータス時間：ＩＯＩＵからの書込みステータスは、
最終のデータ有効サイクルの後の第４サイクルにＩＯＩ
Ｃへ送られる。但し、書込みを行なう場合、アダプタ・
データ有効線は使用されないことに注意されたい。
Ｃ．読取り−変更−書込み（ＲＭＷ） 第３０図には、Ｉ／Ｏ ＲＭＷ動作のタイミングが示さ
れている。
ＩＯＩＣ指令時間：Ａ／Ｄバスのバイト０は、１ないし
７バイトのデータに対する書込指令を保持する。バイト
１−３は、メモリ書込みの開始アドレスを保持する。Ｋ
／Ｓバスは、メモリ保護キーを保持する。
データ・サイクル：ＩＯＩＣ指令時間のすぐ後に続く２
サイクルは、中央メモリ１０ｄに書込まれるべきデータ
を保持する。このデータはバイト整列されており、８バ
イト境界上に置かれていなければならない。転送された
第１ワードはデータ出力レジスタ６０ｂで終るが、転送
された第２ワードはデータ入力レジスタ６０ａで終る。
このデータはメモリ・バス１０ｆに２回送られ、読取動
作の間に１回送られ、そして書込動作の間にも送られ
る。この結果、もしこのデータが現にデータ・キャッシ
ュ１０ｃにあって且つこのデータが当該アクセスの前に
変更されているならば、データ・キャッシュ１０ｃは読
取り−変更−書込動作の読取部分の間にこれを変更する
ことができる。
ステータス時間：ＩＯＩＵからの書込ステータスは、ア
ダプタ・データ有効線が活勢になる後の第４サイクルに
ＩＯＩＣへ送られる。
３．メッセージ受領動作：アダプタ・バス上のメッセー
ジ受領動作は、メモリ書込みとほぼ同じである。両者の
相違は次のとおりである。ＩＯＩＣは、ＩＯＩＵへアド
レスを送るかわりに、メッセージ優先順位値をＫ／Ｓバ
ス１０ｎ２に置く。この優先順位値はＩ／Ｏキー・レジ
スタ６０ｆへクロック入力され、メッセージ・ハッファ
・オリジン・レジスタ０（６０ｐ）又はメッセージ・バ
ッファ・オリジン・レジスタ１（６０ｇ）を選択するた
めに使用される。該レジスタは、アドレスをメモリ指令
時間にメモリ・バスへ与える。
Ａ．メモリに対するメッセージ受領 第３１図には、Ｉ／Ｏメッセージ受領動作のタイミング
が示されている。
ＩＯＩＣ指令時間：Ａ／Ｄバスのバイト０は、指令コー
ド・ポイントב０Ａ’を保持する。バイト１−３は正
しいパリティを保持する。Ｋ／Ｓバスはメッセージ優先
順位値を保持する。
データ有効：ＩＯＩＣ指令時間サイクルのすぐ後に続く
４サイクルは、メモリに書込まれるべき以下の情報を保
持する。
（１）ＳＰＤバスにおける選択サイクル中のＡ／Ｄバス
の内容、 （２）ＳＰＤバスにおける第１データ・サイクル中のＡ
／Ｄバスの内容、 （３）ＳＰＤバスにおける第２データ・サイクル中のＡ
／Ｄバスの内容、 （４）メッセージ受領ステータス・ワード（ＭＡＳ
Ｗ）。
ＳＰＤバス（第２２図−第２３図、第２６図−第２７
図） 第２３図を参照するに、ＳＰＤバス１０ｔ−１０ｗは、
アドレス・データ（Ａ／Ｄ）バス１０ｔ１、指令／ステ
ータス（Ｃ／Ｓ）バス１０ｔ２、オリジン／宛先（Ｏ／
Ｄ）バス１０ｔ３及び制御線グループ１０ｔ４を含む。
制御線グループ１０ｔ４は、バス制御ユニット（ＢＣ
Ｕ）５０に関連する制御線として、バス要求（ＲＥＱ
Ｂ）、バス肯定応答（ＡＣＫＢ）、バス許可（ＢＵＳ
Ｇ）、モニタ・クロック、バス・クリア、ボード選択を
含み、さらにアダプタ・バス制御３０及びＳＰＤバス制
御４０に関連するマスタ・ステアリング（ＭＳＴ）、ス
レーブ作動可能（ＲＤＹ）、マスタ選択（ＭＳＥＬ）及
び電源オン・リセット（ＰＯＲ）を含む。
ＳＰＤバスは、ＩＯＩＣと入出力バス・ユニット（ＩＯ
ＢＵ）との間の非同期式インタフェースである。これ
は、３つのサブ・バス、１３本の制御線及びポーリング
用の３本の信号線から成る。Ａ／Ｄバスは３６ビットの
３状態２方向性バスであって、パリティ付きの４バイト
から成る。Ｃ／Ｓバスは９ビットの３状態２方向性バス
であって、パリティ付きの１バイトから成る。Ｏ／Ｄバ
スは６ビットの３状態２方向性バスであって、パリティ
付きの５ビットから成る。制御線グループは、以下の４
グループに類別される。
１．タグ線 マスタ・ステアリング マスタ選択 スレーブ作動可能 ２．直接選択線 カード選択 ボード選択 ３．調停線 バス要求 要求優先順位０−２ バス肯定応答 バス肯定応答ポール入力／入力 バス肯定応答ポール出力 バス許可 ４．制御線 バス・クリア モニタ・クロック 電源オン・リセット 第２３図を参照するに、ＳＰＤバス１０ｔ−１０ｗはＡ
／Ｄバス１０ｔ１を含む。以下、このバスの信号を説明
する。
Ａ／Ｄバス選択サイクル：このＡ／Ｄバスはバス／マス
タによって駆動され、マスタ選択信号の前に有効で且つ
スレーブ作動可能信号まで有効でなければならない。Ｉ
ＯＩＣがマスタである場合、これは選択データ・バッフ
ァ２０ｆからのデータをＡ／Ｄバスへ駆動する。ＩＯＩ
Ｃがスレーブである場合、これはＡ／Ｄバスからのすべ
ての４バイト・データを、キー・バッファ２０ｃ内のデ
ータ・バッファ０、バイト０と、アドレス・レジスタ２
０ｄ又は診断バッファ２０ｊ内のバイト１−３に記憶す
る。
Ａ／Ｄバス・データ・サイクル（書込み）：Ａ／Ｄバス
はバス・マスタによって駆動され、マスタ選択信号の前
に有効で且つスレーブ作動可能信号まで有効でなければ
ならない。ＩＯＩＣがマスタである場合、これはメッセ
ージ・バッファ２０ｂからのデータをＡ／Ｄバスへ駆動
する。ＩＯＩＣがスレーブである場合、これはＡ／Ｄバ
スからのデータをデータ・バッファ２０ａに記憶する。
Ａ／Ｄバス・データ・サイクル（読取り）：Ａ／Ｄバス
はバス・スレーブによって駆動され、スレーブ作動可能
信号の前に有効で且つマスタ選択信号が不活勢となるま
で有効でなければならない。ＩＯＩＣがマスタである場
合、これはＡ／Ｄバスからのデータをメッセージ・バッ
ファ２０ｂに記憶する。ＩＯＩＣがスレーブである場
合、これはＩＣＣＲステータス・レジスタ２０ｇ又は診
断バッファ２０ｊで以てＡ／Ｄバスを駆動する。
第２３図を参照するに、ＳＰＤバス１０ｔ−１０ｗはＣ
／Ｓバス１０ｔ２を含む。以下、このバスの信号を説明
する。
選択サイクル：Ｃ／Ｓバスはバス・マスタによって駆動
され、マスタ選択信号の前に有効で且つスレーブ作動可
能信号まで有効でなければならない。ＩＯＩＣがマスタ
である場合、これは指令レジスタ２０ｉのビット５−７
及び１１−１５をＣ／Ｓバスへ駆動する。
Ｃ／Ｓバスの指令ビットについては、第２６図を参照さ
れたい。
データ・サイクル：Ｃ／Ｓバスはバス・スレーブによっ
て駆動され、スレーブ作動可能信号の前に有効で且つマ
スタ選択信号が不活勢となるまで有効でなければならな
い。ＩＯＩＣがマスタである場合、これはＣ／Ｓバスか
らのステータスをＭＯＳＷステータス・レジスタに記憶
する。
Ｃ／Ｓバスのステータス・ビットについては、第２７図
を参照されたい。
第２３図を参照するに、ＳＰＤバス１０ｔ−１０ｗはＯ
／Ｄバス１０ｔ３を含む。以下、このバスの信号を説明
する。
Ｏ／Ｄバス選択サイクル：Ｏ／Ｄバスはバス・マスタに
よって駆動され、マスタ選択信号の前に有効で且つスレ
ーブ作動可能信号まで有効でなければならない。ＩＯＩ
Ｃがマスタである場合、これ指令レジスタ２０ｉのビッ
ト２７−３１をＯ／Ｄバスへ駆動する。
Ｏ／Ｄバス・データ・サイクル（通常）：Ｏ／Ｄバスは
バス・マスタによってそのアドレスを伴って駆動される
から、スレーブはオリジン・アドレスを知ることができ
る。マスタのオリジン・アドレスはマスタ選択信号の前
に有効で且つ各データ・サイクルのスレーブ作動可能信
号が活勢となるまで有効でなければならない。またＯ／
Ｄバスの値は、バス動作の各データ・サイクルについて
同じでなければならない。
Ｏ／Ｄバス・データ・サイクル（直接）：Ｏ／Ｄバスは
バス・スレーブによってそのアドレスを伴なって駆動さ
れるから、ＢＣＵはこのアドレスをＭＯＳＷステータス
・レジスタに置くことができる。スレーブ・アドレスは
スレーブ作動可能信号の前に有効で且つマスタ選択信号
が不活勢となるまで有効でなければならない。第２３図
の制御線グループ１０ｔ４を参照するに、ＳＰＤバス１
０ｔ−１０ｗはこの制御線グループの一部として下記の
タグ線を含む。
１．マスタ選択（ＭＳＥＬ） 選択サイクル：ＭＳＥＬ線は、バス動作サイクルの開始
を指示する。バス許可信号に応答して、ＭＳＥＬ信号は
ＩＯＢＵによるバスのマスタシップ（支配）を指示す
る。ＭＳＥＬ信号は、Ａ／Ｄバス、Ｃ／Ｓバス及びＯ／
Ｄバスの有効性を指示する。ＭＳＥＬ信号は、スレーブ
作動可能信号及びバス肯定応答信号とインタロックされ
る。
データ・サイクル：ＭＳＥＬ信号はバス・マスタによっ
て駆動されるバスの有効性を指示し、またスレーブ作動
可能信号とインタロックされる。
２．スレーブ作動可能（ＲＤＹ） 選択サイクル：ＭＳＥＬ信号に対するＲＤＹ線の応答
は、Ａ／Ｄバス、Ｃ／Ｓバス及びＯ／Ｄバス上の情報が
受取られたことを指示する。
データ・サイクル：ＭＳＥＬ信号に対するＲＤＹ応答
は、マスタによって送られた情報が受取られたことを指
示し、そしてマスタへ送られつつある情報の有効性を指
示する。
３．マスタ・ステアリング（ＭＳＴ） 選択サイクル：ＭＳＴ線はバス・マスタによって付勢さ
れ、そしてＢＣＵ ５０によって受取られる。
データ・サイクル：バス・マスタによってＭＳＴ信号が
脱勢された場合、これは現在のバス動作が完了したこ
と、そして新しい動作を開始させるためにバス許可信号
が付勢されうることを指示する。
第２３図の制御線グループ１０ｔ４を再び参照するに、
ＳＰＤバス１０ｔ−１０ｗはこの制御線グループの一部
として下記の直接選択線を含む。
１．カード選択 選択サイクル：ボード選択とともに使用されるカード選
択線は、直接選択を行なっている場合、選択を指示す
る。カード選択線は、ＢＣＵを除くすべてのＩＯＢＵに
よって必要とされる入力である。カード選択線の源は、
各ＩＯＢＵカード位置に対する異なるＡ／Ｄバス線（ビ
ット位置０−１５）である。たとえば、Ａ／Ｄバス・ビ
ット０は第１のカード位置に対応し、Ａ／Ｄバス・ビッ
ト２は第２のカード位置に対応する、等々である。
２．ボード選択 選択サイクル：カード選択線とともに使用されるボード
選択線は、直接選択を行なっている場合、選択を指示す
る。ボード選択線は、ＢＣＵを除くすべてのＩＯＢＵに
よって必要とされる入力である。ボード選択線の源は各
ボード上のドライバであり、これはＡ／Ｄバス・ビット
２９−３１を解読してボード選択線が付勢さるべきか否
かを決定する。たとえば、Ａ／Ｄバス・ビット２９−３
１が全部ゼロである場合、ＩＯＩＣはボード選択線を駆
動する。
第２３図の制御線グループ１０ｔ４を参照するに、ＳＰ
Ｄバス１０ｔ−１０ｗはこの制御線グループの一部とし
て下記の調停線を含む。
１．バス要求（ＲＥＱＢ） ＳＰＤバスのサービスがＩＯＢＵによって必要とされる
場合、このＩＯＢＵによってＲＥＱＢ線が付勢され、バ
ス調停手段によって受取られる。
２．要求優先順位０−２（ＲＥＱＰ ０−２）ＲＥＱＰ
０−２線は、ＲＥＱＢ線によって指示されたバス要求
に関連する優先順位レベル要求である。バス要求につい
ては４レベルの優先順位が可能であり、ＲＥＱＰ０が最
高優先順位で、活勢な優先順位線を持たないバス要求が
最低優先順位である。活勢なバス要求を有するＩＯＢＵ
はその優先順位をＲＥＱＰｎ線に指示されたレベルと比
較しなければならず、そしてもしこれが一層低い優先順
位を有するならば、これはポールを伝播させなければな
らない。
３．バス肯定応答バス（ＡＣＫＢ） バス調停手段からのＡＣＫＢ線は、次のバス・マスタに
対する調停の開始を指示する。ＩＯＢＵはＡＣＫＢ線を
使用してＲＥＱＰｎを伴なうその要求をサンプルすると
ともに、ＡＢＰＩ及びＡＢＰＩ′が活勢であるときにこ
れがポールを伝播するか否かを決定する。
４．バス肯定応答ポール入力／入力′（ＡＢＰＩ，ＡＢ
ＰＩ′） すべてのＩＯＢＵは、調停をサポートするためれにＡＢ
ＰＩ及びＡＢＰＩ′線を必要とする。各ＩＯＢＵはＡＢ
ＰＩ及びＡＢＰＩ′に対する内部的な終了を与え、これ
により伝播経路を分断することなく直列ストリングから
ＩＯＢＵを除去することが可能となる。
５．バス肯定応答ポール出力（ＡＢＰＯ） すべてのＩＯＢＵは、調停をサポートするためにＡＢＰ
Ｏ線を必要とする。ＡＣＫＢ線が活勢であり、その要求
が不活勢であるか又は他の要求よりも優先順位が低く、
そしてＡＢＰＩ線及びＡＢＰＩ′線が活勢である場合、
ＡＢＰＯ線はＩＯＢＵによって付勢される。
６．バス許可（ＢＵＳＧ） ＢＵＳＧ線がバス調停手段によって付勢されるのは、次
の動作のバス・マスタを確定するためである。バス許可
信号は、直列ポールを停止したＩＯＢＵに対し、該ＩＯ
ＢＵが１つのバス動作についてバス・マスタであること
を通知する。ＢＵＳＧ信号が活勢である間にＭＳＥＬ信
号が付勢されると、これは他のすべてのＩＯＢＵに対す
る選択サイクルの開始を指示する。ＢＵＳＧ信号は、Ｍ
ＳＥＬ信号が脱勢された後に脱勢される。
第２３図の制御線グループ１０ｔ４を参照するに、ＳＰ
Ｄバス１０ｔ−１０ｗはこの制御線グループの一部とし
て下記の制御線を含む。
１．バス・クリア バス・クリア線はＢＣＵ５０によって駆動され、下記の
活動を生ぜしめる。
動作中のＩＯＢＵがその動作を直ちに停止し、すべての
バス及びタグを脱勢する。
バス・クリアが活勢である間、他のすべてのＩＯＢＵが
すべてのバス及びタグを脱勢する。
２．モニタ・クロック モニタ・クロック線はＢＣＵによって駆動され、タイム
アウトの検出後に付勢される。モニタ・クロックはすべ
てのＩＯＢＵに対する入力であり、これらのＩＯＢＵに
対しステータスを収集するように通知する。
３．電源オン・リセット（ＰＯＲ） ＰＯＲ線は、電源領域のすべての電源オン／オフ・シー
ケンスについて活勢である。ＰＯＲ線は、電源領域に関
連する電源によって駆動される。ＰＯＲ線については、
下記の活動が生ずる。
調停が抑止される。
ＩＯＢＵアドレスがゼロへセットされる。
３状態ドライバを高インピーダンス状態に置き且つ他の
ドライバを不活勢状態に置くことによって、ドライバを
脱勢する。
以下では、第１ａ図及び第２３図を参照して、ＳＰＤバ
ス１０ｔ−１０ｗの機能を説明する。第１ａ図は、ＳＰ
Ｄバスと他のＩＯＢＵ １０ｐ−１０ｓとの間の関係を
図式的に理解するのに有用である。第２３図は、ＳＰＤ
バス１０ｔ−１０ｗの構成を図式的に理解するのに有用
である。
ＳＰＤバスの基本動作には、（１）メモリ動作と、
（２）ユニット動作の２つがある。以下、これらの動作
を詳述する。
１．メモリ動作：ＳＰＤ Ｉ／Ｏバス上のメモリ動作
は、ＩＯＢＵ １０ｐ−１０ｓと中央メモリ１０ｄとの
間で１ないし３２データ・バイトのパケットを転送す
る。１パケットは、１つの選択サイクルと１ないし８デ
ータ、サイクルから成る。この実現形態では、ＩＯＩＣ
はメモリ動作の間は常にスレーブである。メモリ・シー
ケンスは、ゼロに等しいＳＰＤ指令ビット０によって指
示される。オンであるビット１は書込みを指示し、ビッ
ト２−７に１を加えたものは転送すべきバイトの数を指
示する。
ＳＰＤメモリ指令については、以下の表−４を参照され
たい。
メモリへのメモリ書込み 選択サイクル：マスタＩＯＢＵは、情報をＯ／Ｄバス１
０ｔ３、Ｃ／Ｓバス１０ｔ２及びＡ／Ｄバス１０ｔ１に
置く。Ｏ／Ｄバス１０ｔ３は、ＩＯＩＣのアドレス、す
なわちＸ‘００’を保持する。Ｃ／Ｓバス１０ｔ２は、
書込指令と転送すべきデータ・バイトの数を保持する。
Ａ／Ｄバス１０ｔ１は、バイト０にキーを保持し、バイ
ト１−３に中央メモリ１０ｄの開始アドレスを保持す
る。
データ・サイクル：マスタＩＯＢＵはそのアドレスをＯ
／Ｄバス１０ｔ３に置き、バイト整列されたワードをＡ
／Ｄバス１０ｔ１に置く。データ・パケットの大きさに
応じて、最大８つのデータ・サイクルが生じうる。ＩＯ
ＩＣバッファは、パケット・データ全体がＩＯＢＵマス
タから転送されてしまうまで、データをＩＯＩＣデータ
・バッファに置く。ＩＯＩＣは中央メモリ１０ｄの指令
を発生し、データをバッファから該メモリへ転送する。
データが中央メモリ１０ｄへ転送され且つメモリ・ステ
ータスがＩＯＩＣによって受取られた後、ＩＯＩＣは完
了ステータスをＣ／Ｓバス１０ｔ２に置く。
メモリからのメモリ読取り 選択サイクル：マスタＩＯＢＵは、情報Ｏ／Ｄバス１０
ｔ３、Ｃ／Ｓバス１０ｔ２及びＡ／Ｄバス１０ｔ１に置
く。Ｏ／Ｄバス１０ｔ３はＩＯＩＣのアドレス、すなわ
ちＸ‘００’を保持する。Ｃ／Ｓバス１０ｔ２は、読取
指令と転送すべきデータ・バイトの数を保持する。Ａ／
Ｄバス１０ｔ１はバイト０にキーを保持し、バイト１−
３に中央メモリ１０ｄの開始アドレスを保持する。
データ・サイクル：マスタＩＯＢＵは、そのアドレスを
Ｏ／Ｄバス１０ｔ３に置く。ＩＯＩＣは中央メモリ１０
ｄの指令を発生し、該メモリからデータを受取り、これ
をＩＯＩＣデータ・バッファでバッファする。該バッフ
ァが中央メモリ１０ｄからデータ及びステータスを受取
った後、ＩＯＩＣは該バッファからのバイト整列された
データ・ワードをＡ／Ｄバス１０ｔ１に置く。データ・
パケットの大きさに応じて、最大８つのデータ・サイク
ルが生じうる。またＩＯＩＣは、最終データ・サイクル
の間に、完了ステータスをＣ／Ｓバス１０ｔ２に置く。
ステータスをＣ／Ｓバス１０ｔ２に置く。
２．ユニット動作：この動作は、中央メモリ１０ｄを利
用しないでＩＯＢＵ相互間で通信を行うための手段を与
える。ユニット動作は、常に１つの選択サイクルと２つ
のデータ・サイクルを有する。ユニット動作シーケンス
は、１に等しいＳＰＤ指令ビット０によって指示され
る。オンであるビット１は書込みを指示し、オンである
ビット２は直接選択を指示する。ビット３−７はユニッ
ト動作指令のコードである。ＳＰＤバスのユニット動作
指令については、以下の表−５を参照されたい。
ユニット書込みは、ＩＯＢＵマスタからＩＯＢＵスレー
ブへ８バイトのデータを転送する。
選択サイクル：マスタは、情報Ｏ／Ｄバス１０ｔ３、Ｃ
／Ｓバス１０ｔ２及びＡ／Ｄバス１０ｔ１に置く。Ｏ／
Ｄバス１０ｔ３はスレーブのアドレスを保持し、Ｃ／Ｓ
バスは書込指令を保持する。Ａ／Ｄバス１０ｔ１は、機
械に依存する４バイトを保持する。
データ・サイクル：マスタはそのアドレスをＯ／Ｄバス
１０ｔ３に置き、データを両サイクルの間にＡ／Ｄバス
１０ｔ１に置く。最終データ・サイクルの終了時に、ス
レーブはその完了ステータスをＣ／Ｓバス１０ｔ２に置
く。
ユニット読取りは、ＩＯＢＵスレーブからの８バイト・
データをＩＯＢＵマスタへ転送する。
選択サイクル：マスタは情報をＯ／Ｄバス、Ｃ／Ｓバス
及びＡ／Ｄバスに置く。Ｏ／Ｄバスはスレーブのアドレ
スを保持し、Ｃ／Ｓバスは読取指令を保持する。Ａ／Ｄ
バスは、機械に依存する４バイトを保持する。
データ・サイクル：マスタはそのアドレスをＯ／Ｄバス
に置く。スレーブは両サイクルの間にデータをＡ／Ｄバ
スに置き、最終データ・サイクルの終了時にその完了ス
テータスをＣ／Ｓバスに置く。
ユニット直接書込み：これは８バイトのデータをＩＯＩ
ＣマスタからＩＯＢＵスレーブへ転送する。制御線グル
ープ１０ｔ４のうちボード選択線及びカード選択線は、
ＩＯＢＵスレーブを選択するために使用される。
選択サイクル：ＩＯＩＣマスタは、情報をＯ／Ｄバス、
Ｃ／Ｓバス及びＡ／Ｄバスに置く。Ｏ／Ｄバスは書込指
令に対するスレーブ・アドレスを保持し、Ｃ／Ｓバスは
書込指令を保持する。Ａ／Ｄバスはカード及びボート選
択データを保持する。
データ・サイクル：ＩＯＩＣマスタは、両サイクルの間
にデータをＡ／Ｄバスに置く。スレーブはそのアドレス
をＯ／Ｄバスに置き、最終データ・サイクルの終了時に
その完了ステータスをＣ／Ｓバスに置く。
ユニット直接読取り：これはＩＯＢＵからの８バイトの
データをＩＯＩＣマスタへ転送する。ボード選択線及び
カード選択線は、ＩＯＢＵスレーブを選択するために使
用される。
選択サイクル：マスタは情報をＯ／Ｄバス、Ｃ／Ｓバス
及びＡ／Ｄバスに置く。Ｏ／Ｄバスは正常なパリティを
保持し、Ｃ／Ｓバスは読取指令を保持する。Ａ／Ｄバス
はカード及びボード選択データを保持する。
データ・サイクル：ＩＯＢＵスレーブはそのアドレスを
Ｏ／Ｄバスに置く。スレーブは両サイクルの間にデータ
をＡ／Ｄバスに置き、最終データ・サイクルの終了時に
その完了ステータスをＣ／Ｓバスに置く。
ＳＰＤバスのメッセージ受領動作はユニット書込みと同
様であり、ＩＯＩＣは常にスレーブである。ＳＰＤＯＰ
コードはＣ０−ＣＦであり、ＩＯＩＣはデータをメモリ
内のＩＰＵメッセージ・バッファへ送る。
選択サイクル：マスタＩＯＢＵは‘００’をＣ／Ｄバス
に置き、‘ＣＸ’をＣ／Ｓバスに置き、そしてＡ／Ｄバ
スは機械に依存する４バイトのデータを保持し、これは
最初のＩＯＩＣデータ・バッファに置かれる。
データ・サイクル：マスタＩＯＢＵはそのアドレスをＯ
／Ｄバスに置き、両サイクルの間にデータをＡ／Ｄバス
に置く。ＩＯＩＣは２ワードのＡ／Ｄバス・データを第
２及び第３のＩＯＩＣデータ、バッファに置き、メッセ
ージ受領ステータス・ワード（ＭＡＳＷ）を第４のＩＯ
ＩＣデータ・バッファに置く。ＩＯＩＣはＩＰＵの中央
のメモリ指令である‘０Ａ’をＩＯＩＵに送り、その後
にデータ・バッファ内の４ワードを送る。ＩＯＩＵはＩ
ＰＵメッセージ・バッファの次のアドレスを知ってお
り、このデータを記憶する。このデータが中央メモリ１
０ｄへ転送され且つメモリ・ステータスがＩＯＩＣによ
って受取られた後、ＩＯＩＣは完了ステータスをＣ／Ｓ
バスに置く。
以下では、ＢＣＵ ５０によって実施される調停手法を
説明する。この調停手法を実施する場合、ＢＣＵは、Ｉ
ＯＩＣ（１０ｊ−１０ｍの１つ）又は１以上のＩＯＢＵ
１０ｐ−１０ｓからＳＰＤバス（１０ｔ−１０ｗの１
つ）に対するアクセス要求を受取る。ＢＣＵは、どのＩ
ＯＩＣ又はＩＯＢＵがＳＰＤバスのアクセスを許可され
るか、ということを決定する。
第２２図を参照するに、そこにはＢＣＵ ５０を含むＩ
ＯＩＣ １０ｊ−１０ｍの他の配置形態が４つのＩＯＢ
Ｕ １０ｐ−１０ｓに関連して示されている。第２２図
において、１つのＩＯＩＣはＳＰＤバス調停手段である
ＢＣＵ ５０を含む。他のＩＯＢＵも図示されている。
ＩＯＩＣは多数のカード・スロット１ないし４へ接続さ
れ、該スロットには回路カードが装着される。スロット
１はその位置に従ってスロット２よりも高い優先順位を
有し、スロット２はスロット３より高い優先順位を有
し、以下同様である。第２２図に示すように、複数のバ
ス（ＲＥＱＢ、ＲＥＱＰ ０−２）は各カード・スロッ
ト中の各回路カードへ接続される。第４図に示した追加
のバス（Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバス１０ｔ３及び
Ａ／Ｄバス１０ｔ１）は各回路カードへ接続される。バ
ス調停手段であるＢＣＵ ５０はＩＯＩＣ内部に配置さ
れ、該調停手段はピン０を有する。各カード・スロット
１ないし４における各回路カードは、ピンＩ，Ｉ′及び
０を有する。ピンＩ及びピンＩ′は外部の活勢な源には
接続されないが、内部の活勢な源によってオンにプルさ
れる。スロット１のピン０はスロット２のピンＩへ接続
され、スロット３のピンＩ′にも接続される。スロット
２のピン０は、スロット３のピンＩ及びスロット４のピ
ンＩ′へ接続される。スロット３のピン０はスロット４
のピンＩへ接続され、以下同様である。
次に、第２２図を参照して、ＳＰＤバス調停手段である
ＢＣＵ ５０によって実施される調停手法を説明する。
ピンＩ及びピンＩ′は外部の源へ接続されていないの
で、ＩＯＢＵ内部の源によって高レベルにプルされる。
ＢＣＵ ５０中の調停手段によってバス肯定応答（ＡＣ
ＫＢ）信号が付勢される場合、回路カード１はそのＲＥ
ＱＢピン、ＲＥＱ Ｐ０ピン、ＲＥＱ Ｐ１ピン及びＲ
ＥＱ Ｐ２ピンのステータスを調べる。もしそのＲＥＱ
Ｂピンが高レベルであれば、これはその他のピン（ＲＥ
Ｑ Ｐ０、ＲＥＱ Ｐ１及びＲＥＱ Ｐ２）のステータ
スを調べる。もしかかる他のピンが高レベルで、回路カ
ード１がこれらのピンを高レベルにしなかったのであれ
ば、回路カード１は第２２図に示したそのバス肯定応答
ポール出力０（ＡＢＰＯ ０）をオンに転ずることによ
ってスロット２又は３の次のカードへ決定を任せること
になろう。この場合、スロット２の回路カード２は、Ｒ
ＥＱＢピン、ＲＥＱ Ｐ０、ＲＥＱ Ｐ１及びＲＥＱ
Ｐ２ピンを調べる。もしそのＲＥＱＢピンが高レベル
で、そのＲＥＱ Ｐ０、ＲＥＱ Ｐ１及び／又はＲＥＱ
Ｐ２ピンが高レベルであるが、回路カード２自体がＲ
ＥＱ Ｐ０、ＲＥＱ Ｐ１及びＲＥＱ Ｐ２ピンを高レ
ベルにしなかったのであれば、回路カード２は第２２図
に示したそのＡＢＰＯ（０）をオンに転ずることによっ
て、スロット３又は４における次のカードに決定を任せ
る。ここで、スロット３の回路カード３がそのピンを調
べ、そしてＲＥＱＢピン、ＲＥＱ Ｐ０ピン、ＲＥＱ
Ｐ１ピン及びＲＥＱ Ｐ２ピンがいずれも高レベルであ
ることを発見するものと仮定する。さらに、スロット３
の回路カード３が、そのＲＥＱ Ｐ０、ＲＥＱ Ｐ１及
びＲＥＱ Ｐ２を高レベルにしたものと仮定する。従っ
て、スロット３の回路カード３（ＳＰＤバスへ接続され
たＩＯＢＵの１つ）がＳＰＤバスのアクセスを獲得す
る。所与のＩＯＢＵが特定の期間内に或る動作を完了で
きない場合、ＢＣＵ ５０によってタイムアウトがセッ
トされる。タイムアウトには次の２種類がある。
バス・アイドル型タイムアウト：もしＳＰＤバスに要求
があり且つ調停後にＭＳＴ線及びＭＳＥＬ線をオンに転
ずるマスタによってこの要求に対する応答が生ぜられな
ければ、バス・アイドル型のタイムアウトが生ずる。
バス動作型タイムアウト：もしＳＰＤバス動作が開始さ
れたにも拘わらず、これがＭＳＴ線をオフに転ずること
によって完了しなければ、バス・アイドル型のタイムア
ウトが生ずる。
直接選択動作は、ＢＣＵのみから生じうる。直接選択指
令は、アドレスを割当てられていないＩＯＢＵと通信す
るために使用されるユニット動作である。この動作のた
めに直接選択指令が与えられると、ＢＣＵは誰がバス上
にあるかを見出し、このＩＯＢＵへアドレスを書込む。
エラー回復は、モニタ・クロック線及びバス・クリア線
を使用するＢＣＵによって遂行される。
第２８図ないし第３３図はアダプタ・バスのタイミング
・シーケンスを示す。さらにこれらの図面は、アダプタ
・バスの種々のインタフェース線が相互に作用する様子
及び各動作に必要なサイクルの数を示している。
第３４図ないし第４０図は、ＳＰＤバスのタイミング・
シーケンスを示す。さらにこれらの図面は、ＳＰＤバス
の種々のインタフェース線が相互に作用する様子及び各
動作に必要なタグ・シーケンスを示している。
綜合動作（第１ａ図−第４０図） 以下では第１ａ図ないし第４０図を参照して、ＳＰＤバ
ス１０ｔ−１０ｗ、入力出力インタフェース・コントロ
ーラ（ＩＯＩＣ）１０ｊ−１０ｍ、アダプタ・バス１０
ｎ及びメモリ制御１０ｇの綜合動作を説明する。
１．ＩＯＩＣ １０ｊ−１０ｍに対するＰＢＯコピー動
作 Ａ．ＭＯＳＷコピー 第６図に示したアドレスされたＩＯＩＣのメッセージ・
オリジン・ステータス・ワード（ＭＯＳＷ）はＩＰＵ
１０ａへ送られ、ＭＯＳＷの内容は変更されない。
所与のＩＯＩＣに対するＰＢＯ動作が開始するのは、第
１図のＩＯＩＵ １０ｅがすべてのＩＯＩＣへアダプタ
指令時間信号を送って、該すべてのＩＯＩＣに対し、第
２３図のアダプタＡ／Ｄバス１０ｎ１がＩＯＩＣ ＰＢ
Ｏ指令を保持することを通知する場合である。これに関
連するタイミング・シーケンスについては、第３３図を
参照されたい。第１１図に示したアダプタ・バス制御３
０内のＰＢＯシーケンス３０ｃは、アダプタＡ／Ｄバス
１０ｎ１から第４図及び第５図の宛先選択レジスタ２０
ｈへＰＢＯ指令をロードし、そして第１１図のＩＯＩＣ
突合せ論理３０ａはそのＰＢＯアドレスをＩＯＩＣハー
ドウェア・アドレスと比較する。もし両アドレスが一致
すれば、第１１図のＰＢＯ機能論理３０ｂはＰＢＯ指令
を解読してこれが、‘ＤＡ’指令（表−１参照）である
ことを決定する。次いで、ＰＢＯ機能論理３０ｂはステ
ータス・レジスタ２０ｇの制御をセットし、かくてＰＢ
Ｏの第３サイクルには、第６図に示したＭＯＳＷレジス
タ中のデータがアダプタＡ／Ｄバス１０ｎ１へゲートさ
れる。ＰＢＯアドレスとＩＯＩＣハードウェア・アドレ
スが一致した場合、第１１図のＩＯＩＣ突合せ論理３０
ａは前記と同じ第３サイクルにＩＯＩＣ肯定応答信号を
送る。
Ｂ．ＭＯＳＷ移動 アドレスされたＩＯＩＣのメッセージ・オリジン・ステ
ータス・ワード（ＭＯＳＷ）の内容はＩＰＵ １０ａへ
送られ、もしその動作終了ビットがオン（ＭＯＳＷ
（０）＝１）であれば、ＭＯＳＷ内の残りのビットがゼ
ロにセットされる。もし動作終了ビットがオフ（ＭＯＳ
Ｗ（０）＝０）であれば、第６図のＭＯＳＷは変更され
ない。
ＩＯＩＣ １０ｊ−１０ｍに対するＰＢＯ動作が開始す
るのは、ＩＯＩＵ １０ｅがアダプタ指令時間信号をＩ
ＯＩＣへ送って、すべてのＩＯＩＣに対し、第４図及び
第２３図のアダプタＡ／Ｄバス１０ｎ１がＩＯＩＣ Ｐ
ＢＯ指令を保持することを通知する場合である。これに
関連するタイミング・シーケンスについては、第３３図
を参照されたい。第１１図のアダプタ・バス制御３０内
のＰＢＯシーケンサ３０ｃはアダプタＡ／Ｄバス１０ｎ
１を第４図の宛先選択レジスタ２０ｈへロードし、そし
て第１１図のＩＯＩＣ突合せ論理３０ａはＰＢＯアドレ
スをＩＯＩＣハードウェア・アドレスと比較する。もし
両アドレスが一致すれば、第１１図のＰＢＯ機能論理３
０ｂはこのアダプタ指令を解読してこれが‘Ｄ８’（表
−１参照）であることを見出し、次いで第６図のＭＯＳ
Ｗレジスタ内のデータがＰＢＯの第３サイクルにアダプ
タＡ／Ｄバス１０ｎ１へゲートされるようにステータス
・レジスタ２０ｇの制御をセットする。また、ＰＢＯア
ドレスとＩＯＩＣハードウェア・アドレスが一致した場
合、第１１図のＩＯＩＣ突合せ論理３０ａは第３サイク
ルにＩＯＩＣ肯定応答信号を送る。第６図のＭＯＳＷレ
ジスタがＩＰＵ １０ａへ送られた後、第１１図のＰＢ
Ｏ機能論理３０ｂは動作終了ビットを検査し、もしこれ
がオンであれば、ＭＯＳＷの残りのビットをゼロにリセ
ットする。
２．ＩＯＩＣに対するＰＢＯロード動作 Ａ．メッセージ・バッファ・レジスタ１のロード 第４図のメッセージ・バッファ・レジスタ１（ＭＢＲ
１）２０ｂは、ＩＰＵ １０ａから４バイトのデータを
ロードされる。もしメッセージ・オリジン機構が使用中
であれば、すなわち第６図に示したＭＯＳＷレジスタの
ビット１がオン（ＭＯＳＷ（１）＝１）であれば、メッ
セージ・バッファ・レジスタはロードされない。
所与のＩＯＩＣに対するＰＢＯ動作が開始するのは、第
１図のＩＯＩＵ １０ｅがアダプタ指令時間信号をすべ
てのＩＯＩＣに送って、これらのＩＯＩＣに対し、アダ
プタＡ／Ｄバス１０ｎ１がＩＯＩＣ ＰＢＯ指令を保持
することを通知する場合である。これに関連するタイミ
ング・シーケンスについては、第３２図を参照された
い。アダプタ・バス制御３０内のＰＢＯシーケンサ３０
ｃはアダプタＡ／Ｄバス１０ｎ１の内容を第４図及び第
５図の宛先選択レジスタ２０ｈへロードし、そして第１
１図のＩＯＩＣ突合せ論理３０ａはこのＰＢＯアドレス
とＩＯＩＣハードウェア・アドレスを比較するととも
に、ＳＰＤ使用中信号を検査する。もし両アドレスが一
致し且つＳＰＤバスが使用中でなければ、ＰＢＯ機能論
理３０ｂはＰＢＯ指令を解読してこれが‘９Ｅ’（表−
１参照）であることを見出し、次いでアダプタＡ／Ｄバ
ス１０ｎ１上のデータがＰＢＯの第２サイクルに第４図
のＭＢＲ１バッファ２０ｂへゲートされるようにメッセ
ージ・バッファ２０ｂの制御をセットする。ＰＢＯアド
レスとＩＯＩＣハードウェア・アドレスが一致するか又
はＩＯＩＣが使用中である場合、或いはこれらの両アド
レスが一致し且つメッセージ・オリジン機構（ＭＯＳ
Ｗ）が使用中である場合、第１１図のＩＯＩＣ突合せ論
理３０ａはＰＢＯの第３サイクルにＩＯＩＣ肯定応答信
号をＩＯＩＵ １０ｅへ送る。
Ｂ．マスク使用ＩＣＳＷリセット この動作では、第４図のセレクタ・バッファ２０ｅの内
容は「１の補数化」された後、第４図のステータス・レ
ジスタ２０ｇにある第９図のＩＯＩＣステータス・ワー
ド（ＩＣＳＷ）レジスタのビットと論理ＡＮＤされる。
所与のＩＯＩＣに対するＰＢＯ動作が開始するのは、Ｉ
ＯＩＵ １０ｅがアダプタ指令時間信号をすべてのＩＯ
ＩＣへ送って、これらのＩＯＩＣに対し、第４図及び第
２３図のアダプタＡ／Ｄバス１０ｎ１がＩＯＩＣ ＰＢ
Ｏ指令を保持することを通知する場合である。これに関
連するタイミング・シーケンスについては、第３２図を
参照されたい。第１１図のアダプタ・バス制御３０内の
ＰＢＯシーケンサ３０ｃは、最初のＰＢＯサイクルの間
に、アダプタＡ／Ｄバス１０ｎ１を第４図の宛先選択レ
ジスタ２０ｈへロードし、そして第２サイクルの間に、
これを第４図のセレクタ・バッファ２０ｅへロードす
る。第１１図のＩＯＩＣ突合せ論理３０ａは、ＰＢＯア
ドレスとＩＯＩＣハードウェア・アドレスを比較する。
もし両アドレスが一致すれば、第１１図のＰＢＯ機能論
理３０ｂはこのアダプタ指令を解読してこれが‘９９’
（表−１参照）であることを見出し、次いで第２サイク
ル９後に第４図のセレクタ・バッファ２０ｅの内容が
「１の補数化」されて第９図のＩＣＳＷ内のビットと論
理ＡＮＤされるようにステータス・レジスタ２０ｇの制
御をセットする。セレクタ・バッファ２０ｅでオンであ
るビットのみが、ＩＣＳＷ内の対応するビットをゼロに
リセットする。ＰＢＯアドレスとＩＯＩＣハードウェア
・アドレスが一致した場合、ＩＯＩＣ突合せ論理３０ａ
はＰＢＯの第３サイクルにＩＯＩＣ肯定応答信号をＩＯ
ＩＵ １０ｅへ送る。
３．ＩＯＩＣに対するＰＢＯユニット動作 Ａ．ユニット書込動作 この命令は、指定されたＳＰＤバス（バス１０ｔ−１０
ｗの１つ）上でユニット書込動作を要求する。もしメッ
セージ・オリジン機構が使用中であれば、すなわちもし
ＭＯＳＷ（１）＝１であれば、ＩＯＩＣの状態に変化は
ない。
所与のＩＯＩＣに対するＰＢＯ動作が開始するのは、Ｉ
ＯＩＵがアダプタ指令時間信号をすべてのＩＯＩＣへ送
って、これらのＩＯＩＣに対し、アダプタＡ／Ｄバス１
０ｎ１がＩＯＩＣ ＰＢＯ指令を保持することを通知す
る場合である。これに関連するタイミング・シーケンス
については、第３２図を参照されたい。第１１図のアダ
プタ・バス制御３０内のＰＢＯシーケンサ３０ｃは、最
初のＰＢＯサイクルの間に、アダプタＡ／Ｄバス１０ｎ
１を第４図及び第５図の宛先選択レジスタ２０ｈへロー
ドし、第２サイクルの間にこれをセレクタ・バッファ２
０ｅへロードする。第１１図のＩＯＩＣ突合せ論理３０
ａは、ＰＢＯアドレスをＩＯＩＣハードウェア・アドレ
スと比較するとともに、ＳＰＤ使用中信号を検査する。
もし両アドレスが一致し且つＳＰＤバスが使用中でなけ
れば、第１１図のＰＢＯ機能論理３０ｂはアダプタ指令
を解読してこれが‘９６’（表−１参照）であることを
見出し、次いでもしメッセージ・オリジン機構が使用中
でなければ、ロード指令バッファ制御を使用して第４図
のセレクタ・バッファ２０ｅを選択データ・バッファ２
０ｆへ移動させるとともに、宛先選択レジスタ２０ｈを
指令レジスタ２０ｉへ移動させる。ＰＢＯアドレスとＩ
ＯＩＣハードウェア・アドレスが一致するか又はＩＯＩ
Ｃが使用中である場合、或いはこれらのアドレスが一致
し且つメッセージ・オリジン機構が使用中である場合、
ＩＯＩＣ突合せ論理３０ａはＰＢＯの第３サイクルにＩ
ＯＩＣ肯定応答信号をＩＯＩＵへ送る。第１１図のＰＢ
Ｏ機能論理３０ｂは第２図のＳＰＤバス制御４０へ要求
を送り、該制御はこの命令を受領して第６図のＭＯＳＷ
ビット０、８及び２７−３１をリセットする。メッセー
ジ・オリジン機構は使用中（ＭＯＳＷ（１）＝１）とな
る。第１３図のＩＯＩＣ ＳＰＤマスタ制御ユニット４
０ａは、第２図のＢＣＵ ５０へＳＰＤバス動作に対す
るバス要求（ＲＥＱＢ）信号を送る。マスタ制御ユニッ
ト４０ａはＢＣＵ ５０からバス肯定応答（ＡＣＫＢ）
信号を取出し、もし他のＩＯＢＵが一層高い優先順位を
持たなければ、このユニットはＡＣＫＢ信号がＳＰＤバ
スへ出力されるのを阻止し且つバス許可（ＢＵＳＧ）信
号を待機する。マスタ制御ユニット４０ａがＢＵＳＧ信
号を受取る場合、これはＳＰＤユニット書込み動作選択
サイクル（ＳＰＤバス・シーケンスについては第３６図
を参照）を開始させるため、第２３図のＳＰＤ Ａ／Ｄ
バス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバス１０ｔ
３及び制御線グループ１０ｔ４のマスタ・ステアリング
（ＭＳＴ）線を駆動する。選択データ・バッファ２０ｆ
はＳＰＤ Ａ／Ｄバス１０ｔ１へ送られ、指令レジスタ
２０ｉのＳＰＤバス指令フィールドはＣ／Ｓバス１０ｔ
２へ送られ、そして指令レジスタ２０ｉの宛先フィール
ドは第２３図のＯ／Ｄバス１０ｔ３へ送られる（指令レ
ジスタ２０ｉ内のデータに等しい宛先選択レジスタ２０
ｈについては、第５図を参照されたい）。これらのバス
にあるデータが整定した後、マスタ制御ユニット４０ａ
はＭＳＥＬ線を駆動して、スレーブＩＯＢＵに対し、こ
のバス・データが有効であることを通知する。スレーブ
ＩＯＢＵは、使用中信号を上昇することによって、ＩＯ
ＩＣにその動作を継続するように通知する。マスタ制御
ユニット４０ａはＭＳＥＬ線を下降してバスの駆動を停
止する。ＭＳＥＬ線が降下した後、ＢＣＵ ５０はＢＵ
ＳＧ線を下降し且つスレーブＩＯＢＵは使用中線を下降
してこの選択サイクルを終了する。最初のデータ・サイ
クルが開始するのは、マスタ制御ユニット４０ａがメッ
セージ・バッファ１内のデータでＡ／Ｄバスを駆動し且
つＩＯＩＣアドレス‘００’でＯ／Ｄバスを駆動する場
合である。次に、マスタ制御ユニット４０ａは受信を行
うようにＣ／Ｓバスをセットし、これらのバスが整定し
た後、ＭＳＥＬ線を上昇してバス・データが有効である
ことを指示する。もしエラーがあれば、スレーブはステ
ータス（第２７図参照）で以てＣ／Ｓバスを駆動し、こ
のバスが整定するのを待機した後、使用中線を上昇す
る。マスタ制御ユニット４０ａはＭＳＥＬ線を下降し、
そしてＡ／Ｄバスの駆動を停止する。スレーブは使用中
線を下降し、Ｃ／Ｓバスの駆動を停止して第１データ・
サイクルを終了する。第２データ・サイクルが開始する
のは、マスタ制御ユニット４０ａがメッセージ・バッフ
ァ２内のデータでＡ／Ｄバスを駆動する場合である。Ａ
／Ｄバスが整定した後、マスタ制御ユニット４０ａはＭ
ＳＥＬ線を上昇してバス・データが有効であることを指
示する。もしエラーが存在していたならば、スレーブは
終了ステータス又はもしエラーが存在していたならばエ
ラー・ステータスでＣ／Ｓバスを駆動し、このバスが整
定するのを待機した後、使用中線を上昇する。マスタ制
御ユニット４０ａはＭＳＥＬ線を下降し、Ａ／Ｄバス及
びＯ／Ｄバスの駆動を停止する。スレーブは使用中線を
下降し、Ｃ／Ｓバスの駆動を停止し、次いでマスタ制御
ユニット４０ａはＭＳＴ線を下降す。ＭＯＳＷはＣ／Ｓ
バスから終了ステータスを受取り、これに応じて動作終
了（ＭＳＯＷ（０））ビットがオンとなり且つ使用中
（ＭＯＳＷ（１））ビットがオフとなって当該動作を終
了させる。
Ｂ．ユニット動作読取り この命令は、指定されてＳＰＤバス上でユニット読取動
作を要求する。もしメッセージ・オリジン機構が使用中
（ＭＯＳＷ（１）＝１）であれば、ＩＯＩＣの状態には
変化がない。
所与のＩＯＩＣに対するＰＢＯ動作は、ＩＯＩＵがアダ
プタ指令時間信号をすべてのＩＯＩＣへ送って、該ＩＯ
ＩＣに対し、アダプタＡ／ＤバスがＩＯＩＣ ＰＢＯ指
令を保持することを指示する場合である。これに関連す
るタイミング・シーケンスについては、第３２図を参照
されたい。アダプタ・バス制御３０内のＰＢＯシーケン
サ３０ｃは、最初のＰＢＯサイクルの間に、アダプタＡ
／Ｄバスを宛先選択レジスタ２０ｈへロードし、第２サ
イクルの間にこれをセレクタ・バッファ２０ｅへロード
する。ＩＯＩＣ突合せ論理３０ａはＰＢＯアドレスをＩ
ＯＩＣハードウェア・アドレスと比較し、またＳＰＤ使
用中信号を検査する。もしアドレスが一致し且つＳＰＤ
バスが使用中でなければ、ＰＢＯ機能論理３０ｂはアダ
プタ指令を解読してこれが‘９４’（表−１参照）であ
ることを見出し、次いでもしメッセージ・オリジン機構
が使用中でなければ、ロード指令バッファ制御を使用し
てセレクタ・バッファ２０ｅを選択データ・バッファ２
０ｆへ移動するとともに、宛先選択レジスタ２０ｈを指
令レジスタ２０ｉへ移動する。ＰＢＯアドレスとＩＯＩ
Ｃハードウェア・アドレスが一致するか又はＩＯＩＣが
使用中である場合、或いはアドレスが一致し且つメッセ
ージ・オリジン機構が使用中である場合、ＩＯＩＣ突合
せ論理３０ａはＰＢＯの第３サイクルにＩＯＩＣ肯定応
答信号を送る。ＰＢＯ機能論理３０ｂはＳＰＤバス制御
４０へ要求を送り、該制御はこの命令を受取ってＭＯＳ
Ｗビット０、８及び２７−３１をリセットする。メッセ
ージ・オリジン機構は使用中（ＭＯＳＷ（１）＝１）と
なる。ＩＯＩＣ ＳＰＤマスタ制御ユニット４０ａは、
ＳＰＤバス動作に対するバス要求（ＲＥＱＢ）信号をＢ
ＣＵ ５０へ送る。マスタ制御ユニット４０ａはＢＣＵ
５０からバス肯定応答（ＡＣＫＢ）信号を取出し、そ
してもし他のＩＯＢＵが一層高い優先順位を有していな
ければ、これはＡＣＫＢ信号がＳＰＤバスへ到達するの
を阻止してバス許可（ＢＵＳＧ）信号を待機する。マス
タ制御ユニット４０ａがＢＵＳＧ信号を受取る場合、こ
れはＳＰＤユニット読取動作選択サイクルを開始させる
ため、第２３図のＳＰＤ Ａ／Ｄバス１０ｔ１、Ｃ／Ｓ
バス１０ｔ２、Ｏ／Ｄバス１０ｔ４及びＭＳＴを駆動す
る。選択データ・バッファ２０ｆはＳＰＤＡ／Ｄバス１
０ｔ１へ送られ、指令レジスタ２０ｉのＳＰＤバス指令
フィールドはＣ／Ｓバス１０ｔ２へ送られ、そして指令
レジスタ２０ｉの宛先フィールドはＯ／Ｄバスへ送られ
る。
これらのバス上のデータが整定した後、マスタ制御ユニ
ット４０ａはＭＳＥＬ線を駆動して、スレーブＩＯＢＵ
に対し、バス・データが有効であることを通知する。ス
レーブＩＯＢＵは、使用中線を上昇することによって、
ＩＯＩＣに対しその動作を継続するように通知する。マ
スタ制御ユニット４０ａはＭＳＥＬ線を下降し、これら
のバスの駆動を停止する。ＭＳＥＬ線が下降した後、Ｂ
ＣＵはＢＵＳＧ線を下降し、スレーブは使用中線を下降
して選択サイクルを終了する。最初のデータ・サイクル
が開始するのは、マスタ制御ユニット４０ａがＩＯＩＣ
アドレス‘００’でＯ／Ｄバス１０ｔ３を駆動する場合
である。次に、マスタ制御ユニット４０ａは受信を行う
ようにＡ／Ｄバス１０ｔ１及びＣ／Ｓバス１０ｔ２をセ
ットし、そしてＯ／Ｄバス１０ｔ３が整定した後、ＭＳ
ＥＬ線を上昇してデータを有効であることを指示する。
スレーブＩＯＢＵは、メッセージ・バッファ（第２３図
参照）に置かれたデータでＡ／Ｄバス１０ｔ１を駆動
し、もしエラーがあれば、ステータスでＣ／Ｓバス１０
ｔ２を駆動する。このバスが整定するのを待機した後、
スレーブＩＯＢＵは使用中線を上昇する。マスタ制御ユ
ニット４０ａは、ＭＢＲ１バッファ内でデータをバッフ
ァした後、ＭＳＥＬ線を下降する。スレーブＩＯＢＵは
使用中線を下降し、Ａ／Ｄバス１０ｔ１及びＣ／Ｓバス
１０ｔ２の駆動を停止して第１データ・サイクルを終了
させる。第２データ・サイクルが開始するのは、マスタ
制御ユニット４０ａがＭＳＥＬ線を上昇して、このマス
タがそれ以上のデータについて作動可能であることを指
示する場合である。スレーブＩＯＢＵは、メッセージ・
バッファ（第２３図参照）に置かれたデータでＡ／Ｄバ
ス１０ｔ１を駆動し、そして終了ステータス又は（もし
エラーが存在していたならば）エラー・ステータスでＣ
／Ｓバス１０ｔ２を駆動し、これらのバスが整定するの
を待機した後、使用中線を上昇する。マスタ４０ａは、
データをＭＢＲ２バッファ（第２３図参照）でバッファ
した後、ＭＳＥＬ線を下降するとともに、Ｏ／Ｄバス１
０ｔ３の駆動を停止する。スレーブＩＯＢＵは使用中線
を下降し、Ａ／Ｄバス１０ｔ１及びＣ／Ｓバス１０ｔ２
の駆動を停止し、次いでマスタ制御ユニット４０ａはＭ
ＳＴを下降する。第６図のＭＯＳＷはＣ／Ｓバス１０ｔ
２から終了ステータスを受取り、これに応じて動作終了
（ＭＯＳＷ（０））ビットがオンとなり且つ使用中ビッ
ト（ＭＯＳＷ（１））がオフとなってこの動作を終了す
る。
Ｃ．ユニット動作直接書込み この命令は、指定されたＳＰＤバス（１０ｔ−１０ｗの
１つ）でユニット直接書込動作を要求する。もしメッセ
ージ・オリジン機構が使用中（ＭＯＳＷ（１）＝１）で
あれば、ＩＯＩＣの状態には変化がない。
所与のＩＯＩＣに対するＰＢＯ動作は、ＩＯＩＵ １０
ｅがすべてのＩＯＩＣにアダプタ指令時間信号を送っ
て、これらのＩＯＩＣに対し、アダプタＡ／Ｄバス１０
ｎがＩＯＩＣ ＰＢＯ指令を保持することを通知する場
合である。これに関連するタイミング・シーケンスにつ
いては、第３２図を参照されたい。アダプタ・バス制御
３０内のＰＢＯシーケンサ３０ｃは、最初のＰＢＯサイ
クルの間に、アダプタＡ／Ｄバス１０ｎを第４図の宛先
選択レジスタ２０ｈへロードし、第２サイクルの間にこ
れをセレクタ・バッファ２０ｅへロードする。第１１図
のＩＯＩＣ突合せ論理３０ａは、ＰＢＯアドレスをＩＯ
ＩＣハードウェア・アドレスと比較するとともに、ＳＰ
Ｄ使用中線を検査する。もし両アドレスが一致し且つＳ
ＰＤバスが使用中でなければ、ＰＢＯ機能論理３０ｂは
このアダプタ指令を解読してこれが‘９７’（表−１）
であることを見出し、次いでもしメッセージ・オリジン
機構が使用中でなければ、ロード指令バッファ制御を使
用してセレクタ・バッファ２０ｅを選択データ・バッフ
ァ２０ｆへ移動するとともに、宛先選択レジスタ２０ｈ
を指令レジスタ２０ｉへ移動する。ＰＢＯアドレスとＩ
ＯＩＣハードウェア・アドレスが一致するか又はＩＯＩ
Ｃが使用中である場合、或いはアドレスが一致し且つメ
ッセージ・オリジン機構が使用中である場合、ＩＯＩＣ
突合せ論理３０ａはＰＢＯの第３サイクルの間にＩＯＩ
Ｃ肯定応答信号を送る。ＰＢＯ機能論理３０ｂはＳＰＤ
バス制御４０へ要求を送り、該制御はこの命令を受領し
てＭＯＳＷビット０、８及び２７−３１をリセットす
る。メッセージ・オリジン機構は使用中（ＭＯＳＷ
（１）＝１）となる。第１３図のＩＯＩＣ ＳＰＤマス
タ制御ユニット４０ａは、ＳＰＤバス動作に対するＲＥ
ＱＢ信号をＢＣＵ ５０へ送る。マスタ制御ユニット４
０ａはＢＣＵ ５０からＡＣＫＢ信号を取出し、もし他
のＩＯＢＵが一層高い優先順位を有していなければ、こ
れはＡＣＫＢ信号がＳＰＤバスに到達するのを阻止して
ＢＵＳＧ信号を待機する。マスタ制御ユニット４０ａが
ＢＵＳＧ信号を受取る場合、これはＳＰＤユニット直接
書込動作選択サイクルを開始させるために第２３図のＳ
ＰＤ Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／
Ｄバス１０ｔ３及びＭＳＴ線を駆動する。選択データ・
バッファ２０ｆはＳＰＤ Ａ／Ｄバス１０ｔ１へ送ら
れ、指令レジスタ２０ｉのＳＰＤバス指令フィールドは
Ｃ／Ｓバスへ送られ、そして指令レジスタ２０ｉの宛先
フィールドへ送られる。ＢＣＵ ５０はＡ／Ｄバス１０
ｔ１のビット２９−３１をゼロについて解読してボード
選択線を駆動する。これらのバス上のデータが整定した
後、マスタ制御ユニット４０ａはＭＳＥＬ線を駆動し、
スレーブＩＯＢＵに対し、このバス・データが有効であ
ることを通知する。スレーブＩＯＢＵが置かれているカ
ード・スロットは、そのボード選択線及びカード選択線
が活勢状態にあるようなものである。スレーブＩＯＢＵ
は使用中線を上昇することによって、ＩＯＩＣに対しそ
の動作を継続するように通知する。マスタ制御ユニット
４０ａはＭＳＥＬ線を下降し、これらのバスの駆動を停
止すする。ＭＳＥＬ線が下降した後、ＢＣＵ ５０はＢ
ＵＳＧ線を下降し且つスレーブＩＯＢＵは使用中線を下
降してこの選択サイクルを終了する。最初のデータ・サ
イクルが開始するのは、マスタ制御ユニット４０ａがメ
ッセージ・バッファ１（第２３図参照）内のデータでＡ
／Ｄバス１０ｔ１を駆動する場合である。次に、マスタ
制御ユニット４０ａは受信を行うようにＣ／Ｓバス１０
ｔ２及びＯ／Ｄバス１０ｔ３をセットし、これらのバス
が整定した後、ＭＳＥＬ線を上昇してバス・データが有
効であることを指示する。もしエラーがあれば、スレー
ブＩＯＢＵはステータスでＣ／Ｓバス１０ｔ２を駆動
し、そのアドレスでＯ／Ｄバス１０ｔ３を駆動する。こ
れらのバスが整定するのを待機した後、スレーブＩＯＢ
Ｕは使用中線を上昇する。マスタ制御ユニット４０ａは
Ｏ／Ｄバス１０ｔ３のデータをＭＯＳＷのバイト３に置
き、ＭＳＥＬ線を下降し、Ａ／Ｄバス１０ｔ１の駆動を
停止する。スレーブＩＯＢＵは使用中線を下降し、Ｃ／
Ｓバスの駆動を停止して第１データ・サイクルを終了す
る。第２データ・サイクルが開始するのは、マスタ制御
ユニット４０ａがメッセージ・バッファ２内のデータで
Ａ／Ｄバス１０ｔ１を駆動する場合である。Ａ／Ｄバス
１０ｔ１が整定した後、マスタ制御ユニット４０ａはＭ
ＳＥＬ線を上昇してこのバス・データが有効であること
を指示する。スレーブＩＯＢＵは終了ステータス又は
（もしエラーが存在していたならば）エラー・ステータ
スでＣ／Ｓバス１０ｔ２を駆動し、このバスが整定する
のを待機した後、使用中線を上昇する。マスタ制御ユニ
ット４０ａはＭＳＥＬ線を下降し、Ａ／Ｄバス１０ｔ１
の駆動を停止する。スレーブＩＯＢＵは使用中線を下降
し、Ｏ／Ｄバス１０ｔ３及びＣ／Ｓバス１０ｔ２の駆動
を停止し、次いでマスタ制御ユニット４０ａがＭＳＴ線
を下降する。ＭＯＳＷはＣ／Ｓバス１０ｔ２から終了ス
テータスを受取り、これに応じて動作終了（ＭＯＳＷ
（０））ビットがオンとなり且つ使用中ビット（ＭＯＳ
Ｗ（１））がオフとなって当該動作を終了する。
４．ＩＯＩＣに対するＳＰＤユニット動作 Ａ．メッセージ受領動作 この命令は、ＩＯＢＵ １０ｐ−１０ｓからＩＯＩＣ
１０ｊ−１０ｍへのＳＰＤユニット書込動作である。Ｉ
ＯＢＵ １０ｐ−１０ｓから受取られたメッセージはＩ
ＯＩＣ １０ｊ−１０ｍでバッファされ、次いで記憶を
行うためにＩＯＩＵ １０ｅへ送られる。
ＩＯＩＣ １０ｊ−１０ｍに対するＳＰＤ動作が開始す
るのは、第１図のＩＯＢＵ １０ｐ−１０ｓがＢＣＵ
５０へＲＥＱＢ信号を送る場合である。これに関連する
ＳＰＤバス・シーケンスについては、第４０図を参照さ
れたい。第１２図及び第２図のＢＣＵ ５０は、バス・
ポーリングを開始するためにＡＣＫＢ線を上昇し、次い
でＳＰＤバスが他の動作を自由に開始することができる
場合、ＢＵＳＧ線を上昇する。ＲＥＱＢ線を上昇したＩ
ＯＢＵはこのポールを捕捉し、そしてこれがＢＵＳＧ線
を検知する場合、選択サイクルを開始する。ＩＯＢＵは
第２３図のＡ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、
Ｏ／Ｄバス１０ｔ３及び制御線グループ１０ｔ４のマス
タ・ステアリング（ＭＳＴ）線を駆動する。これらのバ
ス上のデータが整定した後、ＩＯＢＵはＭＳＥＬ線を駆
動して第１３図のＩＯＩＣスレーブ制御ユニット４０ｂ
に対し、このデータが有効であることを指示する。スレ
ーブ制御ユニット４０ｂはＣ／Ｓバス１０ｔ２からの
‘Ｃ０’指令を解読し、Ｏ／Ｄバス１０ｔ３からの‘０
０’と突合わせる。Ｃ／Ｓバス１０ｔ２上の指令はＭＡ
ＳＷ、すなわち第４図及び第７図のステータス・レジス
タ２０ｇに置かれ、Ａ／Ｄバス１０ｔ１上のデータは第
１のデータ・バッファ２０ａに置かれ、そしてＡ／Ｄバ
ス１０ｔ１のビット０−５はキー・バッファ２０ｃに置
かれる。次いで、ＩＯＩＣは使用中線を上昇することに
より、ＩＯＢＵに対しその動作を継続するように通知す
る。この時間の間、ＩＯＢＵはＲＥＱＢ線を下降し、Ｂ
ＣＵはＡＣＫＢ線を下降する。使用中信号を検出する
と、ＩＯＢＵはＭＳＥＬ線を下降して、これらのバスの
駆動を停止する。ＭＳＥＬ線が下降した後、ＩＯＩＣは
使用中線を下降し、そして第１２図のＢＣＵ ５０はＢ
ＵＳＧ線を下降してこの選択サイクルを終了する。最初
のデータ・サイクルが開始するのは、ＩＯＢＵがデータ
でＡ／Ｄバス１０ｔ１を駆動し且つそのアドレスでＯ／
Ｄバス１０ｔ３を駆動する場合である。これらのバスが
整定した後、ＭＳＥＬ線が上昇されてこのバス・データ
が有効であることを指示する。スレーブ制御ユニット４
０ｂはＡ／Ｄバス１０ｔ１からのデータを第２データ・
バッファ２０ａに置き、またＯ／Ｄバス１０ｔ３からの
データを第７図のＭＡＳＷレジスタに置く。もしエラー
があれば、スレーブ制御４０ｂはステータスでＣ／Ｓバ
ス１０ｔ２を駆動し、このバスが整定するのを待機した
後、使用中線を上昇する。ＩＯＢＵ １０ｐ−１０ｓは
ＭＳＥＬ線を下降して、Ａ／Ｄバス１０ｔ１の駆動を停
止する。第１３図のＩＯＩＣスレーブ制御ユニット４０
ｂは使用中線を下降し且つＣ／Ｓバス１０ｔ２の駆動を
停止して第１データ・サイクルを終了す。第２データ・
サイクルが開始するのは、ＩＯＢＵがデータで以てＡ／
Ｄバス１０ｔ１を駆動する場合である。このバスが整定
した後、ＩＯＢＵはＭＳＥＬ線を上昇してこのバス・デ
ータが有効であることを指示する。スレーブ制御ユニッ
ト４０ｂは、Ａ／Ｄバス１０ｔ１からのデータを第３の
データ・バッファ２０ａに置く。今やＩＯＩＣはすべて
のメッセージを有するので、スレーブ制御ユニット４０
ｂはこの動作を第２図のアダプタ・バス制御３０へ引渡
し、そして該制御が最終ステータスをスレーブ制御ユニ
ット４０ｂに与えるまでＳＰＤバスを維持する。第１１
図のアダプタ・バス制御３０内のメモリ動作コントロー
ラ３０ｄはＩＯＩＣ要求線を上昇し、そしてＩＯＩＣ許
可信号を待機する。このコントローラ３０ｄがＩＯＩＣ
許可信号を受取る場合、これはＴ０から次のサイクルの
Ｔ０までＫ／Ｓバス１０ｎ２及びアダプタＡ／Ｄバス１
０ｎ１を駆動する。これに関連するタイミング・シーケ
ンスについては、第３１図を参照されたい。第２３図の
Ｋ／Ｓバス１０ｎ２はメッセージ優先順位値を保持し、
アダプタＡ／Ｄバス１０ｎ１はメッセージ受領指令であ
る‘ＯＡ’を保持する。第２４図のメモリ制御１０ｇが
ＩＯＩＣ許可信号の後のサイクルでこの指令及びアドレ
スを受取る場合、これはアダプタ・バス１０ｎ１からの
情報を指令／アドレス・レジスタ６０ｉへゲートする。
この同じサイクルの間にＫ／Ｓバス１０ｎ２にあるメッ
セージ優先順位値をＩ／Ｏキー・レジスタ６０ｆへクロ
ック入力する。このメッセージ優先順位値は、メッセー
ジ・オフセット・レジスタ６０ｐ又は６０ｇのうちどち
らがこのメッセージのために使用されるか、ということ
を決定する。選択されたメッセージ・バッファに保持さ
れているアドレスは、メモリ指令時間にメモリ・バス１
０ｆへゲートされる。指令‘ＯＡ’は‘８８’へ変更さ
れる。これは１６バイトの書込動作である。第２データ
・サイクルの間、データ入力レジスタ６０ａ内のデータ
がデータ出力レジスタへクロック入力されるのに対し、
Ａ／Ｄバス１０ｎ１からのデータはデータ入力レジスタ
へクロック入力される。このシーケンスは、４サイクル
の間継続する。第３サイクルでは、メモリ指令時間（メ
モリ制御バス１０ｈ上の信号の１つ）が駆動され、また
データ・キャッシュへのＩ／Ｏ要求信号が駆動される。
この後者の信号は、データ・キャッシュに対し、当該指
令及びアドレスをその論理へゲートするように通知す
る。こうすることにより、キャッシュの探索が行われ
て、当該キャッシュ内に更新中のデータが存在するか否
か、そしてこのライン内のデータが変更されているか否
か、ということが決定される。もしデータが存在且つこ
れが変更されていなければ、キャッシュはこのデータの
ラインを無効化するとともに、メモリ動作がメモリ・カ
ードで行われるようにする。しかしももしデータが存在
し且つライン内のこのデータが変更されておれば、デー
タ・キャッシュは当該指令の後のデータ・サイクルで受
取られるデータを使用してキャッシュ内に存在するデー
タを変更する。メモリ制御１０ｇによってメモリ・バス
１０ｆへゲートされるすべてのデータは、データ出力レ
ジスタ６０ｂからゲートされる。その間、選択されたメ
モリ・カードは、指令サイクルでバイト１−３に与えら
れたアドレスによってアドレスされたメモリ位置をアク
セスしている。メモリ・カードへのデータの転送に続く
各サイクルでは、入力パリティ線はエラーが検出された
か否かを指示し、そしてもしこれが活勢であれば、エラ
ー検出論理６０ｍへゲートされ、次いでＩ／Ｏステータ
ス・レジスタ６０ｅへ中継される。メモリ動作の終了時
に、適当なメッセージ・バッファ・オフセット・レジス
タは次の４ワード・アドレスへ増進される。次の３デー
タ・サイクルの間、メモリ動作コントローラ３０ｄはＴ
０からＴ０まで最初の３つのデータ・バッファ２０ａを
アダプタＡ／Ｄバス１０ｎ１に置く。第４データ・サイ
クル中、メモリ動作コントローラ３０ｄはＴ０からＴ０
まで第７図のＭＡＳＷレジスタ（第４図のステータス・
レジスタの一部）をアダプタＡ／Ｄバス１０ｎ１に置
き、次いで４サイクル待機した後、ＩＯＩＵ １０ｅか
らステータス・バス１０ｎ２を介して最終的な書込ステ
ータスを得る。第１３図のスレーブ制御ユニット４０ｂ
はアダプタ・バス制御３０から最終ステータスを受取
り、終了ステータスをＣ／Ｓバス１０ｔ２に置く。この
バスが整定するのを待機した後、スレーブ制御ユニット
４０ｂは使用中線を上昇して、第１３図のマスタ制御ユ
ニット４０ａに対し、ＩＯＩＣ中のメッセージ受領動作
が完了したことを通知する。ＩＯＢＵはＭＳＥＬ線を下
降し、次いでＡ／Ｄバス１０ｔ１及びＯ／Ｄバス１０ｔ
３の駆動を停止する。スレーブＩＯＩＣがＭＳＥＬ線の
下降を検出する場合、これは使用中線を下降し、そして
Ｃ／Ｓバス１０ｔ２の駆動を停止する。かくて、ＩＯＢ
ＵはＭＳＴ線を下降して当該動作を終了することができ
る。
Ｂ．循環読取動作 この命令はＳＰＤユニット読取動作であって、ＩＯＢＵ
１０ｐ−１０ｓの１つからＩＯＩＣへ与えられる。選
択サイクルの間にＩＯＢＵから受取られたデータはＩＯ
ＩＣでバッファされ、次いでＳＰＤバスの動作を検査す
るために、ＩＯＢＵから受取られたデータはＡ／Ｄバス
１０ｔ１に戻され、後続データ・サイクルの間にＩＯＢ
Ｕへ逆転送される。
ＩＯＩＣに対するＳＰＤ動作が開始するのは、ＩＯＢＵ
がＢＣＵ ６０へＲＥＱＢ信号を送る場合である。これ
に関連するＳＰＤバス・シーケンスについては、第３８
図を参照されたい。ＢＣＵ ５０はバス・ポーリングを
開始するためにＡＣＫＢ線を上昇し、次いでＳＰＤバス
が他の動作を自由に開始することができる場合は、ＢＵ
ＳＧ線を上昇する。ＲＥＱＢ線を上昇したＩＯＢＵはこ
のポールを捕捉し、そしてこれがＢＵＳＧ線を検出する
場合、選択サイクルを開始する。ＩＯＢＵは、Ａ／Ｄバ
ス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバス１０ｔ３
及び制御線グループ１０ｔ４のＭＳＴ線を駆動する。こ
れらのバス上のデータが整定した後、ＩＯＢＵは制御線
グループ１０ｔ４のＭＳＥＬ線を駆動して、ＩＯＩＣス
レーブ制御ユニット４０ｂに対し、データが有効である
ことを通知する。スレーブ制御ユニット４０ｂはＣ／Ｓ
バス１０ｔ２からの‘９Ｆ’指令を解読し、Ｏ／Ｄバス
１０ｔ３上の‘００’に突合せる。Ａ／Ｄバス１０ｔ１
上のデータは第４図の診断バッファ２０ｊに置かれ、次
いでＩＯＩＣは使用中線を上昇してＩＯＢＵに対しその
動作を継続するように通知する。この時間の間、ＩＯＢ
ＵはＲＥＱＢ線を下降し、ＢＣＵ ５０はＡＣＫＢ線を
下降する。使用中信号を検出すると、ＩＯＢＵはＭＳＥ
Ｌ線を下降し且つこれらのバスの駆動を停止する。ＭＳ
ＥＬ線が下降した後、ＩＯＩＣは使用中線を下降し、Ｂ
ＣＵ ５０はＢＵＳＧ線を下降して選択サイクルを終了
する。最初のデータ・サイクルが開始するのは、ＩＯＢ
ＵがそのアドレスでＯ／Ｄバス１０ｔ３を駆動する場合
である。これらのバスが整定した後、ＩＯＢＵは制御線
グループ１０ｔ４のＭＳＥＬ線を上昇して、このバス・
データが有効であることを指示する。第１３図のスレー
ブ制御ユニット４０ｂは診断バッファ２０ｊに記憶され
たデータでＡ／Ｄバス１０ｔ１を駆動するとともに、も
しエラーがあれば、ステータス（第２７図参照）でＣ／
Ｓバス１０ｔ２を駆動し、次いでこのバスが整定するも
のを待機した後、使用中線を上昇する。ＩＯＢＵは、Ａ
Ｄバス１０ｔ１を受取った後、ＭＳＥＬ線を下降する。
第１３図のＩＯＩＣスレーブ制御ユニット４０ｂは使用
中線を下降し、Ａ／Ｄバス１０ｔ１及びＣ／Ｓバス１０
ｔ２の駆動を停止して第１データ・サイクルを終了す
る。第２データ・サイクルが開始するのは、ＩＯＢＵが
ＭＳＥＬ線を上昇して、ＩＯＩＣに対し、その動作を継
続するように通知する場合である。スレーブ制御ユニッ
ト４０ｂは診断バッファ２０ｊに記憶されたデータで再
びＡ／Ｄバス１０ｔ１を駆動するとともに、終了ステー
タス又はエラー・ステータス（エラーがあった場合）で
Ｃ／Ｓバス１０ｔ２を駆動する。このバスが整定するの
を待機した後、スレーブ制御ユニット４０ａは使用中線
を上昇することにより、第１３図のマスタ制御ユニット
４０ａに対し、ＩＯＩＣ中の循環読取りが完了している
ことを通知する。ＩＯＢＵ（１０ｐ−１０ｓの１つ）は
ＭＳＥＬ線を下降し、次いでＯ／Ｄバス１０ｔ３の駆動
を停止する。スレーブＩＯＩＣがＭＳＥＬ線の下降を検
知する場合、これは使用中線を下降するとともに、Ａ／
Ｄバス１０ｔ１及びＣ／Ｓバス１０ｔ２の駆動を停止す
る。かくて、ＩＯＢＵマスタはＭＳＴ線を下降してて当
該動作を終了することができる。
５．ＩＯＩＣに対するＳＰＤメモリ動作 Ａ．３２バイトの書込みメモリ動作 この命令は、ＩＯＢＵ（１０ｐ−１０ｓの１つ）からＩ
ＯＩＣ １０ｊ−１０ｍへのＳＰＤメモリ書込動作であ
る。ＩＯＢＵから受取られたデータはＩＯＩＣでバッフ
ァされ、次いでＩＯＩＣ １０ｅへ送られてそこに記憶
される。
ＩＯＩＣに対するＳＰＤ動作が開始するのは、ＩＯＢＵ
がＢＣＵ ５０へＲＥＱＢ信号を送る場合である。これ
に関連するＳＰＤバス・シーケンスについては、第３４
図を参照されたい。ＢＣＵ ５０は、バス・ポーリング
を開始するためにＡＣＫＢ線を上昇し、次いでＳＰＤバ
スが他の動作を自由に開始するこができる場合に、ＢＵ
ＳＧ線を上昇する。ＲＥＱＢ線を上昇したＩＯＢＵはこ
のポールを捕捉し、次いでこれがＢＵＳＧ信号を検知す
ると、選択サイクルを開始する。このＩＯＢＵは、Ａ／
Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバス１０
ｔ３及び制御線グループ１０ｔ４のＭＳＴ線を駆動す。
これらのバス上のデータが整定した後、ＩＯＢＵは制御
線グループ１０ｔ４のＭＳＥＬ線を駆動することによ
り、ＩＯＩＣスレーブ制御ユニット４０ｂに対し、この
データが有効であることを通知する。スレーブ制御ユニ
ット４０ｂはＣ／Ｓバス１０ｔ２からの‘５Ｆ’指令を
解読し、Ｏ／Ｄバス１０ｔ３からの‘００’と突合せ
る。Ａ／Ｄバス１０ｔ１上のデータは第４図のアドレス
・レジスタ２０ｄに置かれ、Ａ／Ｄバス１０ｔ１のビッ
ト０−５はキー・バッファ２０ｃに置かれる。次いで、
ＩＯＩＣは使用中線を上昇してＩＯＢＵに対しその動作
を継続するように通知する。この時間の間、ＩＯＢＵは
ＲＥＱＢ線を下降し、ＢＣＵ ５０はＡＣＫＢ線を下降
する。使用中信号を検知すると、ＩＯＢＵはＭＳＥＬ線
を下降し、またこれらのバスの駆動を停止する。ＭＳＥ
Ｌ線が下降した後、ＩＯＩＣは使用中線を下降し、そし
てＢＣＵ ５０はＢＵＳＧ線を下降して選択サイクルを
終了する。第１データ・サイクルが開始するのは、ＩＯ
ＢＵがデータで以てＡ／Ｄバス１０ｔ１を駆動し且つそ
のアドレスで以てＯ／Ｄバス１０ｔ３を駆動する場合で
ある。これらのバスが整定した後、ＩＯＢＵは制御線グ
ループ１０ｔ４のＭＳＥＬを上昇することにより、この
バス・データが有効であることを指示する。第１３図の
スレーブ制御ユニット４０ｂは、Ａ／Ｄバス１０ｔ１か
らのデータを第１データ・バッファ２０ａへ置く。もし
エラーがあれば、スレーブ制御ユニット４０ｂはステー
タス（第２７図参照）でＣ／Ｓバス１０ｔ２を駆動し、
このバスが整定するのを待機した後、使用中線を上昇す
る。ＩＯＢＵはＭＳＥＬ線を下降し、そしてＡ／Ｄバス
１０ｔ１の駆動を停止する。ＩＯＩＣスレーブ制御ユニ
ット４０ｂは使用中線を下降し、Ｃ／Ｓバス１０ｔ２の
駆動を停止して第１データ・サイクルを終了する。第２
ないし第７データ・サイクルは第１データ・サイクルと
同様であり、データを第２ないし第７データ・バッファ
に置く。これらのデータ・サイクルの間、第１３図のメ
モリ動作コード翻訳ユニット４０ｃは‘５Ｆ’指令（表
−４参照）を取出し、‘９０’メモリ動作コードを発生
し、これを第４図のアドレス・レジスタ２０ｄのバイト
０に置く。第８データ・サイクルが開始するのは、ＩＯ
ＢＵがデータで以てＡ／Ｄバス１０ｔ１を駆動する場合
である。このバスが整定した後、ＩＯＢＵは制御線グル
ープ１０ｔ４のＭＳＥＬ線を上昇して、このバス・デー
タが有効であることを指示する。スレーブ制御ユニット
４０ｂはＡ／Ｄバス１０ｔ１からのデータを第８データ
・バッファ２０ａに置く。今や、ＩＯＩＣはすべてのデ
ータを有するから、スレーブ制御ユニット４０ｂは当該
動作をアダプタ・バス制御３０に引渡すとともに、アダ
プタ・バス制御３０がスレーブ制御ユニット４０ｂに最
終ステータスを与えるまで、このＳＰＤバスを維持す
る。アダプタ・バス制御３０のメモリ動作コントローラ
３０ｄはＩＯＩＣ要求線を上昇し、次いでＩＯＩＵ １
０ｅからのＩＯＩＣ許可信号を待機する。このコントロ
ーラがＩＯＩＣ許可信号を受取る場合、これはＴ０から
次のサイクルのＴ０までＫ／Ｓバス１０ｎ２及びアダプ
タＡ／Ｄバス１０ｎ１を駆動する。Ｋ／Ｓバス１０ｎ２
は３７０キーを保持し、アダプタＡ／Ｄバス１０ｎ１は
第１アドレス・レジスタ２０ｄを保持する。アドレス・
レジスタ２０ｄのバイト０は、開始メモリ・アドレスで
ある。メモリ制御１０ｇ（第２４図参照）がＩＯＩＣ許
可信号の後のサイクルで指令及びアドレスを受取る場
合、これはアダプタＡ／Ｄバス１０ｎ１からの情報を指
令／アドレス・レジスタ６０ｉへゲートする。この同じ
サイクルの間にＫ／Ｓバス１０ｎ２に存在するキー・デ
ータは、Ｉ／Ｏキー・レジスタ６０ｆへクロック入力さ
れる。指令及びアドレスの後のサイクルは、アダプタＡ
／Ｄバス１０ｎ１を介して送られ且つデータ入力レジス
タ６０ａへクロック入力される最初のデータを保持す
る。この第２サイクルの間には、もしＩ／Ｏキー・レジ
スタのビット４がゼロであれば、指令／アドレス・レジ
スタ６０ｉ中のアドレスが３７０オフセット・レジスタ
６０ｊへ加算される。もしビット４が１であれば、３７
０オフセット値の代わりにゼロ値が使用される。加算器
６０ｋから得られる加算結果はキー・スタック・アレイ
へゲートされ、該アレイは要求されたメモリ・アドレス
に対するキー値をアドレスする。キー・スタックの出力
は、キー・データ・レジスタ６０ｇへゲートされる。か
くて、キー・データ・レジスタ６０ｇ中のキー・データ
は、エラー検出論理６０ｍによって、Ｉ／Ｏキー・レジ
スタ６０ｆ中のキーと比較される。もしこのキーが受諾
可能であれば、Ｉ／Ｏステータス・レジスタ６０ｅへゲ
ートされたステータスは正常なステータスを指示する。
さもなければ、メモリ保護チェックの指示がこのレジス
タへセットされる。第２データ・サイクルでは、データ
入力レジスタ６０ａ内のデータがデータ出力レジスタへ
クロック入力されるのに対し、アダプタ・バス１０ｎ１
からのデータはデータ入力レジスタへクロック入力され
る。このシーケンスは必要な数のサイクルだけ、すなわ
ち指令サイクルに指令／アドレス・レジスタ６０ｉのバ
イト０に受取られた動作コードによって決まる数のサイ
クルだけ、継続するのである。エラー条件が存在しない
と仮定すると、加算器６０ｋからの結果的なアドレスは
この同じサイクルの間にメモリ・バス１０ｆのバイト１
−３に置かれる。このメモリ・バスのバイト０は、指令
／アドレス・レジスタ６０ｉ中の値で駆動される。表−
３は、データ転送の各長さについて使用されるコード・
ポイントをリストしたものである。このサイクルの間、
メモリ指令時間（メモリ制御バス１０ｈ上の信号の１
つ）が駆動され、データ・キャッシュへのＩ／Ｏ要求信
号も駆動される。後者の信号は、データ・キャッシュに
対し、指令及びアドレスをその論理へゲートするように
通知する。こうすることにより、キャッシュの探索が行
われて、キャッシュ内に更新中のデータが存在するか否
か、また当該ライン内のデータが変更されているか否
か、ということを決定することができる。もしデータが
存在するも、これが変更されていなければ、キヤッシュ
はこのデータ・ラインを無効化し且つメモリ動作がメモ
リ・カードで行われるようにする。しかし、もしデータ
が存在し且つ当該ライン中のデータが変更されておれ
ば、データ・キヤッシュは当該指令の後のデータ・サイ
クルで受取られるデータを使用してキャッシュ内に存在
するデータを修正する。この手順には、１つの例外があ
る。すなわち、もし書込動作が３２バイトであるか、又
はキャッシュ内のフル・ラインであれば、データ・キャ
ッシュはデータを書込まない、ということである。そう
する代わりに、これはキヤッシュ内のデータを無効化し
てメモリへの書込みを可能にする。云いかえれば、ＩＰ
Ｕがこのデータを参照すると、そのラインがキヤッシュ
へ再び取出される、ということである。メモリ制御１０
ｇによってメモリ・バス１０ｆへゲートされたすべての
データは、データ出力レジスタ６０ｂからゲートされ
る。その間、選択されたメモリ・カードは、指令サイク
ルにバイト１−３に与えられたアドレスによってアドレ
スされたメモリ位置をアクセスしている。
このメモリ・カードへデータを転送した後の各サイクル
では、入力パリティ線はエラーが検出されたか否かを指
示し、もしこれが活勢であれば、これはエラー検出論理
６０ｍへゲートされ、次いでＩ／Ｏステータス・レジス
タ６０ｅへ供給される。メモリ動作コントローラ３０ｄ
は、次の８データ・サイクルの間、Ｔ０からＴ０まで８
データ・バッファ２０ａをアダプタＡ／Ｄバス１０ｎ１
に置く。第８データ・サイクルの後、メモリ・コントロ
ーラ３０ｄは、ＩＯＩＵからステータス・バスを介して
最終的な書込ステータスを得るために、４サイクル待機
する。スレーブ制御ユニット４０ｂはアダプタ・バス制
御３０からこの最終ステータスを受取り、終了ステータ
スをＣ／Ｓバス１０ｔ２に置く。このバスが整定するの
を待機した後、スレーブ制御ユニット４０ｂは使用中線
を上昇して、マスタ制御ユニット４０ａに対し、ＩＯＩ
Ｃ中のメモリ書込動作が完了したことを通知する。ＩＯ
ＢＵは制御線グループ１０ｔ４のＭＳＥＬ線を下降し、
次いでＡ／Ｄバス１０ｔ１及びＯ／Ｄバス１０ｔ３の駆
動を停止する。ＩＯＩＣのスレーブ制御ユニット４０ｂ
がＭＳＥＬ線の下降を検知する場合、これは使用中線を
下降するとともに、Ｃ／Ｓバス１０ｔ２の駆動を停止す
る。かくて、ＩＯＢＵマスタ制御ユニット４０ａは制御
線グループ１０ｔ４のＭＳＴ線を下降して、当該動作を
終了することができる。
Ｂ．３２バイトのメモリ読取動作 この命令は、ＩＯＢＵ（１０ｐ−１０ｓの１つ）からＩ
ＯＩＣ（１０ｊ−１０ｍの１つ）へのＳＰＤメモリ読取
動作である。ＩＯＩＵ １０ｅから読取られたデータは
ＩＯＩＣでバッファされ、ＩＯＢＵへ送られる。
ＩＯＩＣに対するＳＰＤ動作が開始するのは、ＩＯＢＵ
１０ｅがＢＣＵ ５０へＲＥＱＢ信号を送る場合であ
る。ＢＣＵ ５０はバス・ポーリングを開始させるため
にＡＣＫＢ線を上昇し、次いでＳＰＤバスが他の動作を
自由に開始することができる場合、ＢＵＳＧ線を上昇す
る。ＲＥＱＢ線を上昇したＩＯＢＵはこのポールを捕捉
し、そしてこれがＢＵＳＧ線を検知する場合、選択サイ
クルを開始する。
ＩＯＢＵはＡ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、
Ｏ／Ｄバス１０ｔ３及び制御線グループ１０ｔ４のＭＳ
Ｔ線を駆動する。これらのバス上のデータが整定した
後、ＩＯＢＵは制御線グループ１０ｔ４のＭＳＥＬ線を
駆動して、ＩＯＩＣスレーブ制御ユニット４０ｂに対
し、このデータが有効であることを通知する。スレーブ
制御ユニット４０ｂはＣ／Ｓバス１０ｔ２からの‘１
Ｆ’指令（表−４参照）を解読し、Ｏ／Ｄバス１０ｔ３
からの‘００’と突合せる。Ａ／Ｄバス１０ｔ１のデー
タは第４図のアドレス。レジスタ２０ｄに置かれ、Ａ／
Ｄバス１０ｔ１のビット０−５はキー・バッファ２０ｃ
に置かれる。次いで、ＩＯＩＣは使用中線を上昇し、Ｉ
ＯＢＵに対しその動作を継続するように通知する。この
時間中、ＩＯＢＵはＲＥＱＢ線を下降し、ＢＣＵ ５０
はＡＣＫＢ線を下降する。使用中線を検知すると、ＩＯ
ＢＵはＭＳＥＬ線を下降し、そしてこれらのバスの駆動
を停止する。ＭＳＥＬ線が下降した後、ＩＯＩＣは使用
中線を下降し、ＢＣＵ ５０はＢＵＳＧ線を下降して選
択サイクルを終了する。第１データ・サイクルが開始す
るのは、ＩＯＢＵがそのアドレスでＯ／Ｄバス１０ｔ３
を駆動する場合である。これらのバスが整定した後、Ｉ
ＯＢＵは、制御線グループ１０ｔ４のＭＳＥＬ線を上昇
して、このバス・データが有効であることを指示する。
スレーブ制御ユニット４０ｂはこの指令を解読する。第
１３図のメモリ動作コード翻訳ユニット４０ｃは‘１
Ｆ’指令を取出し、‘Ｄ０’メモリ動作コードを発生
し、これをアドレス・レジスタ２０ｄのバイト０に記憶
する。この段階でＩＯＩＣはこれがメモリ読取動作であ
ることを知っているので、メモリ動作コントローラ３０
ｄは当該動作をアダプタ・バス制御３０へ引渡し、該制
御がスレーブ制御ユニット４０ｂにデータ有効信号を与
えるまで、ＳＰＤバスを維持する。後者のデータ有効信
号は、データがアダプタＡ／Ｄバス１０ｎ１にあること
を指示するものである。アダプタ・バス制御３０内のメ
モリ動作コントローラ３０ｄはＩＯＩＣ要求線を上昇
し、ＩＯＩＣ許可線を待機する。コントローラ３０ｄが
ＩＯＩＣ許可信号を受取る場合、これは次のサイクルの
Ｔ０からＴ０までＫ／Ｓバス１０ｎ２及びアダプタＡ／
Ｄバス１０ｎ１を駆動する。Ｋ／Ｓバス１０ｎ２は３７
０キーを保持し、アダプタＡ／Ｄバス１０ｎ１は第１ア
ドレス・レジスタ２０ｄを保持する。アドレス・レジス
タ２０ｄのバイト０はメモリ指令（表−３参照）であ
り、バイト１−３は開始メモリ・アドレスである。ＩＯ
ＩＣ許可信号の後のサイクルでメモリ制御１０ｇ（第２
４図参照）が指令及びアドレスを受取る場合、これはア
ダプタＡ／Ｄバス１０ｎ１からの情報を指令／アドレス
・レジスタ６０ｉへゲートする。この同じサイクルの間
にＫ／Ｓバス１０ｎ２に存在するキー・データは、Ｉ／
Ｏキー・レジスタ６０ｆへクロック入力される。この指
令及びアドレスに続くサイクルは、データ入力レジスタ
６０ａへクロック入力される最初のデータを保持する。
読取動作の場合、任意のデータを正しいパリティを付し
て送ることができる。もしＩ／Ｏキー・レジスタのビッ
ト４がゼロであれば、この第２サイクルの間に、指令／
アドレス・レジスタ６０ｉ中のアドレスが３７０オフセ
ット・レジスタ６０ｊへ加算される。もしビット４が１
であれば、３７０オフセット値の代わりにゼロ値が使用
される。加算器６０ｋから得られた加算の結果はキー・
スタック・アレイ６０ｈへゲートされ、該アレイは要求
されたメモリ・アドレスに対するキー値をアドレスす
る。キー・スタックの出力は、キー・データ・レジスタ
６０ｇへゲートされる。かくて、キー・データ・レジス
タ６０ｇ中のキー・データは、エラー検出論理６０ｍに
よって、Ｉ／Ｏキー・レジスタ６０ｆ中のキーと比較さ
れる。もしこのキーが受諾可能であれば、Ｉ／Ｏステー
タス・レジスタ６０ｅへゲートされたステータスは正常
なステータスを指示する。さもなければ、メモリ保護チ
ェックの指示がこのレジスタへセットされる。エラー条
件が存在しないと仮定すると、加算器６０ｋから得られ
る結果的なアドレスはこの同じサイクルの間にメモリ・
バス１０ｆのバイト１−３に置かれる。メモリ・バスの
バイト０は、指令／アドレス・レジスタ６０ｉ中の値で
駆動される。表−３は、データ転送の各長さについて使
用されるコード・ポイントをリストしたものである。こ
のサイクルの間、メモリ指令時間（メモリ制御バス１０
ｈ上の信号の１つ）が駆動され、同様にデータ・キャッ
シュへのＩ／Ｏ要求信号も駆動される。後者の信号は、
データ・キヤッシュに対し、当該指令及びアドレスをそ
の論理へゲートするように通知する。かくて、キヤッシ
ュの探索を行って、取出中のデータがキヤッシュ内に存
在するか否か、そして当該ライン内のデータが変更され
ているか否か、ということを決定することができる。も
しこのデータが存在するも、これが変更されていなけれ
ば、キャッシュはこのデータがメモリ・カードからアク
セスされることを可能にする。しかし、もしこのデータ
が存在し且つ当該キャッシュ・ライン内のデータが変更
されておれば、データ・キャッシュは当該指令時間の後
のサイクルにヒット＆変更信号をメモリ制御１０ｇへ送
る。この信号を受信すると、メモリ制御１０ｇはメモリ
禁止信号（メモリ制御１０ｈの一部）を付勢する。この
結果、アクセス中のメモリ・カードはメモリ・バス１０
ｆ上のそのドライバを禁止し、またデータ・キャッシュ
はデータ・キャッシュ・データ・ゲート信号を受取ると
き要求されたデータをメモリ・バスに送ることができ
る。メモリ・カード又はキャッシュによってメモリ・バ
ス１０ｆへゲートされたすべてのデータは、データ入力
レジスタへゲートされ、次のサイクルのＴ０からＴ０ま
でアダプタ・バス１０ｎ１へ供給される。これに関連す
るメモリ読取動作のタイミングについては、第２８図を
参照されたい。メモリ・データ有効サイクルの間にメモ
リ制御バス１０ｈに受取られた任意のエラー・ステータ
スは、エラー検出論理６０ｍへゲートされ、そしてこの
エラーに対応するデータ・サイクルの間に転送するた
め、Ｉ／Ｏステータス・レジスタ６０ｅへ供給される。
アダプタ・データ有効信号が８サイクルの間オンとなる
場合、メモリ動作コントローラ３０ｄはアダプタＡ／Ｄ
バス１０ｎ１からデータを取出し、これをＴ２時間に８
データ・バッファ２０ａに置き、そして各Ｔ２時間にＩ
ＯＩＵ １０ｅからの読取ステータスをステータス・バ
スに置く。かくて、ＩＯＩＣはすべてのデータを有する
ので、アダプタ・バス制御３０は当該動作を再びＳＰＤ
スレーブ制御ユニット４０ｂへ引渡す。スレーブ制御ユ
ニット４０ｂは第１データ・バッファ２０ａ内のデータ
でＡ／Ｄバス１０ｔ１を駆動し、そしてもしエラーがあ
れば、ステータス（第２７図参照）でＣ／Ｓバス１０ｔ
２を駆動する。このバスが整定するのを待機した後、ス
レーブＩＯＩＣは使用中線を上昇する。このデータを受
取った後、マスタＩＯＢＵはＭＳＥＬ線を下降する。ス
レーブ制御ユニット４０ｂは使用中線を下降し、Ａ／Ｄ
バス１０ｔ１及びＣ／Ｓバス１０ｔ２の駆動を停止し
て、第１データ・サイクルを終了する。第２ないし第７
データ・サイクルが開始するのは、マスタＩＯＢＵがＭ
ＳＥＬ線を上昇して、これが他のデータについて作動可
能であることを指示する場合である。スレーブ制御ユニ
ット４０ｂは第２ないし第７データ・バッファ２０ａか
らのデータでＡ／Ｓバス１０ｔ１を駆動し、もしエラー
があれば、ステータスでＣ／Ｓバス１０ｔ２を駆動す
る。このバスが整定するのを待機した後、スレーブＩＯ
ＩＣ（スレーブ制御ユニット４０ｂ）は使用中線を上昇
する。このデータを受信した後、マスタＩＯＢＵはＭＳ
ＥＬ線を下降する。スレーブ制御ユニット４０ｂは使用
中線を下降し、Ａ／Ｄバス１０ｔ１及びＣ／Ｓバス１０
ｔ２の駆動を停止して、データ・サイクルを終了する。
第８データ・サイクルが開始するのは、マスタＩＯＢＵ
がＭＳＥＬ線を上昇して、これが他のデータについて作
動可能であることを指示する場合である。スレーブ制御
ユニット４０ｂは第８データ・バッファ２０ａからのデ
ータでＡ／Ｄバス１０ｔ１を駆動し、終了ステータス又
はエラーがあればエラー・ステータスでＣ／Ｓバス１０
ｔ２を駆動し、そしてこれらのバスが整定するのを待機
した後、使用中線を上昇する。データを受取った後、マ
スタＩＯＢＵはＭＳＥＬ線を下降し、そしてＯ／Ｄバス
１０ｔ３の駆動を停止する。スレーブ制御ユニット４０
ｂは使用中線を下降し、Ａ／Ｄバス１０ｔ１及びＣ／Ｓ
バス１０ｔ２の駆動を停止する。かくて、ＩＯＢＵマス
タはＭＳＴ線を下降して、当該動作を終了することがで
きる。
Ｃ．６バイト書込みの読取り−変更−書込み この命令は、ＩＯＢＵ（１０ｐ−１０ｓの１つ）からＩ
ＯＩＣ（１０ｊ−１０ｍの１つ）へのＳＰＤメモリ・書
込動作である。ＩＯＢＵから受取られたデータはＩＯＩ
Ｃでバッファされ、次いでメモリに対する読取り−変更
−書込み指令を使用してＩＯＩＵ １０ｅへ送られる。
ＩＯＩＣに対するＳＰＤ動作が開始するのは、ＩＯＢＵ
がＢＵＣ ５０へＲＥＱＢ信号を送る場合である。ＢＣ
Ｕ ５０はバス・ポーリングを開始するためにＡＣＫＢ
線を上昇し、次いでＳＰＤバス（１０ｔ−１０ｗの１
つ）が他の動作を自由に開始することができる場合、Ｂ
ＵＳＧ線を上昇する。ＲＥＱＢ線を上昇したＩＯＢＵは
このポールを捕捉し、そしてこれがＢＵＳＧ信号を検知
するとき、選択サイクルを開始する。このＩＯＢＵは、
Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバス
１０ｔ３及び第２３図に示した制御線グループ１０ｔ４
のＭＳＴ線を駆動する。これらのバス上のデータが整定
した後、ＩＯＢＵは制御グループ１０ｔ４のＭＳＥＬ線
を駆動して、ＩＯＩＣスレーブ制御ユニット４０ｂに対
し、このデータが有効であることを通知する。スレーブ
制御ユニット４０ｂはＣ／Ｓバス１０ｔ２からの‘４
５’指令を解読し、Ｏ／Ｄバス１０ｔ３からの‘００’
と突合せる。Ａ／Ｄバス１０ｔ１上のデータはアドレス
・レジスタ２０ｄに置かれ、Ａ／Ｄバス１０ｔ１のビッ
ト０−５はキー・バッファ２０ｃに置かれる。次いで、
ＩＯＩＣは使用中線を上昇して、ＩＯＢＵに対しその動
作を継続するように通知する。この時間の間、ＩＯＢＵ
はＲＥＱＢ線を下降し、ＢＣＵ ５０はＡＣＫＢ線を下
降する。使用中信号を検知すると、ＩＯＢＵはＭＳＥＬ
線を下降し且つこれらのバスの駆動を停止する。ＭＳＥ
Ｌ線が停止した後、ＩＯＩＣは使用中線を下降し、ＢＣ
Ｕ ５０はＢＵＳＧ線を下降して当該選択サイクルを終
了する。第１データ・サイクルが開始するのは、ＩＯＢ
Ｕがデータで以てＡ／Ｄバス１０ｔ１を駆動し且つその
アドレス以てＯ／Ｄバス１０ｔ３を駆動する場合であ
る。これらのバスが整定した後、ＩＯＢＵはＭＳＥＬ線
を上昇してこのバス・データが有効であることを指示す
る。スレーブ制御ユニット４０ｂは、Ａ／Ｄバス１０ｔ
１からのデータを、そのアドレスによってポイントされ
た偶数のデータ・バッファ２０ａへ置く。もしエラーが
あれば、スレーブ制御ユニット４０ｂはステータス（第
２７図）でＣ／Ｓバス１０ｔ２を駆動し、このバスが整
定するのを待機した後、使用中線を上昇する。このＩＯ
ＢＵはＭＳＥＬ線を下降し、Ａ／Ｄバス１０ｔ１の駆動
を停止する。ＩＯＩＣスレーブ制御ユニット４０ｂは使
用中線を下降し、Ｃ／Ｓバス１０ｔ２の駆動を停止して
第１データ・サイクルを終了する。これらのデータ・サ
イクルが進行している間、第１３図のメモリ動作コード
翻訳ユニット４０ｃは‘４５’指令を取出し、‘Ｂ８’
メモリ動作コードを発生し、これをアドレス・レジスタ
２０ｄのバイト０に置く。第２データ・サイクルが開始
するのは、ＩＯＢＵがデータで以てＡ／Ｄバス１０ｔ１
を駆動する場合である。このバスが整定した後、ＩＯＢ
ＵはＭＳＥＬ線を上昇してこのバス・データが有効であ
ることを指示する。スレーブ制御ユニット４０ｂは、Ａ
／Ｄバス１０ｔ１からのデータを、このアドレスによっ
てポイントされた奇数データ・バッファ２０ａに置く。
かくて、ＩＯＩＣはすべてのデータを有するので、スレ
ーブ制御ユニット４０ｂは当該動作をアダプタ・バス制
御３０へ引渡し、そして該制御がスレーブ制御ユニット
４０ｂへ最終ステータスを与えるまで、ＳＰＤバスを維
持する。アダプタ・バス制御３０のメモリ動作コントロ
ーラ３０ｄはＩＯＩＣ要求線を上昇し、次いでＩＯＩＣ
許可信号を待機する。コントローラ３０ｄがＩＯＩＣ許
可信号を受取る場合、これは次のサイクルのＴ０からＴ
０までＫ／Ｓバス１０ｎ２及びアダプタＡ／Ｄバス１０
ｎ１を駆動する。Ｋ／Ｓバス１０ｎ２は３７０キーを保
持し、アダプタＡ／Ｄバス１０ｎ１は第１アドレス・レ
ジスタ２０ｄを保持する。アドレス・レジスタ２０ｄの
バイト０はメモリ指令（表−３参照）であり、バイト１
−３は開始メモリ・アドレスである。コントローラ３０
ｄは、次の２データ・サイクルの間のＴ０からＴ０ま
で、２つのデータ・バッファ２０ａをアダプタＡ／Ｄバ
ス１０ｎ１に置く。メモリ制御１０ｇ（第２４図参照）
がＩＯＩＣ許可信号の後のサイクルで指令及びアドレス
を受取る場合、これはＡ／Ｄバス１０ｎ１からの情報を
指令／アドレス・レジスタへゲートする。この同じサイ
クルの間にＫ／Ｓバスに存在するキー・データは、Ｉ／
Ｏキー・レジスタへクロック入力される。指令及びアド
レスの後のサイクルは、アダプタＡ／Ｄバス１０ｎ１を
介して送られ且つデータ入力レジスタ６０ａへクロック
入力された第１データを保持する。もしＩ／Ｏキー・レ
ジスタのビット４がゼロであれば、これと同じ第２サイ
クルの間に、指令／アドレス・レジスタ６０ｉ内のアド
レスが３７０オフセット・レジスタ６０ｊへ加算され
る。もしビット４が１であれば、３７０オフセット値の
代わりにゼロ値が使用される。加算器６０ｋから得られ
る加算の結果はキー・スタック・アレイ６０ｈへゲート
され、該アレイは要求されたメモリ・アドレスに対する
キー値をアドレスする。キー・スタックの出力は、キー
・データ・レジスタ６０ｇへゲートされる。かくて、キ
ー・データ・レジスタ６０ｇ内のキー・データは、エラ
ー検出論理６０ｍによって、Ｉ／Ｏキー・レジスタ６０
ｆ内のキーと比較される。もしこのキーが受諾可能であ
れば、Ｉ／Ｏステータス・レジスタ６０ｅへゲートされ
たステータスは、正常なステータスを指示する。さもな
ければ、メモリ保護チェックの指示がこのレジスタへセ
ットされる。第２データ・サイクルでは、データ入力レ
ジスタ６０ａ内のデータがデータ出力レジスタへクロッ
ク入力されるのに対し、アダプタ・バス１０ｎ１からの
データはデータ入力レジスタへクロック入力される。エ
ラー条件が存在しないと仮定すると、加算器６０ｋから
の結果的なアドレスは、この同じサイクルの間に、メモ
リ・バス１０ｆのバイト１−３に置かれる。メモリ・バ
スのバイト０は、値ｘ‘Ｆ８’で駆動される。これは２
ステップの読取−変更−書込みメモリ動作の第１サイク
ル指令である。このサイクルの間メモリ指令時間（メモ
リ制御バス１０ｈ上の信号の１つ）が駆動され、データ
・キャッシュへのＩ／Ｏ要求信号も駆動される。後者の
信号は、データ・キャッシュに対し、指令及びアドレス
をその論理へゲートするように通知する。こうすること
により、キャッシュの探索を行って、キャッシュ内の更
新中のデータが存在するか否か、また当該ライン内のデ
ータが変更されているか否か、ということを決定するこ
とができる。もしデータが存在すると、これが変更され
ていなければ、キャッシュはこのライン・データを無効
化し、メモリ動作がメモリ・カード内で行われることを
可能にする。しかし、もしデータが存在し且つ当該ライ
ン内のデータが変更されておれば、データ・キャッシュ
は、この指令の後の２サイクルに受取られるデータを使
用して指定されたキャッシュ・ライン内の適当なデータ
を修正する。メモリ制御１０ｇによって送られる情報
は、データ出力レジスタ６０ｂからゲートされる。メモ
リ制御１０ｇによって送られる第２データ・サイクルの
情報は、データ入力レジスタ６０ａからゲートされる。
これらの２つのデータ・サイクルは、メモリ・カードへ
クロック入力されない。この間、選択されたメモリ・カ
ードは、指令サイクル中にバイト１−３に与えられたア
ドレスによってアドレスされたメモリ位置をアクセスし
ている。３つのアクセス・サイクルが経過した後、この
メモリ・カードはメモリ・データ有効信号を送り、当該
アクセスが終了したことを指示する。２ワードのデータ
はそのデータ・レジスタにあるから、このメモリ・カー
ドは今や２サイクルの読取り−変更−書込みメモリ動作
のうちの書込み部分を受諾することができる。メモリ・
データ有効信号を受信した後のサイクルは、メモリ制御
に対し、メモリ指令時間を再び送り且つアドレスをメモ
リ・バス１０ｆのバイト１−３に再びゲートするように
通知する。かくて、バイト０はｘ‘Ｂ８’指令を保持
し、これは依存として指令／アドレス・レジスタ６０ｉ
内にある。この指令の後の次の２サイクルは、データ出
力レジスタ６０ｂ内の第１データを保持し、続いてデー
タ入力レジスタ６０ａ内のデータを保持する。データを
メモリ・カードへ転送した後の各サイクルでは、入力パ
リティ線はエラーが検出されたか否かを指示し、もしこ
れが活勢であれば、エラー検出論理６０ｍへゲートさ
れ、次いでＩ／Ｏステータス・レジスタ６０ｅへ供給さ
れる。第２データ・サイクルの後、第１１図のメモリ動
作コントローラ３０ｄはＩＯＩＵ １０ｅからのデータ
有効信号を待機し、次いでＩＯＩＵ １０ｅからステー
タス・バス上の最終的な書込みステータスを得るために
４サイクルをカウントする。スレーブ制御ユニット４０
ｂはアダプタ・バス制御３０からこの最終ステータスを
受取り、終了ステータスをＣ／Ｓバス１０ｔ２に置く。
このバスが整定するのを待機した後、スレーブ制御ユニ
ット４０ｂは使用中線を上昇して、マスタ制御ユニット
４０ａに対し、ＩＯＩＣ内のメモリ書込動作が完了した
ことを通知する。ＩＯＢＵはＭＳＥＬ線を下降し、次い
でＡ／Ｄバス１０ｔ１及びＯ／Ｄバス１０ｔ３の駆動を
停止する。スレーブＩＯＩＣ（スレーブ制御ユニット４
０ｂ）がこのＭＳＥＬ線の下降を検知する場合、これは
使用中線を下降し、Ｃ／Ｓバス１０ｔ２の駆動を停止す
る。かくて、ＩＯＢＵマスタ制御ユニット４０ａは、Ｍ
ＳＴ線を下降して当該動作を終了することができる。
Ｅ１．０ 計算機システム 本発明を組込んだ計算機システムの構成を第１図に配設
雌。この計算機システムは、複数の記憶位置にデータを
記憶するランダム・アクセス・メモリ１００及び該メモ
リ１００に接続されたメモリ制御装置１０２を含む。メ
モリ制御装置１０２はアダプタ・バス１０４に接続さ
れ、アダプタ・バス１０４から受取ったＤＭＡ要求に応
答してＤＭＡ読取り／書込み動作を実行する。またメモ
リ制御装置１０２は、各メモリ動作が首尾よく完了した
かどうかを示すステータス信号をアダプタ・バス１０４
に出す。
第１図のシステムは、アダプタ・バス１０４の他に複数
のＳＰＤバス１０６、１０８及び１１０も含む。各ＳＰ
Ｄバスには複数の入出力プロセッサ（ＩＯＰ）が接続さ
れている。各ＳＰＤバスとアダプタ・バスの間に接続さ
れているのが入出力インターフェース制御装置（ＩＯＩ
Ｃ）１１２、１１４及び１１６である。ＩＯＩＣは、ア
ダプタ・バス１０４と関連するＳＰＤバスとの間でデー
タ及び制御情報を転送するために、アダプタ・バス１０
４のアクセスを要求する。
ＩＯＩＣ１１２のところに示すように、ＩＯＩＣは関連
するＳＰＤバスに接続されたＩＯＰからの要求に係るＤ
ＭＡメモリ動作を実行する複数の共用ＤＭＡ機構（サー
バ）を含む。各ＤＭＡ機構は、メモリ制御装置１０２と
特定のＩＯＰとの間を転送されるデータ及び制御情報を
記憶するためのバッファ１１８と、バッファ１１８、ア
ダプタ・バス１０４及び関連するＳＰＤバスに接続され
たバス・インターフェース制御部１２０とを含む。バス
・インターフェース制御部１２０は、バッファ１１８と
メモリ制御装置１０２との間でアダプタ・バス１０４を
介して、及びバッファ１１８とＩＯＰとの間で関連する
ＳＰＤバスを介して、データ及び制御情報を独立に転送
するためのものである。このようにして、ＤＭＡ動作が
特定のＩＯＰにより開始された後のメモリ待ち時間の
間、関連するＳＰＤバスはそれに接続された他のＩＯＰ
による利用に備えて解放される。
各ＩＯＩＣに設けられる複数の共用ＤＭＡ機構は並列に
接続されている。各ＤＭＡ機構は、関連するＳＰＤバス
に接続されたＩＯＰからのＤＭＡ動作要求を実現するよ
う働く。従って、或るＩＯＩＣにあるそれぞれのＤＭＡ
機構はそれぞれ異なったＩＯＰに対して同時にサービス
を提供することができる。或るＩＯＰから関連するＩＯ
ＩＣにＤＭＡ初期設定ユニット動作メッセージが送られ
ると、当該メモリ動作に対して特定の共用ＤＭＡ機構が
割振られる。ＩＯＩＣは、特定のＤＭＡ機構を使用可能
にすると、当該要求に答えるために調停を行い、バス・
マスタになる。ＩＯＩＣは、このメモリ動作を開始した
ＩＯＰを、そのＤＭＡポート番号を持ったバス・スレー
ブとして選択する。ＩＯＩＣがこのＤＭＡポート番号を
選択する度に、必要なパケット転送のための制御情報が
送られるが、アドレスがＳＰＤバスへ供給されることは
ない。
Ｅ１．１ システム動作 第４１図は、ＩＯＰからＩＯＩＣ／ＢＣＵへのＤＭＡ初
期設定ユニット動作メッセージの転送から始まる完全な
ＤＭＡ動作の流れを示している。図中の星印＊は、ＩＯ
ＩＣ／ＢＣＵ及びＩＯＰの何れもがＤＭＡ動作を終了さ
せられる（例えば、ＩＯＰからＩＯＩＣへ停止コードを
送ることによって）ことを示す。このような終了がなけ
れば、要求されたすべてのデータ・パケットを転送した
後、プロセスは終了する。一旦終了すると、ＩＯＰは共
用ＤＭＡ機構の割振りを要求するために別のＤＭＡ初期
設定ユニット動作メッセージをＩＯＩＣに送らなければ
ならない。
第４２ａ図はＳＰＤバスを有する従来の計算機システム
の読取り動作におけるメモリ待ち時間を示し、第４２ｂ
図は同じく書込み動作におけるメモリ待ち時間を示す。
前述のように、本発明は、読取り待ち時間又は書込み待
ち時間の間ＳＰＤバスを解放することによって、メモリ
待ち時間の問題を解決する。
ＤＭＡ指令を開始するのに必要なＤＭＡ初期設定ユニッ
ト動作メッセージを第４３図に示す。このメッセージの
フォーマットは１つの選択サイクル及び２つの固定デー
タ・サイクルから成る。このメッセージは、動作タイプ
（読取り／書込み）、ＤＭＡポート番号、アドレス、保
護キー、システム補助メモリ・ビット（セットされてい
ると、私用メモリのアクセスを表わす）、付加的なシス
テム検査ビット及び転送バイト・カウントを含む。
第４３図から分るように、ＤＭＡ初期設定ユニット動作
メッセージは１２バイトの情報から成り、ＩＯＰ（要求
元）からＳＰＤアドレス／データ・バスを介してＩＯＩ
Ｃ（ＤＭＡ機構すなわちサーバ）へ送られる。動作を開
始したＩＯＰは５ビットのＳＰＤオリジン／宛先バスに
より識別される。ＤＭＡ機構による制御及びＳＰＤバス
の解放を可能にするには次の情報が必要である。
(1)リモートＤＭＡ動作のタイプ（２ビット必要） (2)ＩＰＯポート番号（８ビット。これより多くても少
なくてもよい） (3)最大データ・パケット・サイズ（３ビット。これよ
り多くても少なくてもよい） (4)ＤＭＡバイト・カウント（１６ビット。これより多
くても少なくてもよい） (5)ホスト計算機メモリ・アドレス（３２ビット。これ
より多くても少なくてもよい） 特定のホスト・システム（ＩＢＭ３７０ＸＡ計算機）に
のみ関係する情報として次のものがある。
(1)補助メモリ選択（１ビット） (2)アドレス限界モード検査制御（２ビット） (3)記憶保護キー（４ビット） 上の３つはすべてのシステム・アーキテクチャ或いはア
プリケーションで要求されるわけではない。
ＤＭＡ初期設定ユニット動作メッセージの内容を変える
ことによって、共用ＤＭＡ機構の動作を適応化或いは改
善することができる。具体的に云うと、ＩＯＰからＩＯ
ＩＣへ送る１２バイトが例えば次のように再定義され
る。
(1)ホスト計算機メモリ・アドレスを拡張する。
(2)最大パケット・サイズを大きくする。
(3)既存のＳＰＤバス優先順位信号の範囲を超えた動作
優先順位（緊急）を知らせるビットを定義する。
各種バスにおけるリモート読取りバス動作サイクルを第
４４ａ〜４４ｃ図に示す。第４４ａ図はＡ／Ｄ（アドレ
ス／データ）バスの動作サイクルを示し、第４４ｂ図は
Ｃ／Ｓ（指令／ステータス）バスの動作サイクルを示
し、第４４ｃ図はＯ／Ｄ（オリジン／宛先）バスの動作
サイクルを示している。前述のように、メモリ動作が終
了すると、ＩＯＩＣはその共用ＤＭＡ機構を別のＩＯＰ
に割振るべく解放される。最初のデータ・サイクルで、
ＩＯＰは転送可能な別のパケットを持っているかどうか
を、Ｃ／Ｓバスを介してＩＯＩＣに知らせることができ
る。もしＩＯＰが別のパケットを持っていなければ、第
４４ｂ図に示すように、ＩＯＰはＤＭＡ動作を終了させ
ることができる。メモリ動作を進めて別のパケットを転
送できるのは、ＩＯＰ及びＩＯＩＣの両方が続行に同意
した場合だけである。リモート読取り動作のバス・プロ
トコルは、ＩＯＰがデータをＡ／Ｄバスに置き且つ作動
可能タグ（ＲＤＹ）で有効性を示すことを除くと、リモ
ート書込み動作のものと同様である。
Ａ／Ｄバス、Ｃ／Ｓバス及びＯ／Ｄバスにおけるリモー
ト書込み動作サイクルをそれぞれ第４５ａ〜４５ｃ図に
示す。Ｃ／Ｓバスは、最初のバス・サイクルではリモー
ト書込み指令を含み、後続のサイクルではＩＯＰからの
のステータスを含む。Ａ／Ｄバスは、選択サイクルでは
ＩＯＰ ＤＭＡポート番号（このＤＭＡ動作に関連する
ＤＭＡポート）、ＤＭＡ終了及びステータス情報を含
み、後続のバス・サイクルではＩＯＩＣからのデータを
含む。Ｏ／Ｄバスは、最初のサイクルではＩＯＰアドレ
スを含み、後続のサイクルではＩＯＩＣ（ＢＣＵ）アド
レスを含む。これはＩＯＩＣにより駆動される。
最初のバス（選択）サイクルでＩＯＩＣからＩＯＰへ送
られるステータスは、当該動作に関連するＤＭＡポート
番号、ＤＭＡ終了、無効メモリ・アドレス（私用又はシ
ステム）、記憶保護違反、無効パケット・サイズ指定、
及びメモリ・エラー（ＥＣＣ等）である。パケット・ス
テータスの転送に関連して、ＩＯＩＣは、ＤＭＡ動作を
終了させようとしているのか、又は割振られたＩＯＰ
ＤＭＡポート番号を用いて続行しようとしているのかを
ＩＯＰに知らせることもできる。動作を終了させると、
ＩＯＩＣは共用ＤＭＡ機構を別のＩＯＰへ自由に割振れ
る。
ＩＯＰからＣ／Ｓバスへ出されるステータスは、データ
終了（パケット転送完了）、無効指令、バッファ使用可
能（ＩＯＩＣは次のパケットをプリフェッチできる）、
及びＤＭＡ終了である。最初のデータ・サイクルで、Ｉ
ＯＰは転送可能な別のパケットを持っているかどうか
を、Ｃ／Ｓバスを介してＩＯＩＣに知らせることができ
る。もしＩＯＰが別のパケットを持っていなければ、Ｃ
／Ｓバスに「ＤＭＡ終了」メッセージを出すことによ
り、ＩＯＰはＤＭＡ動作を終らせることができる。
Ｅ２．０ ＩＯＩＣの共用ＤＭＡ機構 本発明に従う共用ＤＭＡ機構及びＳＰＤバスをサポート
するための他のハードウェア機構を有するＩＯＩＣない
しバス制御ユニット（ＢＣＵ）の構成を第４６図に示
す。共用ＤＭＡ機構は、ＩＯＰと共になって、ＢＣＵ及
びＩＯＰによるＤＭＡ動作の共同処理を可能にするバッ
ファ及び制御部を含む。これらのバッファ及び制御部に
より、ＢＣＵは、リモート読取り（バス指令ｘ‘９
Ｄ’）、リモート書込み（バス指令ｘ‘ＤＤ’）及びＤ
ＭＡ初期設定ユニット動作（バス指令ｘ‘ＤＥ’）とい
ったメモリ動作をサポートすることができる。これらの
バッファ及び制御部はＩＯＰメモリ要求（リモート読取
り又はリモート書込み）をバッファし、ＢＣＵがＩＯＰ
についてのデータ及びステータスを有するようになるま
でＩＯＰがＳＰＤバスを解放できるようにする。これに
より、バスのスループットが高くなる。
Ｅ２．１ バッファ機構の説明 ＩＯＰが転送データを持っており且つバス・マスタとし
てバスの使用枚を獲得すると、ＩＯＰはＤＭＡ初期設定
ユニット動作（バス指令ｘ‘ＤＥ’）をＢＣＵへ送る。
バス・スレーブであるＢＣＵの解読論理２００はバス動
作（ｘ‘ＤＥ’）を解読し、データ・サイクル１及びデ
ータ・サイクル２の内容をバッファ機構２０２へ向け
る。バッファ機構２０２はＢＣＵおける完全な１組のレ
ジスタ及びデータ・アレイから成り、少なくとも１つの
データ・パケットをバッファし且つＩＯＰと共に全ＤＭ
Ａ動作を完了させるのに十分なものである。バッファ機
構は、一旦ＩＯＰメモリ要求に割当てられると、あとで
切離されるまで、要求元ＩＯＰのための共用ＤＭＡ機構
として働く。ＤＭＡ動作が完了するまでに、１つ又は複
数のパケットがＳＰＤバス上を転送される。ＩＯＩＣ
は、ホスト・メモリを１回アクセスしてデータをＩＯＰ
へ転送するか、又はホスト・メモリを複数回アクセスし
てデータを複数回ＩＯＰへ転送する（ただし、パケット
とパケットの間ではＳＰＤバスを解放する）のに必要な
論理を有する。ホスト・メモリ時間をＳＰＤバスから分
離しておけば、例えば３レベル（Ｌ１／Ｌ２／Ｌ３）の
階層構成でホスト・メモリ時間が増加した場合、Ｉ／Ｏ
バス・スループットを上げることができる。１つのバッ
ファ機構のレジスタ及びアレイを第４７図に示す。
各バッファからの状態情報はバッファ機構制御部２０４
へ供給される。この制御部２０４は各バッファ機構を個
々に及び全体的に制御する。制御部２０４の論理は次の
ような機能を提供する。
ＤＭＡ初期設定ユニット動作メッセージがＢＣＵに受け
入れられると、ＤＭＡ動作のために１つのバッファを割
振る。
各機構からの制御情報を使用し、何時ＳＰＤバスについ
ての要求を行うかを決定する。
もし２以上の機構が作動可能であれば、バス・アービタ
２０６によって占有枚を与えられた場合にどの機構が次
のバス・マスタになるかを決定する。
１以上のパケットが要求されている場合に、転送すべき
「合計」バイト、ホスト・アドレス及び各バス・トラン
ザクションで転送される「実」バイトが正確に反映され
るように、何時機構を更新するかを決定する。
各機構からの制御情報を使用して、何時メモリ制御ユニ
ット（ＳＣＵ）２０８のサービスが必要になるかを決定
し、もし２以上の機構が作動可能であれば、各ＩＯＩＣ
において何かを選択する。
要求を出しているＩＯＰの数が使用可能なバッファ機構
の数よりも多い場合は、切離すべき機構を選択すること
ができる。
Ｅ２．２ ＤＭＡ初期設定ユニット動作 ＤＭＡ初期設定ユニット動作メッセージの処理は、バッ
ファ機構制御部２０４の一部である第４８図の論理で次
のように実行される。なお、本実施例ではそれぞれのバ
ッファ機構をＦＡＣ０〜ＦＡＣｎで示すことにする。
(1)各バッファ機構からの使用中信号が検査される。も
しすべてのバッファ機構が使用中であれば、ｘ‘ＤＥ’
のユニット動作を要求したＩＯＰに「作動不可」ステー
タスが戻される。この時ＢＣＵはＩＯＰの要求に答えら
れず、ＩＯＰは再び要求を出す必要がある。
(2)使用可能な機構があれば、使用中の機構からのＩＯ
Ｐポート番号とＤＭＡ初期設定動作における入力ＩＯＰ
ポート番号とが比較される。もし一致が生じると、「ポ
ート番号重複」ステータスがＩＯＰに戻される。これ
は、システムにハードウェア・エラー又はマイクロコー
ド・エラーが生じていることを示す。
(3)上述の何れもが生じなければ、要求されたＤＭＡ初
期設定動作に対して次の使用可能な機構が割振られる。
割振られたバッファにＤＭＡパラメータをゲートするた
め、「ＤＭＡデータＦＡＣ０ゲート」から「ＤＭＡデー
タＦＡＣｎゲート」までのゲート信号のうちの１つが活
動化される。例えば、バッファ機構ＦＡＣ０が選択され
た場合には、ＤＭＡ初期設定動作からの情報をＦＡＣ０
のレジスタへゲートするため、「ＤＭＡデータＦＡＣ０
ゲート」が活動化される。ゲートされる情報は以下のも
のである。（ ）内の数字はビット数を表わす。
−ＩＯＰポート番号（８） −リモート書込み（１） −パケット・サイズ（８） −ホスト・アドレス（３１） −キー（４） −補助ビット（１） −限界ビット（２） −合計バイト数（１６） これが完了すると、ＤＭＡ初期設定バス・サイクルは終
り、良好バス・ステータスがＩＯＰに戻される（バスは
使用可能）。
上記のＤＭＡ初期設定ユニット動作フォーマットは、シ
ステム・アドレッシングを３１ビットに増ことによって
システム・アドレスを拡張し、ユニット動作は、既存の
ＳＰＤバスに余分のＩ／Ｏピンを追加することなく、記
憶保護キー、補助メモリ・アドレッシング及び限界検査
を含む。
Ｅ２．３ バッファ・シーケンス状態制御 ＢＣＵがＤＭＳ動作のパラメータを選択された機構に供
給した後、メモリ要求（リモート読取り又はリモート書
込み）に基いてバスを介するパケット転送を完了させる
べく一連の動作が開始される。動作がリモート読取りで
あれば、ＢＣＵは、ＩＯＰからパケットを得るためにＳ
ＰＤバスを要求し、バスを解放し（これはバスのスルー
プットを上げる）、パケットをホスト・メモリに書込
み、そして再びＳＰＤバスを要求して（選択サイクル
で）ＩＯＰにメモリ・ステータスを戻す。これで１つの
パケット転送が完了する。別のパケットがＩＯＰで使用
可能であり且つＢＣＵが続行を許すと、この別のパケッ
トが転送される。このシーケンスは、全ＤＭＡ動作が完
了するまで繰返される。第５３ａ図はこの様子を示して
いる。最初のパケット（ＳＰＤ１）のステータスは、次
のパケット（ＳＰＤ２）の選択サイクルになるまで、Ｉ
ＯＰは戻されない。またもしＢＣＵがその連鎖された動
作を続けるのであれば、パケット（ＳＰＤ２）のデータ
・サイクルはｃ２のところで完了し、このパケットから
のステータスがＳＰＤ３の選択サイクルで戻される（以
下同様）。
各バッファ機構はこれらのシーケンスを制御する１組の
状態を有する。例えば、ＦＡＣ使用中状態は機構が使用
中かどうかを示す。この状態がオフ（使用可）であれ
ば、他のすべての状態及びレジスタ情報は有効ではな
い。ＦＡＣ使用中状態、「リモート書込み」ビット及び
シーケンス制御状態（ｒ，ｓ及びｔ，ｕ）は、所与のＤ
ＭＡ動作の各段階についての必要な動作を指示する。Ｄ
ＭＡ初期設定ユニット動作に続くリモート書込み及びリ
モート読取りの詳細な制御シーケンスを下記の表−６及
び表−７にそれぞれ示す。
上表中の状態を表わすアルファベットの意味は次の通り
である。
Ｂ−バッファ機構の使用中状態 Ｗ−リモート書込み ｒ，ｓ−ＳＰＤバス要求シーケンス制御状態。機構が何
時ＳＰＤバスのサービスを要求するかを制御する。
ｔ，ｕ−ＳＣＵ要求シーケンス制御状態。機構が何時Ｓ
ＣＵメモリ・サービスを要求するかを制御する。
ｘ−ＳＰＤバス転送又はＳＣＵ転送の「実パケット・サ
イズ（バイト）」を決定する時にオンにセットされる。
ＢＣＵは、ＤＭＡ初期設定ユニット動作でＩＯＰから与
えられたアドレス、ＤＭＡ転送カウント（１〜６４Ｋバ
イト）及びパケット・サイズに基いて、各バス・サイク
ルで転送される実際のバイト数を計算しなければならな
い。
各バス転送で使用される実バイトは第５１図の回路で決
定される。ホスト・アドレスはパケット（ＰＰ）境界上
にあるかどうかを検査される。パケット（ＰＰ）・サイ
ズは、異なったＩＯＰからのＤＭＡ初期設定ユニット動
作毎に変わることがある。与えられた値はパケット境界
検査（アドレスがＰＰ境界にあるかどうか）に使用され
る。ＩＯＩＣは、４、８、１６…２５６バイトの範囲の
パケット・サイズを受入れることができる。「合計バイ
ト」はＰＰサイズと比較され、その結果は、合計バイト
がＰＰサイズ以上の場合（合計サイズ≧ＰＰ）と、合計
バイトがＰＰサイズよりも小さい場合（合計バイト＜Ｐ
Ｐ）とに分けられる。
下記の表８における左側の３列は、上述のパケット境界
検査及び比較の様子を示している。最初及び３番目の場
合、合計バイト・カウントが「実パケット（ＰＰ）」レ
ジスタにゲートされる。これは、ＳＰＤバス上を又はホ
スト・メモリから転送されるバイトを表わす。２番目の
場合、ＰＰサイズ・カウントが「実パケット（ＰＰ）」
レジスタにゲートされる。これは、ＳＰＤバス上を又は
ホスト・メモリから転送されるバイトを表わす。４番目
及び５番目の場合、ホスト・アドレスはパケット境界上
のない。アドレス・レジスタにあるビットのうちゼロか
どうかを検査されるアドレス・ビットの数は、ＤＭＡ初
期設定ユニット動作で与えられたパケット・サイズによ
って決まる。例えば、パケット・サイズが６４バイトで
あったなら、アドレス・ビット２６〜３１がゼロ検査の
対象になる。もしゼロでなければ、その相補値が転送バ
イト・カウントとして使用される。すなわち、アドレス
・ビット２６〜３１の相補値が「実パケット（ＰＰ）」
レジスタにゲートされ、ＳＰＤバス上を転送されるバイ
トの数を示す。これは表−８において「Ｌ１」で表わさ
れている。
この論理には２つの段階がある。最初の段階は、所与の
ＳＣＵ転送又はＳＰＤバス転送における転送バイトを決
定するだけでよいが、第２の段階は、ＢＣＵ及びＩＯＰ
がＤＭＡ動作の連鎖を決めた場合に、ホスト・アドレス
及びＤＭＡバイト・カウントを更新して、その更新値を
用いて次の転送パケットを決定する必要がある。この論
理の最初の段階は、表−６に示したリモート書込みのケ
ース２で必要とされ、第２の段階はケース９で必要とさ
れる。リモート書込みの場合、連鎖が決まると、ＢＣＵ
は再びＳＰＤバスに接続する前に、その共用ＤＭＡ機構
を用いて次のパケットをプリフェッチする。これにより
バス時間が減少し、従って帯域幅が増える。リモート読
取りの場合、前パケット・ステータス及び現パケットが
同じバス動作で転送されるので、スループットが上が
る。
Ｅ２．４ ＳＰＤバス上の次のＢＣＵ（ＤＭＡ）マスタ 或る機構がその異なった段階を経て活動している時にＳ
ＰＤバスが必要になると、当該機構に対して制御変数
ｒ，ｓが“１０”状態にセットされる。これは、表−７
のリモート読取りにおけるケース４及びケースＣとして
示されている。第４９図に示すように、各機構のｒ，ｓ
が“１０”状態にあるかどうかを示す線はＯＲ結合され
て、ＳＰＤバスに対する単一の要求線（ＲＥＱＢ）にな
っている。各機構からのＦＡＣ使用中、ｒ，ｓ，ｔ，ｕ
及びリモート書込みを示す信号はバッファ機構制御部２
０４へ供給される。バッファ機構制御部２０４は、これ
らの情報に基いて、バス・アービタ２０６によりＳＰＤ
バスの使用が許された時にＳＰＤバス・マスタになる次
の機構を選択する。その時、バス・マスタとして使用さ
れるバッファをゲートするための信号（ＦＡＣ０バス・
マスタ〜ＦＡＣｎバス・マスタ）が活動化される。
バス・マスタの選択は、ＢＣＵ待ち行列に保持されてい
た時間（古いもの程優先順位が高い）、及びメモリ要求
のタイプ（リモート書込み又はリモート読取り）に基い
て行われる。リモート読取りでＩＯＰからパケットを得
るための初期バス動作（シーケンス・マシンｔ，ｕ＝
“−０”対“−１”で見分ける）を除き、選択された機
構はＩＯＰへのパケット転送を完了したか、又は完了し
かけている。選択された機構は切離しの候補にもなり得
る。すなわち、ＢＣＵは別のＩＯＰによる使用に備えて
このバッファ機構を解放し得る。バッファをＩＯＩＣか
ら切離すための信号（ＤＩＳＣ）は、すべての機構が使
用中で且つＩＰＬの間にセットされたＩＰＬ初期設定ト
リガが切離しの希望を示している場合にのみ発生され
る。ＢＣＵによる切離しは、それによってパフォーマン
スを上げようとするシステムの規模に基いて、ＩＰＬ毎
に行われたり、行われなかったりする。この信号は、Ａ
／Ｄバス上の選択サイクルの一部としてセットされる。
動作がリモート書込みであれば、ＢＣＵからのパケット
が転送された（バス完了）後、それによって共用ＤＭＡ
機構が解放される。リモート読取りの場合、バス動作
は、選択サイクル後ＢＣＵがどのようなデータも転送す
ることなく前パケット・ステータスを戻した時に終る。
ＢＣＵによる切離しが望ましくなければ、ＩＯＰだけ
が、ＢＣＵの速度と同期をとれなかった時に共用ＤＭＡ
機構から切離すようにすることも可能である。これは、
従来のシステムよりもハードウェアの融通性を増し、パ
フォーマンスを上げる。
Ｅ２．５ ＳＰＤバス調停（アービトレーション）及び
バッファ管理 バッファ資源の管理を助けるためＳＰＤバス・アービタ
を使用する。ＳＰＤバスはバス要求線の他に３本の線を
含み、４レベルのバス要求優先順位を実現している。優
先順位は次のように割当てられる。優先順位 機 能 ００ 重要な要求（例えばＣＣＷ／ＩＤＡＷ／ データ要求） ０１ 通常のユニット動作（Ｉ／Ｏ開始） メッセージ、応答 １０ 通常のユニット動作（メッセージ） １１ ＤＭＡ初期設定動作 すべてのバッファが使用中であれば、それを示す信号が
別にバス・アービタ２０６（第４６図）へ送られ、もし
バス要求があると、バス・アービタ２０６は優先順位線
を調べる。優先順位が“０１”又は“１０”であれば、
バス・アービタ２０６はバス要求を普通に処理するが、
優先順位が“００”又は“１１”の要求であれば、バス
・アービタ２０６は調停を禁止し、バッファがＳＰＤバ
ス・サイクルの実行に使えるようになるまで待つ。
上述のバス管理アルゴリズムによれば、ＩＯＩＣバッフ
ァは、作動不可ステータスを戻すためのバス・サイクル
を実行することなく、ＢＣＵの待ち行列に要求が入って
いるＩＯＰに対して迅速にサービスすることができる。
バッファは別のＩＯＰによる使用に備えて解放され得
る。
Ｅ２．６ ＳＣＵサービスのための次の機構 メモリ・サービスのための論理（第５０図）は、ＳＣＵ
サービスの要求を示す制御状態ｔ，ｕ＝“１０”につい
て各機構を走査する。各ＩＯＩＣ内では、これらのｔ，
ｕ＝“１０”状態はＯＲ結合されて単一のサービス要求
線になっており、またどのＩＯＩＣがＳＣＵに対する次
の要求元になるかを決める共通機能がある。この共通機
能は、メモリをＩ／Ｏサービスに使用できる時に、メモ
リ要求実行のための所定のバッファ（すなわち共用ＤＭ
Ａ機構）を既に持っているＩＯＩＣに「受諾」を知らせ
る。
Ｅ３．０ ＩＯＰ共用ＤＭＡ機構 共用ＤＭＡ機構のＩＯＰ部分を第５２図に示す。ＩＯＰ
はＩ／Ｏ動作に必要な他の部分（Ｉ／Ｏ装置へのインタ
ーフェース等）も含んでいるが、それらは本発明の理解
に必要ないので、以下ではこの機構だけを説明する。図
示の機構はＳＰＤバスに接続されたツイン・バッファな
いしピンポン・バッファＡ０及びＡ１を含む。これはＩ
ＯＰメモリへのパスも持っており、またＩ／Ｏ装置バス
に直接接続することも可能である。この対になったピン
ポン・バッファは、共用ＤＭＡ動作でＢＣＵに接続され
る場合に、１つの共用ＩＯＰポートの論理部分を構成す
る。ピンポン・バッファは、ＩＯＰをＳＰＤバスから切
離すことが必要になる前に、共用ＤＭＡ動作で少なくと
も２回のパケット転送を可能にする。
ＩＯＰは、Ｉ／Ｏ動作を開始する命令をホストから通常
のメッセージで受取る。この通常メッセージに含まれる
情報はＩＯＰによりＤＭＡ初期設定ユニット動作メッセ
ージに変換される。ＩＯＰは、最初のＤＭＡ初期設定ユ
ニット動作メッセージをＢＣＵへ送る前に、ピンポン・
バッファの書込みを行う。リモート読取りの場合、ＩＯ
ＰはＬ０及びＬ１で必要なバイト数を決定し、Ａ０及び
Ａ１をデータで満たす。リモート書込みの場合、ＩＯＰ
はＤＭＡ初期設定ユニット動作を開始する前に長さフィ
ールドＬ０及びＬ１を決定する。リモート読取りでその
後切離しなしにデータ転送を続けるためには、ＢＣＵが
ＩＯＰを再びＤＭＡスレーブとして選択する前に、これ
らのバッファを新しいデータで満たすことが重要であ
る。リモート書込みの場合は、これと反対にＢＣＵがＩ
ＯＰを再びＤＭＡスレーブとして選択する前に、データ
を（ＩＯＰメモリ又は装置へ）取り出すことが重要であ
る。
ＩＯＰメモリと装置の速度差のため、ＩＯＰはＢＣＵに
よって選択された時に必要なバッファを一杯に保つこと
ができなければ、バスから切離すための機構を有する。
切離し点のところからのＤＭＡ初期設定ユニット動作メ
ッセージによる再始動はＩＯＰによってなされる。ＤＭ
Ａ初期設定ユニット動作及び切離し技術を用いることに
より、システム・アドレッシング（キー、補助メモリ等
を含む）を拡張すること、及びＩ／Ｏバス帯域幅を拡げ
ることが可能になる。
これらの動作のタイミングを第５３ａ〜５３ｃ図に示
す。図において、ＳＰＤ１、ＳＰＤ２等はパケット１、
パケット２等の始まりを表わし、ｃ１、ｃ２等はパケッ
ト１、パケット２等の完了を表わし、２重の点線は、Ｓ
ＰＤバスに関係しない時間を表わす。ＩＯＰが単一ＩＯ
Ｐポートについてこれらのバッファを満たす時間（例え
ばリモート読取りにおいては、ｃ１からＳＰＤ３パケッ
トまでの時間）はＳＰＤバス時間には含まれず、従って
バス帯域幅を拡げることができる。Ｉ／Ｏ装置又はメモ
リの速度との非同期のため、ＩＯＰが必要なバッファを
一杯に保つことができなければ、別のＩＯＰがＢＣＵ共
用ＤＭＡ機構を使用できるようにするため、ＩＯＰはＳ
ＰＤバスからの切離しを行う。ＩＯＰは、切離し点から
再開できるように、一組のホスト・アドレス及び合計バ
イト値を保持する。リモート書込みの例は、ＢＣＵ及び
ＩＯＰメモリとインターフェースするピンポン・バッフ
ァを設けた理由を明らかにしている。ＢＣＵが最初のパ
ケットを転送すべくＩＯＰを選択した時、ＩＯＰはＤＭ
Ａ動作を維持できるかどうかを、選択サイクルに続い
て、すなわち遅くとも最後のデータ・サイクルまでの任
意のデータ・サイクルでＢＣＵに知らせなければならな
い。ＢＣＵからの最初のパケットを受入れるのにＡ０が
使用されているので、連鎖動作を維持するには別のパケ
ット・バッファ（Ａ１）が必要である（第５３ｃ図のリ
モート書込みの場合、ｃ１の前まで）。別の例として、
ＩＯＰは、（Ａ１へ）転送されている２番目のパケット
の最終データ・サイクル（第５３図にｃ２として示され
ている）までにＡ０にあるデータをＩＯＰメモリ（又は
Ｉ／Ｏ装置）に置く必要がある。さもなければ、ＩＯＰ
はＳＰＤバスからの切離しを行わねばならない。
Ｅ３．１ ＩＯＰ共用ＤＭＡ機構及び制御 ＢＣＵへ送られ、ＩＯＰに保持されるＤＭＡ初期設定ユ
ニット動作情報は次のものを含む。
ＩＯＰポート リモート書込み パケット・サイズ ホスト・アドレス キー 補助ビット 限界ビット 合計バイト ＩＯＰは、次のＤＭＡバス・スレーブとして選択される
ことを見越して、ＢＣＵと同時にホスト・アドレス、合
計バイト及び転送バイトを更新する。ＢＣＵがＩＯＰ及
びこのポートを選択した時（ＩＯＰは２以上のＤＭＡポ
ートを持っていることがある）、これらの値はＢＣＵで
計算された値と一致していなければならない。ＢＣＵは
（Ａ／Ｄバス上の選択サイクルで示された）このパケッ
ト転送に対する転送バイトを指示する。これは、ＩＯＰ
で決定された転送バイトと一致していなければならな
い。ＤＭＡ動作を完了するのに必要なホスト・アドレス
及び残余合計バイトはＩＯＰとＢＣＵの間を転送されな
い。それらはバス動作の完了時に更新され、転送された
バイトの数を示す。ＢＣＵ配設またはＩＯＰが切離しを
決めた場合、その時点までＩＯＰ及びＢＣＵに保持され
ているこれらの値は、ＩＯＰから与えられるＤＭＡ初期
設定ユニット動作メッセージでＤＭＡ動作を再開する時
に使用される。
Ａ０バッファ及びＡ１バッファは、ＢＣＵへ転送するバ
イトの数を示すＬ０フィールド及びＬ１フイールドを有
する。次にＳＰＤバスを使用するのがどちらのバッファ
であっても、その長さフィールド（Ｌ０又はＬ１）は、
ＢＣＵによりＤＭＡバス・スレーブとして選択された時
に、転送すべきバイトの数を含む。長さフィールドの値
は、バス動作の開始時にＩバイト機構３００に置かれ
る。Ｉバイト機構３００の値は、ＢＣＵが再びデータを
転送するためにこのポートを選択するまで変化しない。
リモート読取りの場合、転送されたパケートについての
ホスト・メモリ・ステータスは次のパケット・サイクル
までは戻されない。ＩＯＰは、ＢＣＵがホスト・メモリ
の異常ステータス（アドレッシング、記憶保護等）を示
した場合に、Ｉバイト機構３００を用いることによっ
て、アドレス及びＤＭＡバイト・カウントを再構成する
ことができる。
どちらのバッファ（Ａ０又はＡ１）が次にＳＰＤバスを
使用するかは次ポインタによって示される（第５３ｂ図
参照）。このポインタは、ＩＯＰがＤＭＡバス・スレー
ブとしてＢＣＵにより選択される前にバッファを指示
し、第５３ｂ図に示すようにバス・サイクルの完了に伴
って更新される。このポインタは、Ｌ０／Ａ０又はＬ１
／Ａ１に関連する有効状態と共に、バッファがバス動作
の要求に答えることができるかどうかを決定する。Ｌ０
フィールド及びＬ１フィールドはＤＭＡ動作の開始時に
マイクロコードによってセットされる。ＢＣＵが動作を
受入れた後は、後続の値はマイクロコードの助けなし
に、更新されたホスト・アドレス及び合計バイトから得
られる。リモート読取りの場合、長さフィールド（Ｌ０
又はＬ１）は、ＳＰＤバス・サイクルの完了時に（バッ
ファを再び自由に使用できる）もし必要であれば、新し
い値で更新される。リモート書込みの場合、このフィー
ルド（Ｌ０又はＬ１）は、バッファ中のデータがＩＯＰ
メモリ又はＩ／Ｏ装置に書込まれた時に（バッファを再
び自由に使用できる）もし必要であれば、新しい値で更
新される。次ポインタの値、Ａ０、Ａ１、Ｌ０及びＬ１
の状態（有効）、並びに共用ＤＭＡポートに対するそれ
らの関係を次に示す。
ＢＣＵがこのポートを選択し、次ポインタがＬ１／Ａ１
を示していた場合： Ａ．動作はリモート読取り Ｌ１＝有効。−このフィールドは有効な値で更新されて
いる。
Ａ１＝有効。−ＩＯＰメモリ又はＩ／Ｏ装置からＬ１バ
イトのデータが取出されて、バッファに書込まれてい
る。
ＤＭＡ連鎖動作を続けるには両方の条件を満たしていな
ければならない。ＢＣＵがこのポートを選択した時に何
れかの条件が満たされていないと、ＩＯＰをＳＰＤバス
から切離して、条件が満たされた時にＤＭＡ初期設定ユ
ニット動作により再始動しなければならない。
Ｂ．動作はリモート書込み Ｌ１＝有効。−このフィールドは有効な値で更新されて
いる。
Ａ１＝有効でない（空）。−データ内容がＩＯＰメモリ
に書込まれたか、又はバッファが初期設定された。
ＢＣＵがこのポートを選択した時には両方の条件を満た
していなければならない。さもないと、ＩＯＰとＳＰＤ
バスから切離して、条件が満たされた時にＤＭＡ初期設
定ユニット動作により再始動しなければならない。
Ｅ３．２ 制御状態に影響を及ぼす条件 ＩＯＰ共用ＤＭＡ機構の制御でキーとなる条件は、ＳＰ
Ｄバスにおける事象及び転送である。これらの条件、並
びにそれらがどうのようにホスト・アドレス、ＤＭＡ合
計バイト、次ポインタ、Ｌ０、１状態、及びＡ０、１状
態に影響を及ぼすかを下記の表−９〜表−１２に示す。
Ｆ．発明の効果 本発明によれば、共通メモリ（ホスト・メモリ）に対す
るメモリ待ち時間の間、ＳＰＤバスが解放されるので、
他のＩＯＰはその間ＳＰＤバスを使用することができ、
従って入出力処理のスループットを上げることができ
る。
【図面の簡単な説明】
第１図は本発明に従う計算機システムの構成を示すブロ
ック図、 第１ａ図は従来の計算機システムの構成を示すブロック
図、 第１ｂ図及び第１ｃ図は第１ａ図のシステムにおけるメ
モリ待ち時間を示す図、 第２図はレジスタ及びバッファ部、アダプタ・バス制
御、ＳＰＤバス制御並びにバス制御ユニット（ＢＣＵ）
を含む、第１図のＩＯＩＣのブロック図、 第３図は第１ａ図の入出力バスユニット（ＩＯＢＵ）、
ＩＯＩＣ及び調停論理／ＩＯＩＵ／メモリ制御に関連す
るインタフェース部を強調するように第１ａ図の一部を
拡大して示すブロック図、 第４図は宛先選択レジスタ及びステータス・レジスタを
含む、第２図のＩＯＩＣのレジスタ及びバッファ部を示
すブロック図、 第５図は第４図のレジスタ及びバッファ部の宛先選択レ
ジスタを示す図、 第６図ないし第１０図は第４図のレジスタ及びバッファ
部に含まれる複数のステータス・レジスタを示す図、 第１１図は第２図のアダプタ・バス制御を示すブロック
図、 第１２図は第２図のＳＰＤバス制御及びＢＣＵを示すブ
ロック図、 第１３図は第２図及び第１２図のＳＰＤバス制御を一層
詳細に示すブロック図、 第１４図はＢＣＵ、ＩＯＩＣ １０ｊ−１０ｍ及びＩＯ
ＢＵ １０ｐ−１０ｓの他の編成を概略的に示す図、 第１５図は１３図のマスタ制御ユニットの構成を一層詳
細に示すブロック図、 第１６図は第４図の宛先選択レジスタの構成を一層詳細
に示す図、 第１７図は第１３図のスレーブ制御ユニットの構成を一
層詳細に示すブロック図、 １８図は第５図のデータ・バッファ２０ａに関連するア
ドレッシング手法を示す図、 第１９図は第１３図のメモリ動作コード翻訳ユニットの
構成を一層詳細に示すブロック図、 第２０図は第４図のアドレス・レジスタ２０ｄの詳細な
レイアウトを示す図、 第２１図は第２図及び第１２図のＢＣＵの構成を一層詳
細に示すブロック図、 第２２図は、第２図のＢＣＵ機能を説明するために、Ｓ
ＰＤバスを構成する３つのサブ・バスを含む、ＩＯＩＣ
及び他のＩＯＢＵの編成を示す概略ブロック図、 第２３図は第１ａ図のアダプタ・バスＩＯＩＣ及びＳＰ
Ｄバスを一層詳細に示すブロック図、 第２４図は第１図のメモリ・コントローラ１０ｉ、１０
ｅ、１０ｇ、アダプタ・バス・インタフェース１０ｎ及
びメモリ・バス・インタフェース１０ｆのデータ流を示
すブロック図、 第２５図はキー／ステータス（Ｋ／Ｓ）バスのビット・
レイアウトを示す図、 第２６図は指令／ステータス・バスにおける指令ビット
のレイアウトを示す図、 第２７図は指令／ステータス・バスにおけるステータス
・ビットのレイアウトを示す図、 第２８図ないし第３３図はアダプタ・バスに関連するタ
イミング・シーケンスを示す図、 第３４図ないし第４０図はＳＰＤバスに関連するタイミ
ング・シーケンスを示す図、 第４１図はＩＯＰがＤＭＡ動作を開始した時の動作の論
理シーケンスを示す図、 第４２ａ図及び第４２ｂ図は従来のシステムにおけるメ
モリ待ち時間を示す図、 第４３図はＤＭＡ動作を開始するためのＤＭＡ初期設定
ユニット動作メッセージを示す図、 第４４ａ図、第４４ｂ図及び第４４ｃ図はリモート読取
りのバス動作サイクルを示す図、 第４５ａ図、第４５ｂ図及び第４５ｃ図はリモート書込
みのバス動作サイクルを示す図、 第４６図は共用ＤＭＡ機構を有するＢＣＵの構成を示す
ブロック図、 第４７図は共用ＤＭＡバッファ機構の構成を示すブロッ
ク図、 第４８図はＤＭＡ初期設定ユニット動作のためのＢＣＵ
バッファ割振りを示す図、 第４９図はＳＰＤバス要求に伴うバス・マスタの選択を
示す図、 第５０図はＳＣＵ要求を示す図、 第５１図は転送バイト及びアドレスの更新を示す図、 第５２図はＩＯＰ共用ＤＭＡポート機構を示すブロック
図、 第５３ａ図、第５３ｂ図及び第５３ｃ図はＳＰＤバスに
おけるピンポン・バッファＡ０及びＡ１のタイミングを
示す図である。
フロントページの続き (72)発明者 リチヤード・アレン・ケリイ アメリカ合衆国フロリダ州コーラル・スプ リングス、ノース・ウエスト81テラス240 番地 (72)発明者 ワン・リン・リユーング アメリカ合衆国フロリダ州コーラル・スプ リングス、ノース・ウエスト114テラス 3277番地 (72)発明者 ジエームズ・セオドレ・モイヤー アメリカ合衆国ニユーヨーク州エンドウエ ル、フオーレスト・ロード1018番地 (72)発明者 マーク・カール・スネダカー アメリカ合衆国ニユーヨーク州ヴエスタ ル、ボツクス26、スチユワート・ロード （番地なし) (56)参考文献 特開 昭61−117651（ＪＰ，Ａ) 特開 昭53−63834（ＪＰ，Ａ) 特開 昭62−203249（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】メモリ及び複数の入出力プロセッサとの間
    で直接メモリアクセス（ＤＭＡ）の実行を可能とする計
    算機システムであって、前記メモリは入出力インターフ
    ェース制御装置によってメモリ制御装置を介してアクセ
    スされ、前記入出力プロセッサは入出力バスを介して入
    出力インターフェース制御装置と通信し、 前記各入出力プロセッサは、前記メモリ内の命令された
    位置へデータを転送し、または該位置からデータを受信
    するためのＤＭＡ動作要求の発生が可能であり、 前記入出力バスを介してＤＭＡ動作要求を発生した入出
    力プロセッサのための制御情報及びデータを保持するた
    めのバッファ機構を含む、前記入出力インターフェース
    制御装置に含まれる共有ＤＭＡ機構と、 前記入出力バスを介して、前記入出力インターフェース
    制御装置をただ１つの入出力プロセッサと選択的に接続
    する、前記入出力インターフェース制御装置に含まれる
    調停手段と、 前記調停手段によって制御され、一方で前記入出力イン
    ターフェース制御装置と前記記憶制御装置の間で制御情
    報及びデータ制御情報及びデータを転送し、他の一方で
    前記入出力インターフェース制御装置と前記１の入出力
    プロセッサの間で前記入出力バスを介して制御情報及び
    データを転送する、前記バッファ機構に接続されたイン
    ターフェース手段と、 を有し、前記入出力バスを、１の入出力プロセッサによ
    ってＤＭＡ動作が開始された後のメモリ待ち時間に解放
    することによって、前記入出力バスが他の入出力プロセ
    ッサによって使用されうるようにすることを特徴とする
    前記計算機システム。
JP1123041A 1988-06-27 1989-05-18 Ｄｍａ機能を有する計算機システム Expired - Lifetime JPH0642225B2 (ja)

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JPH0642225B2 true JPH0642225B2 (ja) 1994-06-01

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