JPH0219955A - Ｄｍａ機能を有する計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は計算機システムに係り、特に直接メモリ・アク
セス（ＤＭＡ）によるメモリ動作（読取り又は書込み）
中の早い時期に入出力バスを解放できる計算機システム
に係る。

Ｂ、従来の技術 特開昭６３−８９９５８号公報は、ＳＰＤバスと名づけ
られた複数の入出力バスを有する計算機システムを開示
している。各ＳＰＤバスは、多数の入出力バス・ユニッ
ト（工○ＢＵ）或いは入出カプロセッサ（ＩＯＰ）を入
出力インターフェース制御装置（ＩＯＩＣ）に接続する
。各ｌ０ＩＣ’は、（１）アダプタ・バスと呼ばれる別
のバス、（２）調停論理、入出力インターフェース・ユ
ニット及びメモリ制御論理を含むメモリ制御装置。

並びに（３）メモリ・バスを介して、共通メモリに接続
される。この計算機システムの構成を第１ａ図に示して
おく（詳細は後述）。

ＩＯＰから共通メモリへの書込みを行う場合。

ＩＯＰは接続されている特定のＳＰＤバスを介して共通
メモリへデータを送り、書込みが成功したかどうかを示
すメモリ・ステータス情報が戻ってくるのを待つ。その
間、関連するＳＰＤバスは「使用中」であり、そのＳＰ
Ｄバスに接続されている他のＩＯＰは当該ＳＰＤバスを
使用できない。

アダプタ・バスに１台ないし２台のｌ０ＩＣが接続され
、各ＳＰＤバスにほんの数台の工○Ｐが接続されている
ような比較的小型の計算機システムの場合は、このよう
な待ち時間は無視できるかも知れないが、システムが大
型化してくると、ＩＯＰからメモリ、又はメモリからＩ
ＯＰへのデータ転送における謂ゆるメモリ待ち時間が、
計算機システムの入出力処理能力に悪影響を及ぼす程長
くなる。

ここでは「メモリ待ち時間」を次のように定義する。

ｒＩＯＰがＳＰＤバスを介してメモリに対する書込み要
求又は読取り要求を出してから、データがメモリへ又は
メモリから首尾よく転送された（又はされなかった）こ
とを示すメモリ・ステータス、及び場合によってはデー
タが戻されるまでの時間」 別の云い方をすれば、メモリ待ち時間は、メモリ動作が
ＩＯＰによって要求された時に開始し。

メモリ動作の結果がＩＯＰに送り返された時に終了する
。

例えば、ＳＰＤバス、関連するｌ０ＩＣ、アダプタ・バ
ス、メモリ制御装置、メモリ・バス及び計算機メモリを
含むＤＭＡルートを介してメモリへデータを転送する要
求をＩＯＰが出したとする。

この転送動作は、場合に応じて「メモリ書込み」、ｒＤ
ＭＡ書込み」又は「リモート読取り」と呼ばれる。要求
は最初ＩＯＰから関連するＳＰＤバスを介して工○ＩＣ
に対してなされる。ｌ０ＩＣはそれによりアダプタ・バ
スのアクセスを要求する。

このアクセス要求が許されると、アダプタ・バスを介し
てメモリ制御装置へデータが転送され、そこからメモリ
・バスを介してメモリに書込まれる。

次いでメモリ制御装置は、メモリ動作が首尾よく完了し
たかどうかを示すメモリ・ステータスをアダプタ・バス
を介して戻す、このメモリ・ステータスはｌ０ＩＣから
ＳＰＤバスを介して要求元の工○Ｐへ中継される。

上述の例におけるメモリ待ち時間は、ｌ０ＩＣが活動状
態にある時間；すなわち、アダプタ・バスへのアクセス
を待っている時間；アダプタ・バスを介してデータをメ
モリ制御装置へ転送する時間；メモリ・バスへのアクセ
スを待っている時間；データを実際にメモリへ書込むの
に要する時間；（メモリ制御装置が）アダプタ・バスへ
のアクセスを待っている時間；及びアダプタ・バスを介
してメモリ・ステータスが戻される時間を含む。第１ｂ
図にこのメモリ待ち時間のタイミングを示す。

同様に、ＩＯＰは共通メモリからＤＭＡルートを介して
当該■○Ｐヘデータを転送する要求を出すことができる
。この動作は、「メモリ読取り」、ｒＤＭＡ読取り」又
は「リモート書込み」と呼ばれる。要求は最初ＩＯＰか
ら関連するＳＰＤバスを介してｌ０ＩＣに対してなされ
る。ｌ０ＩＣはそれによりアダプタ・バスのアクセスを
要求するにのアクセス要求が許されると、ＩＯＰからの
要求はアダプタ・バス介してメモリ制御装置へ中継され
る。メモリ制御装置はそれによりメモリ・バスのアクセ
スを要求し、許されると、メモリからメモリ・バスを介
して要求されたデータを読取る。

次いでメモリ制御装置はアダプタ・バスのアクセスを要
求し、許されると、読取ったデータを要求元の１０ＩＣ
へ転送する。ｌ０ＩＣはそのデータをＳＰＤバスを介し
て要求元のＩＯＰへ中継する。

上述のメモリ読取りにおけるメモリ待ち時間は、前と同
様に、ｌ０ＩＣが活動状態にある時間；すなわち、ＩＯ
Ｐの要求を受取った時から、その要求に係るデータをメ
モリから受取った時までの時間を含む。第１ｃ図にこの
メモリ待ち時間のタイミングを示す。

Ｃ０発明が解決しようとする課題 第１ｂ図及び第１ｃ図から分るように、メモリ待ち時間
は、データ及び制御情報がＳＰＤバス上を転送される時
間を含んでおらず、アダプタ・バスのアクセスを待って
いる時間と、アダプタ・バスのアクセス後にメモリの読
取り又は書込みを完了させるのに要する時間との和にな
っている。アダプタ・バスのアクセスを待っている時間
は、アダプタ・バスを要求中及び使用中のｌ０ＩＣの存
在及び優先順位に応じて異なり、一定ではない。

読取り動作又は書込み動作を完了させるのに必要な時間
も、転送すべきデータの量及びメモリの使用状況（例え
ば、計算機システムの命令処理二ニットによって開始さ
れた読取り／書込み動作を実行中かどうか）によって異
なる。

前記の公開公報に開示されている計算機システムでは、
特定のＩＯＰがメモリへの又はメモリからのデータ転送
のためにＳＰＤバスのアクセスを要求してそれが可能に
なると、データ及びメモリ・ステータスの転送を含む全
動作が完了するまで、ＳＰＤバスは当該ＩＯＰの専用に
なる。

また、ＩＯＰとメモリの間でデータ及び制御情報を転送
する前に、その準備として選択サイクルを実行する必要
がある。メモリ動作の完了を示す最終ステータス情報が
メモリから受取られると、現ＳＰＤバス動作は終了する
。もし更に別のデータ及び情報をＩＯＰからメモリへ、
又はその逆方向に転送するのであれば、そのような転送
を開始するため、計算機システムは再び選択シーケンス
を実行する。従って、他のＩＯＰがＳＰＤバスをアクセ
スできるのは、ＤＭＡの完了後だけである。

上述の従来技術はＳＰＤバスの処理能力を十分に生かし
ておらず、従ってメモリ待ち時間の間にＳＰＤバスを有
効に利用できるシステムが望まれている。

以上の点から、本発明の目的とするところは、計算機シ
ステムの入出力部の利用効率を上げることによってシス
テム全体の処理能力及び性能を改善することにある。

００課題を解決するための手段 前述の目的を達成するため、本発明はＳＰＤバスとアダ
プタ・バスの間に接続されたｌ０ＩＣ（入出力インター
フェース制御装置）にＤＭＡ機構を設ける。（ＩＯＩＣ
が１台の場合は、ＳＰＤバスとメモリ制御装置の間に直
接接続される。）このＤＭＡ機構（以下、「サーバ」と
呼ぶことがある）は、転送される制御情報及びデータを
記憶するために、ｌ０ＩＣ内に設けられる複数のレジス
タ及びバッファを含む。

このＤＭＡ機構すなわちサーバの目的は、工○Ｐからｌ
０ＩＣへ制御情報が転送された後、及びデータが転送さ
れた後直ちにＳＰＤバスを解放することにある。

サーバを使用するため、計算機システムは、制御情報を
転送する関連するＳＰＤバスに接続された特定のＩＯＰ
から適切な初期設定シーケンスを実行し、サーバが独立
してＤＭＡを実行できるようにする。

ＤＭＡがメモリ読取りであれば、サーバはメモリからメ
モリ制御装置を介してデータを得、それを自身のバッフ
ァに置く。次にｌ０ＩＣが要求元のＩＯＰに再接続され
、データ及びメモリ・ステータスを当該装置に供給する
。その間、要求元■ＯＰは、前の初期設定に関連する後
続のデータ転送の用意ができていることを示すことがで
きる。

ＤＭＡ動作がメモリ書込みであれば、ｌ０ＩＣは、デー
タをサーバのバッファへ転送するためＩｏＰに再接続さ
れ、次いでメモリで実際のＤＭＡが処理されている間Ｓ
ＰＤバスを解放するために切離される。ＤＭＡが完了す
ると、ｌ０ＩＣはメモリ・ステータスを供給するために
再びＩＯＰに接続される。工○Ｐは、その間に、前の初
期設定に関連する次のデータ・ブロックが転送可能であ
ることを示すことができる。サーバがそれを受入れると
、データはサーバのバッファへ転送され、次いでＳＰＤ
バスを再び解放するために工○ＩＣが切離される。

読取り及び書込みの何れにおいても、後続のデータ転送
に対して工○Ｐの準備ができていないか、又は資源割振
り等の何らかの理由でｌ０ＩＣが後続のデータ転送を受
諾しなかった場合は、動作は終了する。従ってＩＯＰは
工○ＩＣに対する新たな初期設定シーケンスを開始しな
ければならない。

本発明は、ＤＭＡ動作を開始するために、ＩＯＰに付加
的なバス・サイクルを何回か実行させる場合があるが、
バスに費す時間は前記公開公報に記載のシステムよりも
はるかに短い。従来のシステムに比べて、工○Ｐは、ｌ
０ＩＣ内のサーバが当該ＩＯＰのためにＤＭＡを実行し
、然る後他のＩＯＰによる使用に備えてＳＰＤを解放で
きるように、付加的な情報を転送しなければならない。

その結果、計算機システムの入出力部の全体的なスルー
プット及びパフォーマンスが、特に多量のＩ１０トラフ
ィックがある期間において大幅に改善される。

このように、本発明は、ＤＭＡ動作の間ＤＭＡ機構すな
わちサーバを工○Ｐ及び工○ＩＣの両方に共有させるこ
とによって、メモリ待ち時間をなくす（もっと適切に云
うなら、使用する）。ＩＯＰによって開始されたメモリ
動作の制御をｌ０ＩＣに移すことにより、計算機システ
ムはその重要な資源をより良く制御することができる。

動作に際して、工○ＰはＤＭＡ動作を開始するために１
つの選択サイクル及び２つの固定データ・サイクルのＤ
ＭＡ初期設定ユニット動作メツセージをｌ０ＩＣに送る
。このメツセージは、メモリ動作のタイプ（読取り又は
書込み）、ＤＭＡポート番号、メモリ・アドレス、保護
キー、システム補助メモリ・ビット、追加のシステム検
査ビット、及び転送バイト・カウントを含む。

−旦初期設定されると、特定のＩＯＰアドレス及びポー
トに割振られたｌ０ＩＣ内のサーバは、計算機システム
内のアダプタ・バスの使用を要求する。アダプタ・バス
の使用許可を受取ると、サーバはＩＯＰのためにメモリ
制御装置を介してＤＭＡを実行する。ＤＭＡ動作が完了
すると、サーバはメモリ・ステータス及びデータ（ＤＭ
Ａが読取りの場合）を保持する。次いで■○ＩＣは、初
期設定時に記憶された工○Ｐアドレス及びポート番号を
用いて、動作を開始したＩＯＰに再接続する。−旦再接
続すると、メモリ・ステータス及びデータ（読取りの場
合）がＩＯＰに戻される。この時点でＩＯＰはｌ０ＩＣ
の動作継続を要求することができる。ただし、この要求
はｌ０ＩＣによって拒否される場合がある。もし要求が
受は入れられると、データ・パケット転送毎に（実際に
は転送前に）アドレス、保護キー、システム・アドレス
検査ビット、メモリ・タイプ等を送る必要なしに、ＳＰ
Ｄバスを介する読取り及び書込みを行うことができる。

各データ・パケットに関するアドレスは、ＤＭＡ初期設
定ユニット動作メツセージから始まって、ｌ０ＩＣ及び
ＩＯＰの両方に保持される。

もう少し具体的に説明すると、メモリ読取り（リモート
書込み）及びメモリ書込み（リモート読取り）は次のよ
うに実行される。

（１）リモート書込み動作（メモリからＩＯＰへデータ
を転送）：工○ＰはＤＭＡ初期設定ユニット動作メツセ
ージ及び書込み指令をｌ−０ＩＣへ送る。ｌ０ＩＣは、
計算機システムの共通メモリからパケット・データを得
るために、内部優先論理及びアダプタ・バス構造に基い
てこの要求をスケジュールする。データが得られると、
メモリ・ステータス及びデータ・パケットを転送するた
め。

ｌ０ＩＣはバス・マスクとしてＳＰＤバスのアクセスを
調停する。その際、要求元のＩＯＰはバス・スレーブと
して選択される。この選択と同時に、ｌ０ＩＣは、メモ
リ・ステータスと関連して、ＤＭＡ動作の継続すなわち
メモリからの次のデータ・パケットの取出しを許すか、
又はメモリ・エラーもしくはサーバ解放のためＤＭＡ動
作を終了させるかをＩＯＰに知らせる。終了は直ちに行
われるか、又はデータ・パケット転送が完了するまで遅
らされる。ただし、エラーの場合は強制的に即時終了さ
れる。パケット転送において、動作継続がｌ０ＩＣによ
って許されると、ＩＯＰは、工○工Ｃから別のデータ・
パケットを受取れる機構を持っているか、又はＤＭＡ動
作を終了させることを示す。また、ＩＯＰは最初のデー
タ転送サイクルの間に動作継続の希望を示すこともでき
る。その場合、ｌ０ＩＣはもし然るべく設計されている
と、現パケットがＳＰＤバス上を転送されている間に、
メモリから次のデータ・パケットをプリフェッチするこ
とができる。

パケット転送が完了すると、バスの使用をより公平化す
るためにＳＰＤバスの時間スロットを別の工○Ｐに与え
ることができる。或いは、最初の１０Ｐ及びｌ０ＩＣが
動作継続を決めた場合には、ｒＯＩｃは当該ＩＯＰのた
めにメモリに対し別のパケットを要求することができる
。

要約すれば、ＳＰＤバス・プロトコルは、ＩＯＰがＤＭ
Ａ初期設定ユニット動作メツセージ（リモート書込み）
をｌ０ＩＣに送った時に開始する。

ｌ０ＩＣのＤＭＡサーバ機構及びデータが使用可能であ
れば、ｌ０ＩＣはバス・マスクとしてＳＰＤバスの使用
を要求しくＩＯＰはバス・スレーブとして選択される）
、データ及びメモリ・ステータスをＩＯＰへ送ることに
よってリモート書込み動作を完了する。

（２）リモート読取り動作（ＩＯＰからメモリへデータ
を転送）：ＩＯＰはＤＭＡ初期設定ユニット動作メツセ
ージ及び読取り指令をｌ０ＩＣへ送る。ｌ０ＩＣは、も
しデータ・パケットを受取れるバッファがあると、ＩＯ
Ｐからｌ０ＩＣへのデータ・パケット転送のために、バ
ス・マスクとしてＳＰＤバスのアクセスを調停する。そ
の際、要求元のＩＯＰはバス・スレーブとして選択され
る。

パケット転送が完了すると、バス動作は終り、ＳＰＤバ
スは他のＩＯＰによる使用に備えて解放される。このパ
ケット転送の間に共通メモリへのパケット書込みのステ
ータスが供給されることはない。その間ＳＰＤバスに関
係する検査だけが行われ、もし問題があれば知らされる
。

リモート書込みの時と同じく、バッファされたデータ・
パケットは、■○ＩＣの内部優先論理に基いてメモリへ
の書込みをスケジュールされる。

データがメモリに書込まれて、書込みステータスが得ら
れると、ｌ０ＩＣはＳＰＤバスのアクセスを調停し、こ
のステータスをＩＯＰへ送る。

パケット・ステータスを伴う最初のバス（選択）サイク
ルで、ｌ０ＩＣは、終了を望んでいるか、又は割振られ
たＩＯＰボート番号を用いて続行しようとしているかを
工○Ｐに知らせることができる。もし動作が終了される
のであれば、ｌ０ＩＣはそのＤＭＡ機構を自由に別の工
○Ｐに割振ることができる６最初のデータ・サイクルで
、ＩＯＰは、転送可能な別のパケットを持っているかど
うかをＳＰＤバスを介してｌ０ＩＣに知らせることがで
きる。もしＩＯＰが別のパケットを持っていなければ、
ＩＯＰはＤＭＡ動作を終了させる。メモリ動作の続行で
別のデータ・パケットを転送できるのは、工○Ｐ及びｌ
０ＩＣの両方が続行に同意した場合だけである。リモー
ト読取り動作のためのバス・プロトコルは、データがＩ
ＯＰから工○ＩＣへ送られることを除くと、リモート書
込み動作の場合と同様である。

ＩＯＰ及びｌ０ＩＣの何れかがＤＭＡ動作の終了を決定
した場合には、共用ＤＭＡ機構は別の■○Ｐに対するサ
ービスに備えて解放される。ＤＭＡ動作が終了されたＩ
ＯＰは、それを再開するためには、別のＤＭＡ初期設定
ユニット動作メツセージを出さなければならない。

上述のリモート読取り／書込み動作によれば、ＳＰＤバ
スの利用時間はデータ転送の間に限られ、ｌ０ＩＣとメ
モリとの間でデータ及び制御情報が転送されている間は
解放されているので、ＳＰＤバスをより効率良く使用す
ることができる。かくして、複数の入出力バスを有する
従来のシステムにおけるメモリ待ち時間の問題が解消さ
れる。

Ｅ、実施例の説明 まず本発明の前提となる従来のシステムについて説明し
ておく。

第１ａ図を参照するに１図示の計算機システム１０は入
出力インターフェース制御装置（ＩＯＩＣ）１０ｊ−１
０ｍと、アダプタ・バスＩｏｎと。

入出力バス（以下ｒＳＰＤバス」と呼ぶ）１０を−Ｌｏ
ｗを含む。

以下の記述は、本発明の説明に加えて、その周辺事項と
も云うべき説明をも含んでいる。かかる周辺事項は、Ｉ
ＢＭ社から発行された刊行物である。ｒＩＢＭシステム
／３７０解説書Ｊ、Ｆｏｒｍ　　Ｎｏ、Ｎ：ＧＡ２２−
７０００に詳しい。

第１ａ図において、命令プロセッサ・ユニット（ＩＰＵ
）１０ａは命令キャッシュ１０ｂ及びデータ・キャッシ
ュ１．ＯＣＡ接続される。命令キャッシュ１０ｂ及びデ
ータ・キャッシュ１０ｃは、さらにメモリ・バス１０ｆ
を介して中央メモリ１０ｄ及び入出力インタフェース・
ユニット（ＩＯＩＵ）１０ｅへ接続される。メモリ・バ
ス１０ｆは３６ビツトの２方向性３状態バスであって、
パリティ付きの４バイトから成る。メモリ制御１０ｇは
メモリ制御バス１０ｈを介して中央メモリ１０ｄへ接続
され、また工○ＩＵ１０ｅとインタフェースする。メモ
リ制御バス１０ｈは１０本の制御線又はハンドシェーク
線から成る。これらの線に含まれる信号は、メモリ指令
時間、カード選択、メモリ・バッファ時間、メモリ・デ
ータ・ストローブ、メモリ・データ有効、メモリ禁止、
メモリ・リフレッシュ時間、入力バリティ・エラーＦＣ
Ｃエラー、訂正済みエラー及び３つのクロックである。

またｌ０ＩＵ１０ｅは、調停論理１０１とインタフェー
スする。リフレッシュ論理１０Ｘは調停論理１０ｉの内
部に設けられる。調停論理１０ｉは線２を介して命令キ
ャッシュ１０ｂからアクセス要求を受取り、また線１を
介してデータ・キャッシュ１０ｃからアクセス要求を受
取る。

さらにｌ０ＩＵ　　１０ｅは、アダプタ・バスＩＱｎを
介して、第１ないし第４の入出力インタフェース制御装
置（ＩＯＩＣＯｏ−３）１０ｊ−１０へ接続される。こ
の実現例では、最大１６個のｌ０ＩＣを設けることがで
きるが、図面を簡潔にするため第１ａ図には４つのｌ０
ＩＣだけが示されているにすぎない。調停論理１０ｉは
、線３−６を介して、ｌ０ＩＣ１−ＩＯＩＣ４（１０ｊ
−１０ｍ）からアクセス要求をそれぞれ受取る。

これらのｌ０ＩＣは、ＳＰＤバスＬｏｔ−１０ｗを介し
て、種々の入出力サブユニット・プロセッサ１ｏｐ−１
０ｓへそれぞれ接続される。以下、これらの入出力サブ
ユニット・プロセッサを単にｒＩＯＢＵＪと呼ぶ。ＳＰ
ＤバスＬｏｔ−Ｌｏｗの各々は、最大３２個のｌ０ＢＵ
に対するアドレッシング信号を処理することができる。

調停論理１０ｉは線７を介してメモリ制御ｌｏｇからア
ダプタ・バスＩｏｎのアクセス要求を受取り、線８を介
してリフレッシュ論理１０ｘからアクセス要求を受取り
、線９を介してメモリ制御１０ｇからプロセッサ・バス
動作（ＰＢＯ）のサイクル・スチール要求を受取る。

第１ａ図に示した計算機システムの機能的動作を説明す
る。

ＩＰＵｌｏａは、データ・キャッジ１ｌｏｃ内のデータ
を利用して、命令キャッシュ１０ｂ内の命令を実行する
。この命令の実行結果は中央メモリ１０ｄに記憶される
。もしこの命令の実行結果をｌ０ＢＵ　　Ｌｏｐ−１０
ｓのそれぞれへ転送することが必要であれば、メモリ制
御Ｌｏｇはかかる実行結果を中央メモリ１０ｄから検索
し、これをｌ０ＩＵ　　１０ｅを介してアダプタ・バス
１０ｎへ転送するとともに、さらに工○ＩＣｌｏｊ−１
０ｍを介してＳＰＤバスＬｏｔ−Ｌｏｗ及びｌ０ＢＵ　
　Ｌｏｐ−１０ｓへ与える。しかし、命令キャッシュ１
０ｂ、データ・キャッシュ１０ｃ及び／又はｌ０ＩＣ１
０ｊ−１０ｍが共有バス（メモリ・バス１０ｆ及びアダ
プタ・バス１０ｎ）のアクセスを同時に必要とすること
がありうる。

かかる共有バスは一度に１つのアクセスを処理しうるに
すぎないから、特定の時点でどのユニットがこの共有バ
スをアクセスしうるかを決定するために、何らかの調停
機構が利用されねばならない。

このような決定を行うため、アクセスを必要とする複数
のユニット（データ・キャッシュ１０ｃ、命令キャッシ
ュ１０ｂ、ｌ０ＩＣ１０ｊ−１０ｍ、メモリ制御ｌｏｇ
及びリフレッシュ論理１０Ｘ）の各々はアクセス要求信
号を発生し、これを線１−９を介して調停論理１０ｉへ
与える。特定の調停手法に従って、調停論理１０ｉは前
記複数のユニットのうち共有バスをアクセスすべき特定
のユニットを決定する。

調停論理１０ｉの詳細は１９８５年１０月２８日に米国
特許商標庁へ提出された米国特許出願第７９１６４７号
に記述されており、またＩＰＵｌｏａの詳細は１９８６
年６月１２日に米国特許商標庁へ提出された米国特許出
願第８７３７３１号に記述されている。これらの米国特
許出願はいずれも本出顕人に譲渡されたものである。

第２図を参照するに、そこにはｌ０ＩＣ１０ｊ−１０ｍ
の各々のブロック図が示されている。

各■○ＩＣは、アダプタ・バスＩｏｎとＳＰＤバスＬｏ
ｔ−Ｌｏｗの各々との間に介在する。アダプタ・バスＩ
ｏｎはシステム・クロックを使用してデータを転送する
同期式バスであり、ＳＰＤバスＬｏｔ−Ｌｏｗはｌ０Ｉ
Ｃ１０ｊ−１０ｍの各々と工○ＢＵ　　Ｌｏｐ−１０ｓ
の各々との間の「ハンドシェーキング」によって決まる
速度でデータを転送する非同期式バスである。アダプタ
・バスＩｏｎとＳＰＤバスＬｏｔ−Ｌｏｗのデータ転送
速度がそれぞれ異なるため、ｌ０ＩＣ１０ｊ−１０ｍの
各々は受信したすべてのデータ及び制御情報をバッファ
しなければならない。こうしないと、高速のアダプタ・
バスＩｏｎが低速のＳＰＤバスＬｏｔ−Ｌｏｗをオーバ
ランするからである。

第２図において、ｌ０ＩＣ１０ｊ−１０ｍの各々は、ア
ダプタ・バスＩｏｎとＳＰＤバス１０ｔ−Ｌｏｗの各々
との間に介在するように図示されている。各ｌ０ＩＣを
構成する要素には：アダプタ・バスＩｏｎ及びＳＰＤバ
スＬｏｔ−Ｌｏｗの１つへ接続されたレジスタ及びバッ
ファ部２０と；レジスタ及びバッファ部２０並びにアダ
プタ・バスＩｏｎへ接続されたアダプタ・バス制御３０
と；レジスタ及びバッファ部２０、アダプタ・バス制御
３ｏ並びにＳＰＤパスＬｏｔ−Ｌｏｗの１つへ接続され
たＳＰＤバス制御４０と；ＳＰＤバス制御４０．アダプ
タ・バス制御３０及びＳＰＤバスＬｏｔ−Ｌｏｗの１つ
へ接続されたバス制御ユニット（ＢＣＵ）５０がある。

各ｌ０ＩＣのレジスタ及びバッファ部２０は、複数のレ
ジスタ及び複数のバッファを含む。これらのレジスタは
、ｌ０ＩＵ　　１０ｅ及びｌ０ＢＵＬｏｐ−１０ｓから
のデータを保持するために使用される。これらのレジス
タは、データを保持することに加えて、このデータを使
用して指令を発生するとともに、当該ｌ０ＩＣの動作に
関連するステータス情報を保持する。前記バッファはＳ
ＰＤバス１０　ｔ　−１’Ｏｗ又はアダプタ・バスＩｏ
ｎから与えられたデータを保持するために使用されるが
、これらのバッファは前記レジスタとは対照的に、かか
るデータを一方のバスから他方のバスへ渡すことができ
るまで、これを保持するにすぎない。一般に、各ｌ０Ｉ
Ｃのレジスタ及びバッファ部２０は、アダプタ・バスＩ
ｏｎからＳＰＤバス１０ｔ−１０ｗへ、又はＳＰＤバス
Ｌｏｔ−１Ｏｗからアダプタ・バスＩｏｎへデータを転
送するために、当該ｌ０ＩＣが必要とするすべての情報
を保持するために使用される。レジスタ及びバッファ部
２０は、アダプタ・バス制御３０及びＳＰＤバス制御４
０によって制御される。これらの制御３ｏ及び４０は互
いに干渉せず、それぞれの機能を同時に遂行することが
できる。これ、らの制御３０及び４０は、レジスタ及び
バッファ部２０が使用されている間、その重ね書きを禁
止する。

パリティが検査され、新しいデータをバッファヘセット
するとき正しいパリティが発生されるので。

該バッファ内に不正なパリティが存在することはない。

アダプタ・バス制御３０は、アダプタ・バス１０ｎと授
受するデータに関連して、レジスタ及びバッファ部２０
のすべてのゲート及びセット動作を制御する。またこの
制御３０は、、ＩＰＵｌｏａからｌ０ＩＵ　　１０ｅを
介してｌ０ＩＣ１０ｊ−１０ｍへ転送されるすべての指
令を解読し、これらの機能を制御するか、又は当該指令
が二二ット動作である場合には、その情報をＳＰＤバス
制御４０へ送信する。アダプタ・バス制御３０はアダプ
タ・バスＩｏｎを要求し、そしてｌ０ＢＵＬｏｐ−１０
ｓに関連するメモリ動作のためにアダプタ・バスＩｏｎ
とのデータ授受を制御する。

ＳＰＤバス制御４０は、ＳＰＤバスＬｏｔ−１０ｗとの
データ授受に関連して、レジスタ及びバッファ部２０の
すべてのゲート及びセット動作を制御する。またこの制
御４０は工○ＢＵ　　Ｌｏｐ−Ｉ　Ｃ）　ｓからｌ０Ｉ
Ｃ１０ｊ−１０ｎへ与えられるすべての指令を解読し、
それらの機能を制御する。さらに、ＳＰＤバス制御４０
は中央メモリ１０ｄへのメモリ動・作に関連するメモリ
動作コードと開始アドレスを発生する。メツセージ受領
及びメモリ動作を行うため、ＳＰＤバス制御４０は情報
をアダプタ・バス制御３０へ送る。これは前記動作から
生じたデータをアダプタ・バスＩｏｎを介して中央メモ
リ１０ｄへ送信しつるようにするためである。

各ｌ０ＩＣのＢＣＵ　　５０は、ＳＰＤバス１０ｔ−Ｌ
ｏｗに対する工○ＢＵ　　Ｌｏｐ−１０ｓのアクセスを
調停するとともに、ＳＰＤバス上の機能を監視する。Ｂ
ＣＵ　　５０はプログラマブル・タイマを含む。もしＳ
ＰＤバスの動作が非常に長時間を要するか、又はハング
・アップ（立往生）すれば、当該動作はタイムアウトと
なって、ＳＰＤバスを回復することができる。ＳＰＤバ
ス１０ｔ−Ｌｏｗで直接選択動作を生ぜしぬることがで
きるのは、ＢＣＵ　　５０だけである。ＩＯＩＣｌｏｊ
−１０ｍの各々はそれぞれＢＣＵ　　５０を含んでいる
から、そのアドレスはそれぞれのＳＰＤバスＬｏｔ−Ｌ
ｏｗで常に？００′である。

次に第２図を参照して、ｌ０ＩＣ１０ｊ−１０ｍ、アダ
プタ・バスＩｏｎ及びＳＰＤバス１゜ｔ−Ｌｏｗの機能
的動作を概説する。

ここで、指令及び／又はデータを第１ａ図の中央メモリ
１０ｄからｌ０ＢＵ　　１．０ｐ−１０ｓの１つへ転送
しなければならないものと仮定する。

ｌ０ＩＵ　　１０ｅは、データを１つの工○工Ｃへ転送
するように、これを中継する。アダプタ・バスＩｏｎは
同期式バスであるから、Ｉ○ＩＵ　　１０ｅ内のデータ
はアダプタ・バスＩｏｎを介して当該ｌ０ＩＣのレジス
タ及びバッファ部２０ヘクロック入力される。アダプタ
・バス制御３０はアダプタ・バスＩｏｎからデータを検
索する動作を制御するとともに、このデータをレジスタ
及びバッファ部２０へ記憶する動作を制御する。バッフ
ァが充満状態となる場合、アダプタ・バス制御３０はそ
の旨をＳＰＤバス制御４０に通知する。ＳＰＤバス制御
４０はその応答をＢＣＵ　　５０に与える。ＢＣＵ　　
５０はＳＰＤバスＬｏｔ−Ｌｏｗへのアクセスを調停す
るものであるから、ＢＣＵ５０は、ＳＰＤバス制御４０
がＳＰＤバスを要求した後にこのバスをいつアクセスし
うるかを決定する。ＳＰＤバスをアクセスするための比
較的高い優先順位を有する他の工○ＢＵ　　ｌ０Ｐ−１
Ｏ５が存在しない場合、ＢＣＵ　　５０はバス肯定応答
（ＡＣＫＢ）信号をＳＰＤバス制御４０へ与え、かくて
該制御にＳＰＤバスＬｏｔ−Ｌｏｗに対する次のアクセ
スを与える。しかし、ＳＰＤバス制御４ｏは、ＢＣＵ　
　５０からバス許可（ＢＵＳＧ）信号を受取るまで、そ
れ以上進行することはできない。ＳＰＤパス制御４０が
ＢＣＵ　　５０がらＢＵＳＧ信号を受取ってＳＰＤバス
へのアクセスを与えられる場合、これはレジスタ及びバ
ッファ部２０に記憶されたデータをＳＰＤバスへ置くよ
うに制御する。

しかし、ＳＰＤバスは非同期式バスであるから、ＳＰＤ
バス制御４０はクロック手段を介してｓＰＤバスにデー
タを置くことはせずに、ハンドシェーキング手段を介し
てＳＰＤバスにデータを置くのである。かかるハンドシ
ェーキング手段は、以下に記述されている。

ハンドシェーキング手段は、本質的にマスタ／スレーブ
関係である。すなわち、ｌ０ＩＣ，がマスタでｌ０ＢＵ
がスレーブとなることもあるし、工○ＢＵがマスクでｌ
０ＩＣがスレーブとなることもある。ｌ０ＩＣがデータ
をＳＰＤバスに置いてこれを■○ＢＵへ転送しようとす
る場合、ｌ０ＩＣがマスクでｌ０ＢＵがスレーブである
。以下で記述するように、Ｓ、ＰＤバスＬｏｔ　　Ｌｏ
ｗは。

アドレス／データ（Ａ／Ｄ）バス、指令／ステータス（
Ｃ／Ｓ）バス及びオリジン／宛先（○／Ｄ）バスから成
る。当該ｌ０ＩＣのレジスタ及びバッファ部２０内にあ
るデータがＡ／Ｄバス、　Ｃ／Ｓバス及びＯ／Ｄバスを
介してＳＰＤバスへ置かれる場合、当該ｌ０ＩＣのＳＰ
Ｄバス制御４０及びＳＰＤバスへ接続された■○ＢＵは
次の３つの信号、すなわちマスク・ステアリング（Ｍ　
Ｓ　Ｔ）信号、マスク選択（ＭＳＥＬ）信号及び作動可
能（ＲＤＹ）信号を使用する。レジスタ及びバッファ部
２０からＳＰＤバスにデータを置く前に、ＳＰＤバス制
御４０はそのすべてのｌ０ＢＵに対しＭＳＴ信号を発生
する。ＭＳＴ信号は、［私がバスを占有する」旨を通知
する。従って、前述の例では、マスタｒｏｒｃのＳＰＤ
バス制御４０は、ＢＣＵ　　５０内の調停手段へＭＳＴ
信号を転送し、これによりマスタエ○ＩＣがＳＰＤバス
へのアクセスを有することを当該ＥＣＵに通知する。次
いで、ＳＰＤバス制御４０は、レジスタ及びバッファ部
２０からＳＰＤバスへデータを置く動作を制御する。次
に、ＳＰＤバス制御４０は、そのすべてのｌ０ＢＵへＭ
ＳＥＬ信号を転送する。このＭＳＥＬ信号は、「データ
がＳＰＤバスに置かれ。

有効である」旨を通知する。従って、前述の例では、マ
スクｌ０ＩＣのＳＰＤバス制御４０は、そのＳＰＤバス
へ接続され且つスレーブになろうとしているすべてのｌ
０ＢＵへ、ＭＳＥＬ信号を転送する。すなわち、これら
のｌ０ＢＵに対し、データがＳＰＤバスに置かれたこと
、そしてこのデータが有効であることを通知するのであ
る。所与のスレーブｌ０ＢＵがこのデータを受取った場
合、該スレーブｌ０ＢＵは当該データを転送したマスタ
■○ＩＣへＲＤＹ信号を戻す。このＲＤＹ信号は、「私
が貴方のデータを受取り、そして必要ならば、私自身の
データをＳＰＤバスに置いたＪ旨を通知する。従って、
前述の例では、スレーブ■○ＢＵはＲＤＹ信号をマスク
ｌ０ＩＣへ転送し、これによりスレーブｌ０ＢＵが転送
データを受取ったこと、そしてもし必要ならば、それ自
身のデータをマスクｌ０ＩＣへ戻すように作動したこと
をマスク■○ＩＣに通知する。ＳＰＤバスは非同期式バ
スであるから、スレーブｌ０ＢＵがらの応答は任意の時
間に与えられる。

従って、マスタエ○ＩＣがＳＰＤバスに対するアクセス
を有することをＭＳＴ信号を介してＢＣＵ　　５０に通
知した後、このマスタエ○ＩＣはＭＳＥＬ信号を介して
スレーブｌ０ＢＵと「会話」することにより、データが
ＳＰＤバスに置がれたことを指示し、一方、スレーブｌ
０ＢＵはＲＤＹ信号を介してマスタエ○ＩＣと「会話」
することにより、データが受取られたこと、そしてもし
必要ならば、他のデータがこのマスタエＯＩＣへ戻され
つつあることを指示する。

第３図を参照するに、そこには第１図の一部が図示され
ている。第３図において、１対のｌ０ＢＵ、すなわちＬ
ｏｐ−１０ｓの１つは、所与のＳＰＤバス、すなりちＬ
ｏｔ−Ｌｏｗの１つを介して、所与のｌ０ＩＣ１すなわ
ち１０　ｊ　−１０ｍ　＋７）１つへ接続される。また
このｌ０ＩＣは、アダプタ・バスＩｏｎを介して、調停
論理１０　ｉ　／　Ｉ　ＯＩＵ　　１０ｅ／メモリ制御
Ｌｏｇにも接続される。

■○ＢＵ　　Ｌｏｐ−１０ｓの各々は、その物理的部分
として、インタフェース部分１２及び主部分を含む。但
し、主部分とは、このｌ０ＢＵがらインタフェース部分
１２を取除いたものに相当する。

またｌ０ＩＣ１０ｊ−１０ｍの各々は１．その物理的部
分として、ＳＰＤバス側のインタフェース部分１２、ア
ダプタ・バス側のインタフェース部分１４及び主部分を
含む。但し、ｌ０ＩＣの主部分は、このｌ０ＩＣからイ
ンタフェース部分１２及び１４を取除いたものに相当す
る。また調停論理１０ｉ／ｌ０ＩＵ　　Ｌｏｅ／メモリ
制御ｉｏｇも、インタフェース部分１４及び主部分を包
含する。この主部分は、調停論理１０ｉと、ｌ０ＩＵ１
０ｅと、メモリ制御１０ｇの集合体から、インターフェ
ース部分１４を取除いたものに相当する。　第３図を参
照するに、ＳＰＤバス１０ｔ−１０ｗはｌ０ＩＣ１０ｊ
−１０ｍ及び工○ＢＵ１０Ｐ　　１０ｓの両者とインタ
フェースしなければならないから、ｌ０ＩＣ及びｌ０Ｂ
Ｕと関連するインタフェース部分１２は互いに同じでな
ければならない。さらに、ｌ０ＩＣ及びｌ０ＢＵに関連
するインタフェース部分１２は、構造的及び機能的に、
ＳＰＤバスの構造及び機能と同じでなければならない。

同様に、ｌ０ＩＣ及び調停論理１０ｉ／ｌ０ＩＵ　　１
０ｅ／メモリ制御Ｌｏｇに関連するインタフェース部分
１４は互いに同じでなければならず、また構造的及び機
能的にアダプタ・バスＩｏｎの構造及び機能と同じでな
ければならない。

アダプタ・バスＩｏｎ及びＳＰＤバス１０ｔ−１０ｗの
構造及び機能については、以下で詳述する。

以下では、次の各事項をそれぞれ項分けして詳述するこ
ととする。

−ＩＯＩＣの構造及び機能 一調停論理１０ｉ、ｌ０ＩＵ　　１０ｅ及びメモリ制御
Ｌｏｇを含むメモリ・コントローラの構造及び機能 一８ＰＤバスの構造及び機能 一５ＰＤバスｌｏｔ−Ｌｏｗ、ｒＯＩｃ、アダプタ・バ
スＩｏｎ、メモリ・コントローラの綜合動作の説明 ｌ０ＩＣ（第４図〜第２３図） 第４図には、第２図のレジスタ及びバッファ部２０がブ
ロック形式でか示されている。

第４図において、レジスタ及びバッファ部２０は次の各
構成要素から成る。すなわち、アダプタ・アドレス／デ
ータ（Ａ／Ｄ）バスＩｏｎ□を介してアダプタ・バスＩ
ｏｎへ接続され且つＳＰＤアドレス／データ（Ａ／Ｄ）
バスＬｏｔよを介してＳＰＤバスｌｏｔ−Ｌｏｗへ接続
された複数のデータ・バッファ２０ａと；アダプタＡ／
Ｄバス１０ｎ□を介してアダプタ・バスＩｏｎへ接続さ
れ且つＳＰＤ　　Ａ／ＤバスＬｏｔ工を介してＳＰＤバ
スｌｏｔ−Ｌｏｗへ接続された複数のメツセージ・バッ
ファ２０ｂと；キー／ステータス（Ｋ／Ｓ）バスＩｏｎ
２を介してアダプタ・バスＩｏｎへ接続され且つＳＰＤ
　　Ａ／ＤバスＬｏｔよを介してＳＰＤバスＬｏｔ−Ｌ
ｏｗへ接続されたキー・バッファ２０ｃと；アダプタＡ
／ＤバスＩｏｎ工を介してアダプタ・バスＩｏｎへ接続
され且つＳＰＤ　　Ａ／ＤバスＬｏｔ、を介してＳＰＤ
パス１０ｔ−Ｌｏｗへ接続された複数のアドレス・レジ
スタ２０ｄと；アダプタ・Ａ／Ｄバス１ｏｎ工を介して
アダプタ・バスＩｏｎへ接続されたセレクタ・バッファ
２０ｅと；ＳＰＤ　　Ａ／Ｄバス１゜ｔｌを介してセレ
クタ・バッファ２０ｅ及びＳＰＤバスＬｏｔ−Ｌｏｗへ
接続された選択データバッファ２ＯｆとリアダプタＡ／
Ｄバス１ｏｎｉ及びに／Ｓバス１０　ｎ、２を介してア
ダプタ・バス１ｏｎへ接続され且つｓＰＤ　　Ａ／Ｄバ
スｌｏｔ、。

オリジン／宛先（○／Ｄ）バスＬｏｔ３及び指令／ステ
ータス（Ｃ／Ｓ）バスＬｏｔ、を介してＳＰＤバスＬｏ
ｔ−１ｏｗへ接続された複数のステータス・レジスタ２
０ｇと；アダプタＡ／ＤバスＩｏｎ工を介してアダプタ
・バスＩｏｎへ接続された宛先選択レジスタ２０ｈと；
　Ｏ／Ｄパス１０ｔ、を介して宛先選択レジスタ２０ｈ
、ＳＰＤバスＬｏｔ−Ｌｏｗ及びステータス・レジスタ
２０ｇへ接続され且つＣ／Ｓバス１０ｔ２を介してＳＰ
ＤバスＬｏｔ−Ｌｏｗ及びステータス・レジスタ２０ｇ
へ接続された指令レジスタ２０ｉと；ＳＰＤ　　Ａ／Ｄ
バスｉｏｔ、へ接続された診断バッファ２０ｊとから成
る。

一般的に云えば、これらのバッファ２０ａ、２０ｂ、２
０Ｃ１２０ｅ、２０ｆ及び２０ｊは、ＳＰＤバスＬｏｔ
−Ｌｏｗとアダプタ・バスＩｏｎとの間で授受されるデ
ータを一時的に記憶するにすぎない。セレクタ・バッフ
ァ２０ｅ及び選択データ・バッファ２Ｏｆはアダプタ・
バスからデータを受取り、これをＳＰＤバスへ転送する
にすぎない。診断バッファ２０ｊはＳＰＤバスとデータ
を授受するにすぎない。これらのバッファはその記憶デ
ータを変更するものではない。データ・バッファ２０ａ
は８つのデータ・バッファから成り、その各々は４バイ
トの幅を有する。この実現形態によれば、当該ｌ０ＩＣ
がメモリ動作を行っているとき、データ・バッファ２０
ａは最大３２バイトのデータ（パリティを含む）をバッ
ファすることができる。しかし、必要に応じて、追加の
３２バイト・データをバッファすることができる。デー
タ・バッファ２０ａが使用されるのは、当該工○ＩＣが
メモリ及びメツセージ受領動作のスレーブとなっている
場合である。かかるデータ・バッファ２０ａとのデータ
路は４バイトの幅を有し、そのデータは当該工○ＩＣの
データ・バッファ２０ａへ送る前にｌ０ＢＵ　　Ｌｏｐ
−１０ｓによってバイト整列されねばならない。

メツセージ・バッファ２０ｂはメツセージ・バッファ１
及び２から成り、その各々は４バイトのデータ（パリテ
ィを含む）をバッファすることができる。メツセージ・
バッファ２０ｂが使用されるのは、当該ｌ０ＩＣがユニ
ット動作のマスクとなる場合である。これらのメツセー
ジ・バッファとのデータ路は４バイトの幅を有し、そし
て該メツセージ・バッファ内の情報はユニット動作の２
データ・サイクル中にＳＰＤ　　Ａ／ＤバスＬｏｔ１上
のデータとなる。これらのメツセージ・バッファ２０ｂ
に関連して、４つのプロセッサ・バス動作（ＰＢＯ）指
令がある。すなわち、「メツセージ・バッファ・レジス
タ１へのロード（ＬＭＢＲｌ）Ｊ　指令、「メツセージ
・バッファ・レジスタ・２へのロード（ＬＭＢＲ２）Ｊ
指令、「メツセージ・バッファ・レジスタ１へのコピー
（ＣＭＢＲＩ）Ｊ指令、「メツセージ・バッファ・レジ
スタ２へのコピー（ＣＭＢＲ２）Ｊ指令がそれで、ある
。メツセージ・オリジン・ステータス・ワード（ＭＯＳ
Ｗ）の使用中ビットがオンである場合、これらのロード
命令は遂行されず、その代わりに１０ＩＣ使用中信号が
アダプタ・バス１．　Ｏｎへ戻される。

キー・バッファ２０ｃはパリティを含み５ビツトの幅を
有し、ｌ０ＩＣ１０ｊ−１０ｍがスレーブであるとき１
選択サイクルの間にＳＰＤ　　Ａ／ＤバスＬｏｔ工の最
初の５ビツトをバッファするために使用される。このデ
ータはメモリ保護とメツセージを受領可能なバッファの
選択のために利用されるものであり、アダプタ・バスＩ
ｏｎのアクセス許可を受取った後にそのに／Ｓバス１０
ｎ２を介してＩＣＩＵ　　１０ｅへ送られる。

セレクタ・バッファ２０ｅはパリティを含み４バイトの
幅であり、命令プロセッサ・ユニット（ＩＰＵ）１０ａ
のＲＳレジスタからのデータをバッファするために使用
される。このデータは、ＰＢＯ指令の指令時間サイクル
の後に、アダプタＡ／Ｄバス１０ｎ１に現われる。セレ
クタ・バッファ２０ｅは、この指令時間サイクルの後に
、工○ＩＣ１０ｊ−１０ｍの各々でセットされる。

選択データ・バッファ２０ｆはパリティを含み４バイト
の幅を有し、セレクタ・バッファ２０ｅからのデータを
セットされる。このセットが行われるのは、当該ｌ０Ｉ
Ｃのアドレスがアダプタ指令時間にアダプタ・バスＩｏ
ｎに提示される宛先選択アドレスと一致し且つ当該ｌ０
ＩＣが使用中でない場合である。このバッファ２０ｆか
らのデータは、ｌ０ＩＣ１０ｊ−１０ｍがユニット動作
のマスクであるとき、選択サイクルの間にＳＰＤ　　Ａ
／Ｄバス１０ｔ１に置かれる。

診断バッファ２０ｊはパリティを含み４バイトの幅を有
し、当該ｌ０ＩＣがスレーブとなっており且つＳＰＤ循
環読取指令を行っているとき、選択サイクルの間にＳＰ
Ｄ　　Ａ／ＤバスＬｏｔ工からのデータをセットされる
。この指令の２データ・サイクルの間、診断バッファ２
０ｊの内容は当該工○ＩＣによってＳＰＤ　　Ａ／Ｄバ
スＬｏｔ□へ駆動される。

選択サイクル・データ・サイクル及び循環読取指令の定
義については、本明細書の以下の記述を参照されたい。

アドレス・レジスタ２０ｄ、ステータス・レジスタ２０
ｇ、宛先選択レジスタ２０ｈ及び指令レジスタ２０ｉは
、アダプタ・バス１０ｎ及びＳＰＤバスＬｏｔ−Ｌｏｗ
からデータをロードされる。

このデータは、ｌ０ＩＣ１０ｊ−１０ｍの動作のために
使用される。これらのレジスタ内のデータはアダプタ・
バスＩｏｎ及びＳＰＤバスＬｏｔ−１ｏｗの一方又は他
方へ通されるが、ＩＯＩＣ１０ｊ−１０ｍはこのデータ
がそれぞれのバスへ通・される前にこれを変更すること
ができる。

第５図には、宛先選択レジスタ２０ｈに関連する複数の
フィールドが示されている。このレジスタ２０ｈは、パ
リティを含み４バイトの幅を有する。このレジスタは、
アダプタ指令（ＡＤＰ　　ＣＭＤ）、ＳＰＤ指令（ＣＭ
Ｄ）、ｌｏＩＣ番号（ＩＣ＃）、優先順位（ＰＲ）及び
ＳＰＤ宛先アドレス（ＤＥＳＴ）フィールドをそれぞれ
バッファするために使用される。このデータは、ＰＢＯ
命令の指令時間サイクル中に、アダプタＡ／ＤバスＩｏ
ｎ□に置かれているものである。宛先選択レジスタ２０
ｈは、指令時間サイクルの間に各■○ＩＣによってセッ
トされる。当該ｌ０ＩＣはこのデータを検査してアドレ
スが一致するか否かを決定するとともに、指令の型を決
定する。

第４図の指令レジスタ２０ｉは、パリティを含み４バイ
トの帽を有し、当該ｌ０ＩＣのアドレスが一致し且つ当
該ｌ０ＩＣが使用中でないとき、宛先選択レジスタ２０
ｈからのデータをセットされる。選択サイクルの間、Ｓ
ＰＤ　　Ｃ／Ｓバス１０　ｔ＋及びＳＰＤ　　Ｏ／Ｄバ
Ｘ１０ｔａ（７）タメ（’）データは、当該ｌ０ＩＣが
ユニット動作のマスクであるとき、このレジスタから与
えられる。

アドレス・レジスタ２０ｄは４つのアドレス・レジスタ
を含み、その各々はそれぞれ４バイトの帳を有する。こ
れらのレジスタは、最大で４つのメモリ指令及びアドレ
スを記憶するために使用される。当該１０ＩＣがスレー
ブである場合１選択サイクルの間にＳＰＤ　　Ａ／Ｄバ
スＬｏｔ工上ノデータが第１アドレス・レジスタにセッ
トされる。

次に、ＳＰＤバス制御４０は、ＳＰＤバス指令及びアド
レス・レジスタのバイト３を調べる。もし当該指令がメ
モリ指令であれば、ＳＰＤバス制御４０はメモリ指令を
発生してこれを第１のアドレス・レジスタのバイト０に
置く。もし、境界の制約のために、第１のメモリ指令が
すべてのデータをデータ・バッファ２０ａに記憶するこ
とができなければ、ＳＰＤバス制御４０は新しいメモリ
指令及びアドレスを発生するとともに、これを次のアド
レス・レジスタのバイトＯ及び３に置く。１つのＳＰＤ
メモリ動作中にバッファされたデータを記憶するには、
最大４つのメモリ指令を必要とする。従って、ＳＰＤバ
ス制御４０は最大４つの指令及びアドレスを発生し、こ
れらを４つのアドレス・レジスタに置く。ＳＰＤバス制
御４０は、読取りを行う場合、１つのメモリ指令を発生
する。

従って、この読取りの間には、第１のアドレス・レジス
タだけが使用される。バイト１及び２内のデータは、メ
モリ指令発生手段によっては変更されない。

ステータス・レジスタ２０ｇは複数のレジスタから成り
、これらのレジスタが保持するビットは成る命令を実行
することによって直接的にセットされるか、他のステー
タス・ビットの論理ＯＲであるか、又は当該ｌ０ＩＣに
よってセットされる。

幾つかのビットは結線式のものであって、コピーだけが
可能である。以下の番号付きの各項では、ステータス・
レジスタ２０ｇ内の各レジスタが記述されている。

（１）メツセージ・オリジン・ステータス・ワード（Ｍ
Ｏ３Ｗ）レジスタ：第６図のＭＯ８Ｗは３２ビツトのス
テータスであって、当該１０ＩＣによって開始されたユ
ニット動作に関係するステータスを記録するため、この
ｌ０ＩＣによって使用される。ユニット動作はＭ　ＯＳ
　Ｗを使用して、使用中、エラー及び動作終了ステータ
スを指示する。

当該ｌ０ＩＣが成るユニット動作を受諾する場合、これ
はＭＯ３Ｗの動作終了（Ｅ）ビット、Ｂステータス（Ｂ
ＳＴＡＴ）データ終了ビット及び宛先（ＤＥＳＴ）フィ
ールドをリセットするが、その間ＭＯ８Ｗの使用中（Ｂ
）ビットをセット状態に維持する。ステータス・サマリ
（Ｓ）ビットは、ＭＯ５Ｗ内の全エラー・ビットの論理
ＯＲである。

Ｅ及びＳビットが両老とも１である場合、動作終了割込
み（ＥＩＳ（５））が通知される。ＢＳＴＡＴフィール
ドの内容はデータ・サイクルの終了時にＳＰＤ　　Ｃ／
Ｓバス１０ｔ２で受取られ、かくてＢＳＴＡＴフィール
ドは終了ステータスを保持する。ＤＥＳＴフィールドの
内容は、直接選択ユニット動作を行っているときのデー
タ・サイクルの間に、ＳＰＤ　　○／Ｄバス１０ｔ１上
で受取られる。ＭＯ３Ｗを読取るためのＰＢＯ指令には
、ｒＭＯ５Ｗ１ピー（ＣＭＯ５Ｗ）Ｊ指令及び「ＭＯＳ
Ｗ移動（ＭＭＯ８Ｗ）Ｊ指令の２つがある。

これらの命令は両者ともにＭＯ８Ｗを読取るが、後者の
命令はＥビットを読取り且つこのＥビットが１状態にあ
ることを決定した後、他のすべてのビットをリセットす
る。

（２）メツセージ受領ステータス・ワード（ＭＡＳＷ）
レジスタ：第７図のＭＡＳＷは３２ビツトのワードであ
って、メツセージ受領動作に関係するステータスを記録
するために、当該工○ＩＣによって使用される。これは
、メツセージ受領動作の一部として記憶される第４ワー
ドである。ＭＡＳＷ内の指令（ＣＭＤ）フィールドは選
択サイクル中のＣ／Ｓバスを表わし、ＩＣ番号（ＩＣ＃
）は当該ｌ０ＩＣのアドレスであり、オリジン（ＯＲＩ
Ｇ）フィールドはメツセージ受領動作を生ぜしめたｌ０
ＢＵ　　Ｌｏｐ−１０ｓのバス・アドレスである。

（３）モニタ・ステータス・ワード（Ｍ　Ｓ　Ｗ）レジ
スタ：第８図のＭＳＷは３２ビツトのワードであって、
障害分離のためにＢＣＵ　　５０の機能を支援するｌ０
ＩＣによって使用される。ＭＳＷの内容が定義されるの
は、これがセットされる時間と次のＳＰＤバス動作との
間だけである。ＭＳＷは、それがセットされる時間に、
ＳＰＤバス１０ｔ−Ｌｏｗの状態を記録する。第８図に
おいて。

タグ（ＴＡＧＳ）フィールドは、マスク選択（ＭＳＥＬ
）、作動可能（ＲＤＹ）、マスタ・ステアリング（ＭＳ
Ｔ）、バス肯定応答（ＡＣＫＢ）及びバス許可（ＢＵＳ
Ｇ）の状態を保持する。Ｃ／ＳフィールドはＣ／Ｓバス
Ｌｏｔ、を表わす成る番号を保持し、Ｏ／Ｄフィールド
はＯ／Ｄバス１０ｔ、を表わす成る番号を保持する。Ｍ
ＳＷ内には３つのパリティ・エラー（Ｐ）ビットがあり
、該ビットはＣ／Ｓバス１０　ｔ　ｚ、Ｏ／Ｄバス１゜
ｔ３又はＡ／Ｄバス１０　ｔ　ｘがＭＳＷ（７）−ｔ＝
ニラ時間にパリティ・エラーを有していたことを指示す
る。

調停フィールドは、要求バス及び３本の要求優先原位線
の状態とともに、ボード選択線の状態を保持する。ＭＳ
Ｗは、バス・タイムアウトに応じてセットされるか、又
はＰＢ○命令のうちｒＭＳＷセット（ＳＭＳＷ）Ｊ命令
の実行結果に応じてセットされる。ＭＳＷを読取るため
のＰＢＯ指令はｒＭＳＷコピー（ＣＭＳＷ）Ｊ指令であ
る。

（４）工ｏＩＣステータス・ワード（ＩＣ８Ｗ）レジス
タ：第９図のＩＣ５Ｗは３２ビツトのワードであって、
非同期式バスの事象に関係するステータスを記録するた
めに当該ｌ０ＩＣによって使用される。第９図において
、ＩＣ５Ｗは指令受信フィールド、ステニタス・フィー
ルド及びタイムアウト・フィールドを含む。ユニット動
作中に当該ｌ０ＩＣがバス・スレーブである場合、これ
は１つの１を再開／アドレス要求／要求停止指令に対す
る指令受信フィールド内の対応するビットと論理ＯＲす
る。ステータス・フィールドは、（ユニット動作及びメ
モリ動作に対する）ユニット・チエツク、メモリ・エラ
ー及びバッファ使用不能のためのビットを保持する。タ
イムアウト・ビットはタイムアウト時にセットされ、タ
イムアウトの型（遊休／動作）を指示する。ステータス
・サマリ（Ｓ）ビットは、ＥＩＳ（４）割込みを生起す
るに必要なＩＣ３Ｗ内の全ビットの論理ＯＲである。Ｉ
Ｃ３Ｗに関連して、２個のＰＢＯ指令が存在する。その
１つは当該ワードを読取るためのｒＩｃｓＷコピー（Ｃ
ＩＣ３Ｗ）Ｊ指令であり、他の１つはリセット可能なビ
ットをリセットするための「マスク使用ＩＣ５Ｗリセツ
ト（ＲＩＣＳＷ」指令である。

（５）ＩＯＩＣ制御レジスタ（ＩＣＣＲ）：第１０図の
ＩＣＣＲは初ＪｔＡｍ定状態フィールド、タイムアウト
・フィールド、ライン長（ＬＬ）フィールド、ｌ０ＩＣ
ステータス及び制御フィールドを含む。ＩＣＣＲは３２
ビツトのワードであって、ｌ０ＩＣの機能を制御するた
め及びステータスを与えるために使用される。またＩＣ
ＣＲは、「ステータス即時読取」というＳＰＤ　　Ｉ１
０バス指令を介して、他のｌ０ＢＵ　　Ｌｏｐ−１０５
へ戻されるデータについてプログラミング・インタフェ
ースを提供するためにも使用される。タイムアウト・フ
ィールドは、タイムアウト時の当該ｌ０ＩＣのステータ
スを保持し、さらにタイムアウトを生ぜしめうる３つの
エラーを保持する。初期設定状態及びライン長（ＬＬ）
フィールドは、当該ｌ０ＩＣに対するステータス即時読
取りを行っているときに、ｌ０ＢＵによって必要とされ
るデータを保持する。初期設定状態ビットはＰＢ○指令
によってセット及びリセットされ、またライン長フィー
ルドは３２バイトの長さを表わすようにセットされる。

ｌ０ＩＣステータス及び制御ビット・フィールドは、ス
テータスをプログラムへ通知するためか又は、ｌ０ＩＣ
のプログラム制御を可能にするため、Ｉ　ＯＩ　Ｃによ
って使用される。ステータス制御ビットは、調停許可、
バス・クリア付勢（ユニット動作及びメモリ動作に対す
る）作動可能、ＢＣＵ割当済み及びモニタ・りひツク禁
止である。ｌ０ＣＲに関連して、３個のＰＢ○指令があ
る。その１は当該ワードを読取るための「工ＣＣＲコピ
ー（ＣＩＯＣＲ）Ｊ指令であり、その２は状態及び制御
ビットをセットするための［マスク使用ＩＣＣＲセット
（ＳＩＣＣＲ）Ｊ指令であり、その３はリセット可能な
ビットをリセットするための「マスク使用ＩＣＣＲリセ
ット（ＲＩＣＣＲ）Ｊ指令である。ＭＯ３Ｗの使用中（
Ｂ）ビットがオンで且つｌ０ＩＣ使用中信号がアダプタ
・バスへ戻される場合、これらのセット及びリセット命
令は遂行されない。

第１１図には、第２図のアダプタ・バス制御３０がブロ
ック形式で示されている。

アダプタ・バス制御３０は、アダプタ・バス１０ｎとデ
ータを授受するに必要な工○ＩＣ１０ｊ−１０ｍの全機
能を制御するために使用される。

これはＰＢ○命令を処理すること、当該ｌ０ＩＣに対す
るアダプタ・バス・サイクルを記録すること、当該■○
ＩＣの適正なレジスタ及びバッファとデータを授受する
ことを含む。またアダプタ・バス制御３０はに／Ｓバス
１０ｎ２からのステータス情報を処理し、このステータ
スをステータス・レジスタ２０ｇに置くか、又はこれを
ＳＰＤバス制御４０へ送ってＣ／Ｓバス１０ｔ２へ置か
せるように動作する。

第１１図において、アダプタ・バス制御３ｏはｌ０ＩＣ
突合せ論理３０ａを含み、該論理はＳＰＤ使用中（ＳＰ
Ｄ　　ＢＵＳＹ）信号及びハードウェア・アドレス信号
に加えてセレクタ・バッファ・データにも応答する。突
合せ論理３ｏは■○ＩＣ肯定応答（ＩＯＩＣＡＣＫ）信
号又はｌ０ＩＣ使用中（ＩＯＩＣＢＵＳＹ）信号を出力
する。

ＰＢＯ機能論理３０ｂは工○ＩＣ突合せ論理３０ａへ接
続され、セレクタ・バッファ・データに応答してステー
タス・レジスタ制御信号、指令バッファ・ロード信号及
びメツセージ・バッファＩＩＪｍ信号を発生する。ＰＢ
Ｏシーケンサ３０ｃはＰＢＯ機能論理３０ｂへ接続され
、アダプタ指令時間信号に応答してセレクタ・バッファ
・ロード信号を発生する。メモリ動作コントローラ３０
ｄはその入力としてアドレス・レジスタ・ビット、デー
タ有効信号、ｌ０ＩＣ許可信号及びアダプタ・ステータ
ス信号を受取り、そしてその出力としてデータ・バッフ
ァ制御信号、アドレス・レジスタ制御信号、キー・レジ
スタ制御信号、ｌ０ＩＣ要求（ＲＥＱ）信号、ＳＰＤバ
ス制御信号及びメモリ・ステータス信号を発生する。

第１１図のＰＢ○シーケンサ３０ｃについて云えば、成
るｌ０ＩＣへＰＢＯ命令が供給されることは第１図のｌ
０ＩＵ　　１０ｅから与えられるアダプタ指令時間信号
によって通知される。この時間に、すべてのｌ０ＩＣ１
０ｊ−１０ｍにあるＰＢ○シーケンサ３０ｃは、アダプ
タＡ／ＤバスＩｏｎ工を起動／ゲートするため、第１サ
イクルの間にセレクタ・バッファ・ロード制御信号を発
生し、これによって第４図の宛先選択レジスタ２ｏｈを
付勢する。第２サイクルの間、ＰＢＯシーケンサ３０ｃ
はアダプタＡ／Ｄバス１０ｎ２を、第４図のセレクタ・
バッファ２０ｅヘゲートする。

またＰＢＯシーケンサ３０ｃは、ＰＢＯ命令がＰＢＯ機
能論理３０ｂによって実行される際、該命令のサイクル
を記録する。

第１１図のｌ０ＩＣアドレス突合せ論理３０ａに関し、
第４図の宛先選択レジスタ２０ｈの■○ＩＣ＃フィール
ドはＰＢＯ命令が指向された特定ｒｏｒｃのアドレスを
保持する。このアドレス１１当該ｌ０ＩＣ中のハードウ
ェア・アドレスと比較される。もし両アドレスが一致す
れば、ｌ０ＩＣ突合せ論理３０ａは第４図の宛先選択レ
ジスタ２０ｈのアダプタ指令フィールドを調べて、この
指令の型を決定する。突合せ論理３０ａが探し求める指
令の型は、任意の時間に遂行可能なものと、ＳＰＤバス
が使用中でないときにのみ遂行可能なものとである。任
意の時間に遂行可能な指令は、一致状態が存在するとき
、常にｌ０ＩＵ　　１０ｅへｌ０ＩＣ肯定応答信号を送
り返す。他指令は、ＳＰＤバスが使用中（ＭＯ８ＷＯ８
中ビット）であるか否かを決定しなければならない。も
しＳＰＤバス１０ｔ−Ｌｏｗが使用中でなければ、ｌ０
ＩＣ肯定応答信号が転送される。一方、ＳＰＤバスＬｏ
ｔ−Ｌｏｗが使用中であれば、ｌ０ＩＣ使用中信号が転
送される。ｌ０ＩＣ１０ｊ−１０ｍは、ｌ０ＩＣ使用中
信号を工○ＩＣ１０ｅへ送り返した後、当該ＰＢＯ命令
を遂行しないし、これを保留することもない。

ＰＢＯ機能論理３０ｂについて云えば、これは第４図の
宛先選択レジスタ２０ｈからアダプタ指令を取出してＰ
ＢＯ命令を解読する。もしＰＢＯ機能論理３０ｂが成る
ユニット動作を解読するならば、これは指令バッファ・
ロード信号を使用して指令バッファにロードする。指令
バッファにロードするプロセスは、宛先選択レジスタ２
０ｈの内容を指令レジスタ２０ｉヘコピーすることと。

セレクタ・バッファ２０ｅの内容を選択データ・バッフ
ァ２０ｆヘコピーすることを含んでいる。

この情報は、ＳＰＤバス制御４０がＳＰＤバスでその動
作を完了するに必要な情報である。ＰＢＯ機能論理３０
ｂはＭＯ８ＷＯ８中ビット（第６図）をセットすること
により、現動作が終了するまで他のユニット動作が受領
されないようにする。またユニット動作の解読手段は、
ＳＰＤバスを使用するためＰＢＯ要求をＳＰＤ調停手段
へ送る。ユニット動作でないＰＢＯ命令のすべては、当
該ｌ０ＩＣのレジスタ及びバッファ部２０に作用しなけ
ればならない。ＰＢＯ機能論理３０ｂは、ステータス・
レジスタ２０ｂ及びメツセージ・バッファ制御信号を使
用して、アダプタ・バスＩｏｎと正しいデータを授受す
るに必要なすべての制御信号を発生する。

メモリ動作コントローラ３０ｄについては、メツセージ
受領指令を含むメモリ指令は、■○ＩＵ１０ｅからアダ
プタ・バスＩｏｎを要求することによって開始される。

アダプタ・バスＩｏｎをアクセスするためにメモリ動作
コントローラ３０ｄによって行われる要求には、指令要
求（１０ＩＣ指令要求）と通常の要求（ＩＯＩＣ要求）
の２種類がある。ＳＰＤバス制御４０は、メモリ動作コ
ン１〜ローラ３０ｄに対し、その要求を送るべき時間を
知らせる。バスを要求した後、ｌ０ＩＵ１０ｅからｌ０
ＩＣ許可信号が受取られてアダプタ・バスＩｏｎへ当該
ｌ０ＩＣのアクセスを与えるまで、何事も生じない、こ
の許可信号が受取られて有効化される場合、この要求が
落とされ且つメモリ動作カウンタが開始する。ｌ０ＩＣ
許可信号を受信した後のサイクル中、アドレス・レジス
タ制御信号は当該指令及びアドレスをアダプタＡ／Ｄバ
ス１０ｎ１ヘゲートし、またキー・レジスタ制御信号は
キーをに／Ｓバス１ｏｎ２ヘゲートする。指令及びアド
レスが調べられた後、データ・バラフッ制御信号は、こ
のアドレスの最後バイトから与えられるデータ・バッフ
ァ・ポインタを使用して、データ・バッファ２０ａとア
ダプタ・バスＩｏｎとの間でデータを移動する。このデ
ータが移動された後、メモリ動作コントローラ３０ｄは
に／Ｓバス１０ｎ２上のステータスを待機するとともに
、データ・バッファ２０ａ内のデータを移動するために
他のメモリ動作が必要であるが否かを検査する。もしそ
れ以上のデータ移動が必要であれば、メモリ動作コント
ローラ３０ｄはアダプタ・バスに対する要求（具体的に
は工○ＩＣ要求信号）で以て新しいメモリ動作を開始さ
せるとともに、次のアドレス・レジスタ２０ｄ内の指令
及びアドレスを使用する。すべてのデータが移動された
後、メモリ動作コントローラ３０ｄはＳＰＤバス制御４
０にその終了ステータスを与える。

第１２図には、第２図のＳＰＤバス制御４０及びバス制
御ユニット（ＢＣＵ）５０が再び図示されている。

ＳＰＤバス制御４０及びＢＣＵ　　５０はＳＰＤバスの
ためのｌ０ＩＣコントローラであって、バス調停やプロ
セッサが開始したバス動作やメモリ転送を管理するもの
である。第１２図はＳＰＤバス制御４０及びＢＣＵ　　
５０を高レベルの次元で示している。これは２種類の動
作を遂行しなければならない。ＳＰＤバス制御４０はｌ
０ＩＣバス機能のための制御ユニットを含む。これらの
機能には、メモリ動作、メツセージ動作及びユニット動
作の処理が含まれる。ＳＰＤバス制御４０はタグのハン
ドシェーキングを遂行しなけばならず、またデータ流論
理（ＩＯＩＣ内のレジスタ及びバッファ部２０）へ適正
なバス制御信号及びデータ有効指示を与えなければなら
ない。（Ａ／Ｄバス・ドライバが物理的に設けられてい
る）データ流論理へ制御信号を供給することに加えて、
ＳＰＤバス制御４０はＯ／Ｄバス及びＣ／Ｓバスを駆動
し且つ受信する直接の責任を有する。ＢＣＵ　　５０は
バス調停（成るバス・ユーザから他のバス・ユーザへ制
御を秩序正しく渡すこと）を制御するものであって、各
バス動作が完了するまでの時間を記録するために使用さ
れる複数のタイマを含んでいる。これらのタイマの使用
に係る他の目的は、成るバス・ユーザがＳＰＤバスＬｏ
ｔ−１０ｗの動作を停止した理由を決定することである
。

第１３図には、第２図及び第１２図に示したＳＰＤバス
制御４０及び１１の一層詳細な構成が示されている。

ＳＰＤバス制御４０は４つのモジュール、すなわちスレ
ーブ制御ユニット４０ｂ、マスク制御ユニット４０ａ、
メモリ動作コード翻訳ユニット４０Ｃ及びグローバル・
リセット制御４０ｄから成る。スレーブ制御ユニット４
０ｂは、当該ｌ０ＩＣがバス・スレーブであるときの制
御を与える。

このモジュールはＳＰＤバス上の成るｌ０ＢＵから受取
られるマスク選択（ＭＳＥＬ）タグに応答して、作動可
能（ＲＤＹ）タグを発生する。

マスク制御ユニット４０ａは、当該ｌ０ＩＣがバス・マ
スクであるときの制御を与える。マスク制御ユニット４
０ａは恰かもｌ０ＢＵであるかの如く調停ユニット（Ｂ
ＣｌＪ　　５０）へバス要求（ＲＥＱＢ）信号を送り、
これに応答して調停信号であるバス許可（ＢＵＳＧ）タ
グ及びバス肯定応答（ＡＣＫＢ）タグを受取る。ＳＰＤ
バスの制御を獲得する場合、マスク制御ユニット４０ａ
はＭＳＥＬタグ線及びマスク・ステアリング（ＭＳＴ）
タグ線を駆動し、そしてＲＤＹタグを受取ることを予期
する。ＢＣＵ　　５０から見れば、マスク制御ユニット
４０ａは他の工○ＢＵのように見える。その機能を遂行
する場合、マスク制御ユニット４０ａは第４図のセレク
タ・バッファ２０ｅ並びに第４図及び第２３図のメツセ
ージ・バッファ２０ｂに関連するメツセージ・バッファ
ｌ　（ＭＢＲＩ）／メツセージ・バッファ２　（ＭＢＲ
２）を使用する。

メモリ動作コード翻訳ユニット４０ｃは布線式の動作コ
ード翻訳ユニットを含み、またデータ流論理内のアドレ
ス・レジスタ２０ｄにアドレス及びオペランドを保持す
るための制御ユニットを含む。このユニットが必要とな
るのは、Ｓ　Ｉ”　Ｄバス上のメモリ情報フォーマット
が命令プロセッサ・ユニット内のメモリ動作コード・フ
ォーマットと適合しないからである。

グローバル・リセット制御４０ｄは、当該工○ＩＣが成
る動作を遂行した後又はバス・タイムアウトの後、この
ｌ０ＩＣを最初の作動可能状態へ戻す。

第１３図に示すように、スレーブ制御ユニット４０ｂ及
びマスタ制御ユニット４０ａは複数の通信線を有し、該
通信線は第２図のアダプタ・バス制御３ｏ並びにデータ
流論理内のレジスタ及びバッファ部２０へ接続される。

これらのユニット４０ａ及び４０ｂは○／Ｄバス１０ｔ
３及びＣ／Ｓバス１０ｔ２に対するニーズを共有する。

メモリ動作コード翻訳ユニット４０ｃはスレーブ制御ユ
ニット４０ｂのための支援ハードウェアである。

というのは、動作コードの翻訳が必要となるのはスレー
ブ動作中だからである。従って、メモリ動作を行なって
いる間、これらのユニット間に制御信号が存在する。

第１４図には、工○ＩＣ１０ｊ−１０ｍ、ＢＣＵ　　５
０及びｌ０ＢＵ　　Ｌｏｐ−１０ｓの他の編成図が示さ
れている。

第１４図において、ＢＣＵ　　５０　（ＳＰＤ　　バス
Ｌｏｔ−Ｌｏｗへのアクセスを決定するための調停手段
）から見れば、当該ｌ０１Ｃは１つの工○ＢＵとして見
えることに注意すべきである。バス調停手段であるＢＣ
Ｕ　　５０が物理的に当該ｌ０ＩＣの一部であるとして
も、このｌ０ＩＣは他のｌ０ＢＵと同様にＳＰＤバスＬ
ｏｔ−Ｌｏｗに対する調停を求めるのである。

アダプタ・バス制御３０は、ＳＰＤバス制御４０に対し
、プロセッサ・バス動作（ＰＢ○）が当該ｌ０ＩＣへ送
られたことを通知する。第１３図に示すように、マスク
制御ユニット４０ａｌｔＲＥＱＢ線を介して当該ｌ０Ｉ
ＣのＳＰＤバス要求線をオンにセットする。この線がセ
ットされる場合、当該ｌ０ＩＣは他のｌ０ＢＵと同様に
ＳＰＤバスの使用に対する調停を求めることになる。

第１５図には、第１３図に示したマスク制御ユニット４
０ａの一層詳細な構成が示されている。

マスク制御ユニット４０は第４図の指令レジスタ２０ｉ
を含み、該レジスタはＯ／Ｄバス１０し。

及びＣ／Ｓバス１０ｔ２へ接続され、また解読手段４０
ａ２（１）を有する制御索引テーブル４０ａ２にも接続
される。制御索引テーブル４０ａ２は、直接選択動作制
御４０ａ、、ユニット書込動作制御４０ａ４及びユニッ
ト読取動作制御４０ａＳへ接続される。これらの制御４
０　ａ３．４０　ａ、及び４Ｑａ、の各々は、ステータ
ス・ロギング制御４０ａいタグ制御４０ａ、並びにバス
捕捉要求及びポール制御４０ａ、へ接続される。

第１５図において、指令レジスタ２０ｉがロードされる
場合、制御索引テーブル４０ａ２は、指令レジスタ２０
ｉの内容に応答して、遂行すべき動作の型を表わす直接
選択動作制御４０ａ、、ユニット書込動作制御４０ａ４
又はユニット読取動作制御４０ａ４を選択する。直接選
択動作制御４０ａ３、ユニット書込動作制御４０ａ、及
びユニット読取動作制御４０ａ、の各々は、以下で記述
するように特定の型の動作を遂行する。またこれらの各
制御はステータス指示手段を含み、該手段はステータス
・ロギング制御４０ａＧ及びタグ制御４０ａ７を付勢す
る線へ接続される。

タグ制御４０ａ７はマスタ選択（ＭＳＥＬ）信号及びマ
スク・ステアリング（ＭＳＴ）信号を発生するとともに
、作動可能（ＲＤＹ）信号を受取る。バス捕捉要求及び
ポール制御４０ａ、はＳＰＤバスＬｏｔ−Ｌｏｗへのア
クセスを要求するバス要求（ＲＥＱＢ）信号を発生し、
またこれに応答して、ＲＥＱＢ信号の受信を通知するバ
ス肯定応答（ＡＣＫＢ）信号と、ＳＰＤバスＬｏｔ−１
０ｗへのアクセスをマスク制御ユニット４０ａへ許可す
るバス許可（ＢＵＳＧ）信号とを受取る。

第１６図には、第４図及び第１５図に示した指令レジス
タ２０ｉのビット・レイアウトが示されている。

第１６図において、指令レジスタ２０ｉの下位バイトは
当該ｌ０ＩＣにＳＰＤ　　Ｃ／Ｓバス情報を与え、他方
、上位バイトはｌ０ＩＣバス要求の優先順位レベル及び
○／Ｄバス情報を与える。第４図及び第５図に示した宛
先選択レジスタ２０ｈノ複数ビツトは、指令レジスタ２
０ｉへ転送される。第１６図において、数字５−７．１
１−１７．２７−３１は指令レジスタ２０ｉへ転送され
る宛先選択レジスタ２０ｈのビットを表わす。ＰＢはパ
リティ・ピントであり、ＳＰＲはスペアである。

第１７図には、第１３図に示したスレーブ制御ユニット
４０ｂの一層詳細な構成が示されている。

第１７図において、スレーブ制御ユニット４０ｂは解読
手段４０ｂｌ　（１）を有する制御索引テーブル４０ｂ
ｌを含み、このテーブルの一端は○／ＤバＸ１０ｔ４び
Ｃ／Ｓバス１ｏｔ２へ接続され、他端はメモリ動作制御
４０　ｂ２．ユニット書込動作制御４０ｂｆｆ及びユニ
ット読取動作制御４０ｂ４へ接続される。メモリ動作制
御４０ｂ２は、第１３図のメモリ動作コード翻訳ユニッ
ト４０ｃと通信する。メモリ動作制御４ｏｂ２、ユニッ
ト書込動作制御４０ｂ、及びユニット読取動作制御４０
ｂ４は、タグ制御４０ｂ５並びにエラー及びロギング制
御４０ｂ、へ接続される。

スレーブ制御ユニット４０ｂのタグ制御４０ｂ５は、Ｒ
ＤＹ信号を発生し且つＭＳＥＬ信号を受取る。ＳＰＤ　
　バス上で最大のデータ速度を維持するために、タグ制
御４０ｂ、は完全に非同期的なタグ線のハンドシェーキ
ングを実現する。これはこの設計の特徴をなすものであ
る。非同期−同期インタフェーシングに付随する問題は
、アダプタ・バス・インタフェースの箇所で隔離される
。

こうすることにより、ＳＰＤバス制御４０はその動作を
非同期的に行うことができるようになる。

スレーブ制御ユニット４０ｂが処理しなければならない
ＳＰＤバス動作には、下記に示す２種類のものがある。

ユニット動作・・・これはマスクｌ０ＩＣに関するユニ
ット動作と同じモードの動作であるが、スレーブｌ０Ｉ
Ｃを有するｌ０ＢＵによって開始される。

メモリ転送・・・当該ｌ０ＩＣは常にスレーブ、すなわ
ちメモリ転送要求の受信者である。当該ｌ０ＩＣは１つ
のＳＰＤバス動作の間に１ないし３２バイトの情報を読
取ったり、又は書込んだりする。

第１７図において、制御索引テーブル４０ｂ工は解読手
段４０ｂ１（１）を介してＣ／Ｓバス１０ｔ２からの指
令を解読し、そして当該指令を遂行するに必要な適正な
制御を付勢する。これらの制御には、メモリ動作制御４
ｏｂ２、ユニット書込動作制御４０ｂ３及びユニット読
取動作制御４ｏｂ４の３種類がある。これらの各制御は
、以下で詳述されている。

ユニット動作−すべでのユニット動作は３サイクルの持
続時間を有し、１動作ごとにタグ線のハンドシェーキン
グが３回生ずる。データ流論理内の関係するレジスタに
ステータス・ビットをセットするに必要な制御信号は、
内部バス（ステータス情報を駆動していない場合は宛先
選択レジスタ２０ｈの内容を受取る）を介して送られる
。ユニット動作の幾つかのものは、ハードウェアで解釈
される指令である。これらの指令を受取る際、当該ｌ０
ＩＣは成るステータス・ビットをセットし、ＩＰＵ　　
１０ａへの割込みをトリガして、当該■○ＩＣがこれら
の指令のうち１つを受取ったことを指示する。しかし、
これはタグ線のハンドシェーキングを発生することを除
くと、他のハードウェア手段又は制御シーケンシングを
含んでいない。

これらの指令はＤ４ないしＤ７である。メツセージ受領
指令は、ＳＰＤ　　Ｃ／ＳバスＬｏｔ、上の動作コード
Ｃ○ないしＣＦを含む。これらの指令は（機械が中央メ
モリ１０ｃ内にメツセージ・バッファ領域を実現する様
式に起因して）他のユニット書込指令とは異なった態様
で処理される。この動作は、長さが１６バイトのメモリ
書込と同じに見えるようにされる。しかし、１６バイト
の書込みを行うためのメモリ動作コードを送るかわりに
、当該ｌ０ＩＣはＯＡ’を送ることにより、メモリ制御
Ｌｏｇに対し、これがＳＰＤバスからの書込メツセージ
指令であり且つメソセージ・バッファ領域に従って処理
されねばならないことを指示する。この型の動作を処理
するため、ｌ０ＩＣには特定の制御線が設けられている
。

メモリ動作−メモリ転送は幾つかの動作が当該ｌ０ＩＣ
内で同時に生ずることを必要とする。従って、この動作
全体を適正にシーケンスするのに必要な多数の制御線が
設けられる。さらに、チップ・ドライバの技術上の制約
に起因して、必要なすべてのデータ線が１チツプ上に設
けられるわけではないから、設計が一層複雑になる。こ
の動作は、３つの異なる部分（データ流、メモリ動作コ
ードの発生及び中央メモリ１０ｃのアクセス）に区分す
ることができる。中央メモリ１０ｃに対する書込指令の
場合、最初の２つの部分は並行に行われる。第３の部分
は第１１図のアダプタ・バス制御３０によって実現され
る。

以下、第１７図を参照して、スレーブ制御ユニット４０
ｂの機能を説明する。

第４図に示したｌ０ＩＣ内のレジスタ及びバッファ部２
０は、ＳＰＤ　　Ａ／Ｄバス１０ｔ１を受取る。レジス
タ及びバッファ部２０の幅は４バイトで、深さは８レジ
スタであるから、全部で３２バイトのデータを保持する
ことができる。各レジスタは１バイト長であり、従って
バッファ・アドレス・ビットはＳＰＤ　　Ａ／ＤバスＬ
ｏｔ工のビット２７−２９から取られる。選択サイクル
の間、このアドレスの下位バイトはレジスタ及びバッフ
ァ部２０からスレーブ制御ユニット４０ｂへ転送される
。スレーブ制御ユニット４０ｂのメモリ動作制御４０ｂ
２はこのアドレスをクロック入力し、開始バッファ・ア
ドレスを決定し、そして書込みの場合は、ＳＰＤ　　Ａ
／ＤバスＬｏｔ工からバッファ部２０ヘデータをロード
するための制御信号及びクロックを供給する。適正な数
のデータ・サイクルがバッファ部２０ヘクロック入力さ
れた場合、メモリ動作制御４０ｂ、は複数の信号を与え
るとともに、データ入力終了信号を付勢することによっ
てバッファ部２０がロードされたことを指示する。メモ
リ読取指令の場合、メモリ動作制御４０ｂ２はアダプタ
・バス制御３０からの信号を待機する。この信号（ＲＤ
Ｙ付勢）を受取ると、メモリ動作制御４０ｂ２はデータ
・バッファ２゜ａのクロック出力を開始アドレスから開
始させ、そして適正な数のデータ・サイクルが経過した
ことを検出するときこれを終了させる。

次に第１８図を参照して、第４図のデータ・バッファ２
０ａに関連するアドレッシング手法を説明する。

第１８図において、データ・バッファ２０ａに対するア
ドレッシングは、Ａ／Ｄバス］、　Ｏｔ、□を介して要
求中■○ＢＵから与えられる開始アドレスによって直接
的に行われる。データ・バッファ２０ａはワード・アド
レスされるから、これらのビットは（Ａ／ＤバスＬｏｔ
□を介してレジスタ及びバッファ部２０に受取られる）
バッファ・ワードのアドレス・ビット２７−２９に対応
する。

この実現形態から理解しうろことは、開始アドレスが３
２バイトの境界（即ち、下位５アドレス・ビットが００
０００）で開始し且つ１つのＳＰＤバス動作を行う場合
には次の３２バイト境界（下位アドレス・ビットが１１
１１１）で終了しなければならない、ということである
。

第１９図には、第１３図に示したメモリ動作コード翻訳
ユニット４０ｃの一層詳細な構成が図示されている。

第１９図において、メモリ動作コード翻訳ユニッＩ”　
４０　ｃは布線式制御ユニット４０ｃｌを含み。

該ユニットはハードウェア・アシスト翻訳ユニット４０
ｃ２へ接続される。ハードウェア・アシスト翻訳ユニッ
ト４０ｅ２はアドレス（バイト３）４０ｃ３とバイト・
カウント４０ｃ４を受取り、そして新しいアドレス（バ
イト３）４０ｃ５と新しいバイト・カウント４０ｃ６を
発生する。またこのハードウェア・アシスト翻訳ユニッ
ト４０ｃ２はメモリ動作コード４０ｃ７をも発生する６
アドレス（バイト３）４０ｃ３は開始アドレス４０ｃ８
を受取る。

メモリ動作コード翻訳ユニット４０ｃに関し、当該ｌ０
ＩＣは適正な動作コードを発生するとともに、データを
中央メモリ１０ｄが受領可能なパケットへフォーマット
化しなければならない。しかし１、ＳＰＤバス上の１つ
のメモリ動作について、最大４つの異なるメモリ転送動
作が発生されることがありうる。この理由で、アドレス
・レジスタ２０ｄの動作コード・スタックは４命令の深
さを有する。当該ｌ０ＩＣがメモリ書込指令を受取る場
合、メモリ動作コード翻訳ユニット４０ｃは開始アドレ
スとバイト・カウントをロードされる。

この情報に基いて、メモリ動作コード翻訳ユニット４０
ｃは動作コードを作成し、これを動作コード・スタック
ヘロードするとともに、動作コード入力終了信号を付勢
することによりアダプタ・バス制御３０に対し該翻訳ユ
ニットが動作コードの発生を完了したことを通知する。

これとは対照的に、メモリ読取指令は（当該指令又はバ
イト・カウントに拘わりなく）唯一つの動作コードを発
生せしめる。メモリ動作コード翻訳ユニット４０ｃはメ
モリ読取動作コードのリストを取出し、与えられた指令
及びバイト・カウントについて「最良の適合（ｂｅｓｔ
　　ｆｉｔ）」を行う。中央メモリ１０ｄからデータを
受取った後、当該ｌ０ＩＣは必要なバッファのみをクロ
ック出力する。もし動作がメモリ書込みであれば、アダ
プタ・バス制御３０は動作コード入力終了信号及びデー
タ入力終了信号の両者が活勢であることを検出した後、
中央メモリ１０ｄへのアクセスを開始する。メモリ読取
りについては、アクセスを開始するために、動作コード
入力終了信号のみが活勢である必要がある。メモリ動作
コード翻訳ユニット４０ｃを実現した高レベルの論理は
、第１９図に示されている。第１９図において、開始ア
ドレス・レジスタ４０ｃ８は、ＳＰＤバス動作の選択サ
イクルの間に、第１７図のメモリ動作制御４０ｂ２によ
って情報をロードされる。このレジスタは、翻訳ユニッ
ト４０ｃによって使用される一時的な保持レジスタであ
るにすぎない。翻訳ユニット４０ｃが付勢されるとすぐ
に、この情報は入力レジスタ、すなわちアドレス（バイ
ト３）レジスタ４０ｃ３ヘクロツク入力される。バイト
・カウント・レジスタ４０ｃ４も同様に、選択サイクル
の間に５ＰＤＣ／Ｓバスから情報をロードされる。この
レジスタは、新しい動作コードが発生される都度、新し
いデータで更新される。この新しいデータは、サービス
中のメモリ転送に対する残りのバイト・カウントを表わ
す。前述と同様に、アドレス（バイト３）レジスタ４０
ｃ３は、発生されたメモリ動作コードに関連する次の開
始アドレスを表わす。

ハードウェア・アシスト翻訳ユニット４０ｃ２は、特別
に設計された演算論理ユニット（ＡＬＵ）である、布線
式制御ユニット４０ｃ１、出力レジスタである新アドレ
ス（バイト３）レジスタ４０ｃ５及び新バイト・カウン
ト・レジスタ４０ｃ４、入力レジスタであるアドレス（
バイト３）レジスタ４０ｃ３及びバイト・カウント・レ
ジスタ４０ｃ４．結果的なメモリ動作コードに加えて、
当該ユニット全体はマイクロ命令の翻訳手段及び発生手
段として機能する。以下、第１９図及び第２０図を参照
して、このメモリ動作コード翻訳ユニット４０ｃの機能
を説明する。

第２０図には、第４図に示したアドレス・レジスタ２０
ｄのレイアウトが一層詳細に示されている。

第２０図において、アドレス・レジスタ２０ｄには４つ
のアドレス（１つの開始アドレスと３つの更新アドレス
）が記憶される。またアドレス・レジスタ２０ｄには、
４つの動作コードも記憶される。たとえば、第２０図に
おいて、４つの動作コードは第４図及び第２０図の第１
動作コード部○Ｐ１、第２動作コード部○Ｐ２、第３動
作コード部○Ｐ３及び第４動作コード部ＯＰ４へそれぞ
れ記憶される。同様に、４つのアドレスは第２０図の第
１アドレス部Ａｄｌ、第２アドレス部Ａｄ２、第３アド
レス部Ａｄ３及び第４アドレス部Ａｄ４へそれぞれ記憶
される。アドレス・レジスタ２０ｄが４つのアドレスを
記憶するのは、次の理由による。すなわち、中央メモリ
１０ｄに関連して使用されるメモリの型及び任意のＳＰ
Ｄメモリ動作に対するその一意的なメモリ命令フォーマ
ットに起因して、最大４つのメモリ命令が発生されるこ
とがあるからである。かくて、１つのＳＰＤ動作を完了
するのに中央メモリ１０ｄに対する４つの異なる動作が
必要になることがある。このため、アドレス・レジスタ
２０ｄに記憶された４つのアドレスが必要となるのであ
る。メモリ転送は常に１つの３２バイト・アドレス境界
内で行われるから、アドレス変更は下位バイトでだけ行
われるにすぎない。

次に、第１９図及び第２０図を参照して、メモリ動作コ
ード翻訳ユニット４０ｃの機能的説明を行う。

布線式制御ユニット４０ｃｌが最初のメモリ動作コード
をクロック出力する場合、これはまずメモリ動作コード
・レジスタ４０ｃ７に記憶され、次いでスレーブ制御ユ
ニット４０ｂを介して第２０図に示した（レジスタ及び
バッファ部２ｏの）アドレス・レジスタ２０ｄの第１動
作コード部ＯＰｌへ記憶される。布線式制御ユニット４
０ｃ１は、出力レジスタである新しいバイト・カウント
・レジスタ４０ｃ６がゼロ・カウント結果を保有するか
否かを決定する。もしそうでなければ、第１９図の出力
レジスタ４０ｃ５及び４０ｃ６はそれらの対応する入力
レジスタ４０ｃ３及び４０ｃ４へ逆転送される。これら
の入力レジスタ４０ｃ３及び４０ｃ４へ逆転送されるア
ドレス及びバイト・カウントに基き布線式制御ユニット
４０ｃｌから与えられる制御信号に応答して、ハードウ
ェア・アシスト翻訳ユニット４０ｃ２では新しい１つの
アドレス及び新しい１つのバイト・カウントが生ぜられ
る。この新しいアドレスは新アドレス・レジスタ４０ｅ
５に置かれ、新しいバイト・カウントは新バイト・カウ
ント・レジスタ４００６に置かれる。また新しいメモリ
動作コードが生ぜられ、メモリ動作コード・レジスタ４
０ｃ７に記憶される。前述の新しいアドレスは後に第２
０図の第２アドレス部Ａｄ２に記憶され、新しいメモリ
動作コードは後にスレーブ制御ユニット４０ｂを介して
（第２０図のレジスタ及びバッファ部２ｏの）アドレス
・レジスタ２０ｄの第２動作コード部ＯＰ２に記憶され
る。次いで、布線式制御ユニット４０ｃｌは新しいバイ
ト・カウントがゼロであるか否かを決定する。もしそう
でなければ、レジスタ４０ｃ５及び４０ｃ６中の新しい
アドレス及び新しいバイト・カウントは再び入力レジス
タ４０ｃ３及び４０ｃ４へ逆転送され、そして布線式制
御ユニット４０ｃ１からの制御信号に応答して、他の新
しいアドレス及び他の新しいバイト・カウントがハード
ウェア・アシスト翻訳ユニット４０ｃ２で生ぜられる。

他の新しいアドレス及び他の新しいバイト・カウントは
第１９図の出力レジスタ４０ｃ５及び４０ｃ６に置かれ
る。また他の新しいメモリ動作コードが生ぜられ、第１
９図のメモリ動作コード・レジスタ４０ｃ７に記憶され
る。

前記他の新しいアドレスは第２０図のアドレス・レジス
タ２０ｄの第３アドレス部Ａｄ３に記憶され、前記他の
メモリ動作コードはスレーブ制御ユニット４０ｂを介し
て第２０図のアドレス・レジスタ２０ｄの第３動作コー
ド部ＯＰ３に記憶される。布線式制御ユニット４０ｃｌ
は前記他の新しいバイト・カウントを再審査してこれが
ゼロであるか否かを決定する。もし前記他の新しいバイ
ト・カウントがゼロであれば、制御ユニット４０ｃ１は
第１７図のメモリ動作制御４０ｂ２に対し翻訳動作の完
了を指示し、かくて該制御は動作コード入力終了信号を
付勢する。

第２１図には、第２図及び第１２図に示したバス制御ユ
ニット（ＢＣＵ）５０の詳細な一層構成が示されている
。

ＢＣＵ　　５０は調停制御ユニット５０ｂへ接続された
スキャン調整可能なバス動作タイマ５０ａを含み、該調
停制御ユニット５０ｂはアーキテクチャ上のタイマのた
めの布線式タイマーレングス・カウンタ５０ｃへ接続さ
れている。

ＢＣＵ　　５０は、バス許可（ＢＵＳＧ）信号及び肯定
応答バス（ＡＣＫＢ）信号を発生するための調停制御ユ
ニット５０ｂを含む。またＢＣＵ５ｏは、ＢＵＳＧ信号
及びＡＣＫＢ信号が存在するときバス・ユニット応答の
不在を検出するためのバス・アイドル・タイマを含む。

ステータス。

ビットの設定はバス動作タイマ５０ａの一部であるが、
実際のタイマは調停制御ユニット５０ｂに存在する。調
停制御ユニット５０ｂは成る程度は独立型の論理である
。すなわち、このユニットはアーキテクチャで定められ
たＳＰＤバス線によって主として駆動されるのである。

しかしながら、ＩＣＣＲビット１７は内部制御線であっ
て、ＩＰＵｌｏａが’（ＩＣＣＲセット指令を通して）
バス調停に関し成る制御を行うことを可能にする。この
ビットがセットされると、ＳＰＤバスから到来するすべ
てのバス要求のための調停が禁止される。

当該ｌ０ＩＣは依然としてＳＰＤバスについて調停を行
うことが可能である。第２１図において、ＢＣＵ５０は
３つのモジュールから成り、その最初の２つは調停制御
ユニット５０　ｂとバス動作タイマ５０ａであり、該タ
イマはこれを４種類の時間長のうち任意の１つへセット
しうるプログラマブル制御回路を備えている。アーキテ
クチャで定められたタイマのための布線式タイマーレン
グス・カウンタ５０ｃは他の２つのタイマを含んでおり
、これらのタイマはそれぞれの動作に従って一定の長さ
を有するように布線される。調停制御ユニット５０ｂは
幾つかの組合せ論理回路及びラッチから成り、これらの
ラッチはＭＳＥＬ線及びＭＳＴ線及びＲＥＱＢ線の状態
に従ってセットされる。当該ユニットは基本的に優先決
定回路であり、任意の時間に前述した３つのタグ線の状
態に応じてＢＵＳＧ線及びＡＣＫＢ線をセット又はリセ
ットする。

第２３図には、アダプタ・バスＩｏｎとのインタフェー
ス及びＳＰＤバスｌｏｔ−Ｌｏｗとのインタフェースを
含む、ＩＯＩＣｌｏｊ−１０ｍの各々の一層詳細なブロ
ック図が示されている。図示の如く、各ｌ０ＩＣはレジ
スタ及びバッファ部２０、ＢＣＵ　　５０、当該ｌ０Ｉ
Ｃのアダプタ・バス制御３０及びＳＰＤ制御４０を含む
。Ｓ、ＰＤバスＬｏｔ−Ｌｏｗの各々は、ＳＰＤ　　Ａ
／Ｄバス１０ｔ□、Ｃ／ＳバＸ１０ｔ、、Ｏ／Ｄバスｌ
Ｏｔ、及び制御線グループ１０ｔ４を含み、該グループ
はさらに次の線を含む。バス要求（ＲＥＱＢ）、バス背
定応答（ＡＣＫＢ）、バス許可（ＢＵＳＧ）、モニタ・
クロック、バス・クリア、ボード選択、マスク・ステア
リング（ＭＳＴ）、スレーブ・レディ（ＲＤＹ）　、マ
スタ選択（ＭＳＥＬ）及び電源オン・リセット（ＦＯＲ
）、図示の如く、アダプタ・バスＩｏｎはアダプタＡ／
Ｄバス１０ｎ１、Ｋ／Ｓバス１０ｎ２及び制御線グルー
プ１０ｎ３を含み、該グループはさらに次の線を含む。

指令時間、データ有効、ｌ０ＩＣ肯定応答（ＩＯＩＣＡ
ＣＫ）、ｌ０ＩＣ使用中（ＩＯＩＣＢｕｓＹ）、バス検
査、工○ｒｃ要求（ＩＯＩＣＲＥＱ）、ｌ０ＩＣ指令要
求（ＩＯＩＣＣＭＤ−ＲＥＱ）及びｌ０ＩＣ許可。

メモリ・コントローラ（第２４図） 第１ａ図に示すように、アダプタ・バスＩｏｎはメモリ
・コントローラの一端と４つのＩＯＩＣｌｏｊ−１０ｍ
の各々との間で相互接続される。

アダプタ・バスＩｏｎは、アダプタ・アドレス／データ
（Ａ／Ｄ）バス１０ｎｌ、キー／ステータス（Ｋ／Ｓ）
バス１０ｎ２及び制御線グループ１０ｎ３を含む。メモ
リ・コントローラは、調停論理１０　ｉ　、入出力イン
タフェース・ユニット（ＩＯＩ　Ｕ）　１０　ｅ及びメ
モリ制御ｌｏｇを含む。メモリ・バス１０ｆ及びメモリ
制御バス１０ｈを含むメモリ・インタフェースは、メモ
リ・コントローラの他端を中央メモリｌｏｄへ相互接続
する。

第２４図には、第１図のメモリ・コントローラの詳細な
構成が示されており、これは調停論理１０ｉ、ｌ０ＩＵ
　　１０ｅ及びメモリ制御Ｌｏｇを含む。

第２４図において、メモリ・インタフェースのメモリ制
御バスｌｏｈは次の線を含む、ＣＥＬ、ＥＥＬ、ＰＴＹ
、ＳＴＧ　　ＤＶ及びＳＴＧ　　ＣＴＬＳ、アダプタ・
バスＩｏｎの制御線グループ１０ｎ、は次の線を含む。

動作終了、Ｉｌｏ　　ＲＥＱ、Ｉ１０許可、アダプタ指
令時間、アダプタ・データ有効、ｌ０ＩＣ使用中（ＩＯ
ＩＣＥＵＳＹ）、ｌ０ＩＣ肯定応答（ＩＯＩＣＡＣＫ）
、アダプタ・バス・チエツク及びＥＩＳ−４゜調停論理
１０ｉは特開昭６２−１１３２６１号公報に記述されて
いる。

メモリ制御Ｌｏｇにおいて：データ入力レジスタ６０ａ
はメモリ・バスＬＯｆへ接続され；データ出力レジスタ
６０ｂはデータ入力レジスタ６０ａ及びメモリ・バス１
０ｆへ接続され；Ａ−レジスタ６０ｃの入力はメモリ・
バス１０ｆへ、その出力はアダプタＡ／ＤバスＩｏｎ□
及びＤＴＭレジスタ６００へ接続され；Ｂ−レジスタ６
０ｄの入力はＡ−レジスタ６０ｃの入力及びメモリ・バ
ス１０ｆへ接続され、またアダプタＡ／Ｄバス１０ｎい
データ入力レジスタ６０ａの他の入力及び指令／アドレ
ス・レジスタ６０ｉにも接続され、Ｂ−レジスタ６０ｄ
の出力はデータ出力レジスタ６０ｂの出力及びデータ入
力レジスタ６０ａの出力を介してメモリ・バス１０ｆ及
びアダプタＡ／ＤバスＩｏｎ１へ接続され；また指令／
アドレス・レジスタ６０ｉの入力はメモリ・バス１０ｆ
、デ−タ入カレジスタ６０ａの入力、Ａ−レジスタ６０
ｃの入力及びＢ−レジスタ６０ｄの入力へ接続され、指
令／アドレス・レジスタ６０ｉの他の入力はＤＴＭレジ
スタ６０ｏの入力、アダプタＡ／ＤバスＩｏｎい３７０
オフセツト・レジスタ６０ｊ及びｌ０ＩＵ　　１０ｅの
ＭＢＯＲＯレジスタ／ＭＢＳＷＯレジスタ６０ｐへ接続
され、指令／アドレス・レジスタ６０ｉの出力は加算器
６０にの入力、キー・スタック・アレイ６０ｈのアドレ
ス入力並びにデータ出力レジスタ６０ｂの出力及びデー
タ入力レジスタ６０ａの出力を介してメモリ・バス１０
ｆへ接続され；３７０オフセツト・レジスタ６０ｊの出
力は加算器６０にの他の入力へ接続され；加算器６０に
の出力はキー・スタック・アレイ６０ｈ並びにデータ出
力レジスタ６０ｂの出力及びデータ入力レジスタ６０ａ
を介してメモリ・バス１０ｆへ接続され；キー・スタッ
ク・アレイ６０ｈの出力はキー・データ・レジスタ６０
ｇの出力へ接続され；このキー・データ・レジスタ６０
ｇの出力は更新論理６０１及びエラー検出論理６０ｍの
入力へ接続され；更新論理６０１の出力はキー・スタッ
ク・アレイ６０ｈの入力へ接続され；エラー検出論理６
０ｍの他の入力はメモリ制御バス１ｏｈへ接続され；Ｉ
／○キー・レジスタ６０ｆの入力はアダプタに／Ｓバス
Ｉｏｎ２へ接続され、キー出方はエラー検出論理６０ｍ
の入力へ接続され、そしてＮｏ−０ＦＦ　（オフセット
なし）出力は加算器６０にのゼロ入力へ接続され；ＤＴ
Ｍレジスタ６０ｏの出方はキー・スタック・アレイ６０
ｈへ接続され、また指令／アドレス・レジスタ６０ｉの
出方、データ出力レジスタ６０ｂの出力及びデータ入力
レジスタ６０ａの出力を介してメモリ・バス１０ｆへ接
続され；工１０ステータス・レジスタ６０ｅの入力はエ
ラー検出論理６０ｍの出方へ接続され、またその出方は
アダプタに／Ｓバス１０ｎ２へ接続され；動作終了サマ
リ・レジスタ６０ｗの入力は制御線グループ１０ｎ、の
動作終了線へ接続され、またその出力はＣＰｔＪ外部割
込線へ及び複数のレジスタ（Ｂ−レジスタ６０ｄ、ＤＴ
Ｍレジスタ６０ｏ、指令／アドレス・レジスタ６０ｉ、
加算器６０ｋ、データ出力レジスタ６０ｂ及びデータ入
力レジスタ６０ａ）を介してメモリ・バス１０ｆへ接続
される。

ｌ０ＩＵ　　１０ｅはメツセージ・バッファ・オリジン
・レジスタＯ（ＭＢ、ＯＲＯレジスタ）／ＭＢＳＷＯレ
ジスタ６０ｐを含み；該レジスタの入力は３７０オフセ
ツト・レジスタ６０ｊの入力、メモリ制ｇｉＬｏｇのＤ
ＴＭレジスタ６０ｏ及び指令／アドレス・レジスタ６０
ｉの入力、メツセージ・バッファ・オリジン・レジスタ
１　（ＭＢＯＲｌ）／ＭＢＳＷＩレジスタ６０ｇの入力
及びｌ０ＩＵＣＲレジスタ６０ｒの入力へ接続され；Ｍ
Ｂ○ＲＯレジスタ６０ｐの出力はＭＢＯＲＩレジスタ６
０ｇの出力及び比較論理６０ｙの入力へ接続され；ＭＢ
ＳＷＯレジスタ６０ｐの出力はＭＢＳＷルジスタ６０ｇ
の出力、メモリ制御Ｌｏｇのエラー検出論理６０ｍの他
の入力及びＣＰＵ外部割込線へ接続され；ｌ０ＩＵＣＲ
レジスタ６０ｒの出力は比較論理６０ｙの他の入力へ接
続され、該比較論理の出力はＭＩＳレジスタ６０ｔの成
る入力端子へ接続され；ＭＩＳレジスタ６０しの出力は
ＡＮＤゲート６０ｕの入力へ接続され、該ＡＮＤゲート
の他の入力はＩ○ＩＵＣＲレジスタ６０ｒの他の出力へ
接続され；また該ＡＮＤゲート６０ｕの出力はＣＰＵ外
部割込線へ接続され；工ＵＳＷレジスタ６０ｖの入力は
ｌ０ＩＵ　　１０ｅの外部で制御論理６０ｎの出力へ接
続され；制御論理６０ｎの他の出力はメモリ制御バスＬ
ＯｈのＳＴＧ　　ＣＴＬＳ線及びＳＴＧ　　ＤＶ線へ接
続され、また制御論理６０ｎはエラー検出論理６０ｍの
出力端子へ接続され、また制御論理６０ｎは制御線グル
ープＩｏｎ、のうち次の線へ接続される。

アダプタ指令時間、アダプタ・データ有効、■○ＩＣ使
用中、工○ＩＣ肯定応答、アダプタ・バス・チエツク。

また制御論理６０ｎはｌ０ＩＵ　　１０ｅの外部で調停
論理１０ｉへ接続され、該調停論理は制御線グループ１
０ｎ、のうち追加の線である。動作終了、■／○要求（
Ｉｌｏ　　ＲＥＱ）、Ｉ１０許可へ接続され、ＩＵＳＷ
レジスタ６０ｖの出力はｌ０ＩＵ　　１０ｅの外部で制
御線グループ１０ｎ、のうち残りの線であるＥ　Ｉ　Ｓ
−４へ接続される。

ｌ０ＩＵ　　１０ｅ及びメモリ制御Ｌｏｇを含む。

メモリ・コントローラの機能的動作については。

本明細書中の第ｆ６項で説明し、また以下の第ｆ４項で
も説明する。これらの動作は、（１）ＰＢ○メツセージ
動作・・・コピー動作及びロード動作、（２）メモリ動
作・・・メモリ読取り、メモリ書込み、読取り一変更−
書込み、（３）メツセージ受領動作を含む。

アダプタ・バス（第２３図〜第２５図、第２８図〜第３
３図） 第２３図におイテ、ｌ０ＩＣ１０ｊ−Ｉｏｎは、非同期
式のＳＰＤバスＬｏｔ−Ｌｏｗと同期式のアダプタ・バ
スＩｏｎとの間のインタフェースである。アダプタ・バ
スＩｏｎは、入出力インタフェース・ユニット（Ｉ○Ｉ
Ｕ）１０ｅと４つのｌ０ＩＣ１０ｊ−１０ｍとの間の非
同期式インタフェースである。このシステムでは、最大
１６個のｌ０ＩＣを使用することができる。アダプタ・
バスＩｏｎは、アドレス／データ（Ａ／Ｄ）バス１０ｎ
１、キー／ステータス（Ｋ／Ｓ）バス１０ｎ２及び制御
線グループ１０ｎ３から成る。

Ａ／Ｄバス１０ｎｌは、３６ビツトの３状態２方向性バ
スであって、パリティ付きの４バイトから成る。

Ｋ／Ｓバス１０ｎ２は、３状態２方向性バスであって、
パリティ付きの５データ・ビットから成る。

第２３図に示すように、各ｌ０ＩＣの制御線グループ１
０ｎ３は、データ流の方向、ハンドシェーキング及びエ
ラー情報を制御するために使用される６本の線を含むに
れらの線は次のとおりである。

アダプタ指令時間 アダプタ・データ有効 アダプタ・バス・チエツク ｌ０ＩＣ肯定応答（ＩＯＩＣ−ＡＣＫ）ＩＯＩＣ使用中
（ＩＯＩＣＢＵＳＹ） 外部割込要約（ＥＩＳ）ビット４ また各ｌ０ＩＣの制御線グループ１０ｎ３は次の線を含
む。

２本の要求線（ＩＯＩＣＲＥＱ及び工○ＩＣＣＭＤ　　
ＲＥＱ） １本の許可線（ＩＯＩＣ許可） １本の動作終了線（ＯＰ　　ＥＮＤ　　ＥＩＳ５）再び
第２３図を参照するに、Ａ／Ｄバス１０ｎｌは、アダプ
タ・バスの物理的部分である。以下では、Ａ／Ｄバス１
０ｎ１を構成する各バイトを説明する。

アプタＡ／Ｄバス・バイト このバイトはＴｏからＴｏまで活勢であり、ｌ０ＩＣ許
可信号が与えられた後のサイクルに「メモリ指令」を保
持する。メモリ書込指令の後、このバイトは最大８サイ
クルにわたってデータを保持する。ｌ０ＩＵからＰＢＯ
指令を受取る場合、このバイトはアダプタ指令時間にｒ
ＰＢｏアダプタ指令」を保持する。メモリ読取りのため
にアダプタ・データ有効信号が活勢である場合、このバ
イトはデータを保持する。当該ｌ０ＩＣは、Ｔ２クロッ
クを使用してこのバスからデータをクロックする。

アダプタＡ／Ｄバス・バイト１ このバイトはＴｏからＴｏまで活勢であり、ｌ０ＩＣ許
可信号が与えられた後のサイクルに、メモリ・アドレス
を保持する。メモリ書込指令の後、このバイトは最大８
サイクルにわたってデータを保持する。ｌ０ＩＵからＰ
ＢＯ指令を受取る場合、このバイトはアダプタ指令時間
に「■１０指令」を保持する。メモリ読取りのためにア
ダプタ・データ有効信号が活勢である場合、このバイト
はデータを保持する。当該ｌ０ＩＣは、Ｔ２クロックを
使用してこのバスからデータをクロックする。

アダプタＡ／Ｄバス・バイト２ このバイトはＴｏからＴＯまで活勢であり、ｌ０ＩＣ許
可信号が与えられた後のサイクルに、メモリ・アドレス
を保持する。メモリ書込指令の後、このバイトは最大８
サイクルにわたってデータを保持する。ｌ０ＩＵからＰ
ＢＯを受取る場合、このバイトはアダプタ指令時間に「
優先順位レベル及びｌ０ＩＣアドレス」を保持する。メ
モリ読取りのためにアダプタ・データ有効信号が活勢で
ある場合、このバイトはデータを保持する。当該ｌ０Ｉ
Ｃは、Ｔ２クロックを使用してこのバスからデータをク
ロックする。　アダプタＡ／Ｄバス・バイト３ このバイトはＴｏからＴＯまで活勢であり、ｌ０ＩＣ許
可信号が与えられた後のサイクルにメモリ・アドレスを
保持する。メモリ書込指令の後、このバイトは最大８サ
イクルにわたってデータを保持する。ｌ０ＩＵからＰＢ
Ｏ指令を受取る場合、このバイトはアダプタ指令時間に 「宛先アドレス」を保持する。メモリ読取りのためにア
ダプタ・データ有効信号が活勢である場合、このバイト
はデータを保持する。当該ｌ０ＩＣは、Ｔ２クロックを
使用してこのバスからデータをクロックする。

第２３図を参照するに、アダプタ・バスＩｏｎはに／Ｓ
バス１０ｎ２を含む。

第２５図には、Ｋ／Ｓバス１０ｎ２のビット・レイアウ
トが示されている。

Ｋ／Ｓバス１０ｎ２は、ｌ０ＩＣ許可信号を受取った後
、ＴＯからＴｏまで活勢である。３７０エミユレーシヨ
ン・モードの場合、このバスはビットＯ−３にシステム
／３７０のキーを保持するが、固有モードの場合はゼロ
を保持しなければならない。もしビット４が活勢であれ
ば、アダプタ・バス１ｏｎｌから受取られ且つ指令／ア
ドレス・レジスタ６０ｉへクロック入力されたメモリ・
アドレスは加算器６０ｋによってゼロの値へ加算される
。もしビット４が不活勢であれば、指令／アドレス・レ
ジスタ６０ｉ内のアドレスは３７０オフセツト・レジス
タ６０ｊの値へ加算される。加算器６０ｋから得られる
結果的なアドレスは、メモリ・バス１０ｆに与えられる
アドレスである。

固有モードでは、オフセットがゼロに等しいから、ビッ
ト４は有効でない。メツセージ受領動作の間、Ｋ／Ｓバ
ス１０ｎ２のビット０−３は当該メツセージの優先順位
値を保持する。当該工○ＩＣがこのバスを駆動する時間
を除くと、当該ｌ０ＩＵはこのバスを駆動してステータ
スを与える。ステータス・ビットＯ−１は、■○ＩＣ許
可信号の後の第２サイクルに指令ステータスについて一
回センスされ、そしてアダプタ・データ有効サイクルの
各々の間に読取動作についてセンスされるか、又は最後
の書込データ・サイクル後の第４サイクルの間に書込動
作についてセンスされる。

第２５図には、Ｋ／Ｓバス１０ｎ２のキー・バス部分に
関連するキー・ビットのレイアウトと、Ｋ／Ｓバス１０
ｎ２のステータス・バス部分に関連するステータス・、
ビットのレイアウトが示されている。ステータス・バス
のビットは、このバス上の指令のステータス及びデータ
のステータスを表わす。第２５図には、ステータス・バ
スの最初の２ビツトに対する指令のステータス（指令ス
テータス）及びデータのステータス（データ・ステータ
ス）が示されており、また残りのビットの意味が概略的
に示されている。これらのビットは次のような意味を有
する。

指令ステータス・ビットの意味 ビットＯ−１：’００’に等しい値はすべてが正常であ
り且つメモリ動作が進行中であることを意味し、０１′
に等しい値は与えられたアドレスが無効（無効アドレス
）であることを意味し、１０’に等しい値は与えられた
キーが与えられたアドレスについて正しくないこと （メモリ保護チエツク）を意味し、１１′に等しい値は
与えられた指令が有効でないこと（装置チエツク）を意
味する。

ビット２は、指令及びアドレスを伴うＡ／Ｄバス上で、
又は当該指令に続くデータ・サイクルでパリティ・チエ
ツクが生じたことを意味する。またこのビットは、指令
サイクルの間にに／Ｓバス上でパリティ・チエツクがあ
ったことを意味する。

ビット３は、ｌ０ＩＵのクロックが停止したこと、そし
て進行中の動作が予測不能で反復されるべきこと（作動
不能）を意味する。

ビット４は、メツセージ・バッファが利用不能であるこ
とを意味するにのビットは１ＭＢＳＷＯレジスタ６０ｐ
　（第２４図）のビット・２８．２９若しくは３１の゛
ＯＲ’結果であるか、又はＭＢＳＷＩレジスタ６０ｇの
ビット、２８．２９若しくは３１の゛ＯＲ’結果である
。もしこのビットが活勢であれば、これはメモリ動作が
行われないであろうことを通知する。このビットは、メ
ツセージ受領動作についてのみ有意である（バッファ利
用不能）。

ビット５は、に／Ｓバス上の奇数パリティを維持するた
めのパリティ・ビットである。

データ・ステータス・ビットの意味 Ｉ１０ステータス・レジスタ６０ｅ内のビットは。

以下で説明するような意味を有する。このレジスタはに
／Ｓバス１０ｎ２がキー情報のために使用される場合、
ｌ０Ｉｂ 除いたすべての時間に、メモリ・コントローラによって
に／Ｓバス１０ｎ２ヘゲートされる。

ビットＯ−１：”００’に等しい値は受信中のデータが
正常であることを意味し、”０１’に等しい値は受信中
のデータが不良で信頼できないこと（装置チエツク−メ
モリ・エラー）を意味し１０′又は１１′に等しい値は
予約されていて無視さるべきである。

ビット２は、ｌ０ＩＣバツフアからのデータを伴なうＡ
／Ｄバス上でパリティ・チエツクが生じたことを指示す
る（装置チエツク）。

ビット３は、ｌ０ＩＵが停止したこと、そして進行中の
動作が予測不能で反復さるべきこと（装置チエツク）を
指示する。

ビット４は、この時間には有効な意味を持たない。

ビット５は、Ｋ／Ｓバスについて奇数パリティを維持す
るためのパリティ・ビットである。

第２３図を参照するに、アダプタ・バスＩｏｎは制御線
グループ１０ｎ３を含む。

制御線グループ１０ｎ３は、次の信号線を含む。

アダプタ指令時間−この信号はＴｏからＴＯまで活勢で
あり、ｌ０ＩＵによって駆動される。これは、すべての
ｌ０ＩＣに対し、アダプタＡ／Ｄバスを１２時間にサン
プルし且つＰＢＯ指令がこれらのｌ０ＩＣに対するもの
であるか否かを決定するように通知する。もし選択フィ
ールドと当該ｌ０ＩＣのアドレスが一致するならば、ア
ダプタ指令時間の後の第２サイクルにｌ０ＩＣ肯定応答
信号又は１０ＩＣ使用中信号が与えられねばならない。

応答がないと、ＩＵＳＷレジスタ６０ｖのビット２９が
付勢され、これに応じてサマリービット３１が付勢され
、またＥＩＳビット４が付勢される。

アダプタ・データ有効−この信号はＴＯからＴ。

まで活勢であり、ｌ０ＩＵによって、駆動される。

この信号は、アダプタＡ／Ｄバスがデータについてサン
プルさるべきであること、そしてデータが正常でエラー
条件が存在しないか否かを決定するためにステータス・
バスが検査さるべきであることを指示する。

アダプタ・バス・チエツク−この信号はオープン・コレ
クタ信号であって、Ａ／Ｄバス上で不正パリティを受信
した後のサイクルでＴｏからＴｏまで工○工Ｃによって
駆動される。アダプタ指令時間及びその後のデータ・サ
イクルの間に、アダプタＡ／Ｄバス上のパリティが検査
される。アダプタ・バス・チエツク信号は、ＰＢＯにつ
いてのみ有効である。

Ｉ　ＯＩ　Ｃ９定応答−この信号はＴＯからＴｏまで活
勢であり、アダプタ指令時間サイクル後の第２サイクル
に当該ｌ０ＩＣによって駆動される。この信号は１選択
されたｌ０ＩＣがパリティ・チエツクを伴わないＰＢ○
指令を受信したこと及びこのｌ０ＩＣが当該動作を遂行
することを通知する。

ｌ０ＩＣ使用中−この信号はＴｏからＴｏまで活勢であ
り、アダプタ指令時間サイクル後の第２サイクルに当該
１０ＩＣによって駆動される。この信号は、選択された
ｌ０ＩＣがパリティ・チエツクを伴わないＰＢＯ指令を
受信したにも拘わらず、現時点では当該動作を完了でき
ないことを通知する。

ＥＩＳビット４　（Ｉ１０例外）−この信号は割込信号
であり、ＳＰＤバス指令の実行中に生ずる例外条件を指
示する。これは動的信号であり、各ｌ０ＩＣからのｌ０
ＩＣステータス・ワード（ＩＣ８Ｗ）ステータス・サマ
リ・ビット２８を論理○Ｒすることによって作成される
。ＩＣ８Ｗビツト２８は、ＳＰＤバスにおけるエラーヌ
は他の事象の発生（これはＩＰＵが処理すべきものであ
る）を指示するサマリ・ビットである。ＥＩＳビット４
は、「マスク使用ＩＣ３Ｗリセツト」命令によってゼロ
へリセットされるまで、活勢に留まる。

またこの信号は、ｌ０ＩＵステータス・レジスタ６０ｖ
のサマリ・ビット３１が活勢である場合にも存在する。

動作終了ＥＩＳビット５−この信号は割込信号であり、
異常に完了した動作を通知する。これは動的信号であっ
て、メツセージ・オリジン・ステータス・ワード（ＭＯ
８Ｗ）の動作終了ビット０とＭＯ５ＷＯ５−タス・サマ
リ・ビット２との論理ＡＮＤによって作成される。各ｌ
０ＩＣは、別個の動作終了ＥＩＳ　　５信号を、ＩＯＩ
’Ｃ動作終了サマリ・レジスタ６０ｗへ送る。これらの
４ビツトは論理ＯＲされ、その結果は活勢な外部割込ビ
ット５となる。ＭＯＳＷビット２は、当該動作の終了時
にＩＰＵが処理することを必要とするような、異常ステ
ータスを指示するサマリ・ビットである。動作終了ＥＩ
Ｓ５は、ｒＭＯ３Ｗ移動」指令を実行することによって
ＭＯ５Ｗビットがゼロへリセットされるまで、オンに留
まる。この場合、動作終了ビット０は１に等しくなる。

１０ＩＣ要求−この信号はｌ０ＩＣ許可信号を受信した
後Ｔ２からＴ２まで活勢であり、各ｌ０ＩＣの別個の線
によってｌ０ＩＵへ駆動される。この信号は、Ｉ　ＯＩ
　Ｕに対し、当該ｌ０ＩＣがアダプタ・インタフェース
を使用してメモリへのアクセスを得るための通常のＩ１
０要求を有することを通知する。通常のＩ／○要求は、
同じｌ０ＩＣからのサイクル・スチール要求と相互に排
他的である。

ｌ０ＩＣ指令要求−二の信号は、ｌ０ＩＣ許可信号を受
信した後にＴ２からＴ２まで活勢であり、各ｌ０ＩＵの
別個の線によってｌ０ＩＵへ駆動される。この信号は、
■○ＩＵに対し、当該ｌ０ＩＣがアダプタ・インタフェ
ースを使用して中央メモリ１０ｄへのアクセスを得るた
めの最高優先順位のＩ１０要求を有することを通知する
。この信号は、次のＣＣＷについて必要な４又は８バイ
トの要求のためにのみ使用される。もし他の目的のため
に使用されるならば、他のｌ０ＩＣの性能が低下するこ
とがある。ｌ０ＩＣ指令要求は、同じｌ０ＩＣからの通
常のＩ１０要求と相互に排他的である。

ｌ０ＩＣ許可−二の信号はＴ１からＴ１まで活勢であり
、第１ａ図の調停論理１０１によって各ＩＱＩＣへ駆動
される。この信号は、当該ｌ０ＩＣに対し、その要求が
許可されたこと、そしてｌ０ＩＣ指令時間である次のＴ
ｏ−Ｔｏにその指令、アドレス及びキーをアダプタ・イ
ンタフェースへ駆動すべきことを通知する。

次に、第２３図及び他の図面を参照して、アダプタ・バ
スＩｏｎの動作を説明する。

アダプタ・バス・インタフェースの主たる用途は、次の
とおりである。

１、ＰＢＯメツセージ動作−ＰＢ○情報の転送。

２、メモリ動作−ＩＯＩＣデータのメモリとの授受。

３、メツセージ受領動作−メモリへのＩ１０メツセージ
情報の転送。

以下、これらの用途の各々について詳述する。

１、ＰＢＯメツセージ動作：プロセッサ・バス動作（ｐ
ｎ○）は、ＩＰＵ　　１０ａから発信された特定命令の
実行に基く、任意の動作である。以下の表−１には、ｌ
０ＩＣを使用してアダプタ・バスＩｏｎ及びＳＰＤバス
Ｌｏｔ−Ｌｏｗで動作を行なうために、ＩＰＵ　　１０
ａによって実行される有効なＰＢＯ命令のリストが示さ
れている。

表−Ｉ　　ｌ０ＩＣによって解読される有効なＰＢＯ命
令プロセッサ・バス動作（ＰＢＯ）はＩＰＵ　　１０ａ
で発信され、データ・キャッシュ１０ｃ及びメモリ・バ
ス１０ｆを介してｌ０ＩＵ　　Ｌｏｅへ中継される。Ｐ
Ｂ○要求の受信時に、メモリ制御１０ｇは第１ａ図のＰ
ＢＯ要求線７を付勢することによってメモリ・バス１０
ｆを要求し、次いで調停論理１０ｉからの許可信号を待
機する。データ・キャッシュ１０ｃ及びメモリ制御Ｌｏ
ｇがともに調停論理１０ｉからのＰＢＯ許可線を受取る
場合、データ・キャッシュは（それがＩＰＵ　　１０ａ
からＡ−バスを介して受取った）情報を、メモリ・バス
１０ｆを介して第２４図のメモリ制御論理１０ｇ内のＢ
−レジスタ６０ｄへ送る。次のサイクルの間、データ・
キャッシュ１０ｃは（それがＩＰＵ　　１０ａからＤ−
バスを介して受取った）情報を、第２４図のメモリ制御
論理１０ｇ内のＢ−レジスタ６０ｄへ送る。

ｌ０ＩＣに対するＰＢＯ動作には、コピー動作とロード
動作の２種類がある。以下、その各々について説明する
。

Ａ、コピー動作 第３３図には、ＰＢＯコピー動作のタイミングが示され
ている。但し、第３３図を含む第２８図ないし第４０図
のタイミング図では、下記の表−２に示す略号が使用さ
れていることに注意されたい。

表−２第２８図〜第４０図中の略号 コピー動作の間、第３のＰＢＯサイクルでデータはｌ０
ＩＵからｌ０ＩＣへ逆送される。１つのＰＢＯコピー動
作の間には、次の３サイクルが存在する。

（１）アダプタ指令時間サイクル （２）データ有効サイクル （３）データ復帰サイクル アダプタ指令時間サイクルは、工○■Ｃ許可信号のサイ
クルでＴＯからＴｏまで生ずる。第２４図に示すメモリ
制御１０ｇ内のＡ−レジスタ６０Ｃの内容は、このサイ
クルの間にアダプタ・バスＩｏｎを介してｌ０ＩＣヘゲ
ートされる。このデータは、第４図の宛先選択レジスタ
２０ｈヘクロツタ入力される宛先選択情報を表わす。

次のサイクルはデータ有効サイクルである。このサイク
ルの間、Ｂ−レジスタ６０ｄの内容はアダプタ・バスＩ
ｏｎを介してｌ０ＩＣへクロック入力され、そこからセ
レクタ・バッファ２０ｅに記憶される。

ＰＢ○シーケンスの最終サイクルは、データ復帰サイク
ルである。Ａ−レジスタ６０ｃ及びＢ−レジスタ６０ｄ
の情報に応答して、選択されたｌ０ＩＣ１０ｊ−１０ｍ
は、Ａ−レジスタ６０ｃ及びＢ−レジスタ６０ｄの情報
に対応するデータを、アダプタ・バスＩｏｎを介してｌ
０ＩＵ　　１０ｅのＢ−レジスタ６０ｄヘゲートする。

次にこのデータは、メモリ・バスｌｏｆに対する後のア
クセス要求に応答して、該メモリ・バス１０ｆ及びデー
タ・キャッシュｌｏｃを介してＩＰＵ　　１０ａへ逆転
送される。またこの選択されたｌ０ＩＣは、ｌ０ＩＣ肯
定応答信号又はｌ０ＩＣ使用中信号をＩＰＵへ送る。

もし工○ＩＣ肯定応答信号がｌ０ＩＣから受取られない
ならば、工○ＩＵステータス・ワード・レジスタ６０ｖ
のビット２９がセットされ、これに応じてサマリ・ビッ
ト３１がセットされるので、外部割込サマリ・ビット４
が付勢される。もしｌ０ＩＣ使用中信号が受取られるな
らば、ＩＵＳＷレジスタ６０ｖのビット３０がセットさ
れ、これに応じてサマリ・ビット３１がセットされるの
で。

ＥＩＳビット４が付勢されることになる。

Ｂ、ロード動作 第３２図には、ＰＢＯロード動作のタイミング図が示さ
れている。

一般に、ＰＢＯロード動作はＰＢ○コピー動作と同じシ
ーケンスを取るが、相違点としては、第３サイクルの間
に、ｌ０ＩＣ肯定応答信号が工ＰＵへ逆転送されるも、
データは転送されないということである。

前記の表−１は、有効なＰＢＯ指令のリストを示す。

２、メモリ動作：アダプタ・バス上のメモリ動作は、常
にｌ０ＩＣで生ぜられる。ｌ０ＩＣが第１図のメモリ制
御Ｌｏｇへ送るメモリ指令には、読取り、書込み及び読
取り一変更−書込み（ＲＭＭ）の３種類がある。読取り
は、中央メモリ１０ｄがらデータを取出し、これをｌ０
ＩＣへ送る。書込みは、ｌ０ＩＣからデータを取出し、
これを中央メモリ１０ｄへ置く。読取り一変更−書込み
は。

ｌ０ＩＣからデータを取出し、これを中央メモリ１０ｄ
に置くものであるが、最初に８バイトの読取動作が遂行
され、続いて書込むべき新しいデータのマージ（組合せ
）が行われる。

ｌ０ＩＣが第１ａ図のメモリ制御Ｌｏｇへ送る有効なメ
モリ指令については、以下の表−３を参照されたい。

００００１０１−　　０Ａ−ＯＢ　　メツセージ受領要
求衣３．ｌ０ＩＣによって発生されるメモリ指令衣−３
のメモリ指令には、主として、読取り、書込み、読取り
一変更−書込みの３種類がある。

以下、これらのメモリ指令について詳述する。

Ａ、読取り Ｉ１０読取り動作のタイミングについては、第２８図を
参照されたい。

ｌ０ＩＣ指令時間：アダプタＡ／ＤバスのバイトＯは１
，２，４，６又は８ワード・データのための読取指令を
保持しており、これはｌ０ＩＣから第２４図のメモリ制
御１０ｇ内の指令／アドレス・レジスタ６０ｉへクロッ
ク入力される。前記の表−３は、使用しうる有効な指令
を示す。アダプタＡ／Ｄバスのバイト１−３はメモリ読
取りのための開始アドレスを保持しており、これは当該
ｌ０ＩＣからメモリ制御Ｌｏｇへクロック入力される。

もしＩ１０キー・レジスタ６０ｆのビット４が不活勢で
あれば、指令／アドレス・レジスタ６０ｉ中のアドレス
は、メモリ指令時間の前に、加算器６０ｋによって３７
０オフセツト・レジスタ６０ｊの値へ加算される。この
結果的なアドレスは、キー・スタック・アレイ６０ｈへ
与えられるアドレスである。キー・スタックからキー・
データ・レジスタ６０ｇへ読込まれたデータは、その後
Ｉ１０キー・レジスタ６０ｆに受取られたキーと比較さ
れる。もしこれがキー比較動作を満足させるならば、当
該メモリ動作はそのまま進行する。

しかし、もしメモリ保護チエツク又は無効アドレス・チ
エツクが生ずるならば、当該動作は停止され、そしてエ
ラー・ステータスがエラー検出論理６０ｍから工／○ス
テータス・レジスタ６０ｅへ送られ、そこでに／Ｓバス
１０ｎ２へ駆動される。

アダプタ・データ無効二指令及びアドレスをメモリ制＄
Ｌｏｇ（最終的には中央メモリ１０ｄ）へ送った後、当
該ｌ０ＩＣは中央メモリ１０ｄからのデータを待機する
。メモリ・バス１０ｆで受取られたデータはデータ入力
レジスタ６０ａヘクロツク入力され１次のサイクルにア
ダプタＡ／Ｄバス１０ｎ１へ中継される。またメモリ・
データ有効信号は１サイクル遅延され。

アダプタ・データ有効信号となる。アダプタ・データ有
効信号は、転送された各データ・ワードがいつ当該ｌ０
ＩＣのデータ・バッファ２０ａヘロードされるかを指示
する。ここで注意すべきは、中央メモリ１０ｄによって
拡張ＥＣｄ再試行が行われる場合、データ・サイクルは
必ずしも連続的ではない、ということである。

ステータス時間：第２４図の■／○ステータス・レジス
タ６０ｅからの読取ステータスは、アダプタ・データ有
効信号とともにデータが送られる同じ時間に、ｌ０ＩＣ
へ送られる。

Ｂ、ｌＦ込み 第２９図には、Ｉ１０書込動作のタイミングが示されて
いる。

ｌ０ＩＣ指令時間：　Ａ／ＤバスのバイトＯは、２．４
．６又は８ワード・データのための書込指令を保持する
。バイト１−３は、メモリ書込みのための開始アドレス
を保持する。Ｋ／Ｓバスは、メモリ保護キーを保持する
。開始サイクルは、読取指令のそれと同じである。デー
タは、指令アドレス・サイクルの直後に続く。

データ・サイクル：　Ｉ（０Ｃ指令時間サイクルの直後
にあるサイクルは、メモリに書込まれるべきデータを保
持する。データはバイト整列されており、８バイトの境
界内になければならない。すなわち、３２バイトの要求
は３２バイトの境界で開始しなければならない。データ
はデータ入力レジスタ６０ａヘロードされ、次のサイク
ルでデータ出力レジスタ６０ｂへ転送される。そこから
このデータは、メモリ・バス１０ｆへ送られる。このデ
ータの遅延は２サイクルであり、その間にキー検査動作
が行われるとともに、発生された新しいアドレスがメモ
リ指令時間にメモリ・バス１０ｆへゲートされる。

ステータス時間：　ｌ０ＩＵからの書込みステータスは
、最終のデータ有効サイクルの後の第４サイクルにｌ０
ＩＣへ送られる。但し、書込みを行なう場合、アダプタ
・データ有効線は使用されないことに注意されたい。

Ｃ０読取り一変更−書込み（ＲＭＷ） 第３０図には、Ｉ１０ＲＭＷ１００タイミングが示され
ている。

ｌ０ＩＣ指令時間：　Ａ／ＤバスのバイトＯは、１ない
し７バイトのデータに対する書込指令を保持する。バイ
ト１−３は、メモリ書込みの開始アドレスを保持する。

Ｋ／Ｓバスは、メモリ保護キーを保持する。

データ・サイクル：　ｌ０ＩＣ指令時間のすぐ後に続く
２サイクルは、中央メモリ１０ｃｌに書込まれるべきデ
ータを保持する。このデータはバイト整列されており、
８バイト境界上に置かれていなければならない。転送さ
れた第１ワードはデータ出力レジスタ６０ｂで終るが、
転送された第２ワードはデータ入力レジスタ６０ａで終
る。このデータはメモリ・バス１０ｆに２回送られ、読
取動作の間に１回送ら九、そして書込動作の間にも送ら
れる。この結果、もしこのデータが現にデータ・キャッ
シュ１０ｃにあって且つこのデータが当該アクセスの前
に変更されているならば、データ・キャッシュ１０ｃは
読取り一変更−書込動作の読取部分の間にこれを変更す
ることができる。

ステータス時間：　ｌ０ＩＵからの書込ステータスは、
アダプタ・データ有効線が活勢になる後の第４サイクル
にｌ０ＩＣへ送られる。

３、メツセージ受領動作：アダプタ・バス上のメツセー
ジ受領動作は、メモリ書込みとほぼ同じである。両者の
相違は次のとおりである。ｌ０ＩＣは、工○ＩＵヘアド
レスを送るかわりに、メツセージ優先順位値をに／Ｓバ
ス１０ｎ２に置く。この優先順位値はＩ１０キー・レジ
スタ６０ｆヘクロツク入力され、メツセージ・バッファ
・オリジン・レジスタＯ（６０ｐ）又はメツセージ・バ
ッファ・オリジン・レジスタ１　（６０ｇ）を選択する
ために使用される。該レジスタは、アドレスをメモリ指
令時間にメモリ・バスへ与える。

Ａ、メモリに対するメツセージ受領 第３１図には、Ｉ１０メツセージ受領動作のタイミング
が示されている。

ｌ０ＩＣ指令時間：　Ａ／ＤバスのバイトＯは、指令コ
ード・ポイントＸ　’　ＯＡ　’を保持する。

バイト１−３は正しいパリティを保持する。Ｋ／Ｓバス
はメツセージ優先順位値を保持する。

データ有効：　ｌ０ＩＣ指令時間サイクルのすぐ後に続
く４サイクルは、メモリに書込まれるべき以下の情報を
保持する。

（１）ＳＰＤバスにおける選択サイクル中のＡ／Ｄバス
の内容。

（２）ＳＰＤバスにおける第１データ・サイクル中のＡ
／Ｄバスの内容、 （３）ＳＰＤバスにおける第２データ・サイクル中のＡ
／Ｄバスの内容、 （４）メツセージ受領ステータス・ワード（ＭＡＳＷ）
。

ＳＰＤバス（第２２図−第２３図、第２６図−第２７図
） 第２３図を参照するに、ＳＰＤバスＬｏｔ−１０ｗは、
アドレス・データ（Ａ／Ｄ）バスＬｏｔ１、指令／ステ
ータス（Ｃ／Ｓ）バス１０ｔ２、オリジン／宛先（０／
Ｄ）バス１０ｔ３及び制御線グループ１０ｔ４を含む。

制御線グループ１０ｔ４は、バス制御ユニット（ＥＣＵ
）５０に関連する制御線として、バス要求（ＲＥＱＢ）
、バス肯定応答（ＡＣＫＢ）、バス許可（ＢＵＳＧ）、
モニタ・クロック、バス・クリア、ボード選択を含み、
さらにアダプタ・バス制御３ｏ及びＳＰＤバス制御４０
に関連するマスク・ステアリング（ＭＳＴ）、スレーブ
作動可能（ＲＤＹ）、マスタ選択（ＭＳＥＬ）及び電源
オン・リセット（ＰＯＲ）を含む。

ＳＰＤバスは、ｌ０ＩＣと入出力バス・ユニット（工○
ＢＵ）との間の非同期式インタフェースである。これは
、３つのサブ・バス、１３本の制御線及びポーリング用
の３本の信号線から成る。

Ａ／Ｄバスは３６ビツトの３状態２方向性バスであって
、パリティ付きの４バイトから成る。Ｃ／Ｓバスは９ビ
ツトの３状態２方向性バスであって。

パリティ付きの１バイトから成る。Ｏ／Ｄバスは６ビツ
トの３状Ｂ２方向性バスであって、パリティ付きの５ビ
ツトから成る。制御線グループは、以下の４グループに
類別される。

１、タグ線 マスク・ステアリング マスク選択 スレーブ作動可能 ２、直接選択線 カード選択 ボード選択 ３、調停線。

バス要求 要求優先順位０−２ バス肯定応答 バス肯定応答ポール人力／入力 バス肯定応答ポール出力 バス許可 ４、制御線 バス・クリア モニタ・クロック 電源オン・リセット 第２３図を参照するに、ＳＰＤバスＬｏｔ−１０ｗはＡ
／Ｄバス１０ｔ１を含む。以下、このバスの信号を説明
する。

Ａ／Ｄバス選択サイクル：このＡ／Ｄバスはバス・マス
クによって駆動され、マスク選択信号の前に有効で且つ
スレーブ作動可能信号まで有効でなければならない。ｌ
０ＩＣがマスクである場合、これは選択データ・バッフ
ァ２０ｆからのデータをＡ／Ｄバスへ思区動する。ｌ０
ＩＣがスレーブである場合、これはＡ／Ｄバスからのす
べての４バイト・データを、キー・バッファ２０ｃ内の
データ・バッファＯ、バイト０と。

アドレス・レジスタ２０ｄ又は診断バッファ２０ｊ内の
バイト１−３に記憶する。

Ａ／Ｄバス・データ・サイクル（書込み）：Ａ／Ｄバス
はバス・マスクによって駆動され、マスク選択信号の前
に有効で且つスレーブ作動可能信号まで有効でなければ
ならない。ｌ０ＩＣがマスクである場合、これはメツセ
ージ・バッファ２０ｂからのデータをＡ／Ｄバスへ駆動
する。ｌ０ＩＣがスレーブである場合、これはＡ／Ｄバ
スからのデータをデータ・バッファ２０ａに記憶する。

Ａ／Ｄバス・データ・サイクル（読取り）：Ａ／Ｄバス
はバス・スレーブによって駆動され、スレーブ作動可能
信号の前に有効で且つマスク選択信号が不活勢となるま
で有効でなければならない。ｌ０ＩＣがマスクである場
合、これはＡ／Ｄバスからのデータをメツセージ・バッ
ファ２０ｂに記憶する。ｌ０ＩＣがスレーブである場合
、これはＩＣＣＲＣＣ−タス・レジスタ２０ｇ又は診断
バッファ２０ｊで以てＡ　Ｉ　Ｄ　ハスを駆動する。

第２３図を参照するに、ＳＰＤバスＬｏｔ−１０ｗはＣ
／Ｓバス１０ｔ２を含む。以下、このバスの信号を説明
する。

選択サイクル：Ｃ／Ｓバスはバス・マスクによって駆動
され、マスタ選択信号の前に有効で且つスレーブ作動可
能信号まで有効でなければならない。ｌ０ＩＣがマスタ
である場合、これは指令レジスタ２０ｉのビット５−７
及び１１−１５をＣ／Ｓバスへ能動する。

Ｃ／Ｓバスの指令ビットについては、第２６図を参照さ
れたい。

データ・サイクル：　Ｃ／Ｓバスはバス・スレーブによ
って駆動され、スレーブ作動可能信号の前に有効で且つ
マスク選択信号が不活勢となるまで有効でなければなら
ない。ｌ０ＩＣがマスクである場合、これはＣ／Ｓバス
からのステータスをＭＯ３ＷＯ３−タス・レジスタに記
憶する。

Ｃ／Ｓバスのス、テータス・ビットについては、第２７
図を参照されたい。

第２３図を参照するに、ＳＰＤバスＬｏｔ−１０ｗはＯ
／Ｄバス１０ｔ３を含む。以下、このバスの信号を説明
する。

０／Ｄバス選択サイクル：　Ｏ／Ｄバスはバス・マスク
によって駆動され、マスク選択信号の前に有効で且つス
レーブ作動可能信号まで有効でなければならない。ｌ０
ＩＣがマスクである場合、これは指令レジスタ２０ｉの
ビット２７−３１をＯ／Ｄバスへ駆動する。

０／Ｄバス・データ・サイクル（通常）：。

／Ｄババスバス・マスクによってそのアドレスを伴って
駆動されるから、スレーブはオリジン・アドレスを知る
ことができる。マスクのオリジン・アドレスはマスク選
択信号の前に有効で且つ各データ・サイクルのスレーブ
作動可能信号が活勢となるまで有効でなければならない
。また○／Ｄバスの値は、バス動作の各データ・サイク
ルについて同じでなければならない。

０／Ｄバス・データ・サイクル（直接）：Ｏ／Ｄバスは
バス・スレーブによってそのアドレスを伴なって駆動さ
れるから、ＢＣＵはこのアドレスをＭＯ８ＷＯ８−タス
・レジスタに置くことができる。スレーブ・アドレスは
スレーブ作動可能信号の前に有効で且つマスク選択信号
が不活勢となるまで有効でなければならない。

第２３図の制御線グループ１０Ｌ４を参照するに、ＳＰ
ＤバスＬｏｔ−Ｌｏｗはこの制御線グループの一部とし
て下記のタグ線を含む。

１、マスタ選択（ＭＳＥＬ） 選択サイクル：ＭＳＥＬ線は、バス動作サイクルの開始
を指示する。バス許可信号に応答して、ＭＳＥＬ信号は
工○ＢＵによるバスのマスタシップ（支配）を指示する
。ＭＳＥＬ信号は、Ａ／Ｄバス、Ｃ／Ｓバス及びＯ／Ｄ
バスの有効性を指示する。ＭＳＥＬ信号は、スレーブ作
動可能信号及びバス肯定応答信号とインタロックされる
。

データ・サイクル：ＭＳＥＬ信号はバス・マスクによっ
て駆動されるバスの有効性を指示し、またスレーブ作動
可能信号とインタロックされる。

２、スレーブ作動可能（ＲＤＹ） 選択サイクル：ＭＳＥＬ信号に対するＲＤＹ線の応答は
、Ａ／Ｄバス、Ｃ／Ｓバス及び○／Ｄバス上の情報が受
取られたことを指示する。

データ・サイクル：ＭＳＥＬ信号に対するＲＤＹ応答は
、マスクによって送られた情報が受取られたことを指示
し、そしてマスクへ送られつつある情報の有効性を指示
する。

３、マスク・ステアリング（ＭＳＴ） 選択サイクル：ＭＳＴ線はバス・マスクによって付勢さ
れ、そしてＢＣＵ　　５０によって受取られる。

データ・サイクル：バス・マスクによってＭＳＴ信号が
脱勢された場合、これは現在のバス動作が完了したこと
、そして新しい動作を開始させるためにバス許可信号が
付勢されうろことを指示する。

第２３図の制御線グループ１０ｔ４を再び参照するに、
ＳＰＤバス１０ｔ−Ｌｏｗはこの制御線グループの一部
として下記の直接選択線を含む。

１、カード選択 選択サイクル：ボード選択とともに使用されるカード選
択線は、直接選択を行なっている場合、選択を指示する
。カード選択線は、ＢＣＵを除くすべてのｌ０ＢＵによ
って必要とされる入力である。カード選択線の源は、各
ｌ０ＢＵ力−ド位置に対する異なるＡ／Ｄバス線（ビッ
ト位置０−１５）である。たとえば、Ａ／Ｄバス・ビッ
ト０は第１のカード位置に対応し、Ａ／Ｄバス・ビット
２は第２のカード位置に対応する、等々である。

２、ボード選択 選択サイクル二カード選択線とともに使用されるボード
選択線は、直接選択を行なっている場合、選択を指示す
る。ボード選択線は、ＢＣＵを除くすべての工○ＢＵに
よって必要とされる入力である。ボード選択線の源は各
ボード上のドライバであり２．これはＡ／Ｄバス・ビッ
ト２９−３１を解読してボード選択線が付勢さるべきか
否かを決定する。たとえば、Ａ／Ｄバス・ビット２９−
３１が全部ゼロである場合、ｌ０ＩＣはボード選択線を
駆動する。

第２３図の制御線グループ１０ｔ４を参照するに、ＳＰ
ＤバスＬｏｔ−Ｌｏｗはこの制御線グループの一部とし
て下記の調停線を含む。

１、バス要求（ＲＥＱＢ） ＳＰＤバスのサービスがｌ０ＢＵによって必要とされる
場合、このｌ０ＢＵによってＲＥＱＢ線が付勢され、バ
ス調停手段によって受取られる。

２、要求優先順位０−２　（ＲＥＱＰ　　０−２）ＲＥ
ＱＰ　　Ｏ−２線は、ＲＥＱＢ線によって指示されたバ
ス要求に関連する優先順位レベル要求である。バス要求
については４レベルの優先順位が可能であり、ＲＥＱＰ
Ｏが最高優先順位で、活勢な優先順位線を持たないバス
要求が最低優先順位である。活勢なバス要求を有する■
ＯＢＵはその優先順位をＲＥＱＰｎ線に指示されたレベ
ルと比較しなければならず、そしてもしこれが−層低い
優先順位を有するならば、これはポールを伝播させなけ
ればならない。

３、バス肯定応答バス（ＡＣＫＢ） バス調停手段からのＡＣＫＢ線は、次のバス・マスクに
対する調停の開始を指示する。工○ＢＵはＡＣＫＢ線を
使用してＲＥＱＰｎを伴なうその要求をサンプルすると
ともに、ＡＢＰＩ及びＡＢＰＩ’が活勢であるときにこ
れがポールを伝播するか否かを決定する。

４、バス肯定応答ポール人力／入力’（ＡＢＰＩ、ＡＢ
ＰＩ　’） すべてのｒＯＢＵは、調停をサポートするためにＡＢＰ
Ｉ及びＡＢＰＩ’線を必要とする。

各ｌ０ＢＵはＡＢＰＩ及びＡＢＰＩ’に対する内部的な
終了を与え、これにより伝播経路を分断することなく直
列ストリングからｌ０ＢＵを除去することが可能となる
。

５、バス肯定応答ボール出力（ＡＢＰＯ）すべてのｌ０
ＢＵは、調停をサポートするためにＡＢＰＯ線を必要と
する。ＡＣＫＢ線が活勢であり、その要求が不活勢であ
るか又は他の要求よりも優先順位が低く、そしてＡＢＰ
Ｉ線及びＡＢＰＩ’線が活勢である場合、ＡＢＰＯ線は
ｌ０ＢＵによって付勢される。

６、バス許可（ＢＵＳＧ） ＢＵＳＧｉｉがバス調停手段によって付勢されるのは１
次の動作のバス・マスクを確定するためである。バス許
可信号は、直列ボールを停止したｌ０ＢＵに対し、該ｌ
０ＢＵが１つのバス動作についてバス・マスタであるこ
とを通知する。ＢＵＳＧ信号が活勢である間にＭ　Ｓ　
Ｅ　Ｌ信号が付勢されると、これは他のすべてのｌ０Ｂ
Ｕに対する選択サイクルの開始を指示する。ＢＵＳＧ信
号は、ＭＳＥＬ信号が脱勢された後に脱勢される。

第２３図の制御線グループ１０し４を参照するに、ＳＰ
ＤバスＬｏｔ−Ｌｏｗはこの制御線グループの一部とし
て下記の制御線を含む。

１、バス・クリア バス・クリア線はＢＣＵ５０によって駆動され、下記の
活動を生ぜしぬる。

動作中の１０ＢＵがその動作を直ちに停止し、すべての
バス及びタグを脱勢する。

バス・クリアが活勢である間、他のすべてのｌ０ＢＵが
すべてのバス及びタグを脱勢する。

２、モニタ・クロック モニタ・クロック線はＢＣＵによって駆動され、タイム
アウトの検出後に付勢される。モニタ・クロックはすべ
てのｌ０ＢＵに対する入力であり、これらのｌ０ＢＵに
対しステータスを収集するように通知する。

３、電源オン・リセット（ＦＯＲ） ＦＯＲ線は、電源領域のすべての電源オン／オフ・シー
ケンスについて活勢である。ＦＯＲ線は、電源領域に関
連する電源によって駆動される。ＦＯＲ，ＩＩについて
は、下記の活動が生ずる。

調停が抑止される。

ｌ０ＢＵアドレスがゼロヘセットされる。

３状態ドライバを高インピーダンス状態に置き且つ他の
ドライバを不活勢状態に置くことによって、ドライバを
脱勢する。

以下では、第１ａ図及び第２３図を参照して、ＳＰＤバ
スＬｏｔ−Ｌｏｗの機能を説明する。第１ａ図は、ＳＰ
Ｄバスと他のｌ０ＢＵ　　１０ｐ−１０ｓとの間の関係
を図式的に理解するのに有用である。第２３図は、ＳＰ
ＤバスＬｏｔ−Ｌｏｗの構成を図式的に理解するのに有
用である。

ＳＰＤバスの基本動作には、（１）メモリ動作と、（２
）ユニット動作の２つがある。以下、これらの動作を詳
述する。

１、メモリ動作：ＳＰＤ　　Ｉ１０バス上のメモリ動作
は、ｌ０ＢＵ　　Ｌｏｐ−１０ｓと中央メモリ１０ｄと
の間で１ないし３２データ・バイトのパケットを転送す
る。１パケツトは、１つの選択サイクルと１ないし８デ
ータ、サイクルから成る。

この実現形態では、ｌ０ＩＣはメモリ動作の間は常にス
レーブである。メモリ・シーケンスは、ゼロに等しいＳ
ＰＤ指令指令ビット上って指示される。オンであるビッ
ト１は書込みを指示し、ビット２−７に１を加えたもの
は転送すべきバイトの数を指示する。

ＳＰＤメモリ指令については、以下の表−４を参照され
たい。

注＝ＲＭす＝読取−変更−書込；ＷＲＴ＝書込；ＲＤ＝
読取表−４３ＰＤメモリ指令 メモリへのメモリ書込み 選択サイクル：マスタｌ０ＢＵは、情報を０／Ｄバス１
０ｔ３、Ｃ／ＳバＸｌ０ｔ２及びＡ／Ｄバス１０ｔ１に
置く。○／Ｄバス１０ｔ３は、ｌ０ＩＣのアドレス、す
なわちｘ’ｏｏ’を保持する。Ｃ／Ｓバス１０ｔ２は、
書込指令と転送すべきデータ・バイトの数を保持する。

Ａ／Ｄバス１０ｔ１は、バイトＯにキーを保持し、バイ
ト１−３に中央メモリ１０ｄの開始アドレスを保持する
。

データｒサイクル：マスタｌ０ＢＵはそのアドレスを○
／Ｄバス１０ｔ３に置き、バイト整列されたワードをＡ
／Ｄバス１ｏｔｌに置く。

データ・パケットの大きさに応じて、最大８つのデータ
・サイクルが生じうる。ｌ０ＩＣバツフアは、パケット
・データ全体がｌ０ＢＵマスクから転送されてしまうま
で、データをｌ０ＩＣデータ・バッファに置く。ｌ０Ｉ
Ｃは中央メモリ１０ｄの指令を発生し、データをバッフ
ァから該メモリへ転送する。データが中央メモリ１０ｄ
へ転送され且つメモリ・ステータスが■○ＩＣによって
受取られた後、ｌ０ＩＣは完了ステータスをＣ／Ｓバス
１０ｔ２に置く。

メモリからのメモリ読取り 選択サイクル：マスタｌ０ＢＵは、情報をＯ／Ｄバス１
０ｔ３、Ｃ／Ｓバス１０ｔ２及びＡ／Ｄバス１ｏｔｌに
置＜。Ｏ／ＤバＸ１０ｔ３はｌ０ＩＣのアドレス、すな
わちｘ’　ｏｏ　’を保持する。Ｃ／Ｓバス１０ｔ２は
、読取指令と転送すべきデータ・バイトの数を保持する
。Ａ／Ｄバス１０ｔ１はバイト０にキーを保持し、バイ
ト１−３に中央メモリ１０ｄの開始アドレスを保持する
。

データ・サイクル：マスクｌ０ＢＵは、そのアドレスを
Ｏ／Ｄバス１０ｔ３に置く。ｌ０ＩＣは中央メモリ１０
ｄの指令を発生し、該メモリからデータを受取り、これ
をｌ０ＩＣデータ・バッファでバッファする。該バッフ
ァが中央メモリ１０ｄからデータ及びステータスを受取
った後、工○ＩＣは該バッファからのバイト整列された
データ・ワードをＡ／Ｄバス１０し１に置く。データ・
パケットの大きさに応じて、最大８つのデータ・サイク
ルが生じうる。またｌ０ＩＣは、最終データ・サイクル
の間に、完了ステータスをＣ／Ｓバス１０ｔ２に置く。

２、ユニット動作：この動作は、中央メモリ１０ｄを利
用しないでｌ０ＢＵ相互間で通信を行うための手段を与
える。ユニット動作は、常に１つの選択サイクルと２つ
のデータ・サイクルを有する。

ユニット動作シーケンスは、１に等しいＳＰＤ指令ビッ
ト０によって指示される。オンであるビット１は書込み
を指示し、オンであるビット２は直接選択を指示する。

ビット３−７はユニット動作指令のコードである。ＳＰ
Ｄバスのユニット動作指令については、以下の表−５を
参照されたい。

注：Ｓ＝送信のみ；Ｒ＝受信のみ：Ｘ＝送信又は受信表
−５８ＰＤユニット動作指令 ユニット書込みは、ｌ０ＢＵマスタからｌ０ＢＵスレー
ブへ８バイトのデータを転送する。

選択サイクル：マスタは、情報０／Ｄバス１０ｔ３、Ｃ
／Ｓバス１０ｔ２及びＡ／Ｄバス１０ｔｌに置く。Ｏ／
Ｄバス１０ｔ３はスレーブのアドレスを保持し、Ｃ／Ｓ
バスは書込指令を保持する。Ａ／Ｄバス１０ｔｌは１機
械に依存する４バイトを保持する。

データ・サイクル：マスクはそのアドレスを○／Ｄバス
１０ｔ３に置き、データを両サイクルの間にＡ／Ｄバス
１０ｔ１に置く。最終データ・サイクルの終了時に、ス
レーブはその完了ステータスをＣ／Ｓバス１０ｔ２に置
く。

ユニット読取りは、ｌ０ＢＵスレーブからの８バイト・
データをｌ０ＢＵマスタへ転送する。

選択サイクル：マスタは情報をＯ／Ｄバス、Ｃ／　Ｓ　
ハス及びＡ／Ｄバスに置く。Ｏ／Ｄバスはスレーブのア
ドレスを保持し、Ｃ／Ｓバスは読取指令を保持する。Ａ
／Ｄバスは、機械に依存する４バイトを保持する。

データ・サイクル：マスタはそのアドレスを０／Ｄバス
に置く。スレーブは両サイクルの間にデータをＡ／Ｄバ
スに置き、最終データ・サイクルの終了時にその完了ス
テータスをＣ／Ｓバスに置く。

ユニット直接書込み：これは８バイトのデータをｌ０Ｉ
Ｃマスタからｌ０ＢＵスレーブへ転送する。制御線グル
ープ１０ｔ４のうちボード選択線及びカード選択線は、
ｌ０ＢＵスレーブを選択するために使用される。

選択サイクル：　ｌ０ＩＣマスクは、情報をＱ／Ｄバス
、Ｃ／Ｓバス及びＡ／Ｄバスに置く。

○／Ｄバスは書込指令に対するスレーブ・アドレスを保
持し、Ｃ／Ｓバスは書込指令を保持する。Ａ／Ｄバスは
カード及びボード選択データを保持する。

データ・サイクル：　ｌ０ＩＣマスクは１両サイクルの
間にデータをＡ／Ｄバスに置く。スレーブはそのアドレ
スを○／Ｄバスに置き、最終データ・サイクルの終了時
にその完了ステータスをＣ／Ｓバスに置く。

ユニット直接読取り：これはｌ０ＢＵからの８バイトの
データをｌ０ＩＣマスクへ転送する。ボード選択線及び
カード選択線は、ｌ０ＢＵスレーブを選択するために使
用される。

選択サイクル：マスタは情報をＯ／Ｄバス、Ｃ／Ｓバス
及びＡ／Ｄバスに置く。Ｏ／Ｄバスは正常なパリティを
保持し、Ｃ／Ｓバスは読取指令を保持する。Ａ／Ｄバス
はカード及びボード選択データを保持する。

データ・サイクル：　ｌ０ＢＵスレーブはそのアドレス
をＯ／Ｄバスに置く。スレーブは両サイクルの間にデー
タをＡ／Ｄバスに置き、最終データ・サイクルの終了時
にその完了ステータスをＣ／Ｓバスに置く。

ＳＰＤバスのメツセージ受領動作はユニット書込みと同
様であり、ｌ０ＩＣは常にスレーブである。５ＰＤＯＰ
コードはＣｏ−ＣＦであり、ｌ０ＩＣはデータをメモリ
内のＩＰＵメツセージ・バッファへ送る。

選択サイクル：マスタｌ０ＢＵは００′をＣ／Ｄバスに
置き、’ｃｘ’をＣ／Ｓバスに置き、そしてＡ／Ｄバス
は機械に依存する４バイトのデータを保持し、これは最
初のｌ０ＩＣデータ・バッファに置かれる。

データ・サイクル：マスタｌ０ＢＵはそのアドレスを○
／Ｄバスに置き、両サイクルの間にデータをＡ／Ｄバス
に置く。ｌ０ＩＣは２ワードのＡ／Ｄバス・データを第
２及び第３の工○■Ｃデータ・バッファに置き、メツセ
ージ受領ステータス・ワード（ＭＡＳＷ）を第４のｌ０
ＩＣデータ・バッファに置く。工○工ＣはＩＰＵの中央
メモリ指令であるＯＡ’をｌ０ＩＵに送り、その後にデ
ータ・バッファ内の４ワードを送る。ｌ０ＩＵはＩＰＵ
メツセージ・バッファの次のアドレスを知っており、こ
のデータを記憶する。このデータが中央メモリ１０ｄへ
転送され且つメモリ・ステータスがｌ０ＩＣによって受
取られた後、ｌ０ＩＣは完了ステータスをＣ／Ｓバスに
置く。

以下では、ＢＣＵ　　５０によって実施される調停手法
を説明する。この調停手法を実施する場合。

ＥＣＵは、工○ＩＣ（１０ｊ−１０ｍの１つ）又は１以
上のｌ０ＢＵ　　Ｌｏｐ−１０ｓからＳＰＤバス（Ｌｏ
ｔ−Ｌｏｗの１つ）に対するアクセス要求を受取る。Ｂ
ＣＵは、どのｌ０ＩＣ又はｌ０ＢＵがＳＰＤバスのアク
セスを許可されるか、ということを決定する。

第２２図を参照するに、そこにはＢＣＵ　　５０を含む
ｌ０ＩＣ１０ｊ−Ｉｏｍの他の配置形態が４つの工○Ｂ
Ｕ　　Ｌｏｐ−１０ｓに関連して示されている。第２２
図において、１つのｌ０ＩＣはＳＰＤバス調停手段であ
るＢＣＵ　　５０を含む。

他のｌ０ＢＵも図示されている。ｌ０ＩＣは多数のカー
ド・スロット１ないし４へ接続され、該スロットには回
路カードが装着される。スロット１はその位置に従って
スロット２よりも高い優先順位を有し、スロット２はス
ロット３より高い優先順位を有し、以下同様である。第
２２図に示すように、複数のバス（ＲＥＱＢ、ＲＥＱＰ
　　０−２）は各カード・スロット中の各回路カードへ
接続される。第４図に示した追加のバス（Ｃ／Ｓバス１
０ｔ２、Ｏ／ＤバＸ１０ｔ３及びＡ／Ｄバス１０ｔｌ）
は各回路カードへ接続される。バス調停手段であるＢＣ
Ｕ　　５０はｌ０ＩＣ内部に配置され、該調停手段はピ
ンＯを有する。各カード・スロットエないし４における
各回路カードは、ピンＩ。

１′及び０を有する。ピンエ及びピン１′は外部の活勢
な源には接続されないが、内部の活勢な源によってオン
にプルされる。スロット１のピン０はスロット２のピン
■へ接続され、スロット３のピンエ′にも接続される。

スロット２のピン０は、スロット３のピンエ及びスロッ
ト４のピンエ′へ接続される。スロット３のピンＯはス
ロット４のピンエヘ接続され、以下同様である。

次に、第２２図を参照して、ＳＰＤバス調停手段である
ＢＣＵ　　５０によって実施される調停手法を説明する
。

ピンエ及びピンエ′は外部の源へ接続されていないので
、ｌ０ＢＵ内部の源によって高レベルにプルされる。Ｂ
ＣＵ　　５０中の調停手段によってバス肯定応答（ＡＣ
ＫＢ）信号が付勢される場合、回路カード１はそのＲＥ
ＱＢピン、ＲＥＱ　　ＰＯピン、ＲＥＱ　　Ｐｉピン及
びＲＥＱ　　Ｐ２ピンのステータスを調べる。もしその
ＲＥＱＢピンが高レベルであれば、これはその他のピン
（ＲＥＱＰＯ，ＲＥＱ　　Ｐｉ及びＲＥＱ　　Ｐ２）（
１）ステータスを調べる。もしかかる他のピンが高レベ
ルで、回路カード１がこれらのピンを高レベルにしなか
ったのであれば、回路カード１は第２２図に示したその
バス肯定応答ポール出力０　（ＡＢＰＯＯ）をオンに転
することによってスロット２又は３の次のカードへ決定
を任せることになろう。この場合、スロット２の回路カ
ード２は、ＲＥＱＢピン、ＲＥＱ　　ＰＯ，ＲＥＱ　　
ＰＩ及びＲＥＱ　　Ｐ２ピンを調べる。もしそのＲＥＱ
Ｂピンが高レベルで、そのＲＥＱ　　ＰＯｌＲＥＱ　　
Ｐｉ及び／又はＲＥＱ　　Ｐ２ピンが高レベルであるが
、回路カード２自体がＲＥＱ　　ＰＯｌＲＥＱ　　Ｐｉ
及びＲＥＱＰ２ピンを高レベルにしなかったのであれば
、回路カード２は第２２図に示したそのＡＢＰＯ（０）
をオンに転することによって、スロット３又は４におけ
る次のカードに決定を任せる。ここで、スロット３の回
路カード３がそのピンを調べ、そしてＲＥＱＢビン、Ｒ
ＥＱ　　ＰＯピン、ＲＥＱ　　Ｐ１ピン及びＲＥＱ　　
Ｐ２ピンがいずれも高レベルであることを発見するもの
と仮定する。さらに。

スロット３の回路カード３が、そのＲＥＱ　　ＰＯｌＲ
ＥＱ　　Ｐｉ及びＲＥＱ　　Ｐ２を高レベルにしたもの
と仮定する。従って、スロット３の回路カード３　（Ｓ
ＰＤバスへ接続されたｌ０ＢＵの１つ）がＳＰＤバスの
アクセスを獲得する。　所与の■ＯＢＵが特定の期間内
に成る動作を完了できない場合、ＢＣＵ　　５０によっ
てタイムアウトがセットされる。タイムアウトには次の
２種類がある。

バス・アイドル型タイムアウト：もしＳＰＤバスに要求
があり且つ調停後にＭＳＴ線及びＭＳＥＬ＠をオンに転
するマスクによってこの要求に対する応答が生ぜられな
ければ、バス・アイドル型のタイムアウトが生ずる。

バス動作型タイムアウト：もしＳＰＤバス動作が開始さ
れたにも拘わらず、これがＭＳＴ線をオフに転すること
によって完了しなければ、バス・アイドル型のタイムア
ウトが生ずる。

直接選択動作は、ＢＣＵのみから生じうる６直接選択指
令は、アドレスを割当てられていない工○ＢＵと通信す
るために使用されるユニット動作である。この動作のた
めに直接選択指令が与えられると、ＢＣＵは誰がバス上
にあるかを見出し、このｌ０ＢＵヘアドレスを書込む。

エラー回復は、モニタ・クロック線及びバス・クリア線
を使用するＢＣＵによって遂行される。

第２８図ないし第３３図はアダプタ・バスのタイミング
・シーケンスを示す。さらにこれらの図面は、アダプタ
・バスの種々のインタフェース線が相互に作用する様子
及び各動作に必要なサイクルの数を示している。

第３４図ないし第４０図は、ＳＰＤバスのタイミング・
シーケンスを示す。さらにこれらの図面は、ＳＰＤバス
の種々のインタフェース線が相互に作用する様子及び各
動作に必要なタグ・シーケンスを示している。

綜合動作（第１ａ図−第４０図） 以下では第１８図ないし第４０図を参照して、ＳＰＤバ
スＬｏｔ−Ｌｏｗ、入力出力インタフェース・コントロ
ーラ＜ＩＯＩＣ）１０ｊ−１０ｍ、アダプタ・バスＩｏ
ｎ及びメモリ制御Ｌｏｇの綜合動作を説明する。

１、ｌ０ＩＣ１０ｊ−１０ｍに対するＰＢ○コピー動作 Ａ、ＭＯ８ＷＯ８− 第６図に示したアドレスされたｌ０ＩＣのメツセージ・
オリジン・ステータス・ワード（ＭＯＳＷ）はＩＰＵ　
１０ａへ送られ、ＭＯＳＷの内容は変更されない。

所与の工○ＩＣに対するＰＢＯ動作が開始するのは、第
１図のｌ０ＩＵ　　１０ｅがすべてのｌ０ＩＣへアダプ
タ指令時間信号を送って、該すべての工○ＩＣに対し、
第２３図のアダプタＡ／Ｄバス１０ｎ１がＩＯＩＣＰＢ
Ｏ指令を保持することを通知する場合である。これに関
連するタイミング・シーケンスについては、第３３図を
参照されたい。第１１図に示したアダプタ・バス制御３
０内のＰＢＯシーケンサ３０ｃは、アダプタＡ／Ｄバス
１０ｎ１から第４図及び第５図の宛先選択レジスタ２０
ｈへＰＢＯ指令をロードし、そして第１１図のｌ０ＩＣ
突合せ論理３０ａはそのＰＢＯアドレスをｌ０ＩＣハー
ドウエア・アドレスと比較する。もし両アドレスが一致
すれば、第１１図のＰＢＯ機能論理３０ｂはＰＢ○指令
を解読してこれが、”ＤＡ’指令（表−１参照）である
ことを決定する。次いで、ＰＢＯ機能論理３０ｂはステ
ータス・レジスタ２０ｇの制御をセットし、かくてＰＢ
○の第３サイクルには、第６図に示したＭＯ８Ｗレジ入
レジスタ中タがアダプタＡ／Ｄバス１０ｎエヘゲートさ
れる。ＰＢＯアドレスとｌ０ＩＣハードウエア・アドレ
スが一致した場合、第１１図のｌ０ＩＣ突合せ論理３０
ａは前記と同じ第３サイクルに工○ＩＣ肯定応答信号を
送る。

Ｂ、ＭＯ５Ｗ移動 アドレスされたｌ０ＩＣのメツセージ・オリジン・ステ
ータス・ワード（ＭＯ３Ｗ）の内容は工ＰＵ　　１０ａ
へ送られ、もしその動作終了ビットがオン（ＭＯ３Ｗ　
（０）＝１）”’Ｑあれば、ＭＯ８Ｗ内の残りのビット
がゼロにセットされる。もし動作終了ビットがオフ（Ｍ
Ｏ８Ｗ　（０）＝Ｏ）であれば、第６図のＭＯ８Ｗは変
更されない。

ｌ０ＩＣ１０ｊ−１０ｍに対するＰＢＯ動作が開始する
のは、ｌ０ＩＵ　　１０ｅがアダプタ指令時間信号をｌ
０ＩＣへ送って、すべてのｌ０ＩＣに対し、第４図及び
第２３図のアダプタＡ／Ｄバス１０ｎ１が１０ＩＣＰＢ
Ｏ指令を保持することを通知する場合である。これに関
連するタイミング・シーケンスについては、第３３図を
参照されたい。第１１図のアダプタ・パス制御３０内の
ＰＢＯシーケンサ３０ｃはアダプタＡ／Ｄバス１０ｎ１
を第４図の宛先選択レジスタ２０ｈヘロードし、そして
第１１図のｌ０ＩＣ突合せ論理３０ａはＰＢＯアドレス
をｌ０ＩＣハードウエア・アドレスと比較する。もし両
アドレスが一致すれば、第１１図のＰＢ○機能論理３０
ｂはこのアダプタ指令を解読してこれがＤ８′（表−１
参照）であることを見出し、次いで第６図のＭＯ３Ｗレ
ジスタ内のデータがＰＢＯの第３サイクルにアダプタＡ
／Ｄバス１０ｎｌヘゲートされるようにステータス・レ
ジスタ２０ｇの制御をセットする。

また、ＰＢ○アドレスとｌ０ＩＣハードウエア・アドレ
スが一致した場合、第１１図のｌ０ＩＣ突合せ論理３０
ａは第３サイクルにｌ０ＩＣ肯定応答信号を送る。第６
図のＭＯ３ＷレジスタがＩＰＵ　　１０ａへ送られた後
、第１１図のＰＢ○機能論理３０ｂは動作終了ビットを
検査し、もしこれがオンであれば、ＭＯ８Ｗの残りのビ
ットをゼロにリセットする。

２、ｌ０ＩＣに対するＰＢＯロード動作Ａ、メツセージ
・バッファ・レジスタ１のロード第４図のメツセージ・
バッファ・レジスタ１（ＭＢＲＩ）２０ｂは、ＩＰＵ　
　１０ａから４バイトのデータをロードされる。もしメ
ツセージ・オリジン機構が使用中であれば、すなわち第
６図に示したＭＯ８Ｗレジスタのビット１がオン（ＭＯ
３Ｗ　（１）＝１）であれば、メツセージ・バッファ・
レジスタはロードされない。

所与のｌ０ＩＣに対するＰＢＯ動作が開始するのは、第
１図のｌ０ＩＵ　　１０ｅがアダプタ指令時間信号をす
べてのｌ０ＩＣに送って、これらの工○ＩＣに対し、ア
ダプタＡ／Ｄバス１０ｎ１がｌ０ＩＣＰＢＯ指令を保持
することを通知する場合である。これに関連するタイミ
ング・シーケンスについては、第３２図を参照されたい
。アダプタ・バス制御３Ｑ内のＰＢＯシーケンサ３０ｃ
はアダプタＡ／Ｄバス１０ｎ１の内容を第４図及び第５
図の宛先選択レジスタ２０ｈヘロードし、そして第１１
図のｌ０ＩＣ突合せ論理３０ａはこのＰＢＯアドレスと
工○ＩＣハードウェア・アドレスを比較するとともに、
ＳＰＤ使用中信号を検査する。もし両アドレスが一致し
且つＳＰＤバスが使用中でなければ、ＰＢＯ機能論理３
０ｂはＰＢＯ指令を解読してこれが９Ｅ′　（表−１参
照）であることを見出し、次いでアダプタＡ／Ｄバス１
０ｎ１上のデータがＰＢＯの第２サイクルに第４図のＭ
ＢＲＩバッファ２０ｂヘゲートされるようにメツセージ
・バッファ２０ｂの制御をセットする。ＰＢ○アドレス
と■○ＩＣハードウェア・アドレスが一致するか又はｌ
０ＩＣが使用−中である場合、或いはこれらの両アドレ
スが一致し且つメツセージ・オリジン機構（ＭＯ８Ｗ）
が使用中である場合、第１１図のｌ０ＩＣ突合せ論理３
０ａはＰＢＯの第３サイクルに工○ＩＣ肯定応答信号を
■ｏＩＵ　１０ｅへ送る。

Ｂ、マスク使用ＩＣ５Ｗリセツト この動作では、第４図のセレクタ・バッファ２０ｅの内
容は「１の補数化」された後、第４図のステータス・レ
ジスタ２０ｇにある第９図のｌ０ＩＣステータス・ワー
ド（ＩＣ５Ｗ）レジスタのビットと論理ＡＮＤされる。

所与のｌ０ＩＣに対するＰＢＯ動作が開始するのは、工
○ＩＵ　　１０ｅがアダプタ指令時間信号をすべてのｌ
０ＩＣへ送って、これらのｌ０ＩＣに対し、第４図及び
第２３図のアダプタＡ／Ｄバス１０ｎｌがｌ０ＩＣＰＢ
Ｏ指令を保持することを通知する場合である。これに関
連するタイミング・シーケンスについては、第３２図を
参照されたい。第１１図のアダプタ・バス制御３０内の
ＰＢＯシーケンサ３０ｃは、最初のＰＢ○サイクルの間
に、アダプタＡ／Ｄバス１０ｎｌを第４図の宛先選択レ
ジスタ２０ｈヘロードし、そして第２サイクルの間に、
これを第４図のセレクタ・バッファ２ｏｅヘロードする
。第１１図のｌ０ＩＣ突合せ論理３０ａは、ＰＢＯアド
レスとｌ０ＩＣハードウエア・アドレスを比較する。も
し両アドレスが一致すれば、第１１図のＰＢＯ機能論理
３ｏｂはこのアダプタ指令を解読してこれが９９′　（
表−１参照）であることを見出し、次いで第２サイクル
９後に第４図のセレクタ・バッファ２０ｅの内容がｒｌ
の補数化」されて第９図のＩＣ８Ｗ内のビットと論理Ａ
ＮＤされるようにステータス・レジスタ２０ｇの制御を
セットする。セレクタ・バッファ２０ｅでオンであるビ
ットのみが、ＩＣ５Ｗ内の対応するビットをゼロにリセ
ットする。ＰＢＯアドレスとｌ０ＩＣハードウエア・ア
ドレスが一致した場合、ｌ０ＩＣ突合せ論理３０ａはＰ
ＢＯの第３サイクルに■○ＩＣ肯定応答信号を■○ＩＵ
　　ｌｏｅへ送る。

３、ｌ０ＩＣに対するＰＢＯユニット動作Ａ、ユニット
書込動作 この命令は、指定されたＳＰＤバス（バス１０ｔ−Ｌｏ
ｗの１つ）上でユニット書込動作を要求する。もしメツ
セージ・オリジン機構が使用中であれば、すなわちもし
ＭＯＳＷ　（１）＝１であれば、ｌ０ＩＣの状態に変化
はない。

所与のｌ０ＩＣに対するＰＢＯ動作が開始するのは、ｌ
０ＩＵがアダプタ指令時間信号をすべてのｌ０ＩＣへ送
って、これらのｌ０ＩＣに対し、アダプタＡ／Ｄバス１
０ｎｌがｌ０ＩＣＰＢ○指令を保持することを通知する
場合である。これに関連するタイミング・シーケンスに
ついては。

第３２図を参照されたい。第１１図のアダプタ・バス制
御３０内のＰＢＯシーケンサ３０ｃは、最初のＰＢＯサ
イクルの間に、アダプタＡ／Ｄバス１０ｎ１を第４図及
び第５図の宛先選択レジスタ２０ｈヘロードし、第２サ
イクルの間にこれをセレクタ・バッファ２０ｅヘロード
する。第１１図の工○ＩＣ突合せ論理３０ａは、ＰＢＯ
アドレスをｌ０ＩＣハードウエア・アドレスと比較する
とともに、ＳＰＤ使用中信号を検査する。もし両アドレ
スが一致し且つＳＰＤバスが使用中でなければ、第１１
図のＰＢＯ機能論理３０ｂはアダプタ指令を解読してこ
れが９６′　（表−１参照）であることを見出し、次い
でもしメツセージ・オリジン機構が使用中でなければ、
ロード指令バッファ制御を使用して第４図のセレクタ・
バッファ２０ｓを選択データ・バッファ２Ｏｆへ移動さ
せるとともに、宛先選択レジスタ２０ｈを指令レジスタ
２０ｉへ移動させる。ＰＢＯアドレスとｌ０ＩＣハード
ウエア・アドレスが一致するか又はｌ０ＩＣが使用中で
ある場合、或いはこれらのアドレスが一致し且つメツセ
ージ・オリジン機構が使用中である場合、ｌ０ＩＣ突合
せ論理３０ａはＰＢＯの第３サイクルに■○ＩＣ肯定応
答信号をｌ０ＩＵへ送る。第１１図のＰＢＯ機能論理３
０ｂは第２図のＳＰＤバス制御４０へ要求を送り、該制
御はこの命令を受領して第６図のＭＯ３ＷＯ３外０．８
及び２７−３１をリセットする。メツセージ・オリジン
機構は使用中（ＭＯＳＷ　（１）＝１）となる。第１３
図のｌ０ＩＣＳＰＤマスタ制御ユニット４０ａは、第２
図のＢＣＵ　　５０へＳＰＤバス動作に対するバス要求
（ＲＥＱＢ）信号を送る。マスク制御ユニット４０ａは
ＢＣＵ　　５０からバス肯定応答（ＡＣＫＢ）信号を取
出し、もし他のｌ０ＢＵが一層高い優先順位を持たなけ
れば、このユニットはＡＣＫＢ信号がＳＰＤバスへ出力
されるのを阻止し且つバス許可（ＢＵＳＧ）信号を待機
する。マスク制御ユニット４０ａがＢＵＳＧ信号を受取
る場合、これはＳＰＤユニット書込み動作選択サイクル
（ＳＰＤバス・シーケンスについては第３６図を参照）
を開始させるため。

第２３図のＳＰＤ　　Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス
１０ｔ２、Ｏ／Ｄバス１０ｔ３及び制御線グループ１０
ｔ４のマスク・ステアリング（Ｍ’ＳＴ）線を駆動する
５選択データ・バッファ２０ｆはＳＰＤ　　Ａ／Ｄバス
１０ｔｌへ送られ、指令レジスタ２０ｉのＳＰＤバス指
令フィールドはＣ／Ｓバス１０ｔ２へ送られ、そして指
令レジスタ２０ｉの宛先フィールドは第２３図の０／Ｄ
バスＬｏｔ３へ送られる（指令レジスタ２０ｉ内のデー
タに等しい宛先選択レジスタ２０ｈについては、第５図
を参照されたい）。これらのバスにあるデータが整定し
た後、マスク制御ユニット４０ａはＭＳＥＬ線を駆動し
て、スレーブｌ０ＢＵに対し、このバス・データが有効
であることを通知する。スレーブｌ０ＢＵは、使用中信
号を上昇することによって、ｌ０ＩＣにその動作を継続
するように通知する。マスク制御ユニット４０ａはＭＳ
ＥＬ線を下降してバスの駆動を停止する。ＭＳＥＬ線が
降下した後、ＢＣＵ　　５０はＢＵＳＧ線を下降し且つ
スレーブｌ０ＢＵは使用中線を下降してこの選択サイク
ルを終了する。最初のデータ・サイクルが開始するのは
、マスク制御ユニット４０ａがメツセージ・バッファ１
内のデータでＡ／Ｄバスを駆動し且つｌ０ＩＣアドレス
゛００′でＯ／Ｄバスを駆動する場合である。次に、マ
スク制御ユニット４０ａは受信を行うようにＣ／Ｓバス
をセットし、これらのバスが整定した後、ＭＳＥＬ線を
上昇してバス・データが有効であることを指示する。も
しエラーがあれば、スレーブはステータス（第２７図参
照）で以てＣ／Ｓバスを駆動し、このバスが整定するの
を待機した後、使用中線を上昇する。マスク制御ユニッ
ト４０ａはＭＳＥＬ線を下降し、そしてＡ／Ｄバスの汚
区動を停止する。

スレーブは使用中線を下降し、Ｃ／Ｓバスの駆動を停止
して第１データ・サイクルを終了する。第２データ・サ
イクルが開始するのは、マスク制御ユニット４０ａがメ
ツセージ・バッファ２内のデータでＡ／Ｄバスを駆動す
る場合である。Ａ／Ｄバスが整定した後、マスタ制御ユ
ニット４０ａはＭＳＥＬ線を上昇してバス・データが有
効であることを指示する。もしエラーが存在していたな
らば、スレーブは終了ステータス又はもしエラーが存在
していたならばエラー・ステータスでＣ／Ｓバスを駆動
し、このバスが整定するのを待機した後、使用中線を上
昇する。マスク制御ユニット４０ａはＭＳＥＬ線を下降
し、Ａ／Ｄバス及び０／Ｄバスの駆動を停止する。スレ
ーブは使用中線を下降し、Ｃ／Ｓバスの駆動を停止し１
次いでマスク制御ユニット４０ａはＭＳＴ線を下降する
。ＭＯ８ＷはＣ／Ｓバスから終了ステータスを受取り。

これに応じて動作終了（ＭＳＯＷ　（０））ビットがオ
ンとなり且つ使用中（ＭＯ３Ｗ　（１））ビットがオフ
となって当該動作を終了させる。

Ｂ、ユニット動作読取り この命令は、指定されたＳＰＤバス上でユニット読取動
作を要求する。もしメツセージ・オリジン機構が使用中
（ＭＯ３Ｗ　（１）＝１）であれば、ｌ０ＩＣの状態に
は変化がない。

所与（７）　Ｉ　ＯＩ　Ｃ４，一対するＰＢＯ動作は、
ｌ０ＩＵがアダプタ指令時間信号をすべての工○ＩＣへ
送って、該ｌ０ＩＣに対し、アダプタＡ／Ｄバスがｌ０
ＩＣＰＢＯ指令を保持することを指示する場合である。

これに関連するタイミング・シーケンスについては、第
３２図を参照されたい。アダプタ・バス制御３０内のＰ
ＢＯシーケンサ３０ｃは、最初のＰＢＯサイクルの間に
、アダプタＡ／Ｄバスを宛先選択レジスタ２０ｈヘロー
ドし、第２サイクルの間にこれをセレクタ・バッフ、ア
２０ｅヘロードする。ｌ０ＩＣ突合せ論理３０ａはＰＢ
Ｏアドレスをｌ０ＩＣハードウエア・アドレスと比較し
、またＳＰＤ使用中信号を検査する。もしアドレスが一
致し且つＳＰＤバスが使用中でなければ、ＰＢＯ機能論
理３０ｂはアダプタ指令を解読してこれが９４′　（表
−１参照）であることを見出し、次いでもしメツセージ
・オリジン機構が使用中でなければ、ロード指令バッフ
ァ制御を使用してセレクタ・バッファ２０ｅを選択デー
タ・バッファ２０ｆへ移動するとともに、宛先選択レジ
スタ２０ｈを指令レジスタ２０ｉへ移動する。ＰＢＯア
ドレスとｌ０ＩＣハードウエア・アドレスが一致するか
又はｌ０ＩＣが使用中である場合、或いはアドレスが一
致し且つメツセージ・オリジン機構が使用中である場合
、ｌ０ＩＣ突合せ論理３０ａはＰＢＯの第３サイクルに
ｌ０ＩＣ肯定応答信号を送る。ＰＢＯ機能論理３０ｂは
ＳＰＤバス制御４０へ要求を送り、該制御はこの命令を
受取ってＭＯ８Ｗビット０．８及び２７−３１をリセッ
トする。メツセージ・オリジン機構は使用中（ＭＯ８Ｗ
　（１）＝１）となる、ｌ０ＩＣ８ＰＤマスタ制御ユニ
ツト４０ａは、５ＰＤＩ＜入動作に対するバス要求（Ｒ
ＥＱＢ）信号をＢＣＵ　　５０へ送る。マスク制御ユニ
ット４０ａはＢＣＵ　　５０からバス肯定応答（ＡＣＫ
Ｂ）信号を取出し、そしてもし他のｌ０ＢＵが一層高い
優先順位を有していなければ、これはＡＣＫＢ信号がＳ
ＰＤバスへ到達するのを阻止してバス許可（ＢＵＳＧ）
信号を待機する。マスク制御ユニット４０ａがＢＵＳＧ
信号を受取る場合、これはＳＰＤユニット読取動作選択
サイクルを開始させるため、第２３図（７）ＳＰＤ　　
Ａ／Ｄバス１０ｔｌ、Ｃ／Ｓバス１０ｔ２、○／Ｄバス
１０ｔ３及びＭＳＴを駆動する。選択データ・バッファ
２０ｆは５ＰＤＡ／Ｄバス１０ｔ１へ送られ、指令レジ
スタ２０１のＳＰＤバス指令フィールドはＣ／Ｓバス１
０ｔ２へ送られ、そして指令レジスタ２０ｉの宛先フィ
ールドは０／Ｄバスへ送られる。

これらのバス上のデータが整定した後、マスク制御ユニ
ット４０ａはＭＳＥＬ線を駆動して、スレーブｌ０ＢＵ
に対し、バス・データが有効であることを通知する。ス
レーブｌ０ＢＵは、使用中線を上昇することによって、
ｌ０ＩＣに対しその動作を継続するように通知する。マ
スク制御ユニット４０ａＬ；１Ｍ５ＥＬ線を下降し、こ
れらのバスの駆動を停止する。ＭＳＥＬ線が下降した後
、ＢＣＵはＢＵＳＧ線を下降し、スレーブは使用中線を
下降して選択サイクルを終了する。最初のデータ・サイ
クルが開始するのは、マスク制御ユニット４０ａがｌ０
ＩＣアドレス′００′で○／Ｄバス１０ｔ３を駆動する
場合である。次に、マスク制御ユニット４０ａは受信を
行うようにＡ／Ｄバス１０ｔｌ及びＣ／Ｓバス１０ｔ２
をセットし、そしてＯ／Ｄバス１０ｔ３が整定した後１
Ｍ５ＥＬ線を上昇してデータが有効であることを指示す
る。スレーブｌ０ＢＵは、メツセージ・バッファ１（第
２３図参照）に置かれたデータでＡ／Ｄバス１０ｔ１を
駆動し、もしエラーがあれば、ステータスでＣ／Ｓバス
１０ｔ２を駆動する。このバスが整定するのを待機した
後、スレーブエ○ＢＵは使用中線を上昇する。マスク制
御ユニット４０ａは１ＭＢＲＩバッファ内でデータをバ
ッファした後、ＭＳＥＬ線を下降する。スレーブＩ　Ｏ
ＢＵは使用中線を下降し、Ａ／Ｄバス１０ｔｌ及びＣ／
Ｓバス１０ｔ２の駆動を停止して第１データ・サイクル
を終了させる。第２データ・サイクルが開始するのは、
マスク制御ユニット４０ａがＭＳＥＬ、ｉ！を上昇して
、このマスクがそれ以上のデータについて作動可能であ
ることを指示する場合である。スレーブｌ０ＢＵは、メ
ツセージ・バッファ（第２３図参照）に置かれたデータ
でＡ／Ｄバス１０ｔｌを駆動し、そして終了ステータス
又は（もしエラーが存在していたならば）エラー・ステ
ータスでＣ／Ｓバス１０ｔ２を駆動し、これらのバスが
整定するのを待機した後、使用中線を上昇する。マスタ
４０ａは、データをＭＢＲ２バッファ（第２３図参照）
でバッファした後、ＭＳＥＬ線を下降するとともに、０
／Ｄバス１０ｔ３の駆動を停止する。スレーブエ○ＢＵ
は使用中線を下降し、Ａ／Ｄバス１０ｔ１及びＣ／Ｓバ
ス１０ｔ２の駆動を停止し、次いでマスク制御ユニット
４０ａはＭＳＴを下降する。第６図のＭＯ５ＷはＣ／Ｓ
バス１０ｔ２から終了ステータスを受取り、これに応じ
て動作終了（ＭＯ５Ｗ　（０））　　ビットがオンとな
り且つ使用中ビット（ＭＯ３Ｗ　（１））がオフとなっ
てこの動作を終了する。

Ｃ，ユニット動作直接書込み この命令は、指定されたＳＰＤバス（１０ｔ−１０ｗの
１つ）でユニット直接書込動作を要求する。もしメツセ
ージ・オリジン＠構が使用中（Ｍ○ＳＷ　（１）＝１）
であれば、ｌ０ＩＣの状態には変化がない。

所与のｌ０ＩＣに対するＰＢＯ動作は、ＩＯＩＵｌｏｅ
がすべてのｌ０ＩＣにアダプタ指令時間信号を送って、
これらの工○ＩＣに対し、アダプタＡ／ＤバスＩｏｎが
ｌ０ＩＣＰＢ○指令を保持することを通知する場合であ
る。これに関連するタイミング・シーケンスについては
、第３２図を参照されたい。アダプタ・バス制御３０内
のＰＢＯシーケンサ３０ｃは、最初のＰＢＯサイクルの
間に、アダプタＡ／ＤバスＩｏｎを第４図の宛先選択レ
ジスタ２０ｈヘロードし、第２サイクルの間にこれをセ
レクタ・バッファ２０ｅヘロードする。第１１図のｌ０
ＩＣ突合せ論理３０ａは、ＰＢＯアドレスをｌ０ＩＣハ
ードウエア・アドレスと比較するとともに、ＳＰＤ使用
中線を検査する。もし両アドレスが一致し且つＳＰＤバ
スが使用中でなければ、ＰＢＯ機能論理３０ｂはこのア
ダプタ指令を解読してこれが９７′　（表−１）である
ことを見出し、次いでもしメツセージ・オリジン機構が
使用中でなければ、ロード指令バッファ制御を使用して
セレクタ・バッファ２０ｅを選択データ・バッファ２０
ｆへ移動するとともに、宛先選択レジスタ２０ｈを指令
レジスタ２０ｉへ移動する。ＰＢ○アドレスと工○ＩＣ
ハードウェア・アドレスが一致するか又はｌ０ＩＣが使
用中である場合、或いはアドレスが一致し且つメツセー
ジ・オリジン機構が使用中である場合、ｌ０ＩＣ突合せ
論理３０ａはＰＢＯの第３サイクルの間にｌ０ＩＣ肯定
応答信号を送る。ＰＢＯ機能論理３０ｂはＳＰＤバス制
御４０へ要求を送り、該制御はこの命令を受領してＭＯ
３ＷビットＯ１８及び２７−３１をリセットする。メツ
セージ・オリジン機構は使用中（ＭＯ８Ｗ　（１）＝１
）となる。

第１３図のｌ０ＩＣＳＰＤマスタ制御ユニット４０ａは
、ＳＰＤバス動作に対するＲＥＱＢ信号をＢＣＵ　　５
０へ送る。マスタ制御ユニット４０ａはＢＣＵ　　５０
からＡＣＫＢ信号を取出し、もし他の１０ＢＵが一層高
い優先順位を有していなければ、これはＡＣＫＢ信号が
ＳＰＤバスに到達するのを阻止してＢＵＳｄ信号を待機
する。マスク制御ユニット４０ａがＢＵＳＧ信号を受取
る場合、これはＳＰＤユニット直接書込動作選択サイク
ルを開始させるために第２３図のＳＰＤ　　Ａ／Ｄバス
１０し１、Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバス１０し３及
びＭＳＴ線を駆動する。選択データ・バッファ２Ｏｆは
ＳＰＤ　　Ａ／Ｄバス１０ｔ１へ送られ、指令レジスタ
２０ｉのＳＰＤバス指令フィールドはＣ／Ｓバスへ送ら
れ、そして指令レジスタ２０ｉの宛先フィールドへ送ら
れる。ＢＣＵ５０はＡ／Ｄバス１０ｔ１のビット２９−
３１をゼロについて解読してボード選択線を駆動する。

これらのバス上のデータが整定した後、マスク制御ユニ
ット４０ａはＭ　Ｓ　Ｅ　Ｌ線を駆動し、スレーブｌ０
ＢＵに対し、このバス・データが有効であることを通知
する。スレーブｌ０ＢＵが置かれているカード・スロッ
トは、そのボード選択線及びカード選択線が活勢状態に
あるようなものである。

スレーブエ○ＢＵは使用中線を上昇することによって、
ｌ０ＩＣに対しその動作を継続するように通知する。マ
スク制御ユニット４０ａはＭＳＥＬ線を下降し、これら
のバスの駆動を停止する。ＭＳＥＬ線が下降した後、Ｂ
ＣＵ　　５０はＢＵＳＧ線を下降し且つスレーブｌ０Ｂ
Ｕは使用中線を下降してこの選択サイクルを終了する。

最初のデータ・サイクルが開始するのは、マスク制御ユ
ニット４０ａがメツセージ・バッファ１（第２３図参照
）内のデータでＡ／Ｄバス１０ｔｌを駆動する場合であ
る。次に、マスク制御ユニット４０ａは受信を行うよう
にＣ／Ｓバス１０ｔ２及びＯ／Ｄバス１０ｔ３をセット
し、これらのバスが整定した後、ＭＳＥＬ線を上昇して
バス・データが有効であることを指示する。もしエラー
があれば、スレーブ■○ＢＵはステータスでＣ／Ｓバス
Ｌｏｔ２を駆動し、そのアドレスで○／Ｄバス１０ｔ３
を駆動する。これらのバスが整定するのを待機した後、
スレーブｌ０ＢＵは使用中線を上昇する。

マスク制御ユニット４０ａはＯ／Ｄバス１０し３のデー
タをＭＯ３Ｗのバイト３に置き１Ｍ５ＥＬ線を下降し、
Ａ／Ｄバス１０ｔ１の駆動を停止する。スレーブｌ０Ｂ
Ｕは使用中線を下降し、Ｃ／Ｓバスの駆動を停止して第
１データ・サイクルを終了する。第２データ・サイクル
が開始するのは、マスク制御ユニット４０ａがメツセー
ジ・バッファ２内のデータでＡ／Ｄバス１０ｔ１を駆動
する場合である。Ａ／Ｄバス１０ｔｌが整定した後。

マスク制御ユニット４０ａはＭＳＥＬ線を上昇してこの
バス・データが有効であることを指示する。

スレーブｌ０ＢＵは終了ステータス又は（もしエラーが
存在していたならば）エラー・ステータスでＣ／Ｓバス
１０ｔ２を駆動し、このバスが整定するのを待機した後
、使用中線を上昇する。マスク制御ユニット４０ａはＭ
ＳＥＬ線を下降し、Ａ／Ｄバス１０ｔ１の駆動を停止す
る。スレーブｌ０ＢＵは使用中線を下降し、○／Ｄバス
１０ｔ３及びＣ／Ｓバス１０ｔ２の駆動を停止し、次い
でマスク制御ユニット４０ａがＭＳＴ線を下降する。

ＭＯ３ＷはＣ／Ｓバス１０ｔ２から終了ステータスを受
取り、これに応じて動作終了（ＭＯ８Ｗ（０））ビット
がオンとなり且つ使用中ビット（ＭＯ３Ｗ　（１））が
オフとなって当該動作を終了する。

４、ｌ０ＩＣに対するＳＰＤユニット動作Ａ、メツセー
ジ受領動作 この命令は、ｌ０ＢＵ　　Ｌｏｐ−１０ｓからｌ０ＩＣ
１０ｊ−１０ｍへの５ＰＤＩニット書込動作である。ｌ
０ＢＵ　　Ｌｏｐ−１０ｓから受取られたメツセージは
ｌ０ＩＣ１０ｊ−１０ｍでバッファされ、次いで記憶を
行うためにｌ０ＩＵ１０ｅへ送られる。

ｌ０ＩＣ１０ｊ−１０ｍに対するＳＰＤ動作が開始すル
ノは、第１図（７）ＩＯＢＵ　　Ｌｏｐ−１０ｓがＢＣ
Ｕ　　５０へＲＥＱＢ信号を送る場合である。これに関
連するＳＰＤバス・シーケンスについては、第４０図を
参照されたい。第１２図及び第２図のＢＣＵ　　５０は
、バス・ポーリングを開始するためにＡＣＫＢ線を上昇
し、次いでＳＰＤバスが他の動作を自由に開始すること
ができる場合、ＢＵＳＧ線を上昇する。ＲＥＱＢ線を上
昇した工○ＢＵはこのボールを捕捉し、そしてこれがＢ
ＵＳＧ線を検知する場合、選択サイクルを開始する。ｌ
０ＢＵは第２３図のＡ／Ｄバス１Ｏｔ１、Ｃ／Ｓバス１
０ｔ２、Ｏ／Ｄバス１０ｔ３及び制御線グループ１０ｔ
４のマスク・ステアリング（ＭＳＴ）線を駆動する。こ
れらのバス上のデータが整定した後、工○ＢＵはＭＳＥ
Ｌ線を駆動して第１３図のｌ０ＩＣスレーブ制御ユニツ
ト４ｏｂに対し、このデータが有効であることを指示す
る。スレーブ制御ユニット４０ｂはＣ／Ｓバス１０ｔ２
からの’ｃｏ’指令を解読１．、Ｏ／Ｄバス１０ｔ３か
らの００′と突合わせる。Ｃ／Ｓバス１０ｔ２上の指令
はＭＡＳＷ、すなわち第４図及び第７図のステータス・
レジスタ２０ｇに置かれ、Ａ／Ｄバス１０ｔ１上のデー
タは第１のデータ・バッファ２０ａに置かれ、そしてＡ
／Ｄバス１０ｔｌのビット０−５はキー・バッファ２０
Ｃに置かれる。次いで、ｌ０ＩＣは使用中線を上昇する
ことにより、工○ＢＵに対しその動作を継続するように
通知する。この時間の間、ｌ０ＢＵはＲＥＱＢ線を下降
し、ＥＣＵはＡＣＫＢ線を下降する。使用中信号を検出
すると、ｌ０ＢＵはＭＳＥＬ線を下降して、これらのバ
スの駆動を停止する。ＭＳＥＬ線が下降した後、ｌ０Ｉ
Ｃは使用中線を下降し、そして第１２図のＢＣＵ　　５
０はＢＵＳＧ線を下降してこの選択サイクルを終了する
。最初のデータ・サイクルが開始するのは、工○ＢＵが
データでＡ／Ｄバス１０ｔｌを駆動し且つそのアドレス
でＯ／Ｄバス１ｏｔ３を駆動する場合である。これらの
バスが整定した後、ＭＳＥＬ線が上昇されてこのバス・
データが有効であることを指示する。スレーブ制御ユニ
ット４．ＯｂはＡ／Ｄバス１０ｔ１からのデータを第２
データ・バッファ２０ａに置き、また○／Ｄバス１０ｔ
３からのデータを第７図のＭＡＳＷレジスタに置く。

もしエラーがあれば、スレーブ制御４０ｂはステータス
でＣ／Ｓバス１０し２を駆動し、このバスが整定するの
を待機した後、使用中線を上昇する。

ｌ０ＢＵ　　Ｌｏｐ−１０ｓはＭＳＥＬ線を下降して、
Ａ／Ｄバス１０ｔ１の駆動を停止する。第１３図のｌ０
ＩＣスレーブ制御ユニツト４０ｂは使用中線を下降し且
つＣ／Ｓバス１０ｔ２の駆動を停止して第１データ・サ
イクルを終了する。第２データ・サイクルが開始するの
は、ｌ０ＢＵがデ−夕で以てＡ／Ｄバス１０ｔ１を駆動
する場合である。このバスが整定した後、工○ＢＵはＭ
ＳＥＬ線を上昇してこのバス・データが有効であること
を指示する。スレーブ制御ユニット４０ｂは。

Ａ／Ｄバス１０ｔ１からのデータを第３のデータ・バッ
ファ２０ａに置く。今やｌ０ＩＣはすべてのメツセージ
を有するので、スレーブ制御ユニット４０ｂはこの動作
を第２図のアダプタ・バス制御３０へ引渡し、そして該
制御が最終ステータスをスレーブ制御ユニット４０ｂに
与えるまでＳＰＤバスを維持する。第１１図のアダプタ
・バス制御３０内のメモリ動作コントローラ３０ｄはｌ
０ＩＣ要求線を上昇し１．そしてｌ０ＩＣ許可信号を待
機する。このコントローラ３０ｄが■○ＩＣ許可信号を
受取る場合、これはＴｏから次のサイクルのＴＯまでに
／Ｓバス１０ｎ２及びアダプタＡ／Ｄバス１０ｎｌを駆
動する。これに関連するタイミング・シーケンスについ
ては、第３１図を参照されたい。第２３図のに／Ｓバス
１０ｎ２はメツセージ優先順位値を保持し、アダプタＡ
／Ｄバス１０ｎｌはメツセージ受領指令であるＯＡ’を
保持する。第２４図のメモリ制御Ｌｏｇがｌ０ＩＣ許可
信号の後のサイクルでこの指令及びアドレスを受取る場
合、これはアダプタ・バスＩｏｎ１からの情報を指令／
アドレス・レジスタ６０ｉヘゲートする。この同じサイ
クルの間にに／Ｓバス１０ｎ２にあるメツセージ優先順
位値をＴ１０キー・レジスタ６０ｆへクロック入力する
。このメツセージ優先順位値は、メツセージ・オフセッ
ト・レジスタ６０ｐ又は６０ｇのうちどちらがこのメツ
セージのために使用されるか、ということを決定する。

選択されたメツセージ・バッファに保持されているアド
レスは、メモリ指令時間にメモリ・バス１０ｆヘゲート
される。指令’ＯＡ’は８８′へ変更される。これは１
６バイトの書込動作である。第２データ・サイクルの間
、データ入力レジスタ６０ａ内のデータがデータ出力レ
ジスタへクロック入力されるのに対し、Ａ／Ｄバス１０
ｎｌからのデータはデータ入力レジスタへクロック入力
される。このシーケンスは、４サイクルの間継続する。

第３サイクルでは、メモリ指令時間（メモリ制御バス１
０ｈ上の信号の１つ）が駆動され、またデータ・キャッ
シュへのＩ１０要求信号が駆動される。この後者の信号
は、データ・キャッシュに対し、当該指令及びアドレス
をその論理へゲートするように通知する。こうすること
により、キャッシュの探索が行われて、当該キャッシュ
内に更新中のデータが存在するか否か、そしてこのライ
ン内のデータが変更されているか否か、ということが決
定される。もしデータが存在且つこれが変更されていな
ければ、キャッシュはこのデータのラインを無効化する
とともに、メモリ動作がメモリ・カードで行われるよう
にする。

しかし、もしデータが存在し且つライン内のこのデータ
が変更されておれば、データ・キャッシュは当該指令の
後のデータ・サイクルで受取られるデータを使用してキ
ャッシュ内に存在するデータを変更する。メモリ制御Ｌ
ｏｇによってメモリ・バス１０ｆヘゲートされるすべて
のデータは、データ出力レジスタ６０ｂからゲートされ
る。その間、選択されたメモリ・カードは、指令サイク
ルでバイト１−３に与えられたアドレスによってアドレ
スされたメモリ位置をアクセスしている。メモリ・カー
ドへのデータの転送に続く各サイクルでは、入力バリテ
ィ線はエラーが検出されたか否かを指示し、そしてもし
これが活勢であれば、エラー検出論理６０ｍへゲートさ
れ１次いで■／○ステータス・レジスタ６０ｅへ中継さ
れる。メモリ動作の終了時に、適当なメツセージ・バッ
ファ・オフセット・レジスタは次の４ワード・アドレス
へ増進される。次の３データ・サイクルの間、メモリ動
作コントローラ３０ｄはＴｏからＴＯまで最初の３つの
データ・バッファ２０ａをアダプタＡ／Ｄバス１０ｎｌ
に置く。第４データ・サイクル中、メモリ動作コントロ
ーラ３０ｄはＴｏからＴＯまで第７図のＭＡＳＷレジス
タ（第４図のステータス・レジスタの一部）をアダプタ
Ａ／Ｄバス１０ｎ１に置き、次いで４サイクル待機した
後、ｌ０ＩＵ　　１０ｅからステータス・バス１．Ｏｎ
２を介して最終的な書込ステータスを得る。第１３図の
スレーブ制御ユニット４０ｂはアダプタ・バス制御３０
から最終ステータスを受取り、終了ステータスをＣ／Ｓ
バス１０ｔ２に置く。このバスが整定するのを待機した
後、スレーブ制御ユニット４０ｂは使用中線を上昇して
、第１３図のマスク制御ユニット４０ａに対し、ｌ０Ｉ
Ｃ中のメツセージ受領動作が完了したことを通知する。

ｌ０ＢＵはＭＳＥＬ線を下降し、次いでＡ／Ｄバス１０
ｔｌ及びＯ／Ｄバス１０ｔ３の駆動を停止する。

スレーブエ○ＩＣがＭＳＥＬ線の下降を検出する場合、
これは使用中線を下降し、そしてＣ／Ｓバス１０ｔ２の
駆動を停止する。かくて、Ｉ　ＯＢＵはＭＳＴ線を下降
して当該動作を終了することができる。

Ｂ、循環読取動作 この命令はＳＰＤユニット読取動作であって、Ｉ　ＯＢ
　Ｕ　　１０　ｐ　−１０ｓ　（７１１ッｆＪ’らｌ０
ＩＣへ与えられる。選択サイクルの間に■○ＢＵから受
取られたデータはｌ０ＩＣでバッファされ、次いでＳＰ
Ｄバスの動作を検査するために、ｌ０ＢＵから受取られ
たデータはＡ／Ｄバス１０ｔｌに戻され、後続データ・
サイクルの間にｌ０ＢＵへ従転送される。

工○ＩＣに対するＳＰＤ動作が開始するのは、ｌ０ＢＵ
がＢＣＵ　　５０へＲＥＱＢ信号を送る場合である。こ
れに関連するＳＰＤバス・シーケンスについては、第３
８図を参照されたい。ＢＣＵ５０はバス・ポーリングを
開始するためにＡＣＫＢ線を上昇し、次いでＳＰＤバス
が他の動作を自由に開始することができる場合は、ＢＵ
ＳＧ線を上昇する。ＲＥＱＢ線を上昇したｌ０ＢＵはこ
のポールを捕捉し、そしてこれがＢＵＳＧ線を検出する
場合、選択サイクルを開始する。Ｉ　ＯＢ　Ｕは、Ａ／
ＤバＸ１０ｔｌ、Ｃ／Ｓバフ、１０ｔ２．０／Ｄバス１
０ｔ３及び制御線グループ１０ｔ４のＭＳＴ線を駆動す
る。これらのバス上のデータが整定した後、ｌ０ＢＵは
制御線グループＬｏｔ４のＭＳＥＬ線を駆動して、ｌ０
ＩＣスレーブ制御ユニツト４０ｂに対し、データが有効
であることを通知する。スレーブ制御ユニット４０ｂは
Ｃ／Ｓバス１０ｔ２からの゛９Ｆ’指令を解読し、○／
Ｄバス１０ｔ３上の００′に突合せる。Ａ／Ｄバス１０
ｔ１上のデータは第４図の診断バッファ２０ｊに置かれ
、次いで工○ＩＣは使用中線を上昇してｌ０ＢＵに対し
その動作を継続するように通知する。この時間の間、ｌ
０ＢＵはＲＥＱＢ線を下降し、ＢＣＵ　　５０はＡＣＫ
Ｂ線を下降する。使用中信号を検出すると、ｌ０ＢＵは
ＭＳＥＬ線を下降し且つこれらのバスの駆動を停止する
。ＭＳＥＬ線が下降した後、ｌ０ＩＣは使用中線を下降
し、ＢＣＵ　　５０はＢＵＳＧ線を下降して選択サイク
ルを終了する。最初のデータ・サイクルが開始するのは
、ｌ０ＢＵがそのアドレスで０／Ｄバス１０ｔ３を駆動
する場合である。これらのバスが整定した後、ｌ０ＢＵ
は制御線グループ１０ｔ４のＭＳＥＬ線を上昇して、こ
のバス・データが有効であることを指示する。第１３図
のスレーフ制御３１ユニット４０ｂは診断バッファ２０
ｊに記憶されたデータでＡ／Ｄバス１０ｔｌを駆動する
とともに、もしエラーがあれば、ステータス（第２７図
参照）でＣ／Ｓバス１０し２を駆動し１次いでこのバス
が整定するものを待機した後、使用中線を上昇する。ｌ
０ＢＵは、Ａ／Ｄバス１０ｔｌを受取った後、ＭＳＥＬ
線を下降する。第１３図のｌ０ＩＣスレーブ制御ユニツ
ト４０ｂは使用中線を下降し、Ａ／Ｄバス１０し１及び
Ｃ／Ｓバス１０ｔ２の駆動を停止して第１データ・サイ
クルを終了する。第２データ・サイクルが開始するのは
、ｌ０ＢＵがＭＳＥＬ線を上昇して、ｌ０ＩＣに対し、
その動作を継続するように通知する場合である。スレー
ブ制御ユニット４０ｂは診断バッファ２０ｊに記憶され
たデータで再びＡ／Ｄバス１０ｔ１を駆動するとともに
、終了ステータス又はエラー・ステータス（エラーがあ
った場合）でＣ／Ｓバス１０ｔ２を駆動する。このバス
が整定するのを待機した後、スレーブ制御ユニッ１〜４
０ａは使用中線を上昇することにより、第１３図のマス
ク制御ユニット４０ａに対し、ｌ０ＩＣ中の循環読取り
が完了していることを通知する。

ｌ０ＢＵ　（ｌｏｐ−１０ｓの１つ）はＭＳＥＬ線を下
降し、次いでＯ／Ｄバス１０ｔ３の駆動を停止する。ス
レーブｌ０ＩＣがＭＳＥＬ線の下降を検知する場合、こ
れは使用中線を下降するとともに、Ａ／ＤバＸ１０ｔｌ
及びＣ／Ｓバス１０ｔ２の駆動を停止する。かくて、ｌ
０ＢＵマスクはＭＳＴ線を下降してて当該動作を終了す
ることができる。

５、ｌ０ＩＣに対するＳＰＤメモリ動作Ａ、３２バイト
の書込みメモリ動作 この命令は、ｌ０ＢＵ　（１０ｐ−１０ｓの１つ）から
ｌ０ＩＣ１０ｊ−１０ｍへのＳＰＤメモリ書込動作であ
る。ｌ０ＢＵから受取られたデータはｌ０ＩＣでバッフ
ァされ、次いでｌ０ＩＣ１０ｅへ送られてそこに記憶さ
れる。

ｌ０ＩＣに対するＳＰＤ動作が開始するのは、ｌ０ＢＵ
がＢＣＵ　　５０へＲＥＱＢ信号を送る場合である。こ
れに関連するＳＰＤバス・シーケンスについては、第３
４図を参照されたい。ＥＣＵ３Ｏは、バス・ポーリング
を開始するためにＡＣＫＢ線を上昇し１次いでＳＰＤバ
スが他の動作を自由に開始することができる場合に、Ｂ
ＵＳＧ線を上昇する。ＲＥＱＢ線を上昇したｌ０Ｉ３Ｕ
はこのポールを捕捉し、次いでこれがＢＵＳＧ信号を検
知すると、選択サイクルを開始する。このＴＯＢＵは、
Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０Ｌ２、Ｏ／Ｄバス
１０ｔ３及び制御線グループ１０ｔ４のＭＳＴ線を駆動
する。これらのバス上のデータが整定した後、ＴＯＢＵ
は制御線グループ１０し４のＭＳＥＬ線を駆動すること
により、ｌ０ＩＣスレーフ制御ユニツト４０ｂに対し、
このデータが有効であることを通知する。スレーブ制御
ユニット４０ｂはＣ／Ｓバス１０ｔ２からの゛５Ｆ’指
令を解読し、Ｏ／Ｄバス１０ｔ３からの００′と突合せ
る。Ａ／Ｄバス１０ｔｌ北のデータは第４図のアドレス
・レジスタ２０ｄに置かれ、Ａ／Ｄバス１０ｔｌのビッ
トＯ−５はキー・バッファ２０ｃに置かれる。次いで、
ｌ０ＩＣは使用中線を上昇してｌ０ＢＵに対しその動作
を継続するように通知する。この時間の間、ｌ０ＢＵは
ＲＥＱＢ線を下降し、ＢＣＵ　　５０はＡＣＫＢ線を下
降する。使用中信号を検知すると、ｌ０ＢＵはＭＳＥＬ
線を下降し、またこれらのバスの駆動を停止する。ＭＳ
ＥＬ線が下降した後、ｌ０ＩＣは使用中線を下降し、そ
してＢＣＵ　　５０はＢＵＳＧ線を下降して選択サイク
ルを終了する。第１データ・サイクルが開始するのは、
工○ＢＵがデータで以てＡ／Ｄバス１０ｔ１を駆動し且
つそのアドレスで以てＯ／Ｄバス１０ｔ３を駆動する場
合である。これらのバスが整定した後、ｌ０ＢＵは制御
線グループ１０ｔ４のＭＳＥＬを上昇することにより、
このバス・データが有効であることを指示する。第１３
図のスレーブ制御ユニット４０ｂは、Ａ／Ｄバ、ス１０
ｔ１からのデータを第１データ・バッファ２０ａへ置く
。もしエラーがあれば、スレーブ制御ユニット４０ｂは
ステータス（第２７図参照）でＣ／Ｓバス１０ｔ２を駆
動し、このバスが整定するのを待機した後、使用中線を
上昇する。ｌ０ＢＵはＭＳＥＬ線を下降し、そしてＡ／
Ｄパス１０ｔｌの駆動を停止する。ｌ０ＩＣスレーブ制
御ユニツト４０ｂは使用中線を下降し、Ｃ／Ｓバス１０
ｔ２の駆動を停止して第１データ・サイクルを終了する
。第２ないし第７データ・サイクルは第１データ・サイ
クルと同様であり、データを第２ないし第７データ・バ
ッファに置く。これらのデータ・サイクルの間、第１３
図のメモリ動作コード翻訳ユニット４０ｃは゛５Ｆ’指
令（表−４参照）を取出し、’９０’メモリ動作コード
を発生し、これを第４図のアドレス・レジスタ２０ｄの
バイトＯに置く。第８データ・サイクルが開始するのは
、ＴＯＢＵがデータで以てＡ／Ｄバス１０ｔｌを開動す
る場合である。

このバスが整定した後、ｌ０ＢＵは制御線グループ１０
ｔ４のＭＳＥＬ線を上昇して、このバス・データが有効
であることを指示する。スレーブ制御ユニット４０ｂは
Ａ／Ｄバス１０ｔ１からのデータを第８データ・バッフ
ァ２０ａに置く。今や、ｌ０ＩＣはすべてのデータを有
するから、スレーブ制御ユニット４０ｂは当該動作をア
ダプタ・バス制御３０に引渡すとともに、アダプタ・バ
ス制御３０がスレーブ制御ユニット４０ｂに最終ステ−
タスを与えるまで、このＳＰＤバスを維持する。

アダプタ・バス制御３０のメモリ動作コントローラ３０
ｄは工○ＩＣ要求線を上昇し、次いでｌ０ＩＵ　　１０
ｅからのｌ０ＩＣ許可信号を待機する。

このコントローラがｌ０ＩＣ許可信号を受取る場合、こ
れはＴｏから次のサイクルのＴｏまでに／Ｓバス１０ｎ
２及びアダプタＡ／Ｄバス１０ｎｌを駆動する。Ｋ／Ｓ
バス１０ｎ２は３７０キーを保持し、アダプタＡ／Ｄバ
ス１０ｎ１は第１アドレス・レジスタ２０ｄを保持する
。アドレス・レジスタ２０ｄのバイトＯは、開始メモリ
・アドレスである。メモリ制御１０ｇ（第２４図参照）
がｌ０１Ｃ許可信号の後のサイクルで指令及びアドレス
を受取る場合、これはアダプタＡ／Ｄバス１０ｎｌから
の情報を指令／アドレス・レジスタ６０ｉヘゲートする
。この同じサイクルの間にに／Ｓバス１０ｎ２に存在す
るキー・データは、Ｉ１０キー・レジスタ６０ｆへクロ
ック入力される。

指令及びアドレスの後のサイクルは、アダプタＡ／Ｄバ
ス１０ｎｌを介して送られ且つデータ入力レジスタ６０
ａヘクロツク入力される最初のデータを保持する。この
第２サイクルの間には、もしＩ１０キー・レジスタのビ
ット４がゼロであれば、指令／アドレス・レジスタ６０
ｉ中のアドレスが３７０オフセツト・レジスタ６ｏｊへ
加算される。

もしビット４が１であれば、３７０オフセツト値の代わ
りにゼロ値が使用される。加算器６０ｋから得られる加
算結果はキー・スタック・アレイヘゲートされ、該アレ
イは要求されたメモリ・アドレスに対するキー値をアド
レスする。キー・スタックの出力は、キー・データ・レ
ジスタ６０ｇ代ゲートされる。かくて、キー・データ・
レジスタ６０ｇ中のキー・データは、エラー検出論理６
０ｍによって、Ｉ１０キー・レジスタ６０ｆ中のキーと
比較される。もしこのキーが受諾可能であれば、Ｉ１０
ステータス・レジスタ６０ｅヘゲートされたステータス
は正常なステータスを指示する。

さもなければ、メモリ保護チエツクの指示がこのレジス
タ６０ｆ中される。第２データ・サイクルでは、データ
入力レジスタ６０ａ内のデータがデータ出力レジスタヘ
クロック入力されるのに対し、アダプタ・バス１０ｎ１
からのデータはデータ入力レジスタヘタロック入力され
る。このシーケンスは必要な数のサイクルだけ、すなわ
ち指令サイクルに指令／アドレス・レジスタ６０ｉのバ
イトＯに受取られた動作コードによって決まる数のサイ
クルだけ、継続するのである。エラー条件が存在しない
と仮定すると、加算器６０ｋからの結果的なアドレスは
この同じサイクルの間にメモリ・バス１０ｆのバイト１
−３に置かれる。このメモリ・バスのバイト０は、指令
／アドレス・レジスタ６０ｉ中の値で駆動される。表−
３は、データ転送の各長さについて使用されるコード・
ポイントをリストしたものである。このサイクルの間。

メモリ指令時間（メモリ制御バス１０ｈ上の信号の１つ
）が駆動され、データ・キャッシュへの工１０要求信号
も駆動される。後者の信号は、データ・キャッシュに対
し、指令及びアドレスをその論理ヘゲートするように通
知する。こうすることにより、キャッシュの探索が行わ
れて、キャッシュ内に更新中のデータが存在するか否か
、また当該ライン内のデータが変更されているか否か、
ということを決定することができる。もしデータが存在
するも、これが変更されていなければ、キャッシュはこ
のデータ・ラインを無効化し且つメモリ動作がメモリ・
カードで行われるようにする。

しかし、もしデータが存在し且つ当該ライン中のデータ
が変更されておれば、データ・キャッシュは当該指令の
後のデータ・サイクルで受取られるデータを使用してキ
ャッシュ内に存在するデータを修正する。この手順には
、１つの例外がある。

すなわち、もし書込動作が３２バイトであるか、又はキ
ャッシュ内のフル・ラインであれば、データ・キャッシ
ュはデータを書込まない、ということである。そうする
代わりに、これはキャッシュ内のデータを無効化してメ
モリへの書込みを可能にする。云いかえれば、ＩＰＵが
このデータを参照すると、そのラインがキャッシュへ再
び取出される、ということである。メモリ制御Ｌｏｇに
よってメモリ・バス１０ｆヘゲートされたすべてのデー
タは、データ出力レジスタ６０ｂからゲートされる。そ
の間、選択されたメモリ・カードは、指令サイクルにバ
イト１−３に与えられたアドレスによってアドレスされ
たメモリ位置をアクセスしている。

このメモリ・カードへデータを転送した後の各サイクル
では、入力バリティ線はエラーが検出されたか否かを指
示し、もしこれが活勢であれば、これはエラー検出論理
６０ｍヘゲートされ、次いでＩ１０ステータス・レジス
タ６０ｅへ供給される。メモリ動作コントローラ３０ｄ
は、次の８データ・サイクルの間、ＴｏからＴｏまで８
データ・バッファ２０ａをアダプタＡ／Ｄバス１０ｎｌ
に置く。第８データ・サイクルの後、メモリ・コントロ
ーラ３０ｄは、ｌ０ＩＵからステータス・バスを介して
最終的な書込ステータスを得るために、４サイクル待機
する。スレーブ制御ユニット４０ｂはアダプタ・バス制
御３ｏからこの最終ステータスを受取り、終了ステータ
スをＣ／Ｓバス１０ｔ２に置く。このバスが整定するの
を待機した後、スレーブ制御ユニット４０ｂは使用中線
を上昇して、マスク制御ユニット４０ａに対し、ｌ０Ｉ
Ｃ中のメモリ書込動作が完了したことを通知する。

ｌ０ＢＵは制御線グループ１０ｔ４（７）ＭＳＥＬ線を
下降し、次いでＡ／Ｄバス１０ｔｌ及びＯ／Ｄバス１０
ｔ３の駆動を停止する。ｌ０ＩＣのスレーブ制御ユニッ
ト４０ｂがＭＳＥＬ線の下降を検知する場合、これは使
用中線を下降するとともに、Ｃ／　Ｓ　／＜ス１０ｔ２
の駆動を停止する。かくて、工○ＢＵマスタ制御ユニッ
ト４０ａは制御線グループ１０ｔ４のＭＳＴ線を下降し
て、当該動作を終了することができる。

８．３２バイトのメモリ読取動作 この命令は、ｌ０ＢＵ　（Ｌｏｐ−１０ｓの１つ）から
ｌ０ＩＣ（１０ｊ−１０ｍ（７）１つ）　へ＋７）ＳＰ
Ｄメモリ読取動作である。ｌ０ＩｔＪ　　１０ｅがら読
取られたデータはｌ０ＩＣでバッファされ、工ＯＢＵへ
送られる。

１０１Ｃに対するＳＰＤ動作が開始するのは、工○ＢＵ
　　１０ｅがＢＣＵ　５０へＲＥＱＢ信号を送る場合で
ある。ＢＣＵ　　５０はバス・ポーリングを開始させる
ためにＡＣＫＢ線を上昇し、次いでＳＰＤバスが他の動
作を自由に開始することができる場合、ＢＵＳＧ線を上
昇する。ＲＥＱＢ線を上昇したｌ０ＢＵはこのボールを
捕捉し、そしてこれがＢＵＳＧ線を検知する場合、選択
サイクルを開始する。

ｌ０ＢＵはＡ／Ｄバス１０ｔｌ、Ｃ／Ｓバス１０ｔ２．
Ｏ／Ｄバス１０ｔ３及び制御線グループ１０し４のＭＳ
Ｔ線を駆動する。これらのバス上のデータが整定した後
、ｌ０ＢＵは制御線グループ１０ｔ４のＭＳＥＬ線を駆
動して、工○ＩＣスレーブ制御ユニット４０ｂに対し、
このデータが有効であることを通知する。スレーブ制御
ユニット４０ｂはＣ／Ｓバス１０ｔ２からの゛ＩＦ’指
令（表−４参照）を解読し、○／Ｄバス１０ｔ３からの
００′と突合せる。Ａ／Ｄバス１０ｔ１のデータは第４
図のアドレス。レジスタ２０ｄに置かれ、Ａ／Ｄバス１
０ｔｌのビットＯ−５はキー・バッファ２０ｃに置かれ
る。次いで、■○工Ｃは使用中線を上昇し、ｌ０ＢＵに
対しその動作を継続するように通知する。この時間中、
ＩＯＢｔＪｔｉＲＥＱＢｍＦ下降り、ＢＣＵ　　５０１
ｔＡＣＫＢ線を下降する。使用中線を検知すると、ｌ０
ＢＵはＭＳＥＬ線を下降し、そしてこれらのバスの駆動
を停止する。ＭＳＥＬ線が下降した後、ｌ０ｒｃは使用
中線を下降し、ＢＣＵ　　５０はｌ３ＵＳＧ線を下降し
て選択サイクルを終了する。第１データ・サイクルが開
始するのは、ｌ０ＢＵがそのアドレスでＯ／Ｄバス１０
ｔ３を原動する場合である。これらのバスが整定した後
、ｌ０ＢＵは、制御線グループ１０し４のＭＳＥＬ線を
上昇して、このバス・データが有効であることを指示す
る。

スレーブ制御ユニット４０ｂはこの指令を解読する。第
１３図のメモリ動作コード翻訳ユニット４０ｃは゛ＩＦ
’指令を取出し、’Ｄｏ’メモリ動作コードを発生し、
これをアドレス・レジスタ２０ｄのバイト０に記憶する
。この段階で■○ＩＣはこれがメモリ読取動作であるこ
とを知っているので、メモリ動作コントローラ３０ｄは
当該動作をアダプタ・バス制御３０へ引渡し、該制御が
スレーブ制御ユニット４０ｂにデータ有効信号を与える
まで、ＳＰＤバスを維持する。後者のデータ有効信号は
、データがアダプタＡ／ＤバスＩｏｎ１にあることを指
示するものである。アダプタ・バス制御３０内のメモリ
動作コントローラ３０ｄはｌ０ＩＣ要求線を上昇し、ｌ
０ＩＣ許可線を待機する。コントローラ３０ｄがｌ０Ｉ
Ｃ許可信号を受取る場合、これは次のサイクルのＴｏか
らＴＯまでに／Ｓバス１０ｎ２及びアダプタＡ／Ｄバス
１０ｎ１を能動する。Ｋ／Ｓバス１０ｎ２は３７０キー
を保持し、アダプタＡ／Ｄバス１０ｎ１は第１アドレス
・レジスタ２０ｄを保持する。アドレス・レジスタ２０
ｄのバイトＯはメモリ指令（表−３参照）であり、バイ
ト１−３は開始メモリ・アドレスである。ｌ０ＩＣ許可
信号の後のサイクルでメモリ制御Ｌｏｇ　（第２４図参
照）が指令及びアドレスを受取る場合、これはアダプタ
Ａ／Ｄバス１０ｎ１からの情報を指令／アドレス・レジ
スタ６０ｉヘゲートする。この同じサイクルの間にに／
Ｓパス１０ｎ２に存在するキー・データは、工／○キー
・レジスタ６０ｆへタロツク入力される。この指令及び
アドレスに続くサイクルは、データ入力レジスタ６０ａ
へクロック入力される最初のデータを保持する。読取動
作の場合。

任意のデータを正しいパリティを付して送ることができ
る。もし工／○キー・レジスタのビット４がゼロであれ
ば、この第２サイクルの間に、指令／アドレス・レジス
タ６０ｉ中のアドレスが３７０オフセツト・レジスタ６
０ｊへ加算される。もしビット４が１であれば、３７０
オフセツト値の代わりにゼロ値が使用される。加算器６
０ｋから得られた加算の結果はキー・スタック・アレイ
６０ｈヘゲートされ、該アレイは要求されたメモリ・ア
ドレスに対するキー値をアドレスする。キー・スタック
の出力は、キー・データ・レジスタ６０ｅヘゲートされ
る。かくて、キー・データ・レジスタ６０ｇ中のキー・
データは、エラー検出論理６０ｍによって、Ｉ１０キー
・レジスタ６０ｆ中のキーと比較される。もしこのキー
が受諾可能であれば、Ｉ１０ステータス・レジスタ６０
ｅヘゲートされたステータスは正常なステータスを指示
する。さもなければ、メモリ保護チエツクの指示がこの
レジスタ６０ｆ中される。エラー条件が存在しないと仮
定すると、加算器６０ｋから得られる結果的なアドレス
はこの同じサイクルの間にメモリ・バス１０ｆのバイト
１−３に置かれる。メモリ・バスのバイトＯは、指令／
アドレス・レジスタ６０ｉ中の値で能動される。表−３
は、データ転送の各長さについて使用されるコード・ポ
イントをリストしたものである。このサイクルの間、メ
モリ指令時間（メモリ制御バスＬＯｈ上の信号の１つ）
が駆動され、同様にデータ・キャッシュへのＩ１０要求
信号も駆動される。後者の信号は、データ・キャッシュ
に対し、当該指令及びアドレスをその論理へゲートする
ように通知する。かくて、キャッシュの探索を行って、
取出中のデータがキャッシュ内に存在するか否か、そし
て当該ライン内のデータが変更されているか否か、とい
うことを決定することができる。もしこのデータが存在
するも、これが変更されていなければ、キャッシュはこ
のデータがメモリ・カードからアクセスされることを可
能にする。しかし、もしこのデータが存在し且つ当該キ
ャッシュ・ライン内のデータが変更されておれば、デー
タ・キャッシュは当該指令時間の後のサイクルにヒツト
＆変更信号をメモリ制御Ｌｏｇへ送る。この信号を受信
すると、メモリ制御Ｌｏｇはメモリ禁止信号（メモリ制
御１０ｈの一部）を付勢する。この結果、アクセス中の
メモリ・カードはメモリ・バス１０ｆ上のそのドライバ
を禁止し、またデータ・キャッシュはデータ・キャッシ
ュ・データ・ゲート信号を受取るとき要求されたデータ
をメモリ・バスに送ることができる。メモリ・カード又
はキャッシュによってメモリ・バス１０ｆヘゲートされ
たすべてのデータは、データ入力レジスタ６０ｆ中され
。

次のサイクルのＴｏからＴｏまでアダプタ・バス１０ｎ
ｌへ供給される。これに関連するメモリ読取動作のタイ
ミングについては、第２８図を参照されたい。メモリ・
データ有効サイクルの間にメモリ制御バス１０ｈに受取
られた任意のエラー・ステータスは、エラー検出論理６
０ｍヘゲートされ、そしてこのエラーに対応するデータ
・サイクルの間に転送するため、Ｉ１０ステータス・レ
ジスタ６０ｅへ供給される。アダプタ・データ有効信号
が８サイクルの間オンとなる場合、メモリ動作コントロ
ーラ３０ｄはアダプタＡ／Ｄバス１０ｎ１からデータを
取出し、これを１２時間に８データ・バッファ２０ａに
置き、そして各１２時間にｌ０ＩＵ　　１０ｅからの読
取ステータスをステータス・バスに置く。かくて、ｌ０
ＩＣはすべてのデータを有するので、アダプタ・バス制
御３０は当該動作を再びＳＰＤスレーブ制御ユニット４
ｏｂへ引渡す。スレーブ制御ユニット４０ｂは第１デー
タ・バッファ２Ｏａ内のデータでＡ／Ｄバス１０ｔｌを
駆動し、そしてもしエラーがあれば、ステータス（第２
７図参照）でＣ／ＳバスＬｏｔ２を駆動する。このバス
が整定するのを待機した後、スレーブｌ０ＩＣは使用中
線を上昇する。このデータを受取った後、マスクｌ０Ｂ
ＵはＭＳＥＬ線を下降する。スレーブ制御ユニット４０
ｂは使用中線を下降し、Ａ／Ｄバス１０ｔｌ及びＣ／Ｓ
バス１０Ｌ２の駆動を停止して、第１データ・サイクル
を終了する。第２ないし第７データ・サイクルが開始す
るのは、マスタｌ０ＢＵがＭＳＥＬ線を上昇して、これ
が他のデータについて作動可能であることを指示する場
合である。スレーブ制御ユニット４０ｂは第２ないし第
７データ・バッファ２０ａからのデータでＡ／Ｄバス１
０し１を駆動し、もしエラーがあれば、ステータスでＣ
／Ｓバス１０ｔ２を駆動する。このバスが整定するのを
待機した後、スレーブｌ０ＩＣ（スレーブ制御ユニット
４０ｂ）は使用中線を上昇する。このデータを受信した
後、マスタ■○Ｂ　ｔＪはＭＳＥＬ線を下降する。スレ
ーブ制御ユニット４０ｂは使用中線を下降し、Ａ／Ｄバ
ス１０ｔｌ及びＣｌ３　、＜ス１０ｔ２の駆動を停止し
て、データ・サイクルを終了する。第８データ・サイク
ルが開始するのは、マスタｌ０ＢＵがＭＳＥＬ線を上昇
して、これが他のデータについて作動可能であることを
指示する場合である。スレーブ制御ユニット４０ｂは第
８データ・バッファ２０ａからのデータでＡ　／　Ｄ　
／（ス１０ｔ１を原動し、終了ステータス又はエラーが
あればエラー・ステータスでＣ／Ｓバス１０ｔ２を駆動
し、そしてこれらのバスが整定するのを待機した後、使
用中線を上昇する。データを受取った後、マスタｌ０Ｂ
ＵはＭＳＥＬ線を下降し、そしてＯ／Ｄバス１０ｔ３の
駆動を停止する。スレーブ制御ユニット４０ｂは使用中
線を下降し、Ａ／Ｄバス１０ｔｌ及びＣ／Ｓバス１０ｔ
２の駆動を停止する。かくて、ｌ０ＢＵマスタはＭＳＴ
線を下降して、当該動作を終了することができる。

Ｃ，６バイト書込みの読取り一変更−書込みこの命令は
、ｌ０ＢＵ　（Ｌｏｐ−１０ｇの１つ）からｌ０ＩＣ（
１０ｊ−Ｉｏｎの１つ）へのｓｐＤメモリ・書込動作で
ある。ｌ０ＢＵから受取られたデータはｌ０ＩＣでバッ
ファされ、次いでメモリに対する読取り一変更−書込み
指令を使用してｌ０ＩＵ　　１０ｅへ送られる。

ｌ０ＩＣに対するＳＰＤ動作が開始するのは、ｌ０ＢＵ
がＢＣＵ　　５０へＲＥＱＢ信号を送る場合である。Ｂ
ＣＵ　　５０はバス・ポーリングを開始するためにＡＣ
ＫＢ線を上昇し、次いでＳＰＤバス（Ｌｏｔ−Ｌｏｗの
１つ）が他の動作を自由に開始することができる場合、
ＢＵＳＧ線を上昇する。ＲＥＱＢ線を上昇したｌ０Ｉ３
Ｕはこのポールを捕捉し、そしてこれがＢＵＳＧ信号を
検知するとき、選択サイクルを開始する。このＩ　ＯＢ
　Ｕは、Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２゜０
／Ｄバス１０ｔ３及び第２３図に示した制御線グループ
１０ｔ４のＭＳＴ線を駆動する。これらのバス上のデー
タが整定した後、Ｉ　ＯＢ　’Ｕは制御グループ１０　
ｔ　４．（７）ＭＳ　Ｅ　ＬａヲＩＩｉ動Ｌし、ｌ０Ｉ
Ｃスレーブ制御ユニツト４０ｂに対し、このデータが有
効であることを通知する。スレーブ制御ユニット４０ｂ
はＣ／Ｓバス１０ｔ２からの゛４５′指令を解読し、Ｏ
／Ｄバス１０し３からの００′と突合せる。Ａ／Ｄバス
１０ｔ１上のデータはアドレス・レジスタ２０ｄに置か
れ、Ａ／Ｄバス１０ｔ１のビット０−５はキー・バッフ
ァ２０ｃに置かれる。次いで、ｌ０ＩＣは使用中線を上
昇して、ｌ０ＢＵに対しその動作を継続するように通知
する。この時間の間、工○ＢＵはＲＥＱＢ線を下降し、
ＢＣＵ　　５０はＡＣＫＢ線を下降する。使用中信号を
検知すると、ｌ０ＢＵはＭＳＥＬ線を下降し且つこれら
のバスの駆動を停止する。ＭＳＥＬ線が停止した後、ｌ
０ＩＣは使用中線を下降し、ＢＣＵ　　５０はＢＵＳＧ
線を下降して当該選択サイクルを終了する。第１データ
・サイクルが開始するのは、ｌ０ＢＵがデータで以てＡ
／Ｄバス１０ｔｌを駆動し且つそのアドレス以てＯ／Ｄ
バス１０ｔ３を駆動する場合である。これらのバスが整
定した後、ｌ０ＢＵはＭＳＥＬ線を上昇してこのバス・
データが有効であることを指示する。スレーブ制御ユニ
ット４０ｂは、Ａ／Ｄバス１０ｔ１からのデータを、そ
のアドレスによってポイントされた偶数のデータ・バッ
ファ２０ａへ置く。もしエラーがあれば、スレーブ制御
ユニット４０ｂはステータス（第２７図）でＣ／Ｓバス
１０ｔ２を駆動し、このバスが整定するのを待機した後
、使用中線を上昇する。このｌ０ＢＵはＭＳＥＬ線を下
降し、Ａ／Ｄバス１０ｔｌの駆動を停止する。ｌ０ＩＣ
スレーブ制御ユニツト４０ｂは使用中線を下降し、Ｃ／
Ｓバス１０ｔ２の駆動を停止して第１データ・サイクル
を終了する。これらのデータ・サイクルが進行している
間。

第１３図のメモリ動作コード翻訳ユニット４０ｃは゛４
５′指令を取出し、゛Ｂ８′メモリ動作コードを発生し
、これをアドレス・レジスタ２０ｄのバイト０に置く。

第２データ・サイクルが開始するのは、ｌ０ＢＵがデー
タで以てＡ／Ｄバス１０ｔｌを駆動する場合である。こ
のバスが整定した後、ｌ０ＢＵはＭＳＥＬ線を上昇して
このバス・データが有効であることを指示する。スレー
ブ制御ユニット４０ｂは、Ａ／Ｄバス１０ｔｌからのデ
ータを、このアドレスによってポイントされた奇数デー
タ・バッファ２０ａに置く。かくて、工○ＩＣはすべて
のデータを有するので、スレーブ制御ユニット４０ｂは
当該動作をアダプタ・バス制御３０へ引渡し、そして該
制御がスレーブ制御ユニット４０ｂへ最終ステータスを
与えるまで。

ＳＰＤバスを維持する。アダプタ・バス制御３゜のメモ
リ動作コントローラ３０ｄはｌ０ＩＣ要求線を上昇し、
次いでｌ０ＩＣ許可信号を待機する。

コントローラ３０ｄがｌ０ＩＣ許可信号を受取る場合、
これは次のサイクルのＴｏからＴｏまでに／Ｓバス１０
ｎ２及びアダプタＡ／ＤバスＩｏｎ１を駆動する。Ｋ／
Ｓバス１０ｎ２は３７０キーを保持し、アダプタＡ／Ｄ
バス１０ｎ１は第１アドレス・レジスタ２０ｄを保持す
る。アドレス・レジスタ２０ｄのバイトＯはメモリ指令
（表−３参照）であり、バイト１−３は開始メモリ・ア
ドレスである。コントローラ３０ｄは、次の２データ・
サイクルの間のＴｏからＴｏまで、２つのデータ・バッ
ファ２０ａをアダプタＡ／Ｄバス１０ｎ１に置く。メモ
リ制御Ｌｏｇ　（第２４図参照）がｌ０ＩＣ許可信号の
後のサイクルで指令及びアドレスを受取る場合、これは
Ａ／Ｄバス１０ｎ１からの情報を指令／アドレス・レジ
スタへゲートする。この同じサイクルの間にに／Ｓバス
に存在するキー・データは、Ｉ１０キー・レジスタへク
ロック入力される。指令及びアドレスの後のサイクルは
、アダプタＡ／Ｄバス１０ｎｌを介して送られ且つデー
タ入力レジスタ６０ａへタロツク入力された第１データ
を保持する。もし丁１０キー・レジスタのビット４がゼ
ロであれば、これと同じ第２サイクルの間に、指令／ア
ドレス・レジスタ６０ｉ内のアドレスが３７０オフセツ
ト・レジスタ６０ｊへ加算される。もしビット４が１で
あれば、３７０オフセツト値の代わりにゼロ値が使用さ
れる。加算器６０ｋから得られる加算の結果はキー・ス
タック・アレイ６０ｈヘゲートされ、該アレイは要求さ
れたメモリ・アドレスに対するキー値をアドレスする。

キー・スタックの出力は。

キー・データ・レジスタ６０ｇヘゲートされる。

かくて、キー・データ・レジスタ６０ｇ内のキー・デー
タは、エラー検出論理６０ｍによって、Ｉ１０キー・レ
ジスタ６０ｆ内のキーと比較される。

もしこのキーが受諾可能であれば、Ｉ１０ステータス・
レジスタ６０ｅヘゲートされたステータスは、正常なス
テータスを指示する。さもなければ、メモリ保護チエツ
クの指示がこのレジスタ６０ｉ内される。第２データ・
サイクルでは、データ入力レジスタ６０ａ内のデータが
データ出力レジスタへクロック入力されるのに対し、ア
ダプタ・バス１０ｎ１からのデータはデータ入力レジス
タヘクロック入力される。エラー条件が存在しないと仮
定すると、加算器６０ｋからの結果的なアドレスは、こ
の同じサイクルの間に、メモリ・バス１０ｆのバイト１
−３に置かれる。メモリ・バスのバイト０は、値Ｘ″Ｆ
８’で駆動される。これは２ステツプの読取−変更−書
込みメモリ動作の第１サイクル指令である。このサイク
ルの間メモリ指令時間（メモリ制御バス１０ｈ上の信号
の１つ）が活区動され、データ・キャッシュへのＩ１０
要求信号も駆動される。後者の信号は、データ・キャッ
シュに対し、指令及びアドレスをその論理へゲートする
ように通知する。こうすることにより。

キャッシュの探索を行って、キャッシュ内に更新中のデ
ータが存在するか否か、また当該ライン内のデータが変
更されているか否か、ということを決定することができ
る。もしデータが存在すると、これが変更されていなけ
れば、キャッシュはこのライン・データを無効化し、メ
モリ動作がメモリ・カード内で行われることを可能にす
る。しかし、もしデータが存在し且つ当該ライン内のデ
ータが変更されておれば、データ・キャッシュは、この
指令の後の２サイクルに受取られるデータを使用して指
定されたキャッシュ・ライン内の適当なデータを修正す
る。メモリ制御Ｌｏｇによって送られる情報は、データ
出力レジスタ６０ｂからゲートされる。メモリ制御Ｌｏ
ｇによって送られる第２データ・サイクルの情報は、デ
ータ入力レジスタ６０ａからゲートされる。これらの２
つのデータ・サイクルは、メモリ・カードへクロック入
力されない。この間、選択されたメモリ・カードは、指
令サイクル中にバイト１−３に与えられたアドレスによ
ってアドレスされたメモリ位置をアクセスしている。３
つのアクセス・サイクルが経過した後、このメモリ・カ
ードはメモリ・データ有効信号を送り、当該アクセスが
終了したことを指示する。２ワードのデータはそのデー
タ・レジスタにあるから、このメモリ・カードは今や２
サイクルの読取り一変更−書込みメモリ動作のうちの書
込み部分を受諾することができる。メモリ・データ有効
信号を受信した後のサイクルは、メモリ制御に対し、メ
モリ指令時間を再び送り且つアドレスをメモリ・バス１
０ｆのバイト１−３に再びゲートするように通知する。

かくて、バイトＯはＸ゛Ｂ８′ｂ アドレス・レジスタ６０ｉ内にある。この指令の後の次
の２サイクルは、データ出力レジスタ６０ｂ内の第１デ
ータを保持し、続いてデータ入力レジスタ６０ａ内のデ
ータを保持する。データをメモリ・カードへ転送した後
の各サイクルでは、入力バリティ線はエラーが検出され
たか否かを指示し、もしこれが活勢であれば、エラー検
出論理６０ｍヘゲートされ、次いでＩ１０ステータス・
レジスタ６０ｅへ供給される。第２データ・サイクルの
後、第１１図のメモリ動作コントローラ３０ｄは工○Ｉ
Ｕ　　ｆｏｅからのデータ有効信号を待機し、次いでｌ
０ＩＵ　　１０ｅからステータス・バス上の最終的な書
込みステータスを得るために４サイクルをカウントする
。スレーブ制御ユニット４０ｂはアダプタ・バス制御３
０からこの最終ステータスを受取り、終了ステータスを
Ｃ／Ｓバス１０ｔ２に置く。このバスが整定するのを待
（幾した後、スレーブ制御ユニット４０ｂは使用中線を
上昇して、マスク制御ユニット４０ａに対し、ｌ０ＩＣ
内のメモリ書込動作が完了したことを通知する。ｌ０Ｂ
ＵはＭＳＥＬ線を下降し、次いでＡ／Ｄバス１０ｔ１及
びＯ／Ｄバス１ｏｔ３の原動を停止する。スレーブｌ０
ＩＣ（スレーブ制御ユニット４０ｂ）がこのＭＳＥＬ線
の下降を検知する場合、これは使用中線を下降し、Ｃ／
Ｓバス１０Ｌ２の駆動を停止する。かくて、ｌ０ＢＵマ
スタ制御ユニツト４０ａは、ＭＳＴ線を下降して当該動
作を終了することができる。

Ｅｌ、０　計算機システム 本発明を組込んだ計算機システムの構成を第１図に示す
。この計算機システムは、複数の記憶位置にデータを記
憶するランダム・アクセス・メモリ１００及び該メモリ
１００に接続されたメモリ制御装置１０２を含む。メモ
リ制御装置１０２はアダプタ・バス１０４に接続され、
アダプタ・バス１０４から受取ったＤＭＡ要求に応答し
てＤＭＡ読取り／書込み動作を実行する。またメモリ制
御装置１０２は、各メモリ動作が首尾よく完了したかど
うかを示すステータス信号をアダプタ・バス１０４に出
す。

第１図のシステムは、アダプタ・バス１０４の他に複数
のＳＰＤバス１０６．１０８及び１１０も含む。各ＳＰ
Ｄバスには複数の入出カプロセッサＨｏｐ）が接続され
ている。各ＳＰＤバスとアダプタ・バスの間に接続され
ているのが入出力インターフェース制御装置（ＩＯＩＣ
）１１２゜１１４及び１１６である。ｌ０ＩＣは、アダ
プタ・バス１０４と関連するＳＰＤバスとの間でデータ
及び制御情報を転送するために、アダプタ・バス１０４
のアクセスを要求する。

ｌ０ＩＣ１１２（７）ところに示すように、ｌ０ＩＣは
関連するＳＰＤバスに接続された工○Ｐからの要求に係
るＤＭＡメモリ動作を実行する複数の共用ＤＭＡ機構（
サーバ）を含む。各ＤＭＡ機構は、メモリ制御装置１０
２と特定のＩＯＰとの間を転送されるデータ及び制御情
報を記憶するためのバッファ１１８と、バッファ１１８
．アダプタ・バス１０４及び関連するＳＰＤバスに接続
されたバス・インターフェース制御部１２０とを含む。

バス・インターフェース制御部１２０は、バッファ１１
８とメモリ制御装置１０２との間でアダプタ・バス１０
４を介して、及びバッファ１１８とＩＯＰとの間で関連
するＳＰＤバスを介して、データ及び制御情報を独立に
転送するためのものである。このようｂこして、ＤＭＡ
動作が特定のＩＯＰにより開始された後のメモリ待ち時
間の間、関連するＳＰＤパスはそれに接続された他の工
○Ｐによる利用に備えて解放される。

各ｌ０ＩＣに設けられる複数の共用ＤＭＡ機構は並列に
接続されている。各ＤＭＡ機構は、関連するＳＰＤバス
に接続されたＩＯＰからのＤＭＡ動作要求を実現するよ
う働く。従って、成るｌ０ＩＣにあるそれぞれのＤＭＡ
機構はそれぞれ異なったＩＯＰに対して同時にサービス
を提供することができる。成るＩＯＰから関連するｌ０
ＩＣにＤＭＡ初期設定ユニット動作メツセージが送られ
ると、当該メモリ動作に対して特定の共用ＤＭＡ機構が
割振られる。ｌ０ＩＣは、特定のＤＭＡ機構を使用可能
にすると、当該要求に答えるために調停を行い、バス・
マスクになる。工○ＩＣは、このメモリ動作を開始した
工○Ｐを、そのＤＭＡポート番号を持ったバス・スレー
ブとして選択する。ｌ０ＩＣがこのＤＭＡポート番号を
選択する度に、必要なパケット転送のための制御情報が
送られるが、アドレスがＳＰＤバスへ供給されることは
ない。

Ｅｌ、１　システム動作 第４１図は、ＩＯＰからｌ０ＩＣ／ＢＣＵへのＤＭＡ初
期設定ユニット動作メツセージの転送から始まる完全な
りＭＡ動作の流れを示している。

図中の星印＊は、ｌ０ＩＣ／ＢＣＵ及びＩＯＰの何れも
がＤＭＡ動作を終了させられる（例えば、ＩＯＰからｌ
０ＩＣへ停止コードを送ることによって）ことを示す。

このような終了がなければ、要求されたすべてのデータ
・パケットを転送した後、プロセスは終了する。−旦終
了すると、ＩＯＰは共用ＤＭＡ機構の別振りを要求する
ために別のＤＭＡ初期設定ユニット動作メツセージを工
○ＩＣに送らなければならない。

第４２ａ図はＳＰＤバスを有する従来の計算機システム
の読取り動作におけるメモリ待ち時間を示し、第４２ｂ
図は同じく書込み動作におけるメモリ待ち時間を示す。

前述のように、本発明は。

読取り待ち時間又は書込み待ち時間の間ＳＰＤバスを解
放することによって、メモリ待ち時間の問題を解決する
。

ＤＭＡ指令を開始するのに必要なりＭＡ初期設定ユニッ
ト動作メツセージを第４３図に示す。このメツセージの
フォーマットは１つの選択サイクル及び２つの固定デー
タ・サイクルから成る。このメツセージは、動作タイプ
（読取り／書込み）、ＤＭＡポート番号、アドレス、保
護キー、システム補助メモリ・ビット（セットされてい
ると、私用メモリのアクセスを表わす）、付加的なシス
テム検査ビット及び転送バイト・カウントを含む。

第４３図から分るように、ＤＭＡ初期設定ユニット動作
メツセージは１２バイトの情報から成り、ｌ０Ｐ（要求
元）からＳＰＤアドレス／データ・バスを介してＩＯＩ
Ｃ（ＤＭＡ機構すなわちサーバ）へ送られる６動作を開
始したＩＯＰは５ビツトのＳＰＤオリジン／宛先バスに
より識別される。

ＤＭＡ機構による制御及びＳＰＤバスの解放を可能にす
るには次の情報が必要である。

（１）リモートＤＭＡ動作のタイプ（２ビツト必要） （２）ＩＯＰポート番号（８ビツト、これより多くても
少なくてもよい） （３）最大データ・パケット・サイズ（３ビツト。

これより多くても少なくてもよい） （４）ＤＭＡバイト・カウント（１６ビツト。これより
多くても少なくてもよい） （５）ホスト計算機メモリ・アドレス（３２ビツト。こ
れより多くても少なくてもよい）特定のホスト・システ
ム（ＩＢＭ３７０ＸＡ計算機）にのみ関係する情報とし
て次のものがある。

（１）補助メモリ選択（１ビツト） （２）アドレス限界モード検査制御（２ビツト）（３）
記憶保護キー（４ビツト） 上の３つはすべてのシステム・アーキテクチャ或いはア
プリケーションで要求されるわけではない。

ＤＭＡ初期設定ユニット動作メツセージの内容を変える
ことによって、共用ＤＭＡ機構の動作を適応化或いは改
善することができる。具体的に云うと、工○Ｐからｌ０
ＩＣへ送る１２バイ１−が例えば次のように再定義され
る。

（１）ホスト計算機メモリ・アドレスを拡張する。

（２）最大パケット・サイズを大きくする。

（３）既存のＳＰＤバス優先順位信号の範囲を超えた動
作優先順位（緊急）を知らせるビットを定義する。

各種バスにおけるリモート読取りバス動作サイクルを第
４４ａ〜４４ｃ図に示す。第４４ａ図はＡ／Ｄ　（アド
レス／データ）バスの動作サイクルを示し、第４４ｂ図
はＣ／Ｓ　（指令／ステータス）バスの動作サイクルを
示し、−第４４ｃ図は○／Ｄ（オリジン／宛先）バスの
動作サイクルを示している。前述のように、メモリ動作
が終了すると、ｌ０ＩＣはその共用ＤＭＡ機構を別のＩ
ＯＰに割振るべく解放される。最初のデータ・サイクル
で、ＩＯＰは転送可能な別のパケットを持っているかど
うかを、Ｃ／Ｓバスを介してｌ０ＩＣに知らせることが
できる。もしＩＯＰが別のパケットを持っていなければ
、第４４ｂ図に示すように、ＩＯＰはＤＭＡ動作を終了
させることができる。メモリ動作を進めて別のパケット
を転送できるのは、ＩＯＰ及びｌ０ＩＣの両方が続行に
同意した場合だけである。リモート読取り動作のバス・
プロトコルは、ＩＯＰがデータをＡ／Ｄバスに置き且つ
作動可能タグ（ＲＤＹ）で有効性を示すことを除くと、
リモート書込み動作のものと同様である。

Ａ／Ｄバス、Ｃ／Ｓバス及びＯ／Ｄバスにおけるリモー
ト書込み動作サイクルをそれぞれ第４５ａ〜４５ｃ図に
示す。Ｃ／Ｓバスは、最初のバス・サイクルではリモー
１へ書込み指令を含み、後続のサイクルではＩＯＰから
のステータスを含む。Ａ／Ｄバスは１選択サイクルでは
ＩＯＰ　　ＤＭＡポート番号（このＤＭＡ動作に関連す
るＤＭＡポート）、ＤＭＡ終了及びステータス情報を含
み、後続のバス・サイクルではｌ０ＩＣからのデータを
含む。○／Ｄバスは、最初のサイクルではＩＯＰアドレ
スを含み、後続のサイクルではｌ０ＩＣ（ＢＣＵ）アド
レスを含む、これはｌ０ＩＣにより駆動される。

最初のバス（選択）サイクルでｌ０ＩＣからＩＯＰへ送
られるステータスは、当該動作に関連するＤＭＡポート
番号、ＤＭＡ終了、無効メモリ・アドレス（私用又はシ
ステム）、記憶保護違反、無効パケット・サイズ指定、
及びメモリ・エラー（ＦＣＣ等）である。パケット・ス
テータスの転送に関連して、ｌ０ＩＣは、ＤＭＡ動作を
終了させようとしているのか、又は割振られたＩＯＰＤ
ＭＡポート番号を用いて続行しようとしているのかをＩ
ＯＰに知らせることもできる。動作を終了させると、工
○ＩＣは共用ＤＭＡ機構を別の工ＯＰへ自由に割振れる
。

ＩＯＰからＣ／Ｓバスへ出されるステータスは、データ
終了（パケット転送完了）、無効指令、バッファ使用可
能（ＩＯＩＣは次のパケットをブリフェッチできる）、
及びＤＭＡ終了である。最初のデータ・サイクルで、Ｉ
ＯＰは転送可能な別のパケットを持っているかどうかを
、Ｃ／Ｓバスを介してｌ０ＩＣに知らせることができる
。もしＩＯＰが別のパケットを持っていなければ、Ｃ／
ＳバスにｒＤＭＡ終了」メツセージを出すことにより、
ＩＯＰはＤＭＡ動作を終らせることができる。

Ｅ２．Ｏｌ０ＩＣの共用ＤＭＡ機構 本発明に従う共用ＤＭＡ機構及びＳＰＤバスをサポート
するための他のハードウェア機構を有するｌ０ＩＣない
しバス制御ユニット（ＥＣＵ）の構成を第４６図に示す
。共用ＤＭＡ機構は、ＩＯＰと共になって、ＥＣＵ及び
工○ＰによるＤＭＡ動作の共同処理を可能にするバッフ
ァ及び制御部を含む。これらのバッファ及び制御部によ
り、ＢＣＵは、リモート読取り（バス指令ｘ　’９Ｄ’
　）、リモート書込み（バス指令ｘ　’ＤＤ’　）及び
ＤＭＡ初期設定ユニット動作（バス指令ｘ　’ＤＥ’　
）といったメモリ動作をサポートすることができる。

これらのバッファ及び制御部は■○Ｐメモリ要求（リモ
ート読取り又はリモート書込み）をバッファし、ＢＣＵ
がＩＯＰについてのデータ及びステータスを有するよう
になるまでＩＯＰがＳＰＤバスを解放できるようにする
。これにより、バスのスループットが高くなる。

Ｅ２．１　バッファ機構の説明 ＩＯＰが転送データを持っており且つバス・マスクとし
てバスの使用枚を獲得すると、ＩＯＰはＤＭＡ初期設定
ユニット動作（バス指令Ｘ　’ＤＥ’）をＢＣＵへ送る
。バス・スレーブであるＢＣＵの解読論理２００はバス
動作（ｘ　’ＤＥ’　）を解読し、データ・サイクル１
及びデータ・サイクル２の内容をバッファ機構２０２へ
向ける。バッファ機構２０２はＥＣＵにおける完全な１
組のレジスタ及びデータ・アレイから成り、少なくとも
１つのデータ・パケットをバッファし且つＩＯＰと共に
全ＤＭＡ動作を完了させるのに十分なものである。バッ
ファ機構は、−旦ＩＯＰメモリ要求に割当てられると、
あとで切離されるまで、要求元１０Ｐのための共用ＤＭ
Ａ機構として働く。

ＤＭＡ動作が完了するまでに、１つ又は複数のパケット
がＳＰＤバス上を転送される。ｌ０ＩＣは。

ホスト・メモリを１回アクセスしてデータをＩＯＰへ転
送するか、又はホスト・メモリを複数回アクセスしてデ
ータを複数回ＩＯＰへ転送する（ただし、パケットとパ
ケットの間ではＳＰＤバスを解放する）のに必要な論理
を有する。ホスト・メモリ時間をＳＰＤバスから分離し
ておけば、例えば３レベル（Ｌ　Ｌ／Ｌ　２／Ｌ　３）
の階層構成でホスト・メモリ時間が増加した場合、Ｉ１
０バス・スループットを上げることができる。１つのバ
ッファ機構のレジスタ及びアレイを第４７図に示す。

各バッファからの状態情報はバッファ機構制御部２０４
へ供給される。この制御部２０４は各バッファ機構を個
々に及び全体的に制御する。制御部２０４の論理は次の
ような機能を提供する。

ＤＭＡ初期設定ユニット動作メツセージがＥＣＵに受は
入れられると、ＤＭＡ動作のために１つのバッファを割
振る。

各機構からの制御情報を使用し、何時ＳＰＤバスについ
ての要求を行うかを決定する。

もし２以上の機構が作動可能であれば、バス・アービタ
２０６によって占有枚を与えられた場合にどの機構が次
のバス・マスクになるかを決定する。

１以上のパケットが要求されている場合に、転送すべき
「合計」バイト、ホスト・アドレス及び各バス・トラン
ザクションで転送される「実」バイトが正確に反映され
るように、何時機構を更新するかを決定する。

各機構からの制御情報を使用して、何時メモリ制御ユニ
ット（ＳＣＵ）２０８のサービスが必要になるかを決定
し、もし２以上の機構が作動可能であれば、各ｌ０ＩＣ
において何かを選択する。

要求を出しているＩＯＰの数が使用可能なバッファ機構
の数よりも多い場合は、切離すべき機構を選択すること
ができる。

Ｅ２．２　　ＤＭＡ初期設定ユニット動作ＤＭＡ初期設
定ユニット動作メツセージの処理は、バッファ機構制御
部２０４の一部である第４８図の論理で次のように実行
される。なお、本実施例ではそれぞれのバッファ機構を
ＦＡＣＯ−ＦＡＣｎで示すことにする。

（１）各バッファ機構からの使用中信号が検査される。

もしすべてのバッファ機構が使用中であれば、ｘ　’Ｄ
Ｅ’のユニット動作を要求したＩＯＰに「作動不可」ス
テータスが戻される。この時ＢＣＵはＩＯＰの要求に答
えられず、ＩＯＰは再び要求を出す必要がある。

（２）使用可能な機構があれば、使用中の機構からのＩ
ＯＰボート番号とＤＭＡ初期設定動作における入力ＩＯ
Ｐボート番号とが比較される。もし一致が生じると、「
ポート番号重複」ステータスがＩＯＰに戻される。これ
は、システムにハードウェア・エラー又はマイクロコー
ド・エラーが生じていることを示す。

（３）上述の何れもが生じなければ、要求されたＤＭＡ
初期設定動作に対して次の使用可能な機構が割振られる
。割振られたバッファにＤＭＡパラメータをゲートする
ため、ｒＤＭＡデータＦＡＣＯゲート」からｒＤＭＡデ
ータＦＡＣｎゲート」までのゲート信号のうちの１つが
活動化される。

例えば、バッファ機構ＦＡＣＯが選択された場合には、
ＤＭＡ初期設定動作からの情報をＦＡＣＯのレジスタヘ
ゲートするため、ｒＤＭＡデータＦＡＣＯゲート」が活
動化される。ゲートされる情報は以下のものである。（
）内の数字はビット数を表わす。

一■○Ｐポート番号（８） −リモート書込み（１） 一パケット・サイズ（８） 一ホスト・アドレス（３１） 一キー（４） 一補助ビット（１） 一眼界ビット（２） 一合計バイト数（１６） これが完了すると、ＤＭＡ初期設定バス・サイクルは終
り、良好バス・ステータスがＩＯＰに戻される（バスは
使用可能）。

上記のＤＭＡ初期設定ユニット動作フォーマットは、シ
ステム・アドレッシングを３１ピッ１−に増すことによ
ってシステム・アドレスを拡張し、ユニット動作は、既
存のＳＰＤバスに余分のＩ１０ピンを追加することなく
、記憶保護キー、補助メモリ・アドレッシング及び限界
検査を含む。

Ｅ２．３　バッファ・シーケンス状態制御ＥＣＵがＤＭ
Ｓ動作のパラメータを選択された機構に供給した後、メ
モリ要求（リモート読取り又はリモート書込み）に基い
てバスを介するパケット転送を完了させるべく一連の動
作が開始される。動作がリモート読取りであれば、ＢＣ
Ｕは、ＩＯＰからパケットを得るためにＳＰＤバスを要
求し、バスを解放しくこれはバスのスループッ１−を上
げる）、パケットをホスト・メモリに“δ込み、そして
再びＳＰＤバスを要求して（選択サイクルで）ＩＯＰに
メモリ・ステータスを戻す。これで１つのパケット転送
が完了する。別のパケットがＩＯＰで使用可能であり且
つＥＣＵが続行を許すと、この別のパケットが転送され
る。このシーケンスは、全ＤＭＡ動作が完了するまで繰
返される。

第５３　ａ図はこの様子を示している。最初のパケット
（ＳＰＤＬ）のステータスは、次のパケット（ＳＰＤ２
）の選択サイクルになるまで、Ｉ　ＯＩ）には戻されな
い。またもしＢ　ＣＵがその連鎖された動作を続けるの
であれば、パケット（ＳＰＤ２）のデータ・サイクルは
ｃ２のところで完了し、このパケットからのステータス
が５ＰＤ３の選択サイクルで戻される（以下同様）。

各バッファ機構はこれらのシーケンスを制御する１組の
状態を有する８例えば、ＦＡＣ使用中状態は機構が使用
中かどうかを示す。この状態がオフ（使用可）であれば
、他のすべての状態及びレジスタ情報は有効ではない。

ＦＡＣ使用中状態、「リモート書込み」ビット及びシー
ケンス制御状態（ｒ、ｓ及びｔ、ｕ）は、所与のＤＭＡ
動作の各段階についての必要な動作を指示する。ＤＭＡ
初期設定ユニット動作に続くリモート書込み及びリモー
ト読取りの詳細な制御シーケンスを下記の表−６及び表
−７にそれぞれ示す。

上表中の状態を表わすアルファベットの意味は次の通り
である。

Ｂ−バッファ機構の使用中状態 Ｗ−リモート書込み ｒ、５−３ＰＤバス要求シーケンス制御状態。

機構が何時ＳＰＤバスのサービスを要求するかを制御す
る。

ｔ　＋　ｕ　　Ｓ　ＣＵ要求シーケンス制御状態。機構
が何時ＳＣＵメモリ・サービスを要求するかを制御する
。

ｘ−ＳＰＤバス転送又はＳＣＵ転送の「実パケット・サ
イズ（バイト）」を決定する時にオンにセットされる。

ＢＣＵは、ＤＭＡ初期設定ユニット動作でＩＯＰから与
えられたアドレス、ＤＭＡ転送カウント（１〜６４にバ
イト）及びパケット・サイズに基いて、各バス・サイク
ルで転送される実際のバイト数を計算しなければならな
い。

各バス転送で使用される実バイトは第５１図の回路で決
定される。ホス１−・アドレスはパケット（ｐｐ）境界
上にあるかどうかを検査される９パゲツト（Ｐ　Ｐ）　
・サイズは、異なったＩＯＰからのＤＭＡ初期設定ユニ
ット動作毎に変わることがある。与えられた値はパケッ
ト境界検査（アドレスがＰＰ境界にあるかどうか）に使
用される。工○ＩＣは、４．８．１６・・・２５６バイ
トの範囲のパケット・サイズを受入れることができる。

「合計バイト」はＰＰサイズと比較され、その結果は、
合計バイトがＰＰサイズ以上の場合（合計サイズ≧ＰＰ
）と１合計バイトがＰＰサイズよりも小さい場合（合計
バイト＜Ｐ　Ｐ）とに分けられる。

下記の表８における左側の３列は、上述のパケット境界
検査及び比較の様子を示している。最初及び３番目の場
合、合計バイト・カウントが「実パケット（ＰＰ）Ｊ　
レジスタにゲートされる。こわは、ＳＰＤバス上を又は
ホスト・メモリから転送されるバイトを表わす。２番目
の場合、ＰＰサイズ・カウントが［実パケット（ＰＰ）
Ｊレジスタにゲートされる。これは、ＳＰＤバス上を又
はホスト・メモリから転送されるバイトを表わす。

４番目及び５番目の場合、ホスト・アドレスはパケット
境界上にない。アドレス・レジスタにあるビットのうち
ゼロかどうかを検査されるアドレス・ビットの数は、Ｄ
ＭＡ初期設定ユニット動作で与えられたパケット・サイ
ズによって決まる。例えば、パケット・サイズが６４バ
イトであったなら、アドレス・ビット２６〜３１がゼロ
検査の対象になる。もしゼロでなければ、その相補値が
転送バイト・カウントとして使用される。すなわち、ア
ドレス・ビット２６〜３１の相補値が「実パケット（Ｐ
Ｐ）Ｊ　レジスタにゲートされ、ＳＰＤバス上を転送さ
れるバイトの数を示す。これは表−８において「Ｌｌ」
で表わされている。

表−８ この論理には２つの段階がある。最初の段階は、所与の
ＳＣＵ転送又はＳＰＤバス転送における転送バイトを決
定するだけでよいが、第２の段階は、ＢＣＵ及びＩＯＰ
がＤ　Ｍ　Ａ動作の連鎖を決めた場合に、ホスト・アド
レス及びＤＭＡバイト・カウントを更新して、その更新
値を用いて次の転送パケットを決定する必要がある。こ
の論理の最初の段階は、表−６に示したリモート書込み
のケース２で必要とされ、第２の段階はケース９で必要
とされる。リモート書込みの場合、連鎖が決まると。

ＢＣＵは再びＳＰＤバスに接続する前に、その共用ＤＭ
Ａ機構を用いて次のパケットをブリフェッチする。これ
によりバス時間が減少し、従って帯域幅が増える。リモ
ート読取りの場合、前バケツ１〜・ステータス及び現パ
ケットが同じバス動作で転送されるので、スループット
が上がる。

Ｅ２．４　　ＳＰＤバス上の次のＥＣＵ　（ＤＭＡ）マ
スク 成る機構がその異なった段階を経て活動している時にＳ
ＰＤバスが必要になると、当該機構に対して制御変数ｒ
、ｓが“１０″状態にセットされる。これは、表−７の
リモート読取りにおけるケース４及びケースＣとして示
されている。第４９図に示すように、各機構のｒ、ｓが
Ｉｔ　１０　Ｉ＋状態にあるかどうかを示す線はＯＲ結
合されて、ＳＰＤバスに対する単一の要求線（ＲＥＱＢ
）になっている。各機構からのＦＡＣ使用中、ｒ、ｓ、
ｔ。

Ｕ及びリモート書込みを示す信号はバッファ機構制御部
２０４へ供給される。バッファ機構制御部２０４は、こ
れらの情報に基いて、バス・アービタ２０６によりＳＰ
Ｄバスの使用が許された時にＳＰＤバス・マスタになる
次の機構を選択する。

その時、バス・マスクとして使用されるバッファをゲー
トするための信号（ＦＡＣＯバス・マスタ〜ＦＡＣｎバ
ス・マスタ）が活動化される。

バス・マスクの選択は、ＢＣＵ待ち行列に保持されてい
た時間（古いもの程優先順位が高い）、及びメモリ要求
のタイプ（リモート書込み又はリモート読取り）に基い
て行われる。リモート読取りでＩＯＰからパケットを得
るための初期バス動作（シーケンス・マシンし、ｕ＝Ｌ
Ｌ　　Ｏ１１対゛′１″で見分ける）を除き、選択され
た機構はＩＯＰへのパケット転送を完了したか、又は完
了しかけている。選択された機構は切離しの候補にもな
り得る。すなわち、ＢＣＵは別のＩＯＰによる使用に備
えてこのバッファ機構を解放し得る。バッファを工○Ｉ
Ｃから切離すための信号（Ｄ　Ｉ　Ｓ　Ｃ）は、すべて
の機構が使用中で且つＩＰＬの間にセットされたＩＰＬ
初期設定トリガが切雑しの希望を示している場合にのみ
発生される。ＥＣＵによる切離しは、それによってパフ
ォーマンスを上げようとするシステムの規模に基いて、
ＩＰＬ毎に行われたり５行われなかったりする。この信
号は、Ａ／Ｄバス上の選択サイクルの一部としてセット
される。動作がリモート書込みであれば、ＥＣＵからの
パケットが転送された（バス完了）後、それによって共
用ＤＭＡ機構が解放される。リモート読取りの場合、バ
ス動作は、選択サイクル後ＢＣＵがどのようなデータも
転送することなく前パケット・ステータスを戻した時に
終る。

ＥＣＵによる切離しが望ましくなければ、ＩＯＰだけが
、ＢＣＵの速度と同期をとれなかった時に共用ＤＭＡ機
構から切離すようにすることも可能である。これは、従
来のシステムよりもハードウェアの融通性を増し、パフ
ォーマンスを上げる。

Ｅ２．５　　ＳＰＤバス調停（アービトレーション）及
びバッファ管理 バッファ資源の管理を助けるためＳＰＤバス・アービタ
を使用する。ＳＰＤバスはバス要求線の他に３本の線を
含み、４レベルのバス要求優先順位を実現している。優
先順位は次のように割当てられる。

張」け１立　　　　　　　　途−一二脂００　　　　重
要な要求（例えばＣＣＶ／ＩＤＡＷ／データ要求） ０１　　　通常のユニット動作（Ｉ１０開始）メツセー
ジ、応答 １０　　　通常のユニット動作（メツセージ）１１　　
　　ＤＭＡ初期設定動作 すべてのバッファが使用中であれば、それを示す信号が
別にバス・アービタ２０６（第４６図）へ送られ、もし
バス要求があると、バス・アービタ２０６は優先順位線
を調べる。優先順位がパ０１”又は“１０″であれば、
バス・アービタ２０６はバス要求を普通に処理するが、
優先順位が１１００　Ｉ＋又は“１１″の要求であれば
、バス・アービタ２０６は調停を禁止し、バッファがＳ
ＰＤバス・サイクルの実行に使えるようになるまで待つ
。

上述のバス管理アルゴリズムによれば、ｌ０ＩＣバツフ
アは、作動不可ステータスを戻すためのバス・サイクル
を実行することなく、ＢＣＵの待ち行列に要求が入って
いるＩＯＰに対して迅速にサービスすることができる。

バッファは別の工○Ｐによる使用に備えて解放され得る
。

Ｅ２．６　　ＳＣＵサービスのための次の機構メモリ・
サービスのための論理（第５０図）は。

ＳＣＵサービスの要求を示す制御状態ｔ、ｕ＝ＬＬ　１
０　Ｉ＋について各機構を走査する。各ｌ０ＩＣ内では
、これらのｔ、ｕ＝“１０″状態はＯＲ結合されて単一
のサービス要求線になっており、またどのｌ０ＩＣがＳ
ＣＵに対する次の要求元になるかを決める共通機能があ
る。この共通機能は。

メモリをＩ１０サービスに使用できる時に、メモリ要求
実行のための所定のバッファ（すなわち共用ＤＭＡ機構
）を既に持っているｌ０ＩＣに「受諾」を知らせる。

Ｅ３．ＯＩＯＰ共用ＤＭＡ機構 共用ＤＭＡ機構のＩＯＰ部分を第５２図に示す。

ＩＯＰは工／○動作に必要な他の部分（Ｉ１０装置への
インターフェース等）も含んでいるが、それらは本発明
の理解に必要ないので、以下ではこの機構だけを説明す
る。図示の機構はＳＰＤバスに接続されたツイン・バッ
ファないしピンポン・バッファＡＯ及びＡ１を含む。こ
れはＩＯＰメモリへのバスも持っており、また工／○装
置バスに直接接続することも可能である。この対になっ
たピンポン・バッファは、共用Ｄ　Ｍ　Ａ動作でＢＣＵ
に接続される場合に、１つの共用ＩＯＰボートの論理部
分を構成する。ピンポン・バッファは、丁○ＰをＳＰＤ
バスから切離すことが必要になる前に、共用ＤＭＡ動作
で少なくとも２回のパケット転送を可能にする。

ＩＯＰは、Ｉ１０動作を開始する命令をホストから通常
のメツセージで受取る。この通常メツセージに含まれる
情報はＩＯＰによりＤＭＡ初期設定ユニット動作メツセ
ージに変換される。ＴＯＰは、最初のＤＭＡ初期設定ユ
ニット動作メツセージをＢＣＵへ送る前に、ピンポン・
バッファの書込みを行う。リモート読取りの場合、工○
ＰはＬＯ及びＬｌで必要なバイト数を決定し、ＡＯ及び
Ａ１をデータで満たす。リモート書込みの場合、ＩＯＰ
はＤＭＡ初期設定ユニット動作を開始する前に長さフィ
ールドＬＯ及びＬｌを決定する。リモート読取りでその
後切離しなしにデータ転送を続けるためには、ＢＣＵが
ＩＯＰを再びＤＭＡスレーブとして選択する前に、これ
らのバッファを新しいデータで満たすことが重要である
。リモート書込みの場合は、これと反対に、ＢＣＵがＩ
ＯＰを再びＤＭＡスレーブとして選択する前に、データ
を（ＩＯＰメモリ又は装置へ）取り出すことが重要であ
る。

１０Ｐメモリと装置の速度差のため、ＩＯＰはＢＣＵに
よって選択された時に必要なバッファを一杯に保つこと
ができなければ、バスから切離すための機構を有する。

切離し点のところからのＤＭＡ初期設定ユニット動作メ
ツセージによる再始動はＩＯＰによってなされる。ＤＭ
Ａ初期設定ユニット動作及び切離し技術を用いることに
より、システム・アドレッシング（キー、補助メモリ等
を含む）を拡張すること、及びＩ１０バス帯域幅を拡げ
ることが可能になる。

これらの動作のタイミングを第５３ａ〜５３ｃ図に示す
。図において、５ＰＤＩ、５ＰＤ２等はパケット１．パ
ケット２等の始まりを表わし、Ｃ１，０２等はパケット
１、パケット２等の完了を表わし、２重の点線は、ＳＰ
Ｄバスに関係しない時間を表わす。ＩＯＰが単一ＩＯＰ
ポートについてこれらのバッファを満たす時間（例えば
リモート読取りにおいては、ｃｌから５ＰＤ３パケツト
までの時間）はＳＰＤバス時間には含まれず、従ってバ
ス帯域幅を拡げることができる。Ｉ１０装置又はメモ４
ノの速度との非同期のため、ＩＯＰが必要なバッファを
一杯に保つことができなければ、別のＩＯＰがＢＣＵ共
用ＤＭＡ機構を使用できるようにするため、ＩＯＰはＳ
ＰＤバスからの切離しを行う。ＩＯＰは、切離し点から
再開できるように、−組のホスト・アドレス及び合計バ
イト値を保持する。リモート書込みの例は、ＢＣＵ及び
ＩＯＰメモリとインターフェースするピンポン・バッフ
ァを設けた理由を明らかにしている。ＥＣＵが最初のパ
ケットを転送すべくＩＯＰを選択した時、ＩＯＰはＤＭ
Ａ動作を維持できるかどうかを、選択サイクルに続いて
、すなわち遅くとも最後のデータ・サイクルまでの任意
のデータ・サイクルでＢＣＵに知らせなければならない
。ＢＣＵからの最初のパケットを受入れるのにＡＯが使
用されているので、連鎖動作を維持するには別のパケッ
ト・バッファ（Ａ１）が必要である（第５３Ｃ図のリモ
ート書込みの場合、ｃｌの前まで）。

別の例として、工ＯＰは、（Ａｌへ）転送されている２
番目のパケットの最終データ・サイクル（第５３図に０
２として示されている）までにＡＯにあるデータをＩＯ
Ｐメモリ（又は工／○装置）に置く必要がある。さもな
ければ、ＩＯＰはＳＰＤバスからの切離しを行わねばな
らない。

Ｅ３．Ｉ　　ＩＯＰ共用ＤＭＡ機構及び制御ＢＣＵへ送
られ、工○Ｐに保持されるＤＭＡ初期設定ユニット動作
情報は次のものを含む。

ＩＯＰポート リモート書込み パケット・サイズ ホスト・アドレス キー 補助ビット 限界ビット 合計バイト ＩＯＰは、次のＤＭＡバス・スレーブとして選択される
ことを見越して、ＥＣＵと同時にホスト・アドレス、合
計バイト及び転送パイ１〜を更新する。

ＥＣＵがＩＯＰ及びこのボートを選択した時（ＩＯＰは
２以上のＤＭＡポートを持っていることがある）、これ
らの値はＢＣＵで計算された値と一致しでいなければな
らない。ＢＣＵは（Ａ／Ｄバス上の選択サイクルで示さ
れた）このパケット転送に対する転送バイトを指示する
。これは、ＩＯＰで決定された転送バイトと一致してい
なければならない。ＤＭＡ動作を完了するのに必要なホ
スト・アドレス及び残余合計バイトはＩＯＰとＥＣＵの
間を転送されない。それらはバス動作の完了時に更新さ
れ、転送されたバイトの数を示す。ＢＣＵ又はＩＯＰが
切離しを決めた場合、その時点までＩＯＰ及びＢＣＵに
保持されているこれらの値は、ＩＯＰから与えられるＤ
ＭＡ初期設定ユニット動作メツセージでＤＭＡ動作を再
開する時に使用される。

ＡＯバッファ及びＡ１バッファは、ＢＣＵへ転送するバ
イトの数を示すＬＯフィールド及びＬ１フィールドを有
する。次にＳＰＤバスを使用するのがどちらのバッファ
であっても、その長さフィールド（ＬＯ又はＬｌ）は、
Ｂ　ＣＵ　４．：よりＤＭＡバス・スレーブとして選択
された時に、転送すべきバイトの数を含む。長さフィー
ルドの値は、ノ（入動作の開始時に１バイト機構３００
に置かれる。

■バイ８機構３００の値は、ＥＣＵが再びデータを転送
するためにこのポートを選択するまで変化しない。リモ
ート読取りの場合、転送された）（ケートについてのホ
スト・メモリ・ステータス１１次のパケット・サイクル
までは戻されない。ＩＯＰは、ＢＣＵがホスト・メモリ
の異常ステータス（アドレッシング、記憶保護等）を示
した場合に、■バイ８機構３００を用いることによって
、アドレス及びＤＭＡバイト・カウントを再構成するこ
とができる。

どちらのバッファ（ＡＯ又はＡｌ）が次にＳＰＤバスを
使用するかは次ポインタによって示される（第５３ｂ図
参照）。このポインタは、ＩＯＰがＤＭＡバス・スレー
ブとしてＢＣＵにより選択される前にバッファを指示し
、第５３ｂ図に示すようにバス・サイクルの完了に伴っ
て更新される。

このポインタは、ＬＯ／ＡＯ又はＬＬ／ＡＩに関連する
有効状態と共に、バッファがバス動作の要求に答えるこ
とができるかどうかを決定する。ＬＯフィールド及びＬ
１フィールドはＤＭＡ動作の開始時にマイクロコードに
よってセットされる。

ＢＣＵが動作を受入れた後は、後続の値はマイクロコー
ドの助けなしに、更新されたホスト・アドレス及び合計
バイトから得られる。リモート読取りの場合、長さフィ
ールド（ＬＯ又はＬＬ）は、ＳＰＤバス・サイクルの完
了時に（バッファを再び自由に使用できる）もし必要で
あれば、新しい値で更新される。リモート書込みの場合
、このフィールド（ＬＯ又はＬｌ）は、バッファ中のデ
ータがＩＯＰメモリ又はＩ１０装置に書込まれた時に（
バッファを再び自由に使用できる）もし必要であれば、
新しい値で更新される。次ポインタの値、ＡＯｌＡｌ、
ＬＯ及びＬｌの状態（有効）、並びに共用ＤＭＡポート
に対するそれらの関係を次に示す。

ＢＣＵがこのポートを選択し、次ポインタがＬ１／Ａ１
を示していた場合− Ａ、動作はリモート読取り ＬＬ＝有効。−このフィールドは有効な値で更新されて
いる。

Ａ１＝有効。−ＩＯＰメモリ又はＩ１０装置からし１バ
イトのデータが取出されて、バッファに書込まれている
。

ＤＭＡ連鎖動作を続けるには両方の条件を満たしていな
ければならない。ＢＣＵがこのポートを選択した時に何
れかの条件が満たされていないと、ＩＯＰをＳＰＤバス
から切離して、条件が満たされた時にＤＭＡ初期設定ユ
ニット動作により再始動しなければならない。

Ｂ、動作はリモート書込み ＬＬ＝有効。−このフィールドは有効な値で更新されて
いる。

Ａ１＝有効でない（空）。−データ内容がＩＯＰメモリ
に書込まれたか、又はバッファが初期設定された。

ＥＣＵがこのポートを選択した時には両方の条件を満た
していなければならない。さもないと。

ＩＯＰとＳＰＤバスから切離して、条件が満たされた時
にＤＭＡ初期設定ユニット動作により再始動しなければ
ならない。

Ｅ３．２　制御状態に影響を及ぼす条件ＩＯＰ共用ＤＭ
Ａ機構の制御でキーとなる条件は、ＳＰＤバスにおける
事象及び転送である。これらの条件、並びにそれらがど
のようにホスト・アドレス、ＤＭＡ合計バイト、次ポイ
ンタ、ＬＯ１１状態、及びＡＯ１１状態に影響を及ぼす
かを下記の表−９〜表−１２に示す。

表−１０ リモート否応み Ｆ０発明の効果 本発明によれば、共通メモリ（ホスト・メモリ）に対す
るメモリ待ち時間の間、ＳＰＤバスが解放されるので、
他のＩＯＰはその間ＳＰＤバスを使用することができ、
従って入出力処理のスループットを上げることができる
。

【図面の簡単な説明】

第１図は本発明に従う計算機システムの構成を示すブロ
ック図、 第１ａ図は従来の計算機システムの構成を示すブロック
図、 第１ｂ図及び第１Ｃ図は第１ａ図のシステムにおけるメ
モリ待ち時間を示す図、 第２図はレジスタ及びバッファ部、アダプタ・バス制御
、ＳＰＤバス制御並びにバス制御ユニット（ＢＣＵ）を
含む、第１図のｌ０ＩＣのブロック図、 第３図は第１ａ図の入出力バスユニット（Ｉ○ＢＵ）、
ｌ０ＩＣ及び調停論理／ｌ０ＩＵ／メモリ制御に関連す
るインタフェース部を強調するように第１ａ図の一部を
拡大して示すブロック図、第４図は宛先選択レジスタ及
びステータス・レジスタを含む、第２図のｌ０ＩＣのレ
ジスタ及びバッファ部を示すブロック図、 第５図は第４図のレジスタ及びバッファ部の宛先選択レ
ジスタを示す図、 第６図ないし第１０図は第４図のレジスタ及びバッファ
部に含まれる複数のステータス・レジスタを示す図、 第１１図は第２図のアダプタ・バス制御を示すブロック
図。 第１２図は第２図のＳＰＤバス制御及びＢＣＵを示すブ
ロック図。 第１３図は第２図及び第１２図のＳＰＤバス制御を一層
詳細に示すブロック図。 第１４図はＢＣＵ、ｌ０ＩＣ１０ｊ−１０ｍ及び工○Ｂ
Ｕ　　Ｌｏｐ−１０ｓの他の編成を概略的に示す図、 第１５図は第１３図のマスク制御ユニットの構成を一層
詳細に示すブロック図。 第１６図は第４図の宛先選択レジスタの構成を一層詳細
に示す図、 第１７図は第１３図のスレーブ制御ユニットの構成を一
層詳細に示すブロック図、 第１８図は第５図のデータ・バッファ２０ａに関連する
アドレッシング手法を示す図、第１９図は第１３図のメ
モリ動作コード翻訳ユニットの構成を一層詳細に示すブ
ロック図、第２０図は第４図のアドレス・レジスタ２０
ｄの詳細なレイアウトを示す図、 第２１図は第２図及び第１２図のＢＣＵの構成を一層詳
細に示すブロック図、 第２２図は、第２図のＢＣＵ機能を説明するために、Ｓ
ＰＤバスを構成する３つのサブ・バスを含む、ｌ０ＩＣ
及び他のｌ０ＢＵの編成を示す概略ブロック図。 第２３図は第１ａ図のアダプタ・バスエ○ＩＣ及びＳＰ
Ｄバスを一層詳細に示すブロック図、第２４図は第１図
のメモリ・コントローラ１０１．１０ｅ、Ｌｏｇ、アダ
プタ・バス・インタフェースＩｏｎ及びメモリ・バス・
インタフェース１０ｆのデータ流を示すブロック図、 第２５図はキー／ステータス（Ｋ／Ｓ）バスのビット・
レイアウトを示す図、 第２６図は指令／ステータス・バスにおける指令ビット
のレイアウトを示す図。 第２７図は指令／ステータス・バスにおけるステータス
・ビットのレイアウトを示す図。 第２８図ないし第３３図はアダプタ・バスに関連するタ
イミング・シーケンスを示す図。 第３４図ないし第４０図はＳＩ’Ｄバスに関連するタイ
ミング・シーケンスを示す図、 第４１図はＩＯＰがＤＭＡ動作を開始した時の動作の論
理シーケンスを示す図、 第４２ａ図及び第４２ｂ図は従来のシステムにおけるメ
モリ待ち時間を示す図、 第４３図はＤＭＡ動作を開始するためのＤＭＡ初期設定
ユニット動作メツセージを示す図、第４４ａ図、第４４
ｂ図及び第４４ｃ図はリモート読取りのバス動作サイク
ルを示す図、第４５ａ図、第４５ｂ図及び第４５ｃ図は
リモート書込みのバス動作サイクルを示す図、第４６図
は共用ＤＭＡ機構を有するＢＣＵの構成を示すブロック
図、 第４７図は共用Ｄ　ＭＡバッファ機構の構成を示すブロ
ック図、 第４８図はＤＭＡ初期設定ユニット動作のためのＢＣｔ
Ｊバッファ割振りを示す図、 第４９図はＳＰＤバス要求に伴うバス・マスクの選択を
示す図、 第５０図はＳＣＵ要求を示す図、 第５１図は転送バイト及びアドレスの更新を示す図、 第５２図はＩＯＰ共用共用ＤＭＡポー８奢構すブロック
図、 第５３ａ図、第５３ｂ図及び第５３ｃ図はｓｐＤバスに
おけるピンポン・バッファＡＯ及びＡ１のタイミングを
示す図である。

Claims (1)

1. 【特許請求の範囲】 共通メモリと、 前記共通メモリのアクセスを制御するメモリ制御手段と
   、 入出力バスと、 前記入出力バスに接続され、前記共通メモリに対するＤ
   ＭＡ要求を出す複数の入出力手段と、前記メモリ制御手
   段と前記入出力バスとの間に接続され、前記入出力手段
   によって要求されたＤＭＡ動作を実行するための共用Ｄ
   ＭＡ機構を含む入出力インターフェース制御手段とを具
   備してなり、 前記共用ＤＭＡ機構が： 前記メモリ制御手段と前記入出力手段との間を転送され
   る制御情報及びデータを保持するためのバッファ手段と
   、 前記バッファ手段、前記メモリ制御手段及び前記入出力
   バスに接続され、前記バッファ手段と前記メモリ制御手
   段との間での制御情報及びデータの転送、並びに前記バ
   ッファ手段と前記入出力手段との間での制御情報及びデ
   ータの転送を独立して実行するインターフェース手段と
   を含み、何れかの入出力手段によってＤＭＡ動作が開始
   された後の前記共通メモリに対するメモリ待ち時間の間
   、前記入出力バスが他の入出力手段による使用のために
   解放されることを特徴とする、ＤＭＡ機能を有する計算
   機システム。