JPS6389958A - 入出力インターフェース・バス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来の技術 り０発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ、実施例 ｆｌ、一般的説明（第１図〜第３図） ｆ２．ｌ０ＩＣ（第４図〜第２３図） ｆ３．メモリ・コントローラ（第２４図）ｆ４．アダプ
タ・バス（第２３図〜第２５図、第２８図〜第３３図） ｆ５．８ＰＤバス（第２２図〜第２３図、第２６図〜第
２７図） ｆ６．綜合動作（第１図〜第４０図） Ｇ０発明の効果 Ａ、産業上の利用分野 本発明は計算機システムに係り、更に詳細に説明すれば
、入出力装置をメモリ制御装置及び中央メモリへ結合す
る如きバス及びインタフェース回路の新規な実現形態に
係る。この実現形態は、低速で非同期式の第１バスと、
高速で同期式の第２バスと、これらのバスを相互接続し
１つそれらの間でバッファ機能を与えるインタフェース
制御　装置から成る。

Ｂ、開示の概要 データ処理システムにおいて、入出力バス・ユニット（
ＩＯＢＵ）は、非同期式バス（ＳＰＤバス）を介して入
出力インタフェース制御装置（ＩＯＩ　Ｃ）の一端へ接
続される。ｌ０ＩＣの他端は、同期式バス（アダプタ・
バス）を介してメモリ制御装置及び入出力インタフェー
ス・ユニット（工０ＩＵ）へ接続される。メモリ制御装
置及び■ＯＩＵは、中央メモリ及び命令プロセッサ・ユ
ニット（ＩＰＵ）へ接続される。非同期式バスは３つの
サブ・バス及び１つの制御バスから成り、ｌ０ＩＣとｌ
０ＢＵの間の信号援受を非同期的なハンドシェーキング
手順に従って行う。一方、２つのサブ・バス及び１つの
制御バスから成る同期式バスは、ｌ０ＩＣとメモリ制御
装置／ｌ０ＩＵとの間の信号援受を同期的に行う。同期
式バスと非同期式バスとを相互接続する：ｔｏｔｃは、
高速の同期式バスと低速の非同期式バスとの間のバッフ
ァとして機能する。ｌ０ＢｔＪと中央メモリとの間では
、非同期式バス、ｌ０ＩＣ１同期式バス及びメモリ制御
装置／ｌ０ＩＵを介して、種々の動作（たとえば、ユニ
ット動作、メモリ動作、メツセージ受領動作）が行われ
る。

Ｃ０従来の技術 計算機システムに含まれる入出力装置は、命令プロセッ
サ・ユニット（Ｉｌ）Ｕ）及び中央メモリと通信しなけ
ればならない。このような通信は、メモリと入出力装置
とを相互接続するバスを介して行われるものである。

Ｄ０発明が解決しようとする問題点 バスには種々のものがある。成る種類のバスは他の種類
のバスよりも高速で動作する。もし高速バスを低速バス
と接続するならば、高速バスは低速バスをオーバランし
てしまうであろう。また、ＩＰＵ／中央メモリに対する
ニーズは、入出力装置に対するニーズと異なる、という
ことがある。

従って、ＩＰＵ／中央メモリと通信する第２バスは、入
出力装置と通信する第１バスとは同じであってはならな
い。このため、入出力装置と通信する第１バスと、ＩＰ
Ｕ／中央メモリと通信する第２バスと、これらのバスを
相互接続し且つそれらの間でバッファ機能を与えるイン
タフニス回路に対するニーズが存在する。

本発明の目的は、ＳＰＤパスと呼ばれる第１バスと、ア
ダプタ・バスと呼ばれる第２バスと、ＳＰＤバス及びア
ダプタ・バスを相互接続し且つそれらの間でバッファ機
能を与える入出力インタフェース制御装置（ＩＯＩＣ）
の新規な実現形態を提供することである。

Ｅ０問題点を解決するための手段 以下でｒＳＰＤバス」と呼ばれる第１バスは非同期式バ
スであって、［ハンドシェーキング」手段に従って機能
する。すなわち、このバスの一端にある各ユニットは、
このバスに対するアクセスを要求し、アクセスを獲得し
た後、指令及びアドレスを転送してこのバス上の他のユ
ニットを探索し、次いで該他のユニットへデータを転送
する前に該ユニットから肯定応答信号を受信しなければ
ならない。

以下で「アダプタ・バス」と呼ばれる第２バスは同期式
バスであって、「クロック」手段に従って機能する。す
なわち、このバスの一端にある各ユニットは、このバス
の他端にある他のユニットへ指令、命令又はデータを転
送するために、これに関連する適当なりロック信号を必
要とする。

しかし、アダプタ・バスのクロック手段は、ＳＰＤバス
のハンドシェーキング手段よりは一層高速で動作する。

従って、アダプタ・バスとＳＰＤバスを相互接続し且つ
これらのバスの間のバッファとして作用するような入出
力インタフェース制御装置（ＩＯＩＣ）を設けることに
より、高速のアダプタ・バスが低速のＳＰＤバスをオー
バランしないようにする必要がある。従って、ｌ０ＩＣ
は、指令／命令／データを記憶するレジスタ及びバッフ
ァ部と、アダプタ・バスから指令／命令／データを検索
してこれを前記レジスタ及びバッフア部に置くアダプタ
・バス制御と、前記レジスタ及びバッファ部から指令／
命令／データを検索してこれをＳＰＤバスに置＜ＳＰＤ
バス制御を持たねばならない。さらに、ｌ０ＩＣは、Ｓ
ＰＤバスをアクセスしうる入出力装置を決定すべく、［
バス制御ユニット」と呼ばれる成る種の調停論理を持た
ねばならない。

Ｆ、実施例 ｆｌ、一般的説明（第１図〜第３図） 第１図を参照するに、図示の計算機システム１０は入出
力インターフェース制御装置（ＩＯＩＣ）１０ｊ　　１
０ｍと、アダプタ・バスＩｏｎと、入出力バス（以下ｒ
ＳＰＤバス」と呼ぶ）１０ｔ−１０ｗを含む。

以下の記述は、本発明の説明に加えて、その周辺事項と
も云うべき説明をも含んでいる。かかる周辺事項は、Ｉ
ＢＭ社から発行された刊行物である。ｒＩＢＭシステム
／３７０解説書Ｊ、、Ｆｏｒｍ　　Ｎｏ、Ｎ：ＧＡ２２
−７０００に詳しい。

第１図において、命令プロセッサ・ユニット（ＩＰＵ）
１０ａは命令キャッシュ１０ｂ及びデータ・キャッシュ
１０ｃへ接続される。命令キャッシュ１０ｂ及びデータ
・キャッシュ］−０ｃは、さらにメモリ・バス１０ｆを
介して中央メモリ１０ｄ及び入出力インタフェース・ユ
ニット（ＩＯＩＵ）１０ｓへ接続される。メモリ・バス
１０ｆは３６ビツトの２方向性３状態バスであって、パ
リティ付きの４バイトから成る。メモリ制御１゜ｇはメ
モリ制御バス１０ｈを介して中央メモリ１０ｄへ接続さ
れ、またｌ０ｉＵ　　１０ｅとインタフェースする。メ
モリ制御バス１０ｈは１０本の制御線又はハンドシェー
ク線から成る。これらの線に含まれる信号は、メモリ指
令時間、カード選択、メモリ・バッファ時間、メモリ・
データ・ストローブ、メモリ・データ有効、メモリ禁ｌ
Ｌ、メモリ・リフレッシュ時間、入力バリティ・エラー
、ＥＣＣエラー、訂正済みエラー及び３つのクロックで
ある。また１、０ＩＵ１０ｅは、調停論理１０１とイン
タフェースする。リフレッシュ論理１゜Ｘは調停論理１
０ｉの内部に設けられる。調停論理１０ｉは線２を介し
て命令キャッシュ１０ｂからアクセス要求を受取り、ま
た線１を介してデータ・キャッシュ１０ｃからアクセス
要求を受取る。

さらにｌ０ＩＵ　　１０ｅは、アダプタ・バス１０ｎを
介して、第１ないし第４の入出力インタフェース制御装
置（ＩＯＩＣＯｏ−３）１０ｊ−１０へ接続される。こ
の実現例では、最大１６個のｌ０ＩＣを設けることがで
きるが、図面を簡潔にするため第１図には４つのＩＯＩ
Ｃだけが示されているにすぎない。調停論理１０ｉは、
線３−６を介して、ｌ０ＩＣ１−ＩＯＩＣ４（１０ｊ−
１０ｍ）からアクセス要求をそれぞれ受取る。

これらのｌ０ＩＣは、ＳＰＤバスＬｏｔ−Ｌｏｗを介し
て、種々の入出力サブユニット・プロセッサＬｏｐ−１
０ｓへそれぞれ接続される。以下、これらの入出力サブ
ユニット・プロセッサを単に「■ｏＢＵ」と呼ぶ。ＳＰ
ＤバスＬｏｔ−Ｌｏｗの各々は、最大３２個のｌ０ＢＵ
に対するアドレッシング信号を処理することができる。

調停論理１０ｉは線７を介してメモリ制御Ｌｏｇからア
ダプタ・バスＩｏｎのアクセス要求を受取り、線８を介
してリフレッシュ論理１０ｘからアクセス要求を受取り
、線９を介してメモリ制御１０ｇからプロセッサ・バス
動作（Ｐ　Ｂ　Ｏ）のサイクル・スチール要求を受取る
。

第１図に示した計算機システムの機能的動作を説明する
。

、　　　ＩＰＵｌｏａは、データ・キャッジ：ｘ　１．
　Ｏｃ、内のデータを利用して、命令キャッシュ１０ｂ
内の命令を実行する。この命令の実行結果は中央メモリ
１０ｄに記憶される。もしこの命令の実行結果をＩＯＢ
’Ｕ　　Ｌｏｐ−１０ｓのそれぞれへ転送することが必
要であれば、メモリ制御Ｌｏｇはかかる実行結果を中央
メモリ１０ｄから検索し、これをｌ０ＩＵ　　１０ｅを
介してアダプタ・バス１０ｎへ転送するとともに、さら
にｌ０ＩＣ１０ｊ−１０ｍを介してＳＰＤバスＬｏｔ−
１０ｗ及びｌ０ＢＵ　　Ｌｏｐ−１０ｓへ与える。しか
し、命令キャッシュ１０ｂ、データ・キャッシュ１０ｃ
及び／又はｌ０ＩＣ１０ｊ−１０ｍが共有バス（メモリ
・バス１．　Ｏｆ及びアダプタ・バス１０ｎ）のアクセ
スを同時に必要とすることがありうる。

かかる共有バスは一度に１つのアクセスを処理しうるに
すぎないから、特定の時点でどのユニットがこの共有バ
スをアクセスしうるかを決定するために、何らかの調停
機構が利用されねばならない。

このような決定を行うため、アクセスを必要とする複数
のユニット（データ・キャッシュ１０ｃ、命令キャッシ
ュ１０ｂ、ｌ０ＩＣ１０ｊ−１０ｍ、メモリ制御Ｌｏｇ
及びリフレッシュ論理１０Ｘ）の各々はアクセス要求信
号を発生し、これを線１−９を介して調停論理１０ｉへ
与える。特定の調停手法に従って、調停論理１０ｉは前
記複数のユニットのうち共有バスをアクセスすべき特定
のユニットを決定する。

調停論理１０ｉの詳細は１９８５年１０月２８１１に米
国特許商標片へ提出された米国特許出願第７９１６４７
号に記述されており、またＩＰＵｌ、　Ｏａの詳細は１
９８６年６月１２日に米国特許商標片へ提出された米国
特許出願第８７３７３１号に記述されている。これらの
米国特許出願はいずれも本出願人に譲渡されたものであ
る。

第２図を参照するに、そこにはｌ０ＩＣ１０ｊ−１０ｍ
の各々のブロック図が示されている。

各ｌ０ＩＣは、アダプタ・バス１０ｎとＳＰＤバスＬｏ
ｔ−Ｌｏｗの各々との間に介在する。アダプタ・バスＩ
ｏｎはシステム・クロックを使用してデータを転送する
同期式バスであり、ＳＰＤバスＬｏｔ−Ｌｏｗはｌ０Ｉ
Ｃ１０ｊ−１０ｍの各々とｌ０ＢＵ　　Ｌｏｐ−１０ｓ
の各々との間の「ハンドシェーキング」によって決まる
速度でデータを転送する非同期式バスである。アダプタ
・バスＩｏｎとＳＰＤバスＬｏｔ−Ｌｏｗのデータ転送
速度がそれぞれ異なるため、ｌ０ＩＣ１０ｊ−１０ｍの
各々は受信したすべてのデータ及び制御情報をバッファ
しなければならない。こうしないと、高速のアダプタ・
バス１０ｎが低速のＳＰＤバスＬｏｔ−Ｌｏｗをオーバ
ランするからである。

第２図において、ｌ０ＩＣ１０ｊ−１０ｍの各々は、ア
ダプタ・バスＩｏｎとＳＰＤバス１゜ｔ−Ｌｏｗの各々
との間に介在するように図示されている。各ｌ０ＩＣを
構成する要素には：アダプタ・バスＩｏｎ及びＳＰＤバ
ス１０’ｔ−１０ｗの１つへ接続されたレジスタ及びバ
ッファ部２゜と；レジスタ及びバッファ部２０並びにア
ダプタ・バスＩｏｎへ接続されたアダプタ・バス制御３
０と；レジスタ及びバッファ部２０、アダプタ・バス制
御３０並びにＳＰＤバスＬｏｔ−１０ｗの１つへ接続さ
れたＳＰＤバス制御４０と；ＳＰＤバス制御４０、アダ
プタ・バス制御３０及びＳＰＤバス１０ｔ−Ｌｏｗの１
つへ接続されたバス制御ユニット（ＢＣＵ）５０がある
。

各ｌ０ＩＣのレジスタ及びバッファ部２０は、複数のレ
ジスタ及び複数のバッファを含む。これらのレジスタは
、ｌ０ＩＵ　　１０ｅ及びｌ０ＢＵ１０Ｐ　　１０ｇか
らのデータを保持するために使用される。これらのレジ
スタは、データを保持することに加えて、このデータを
使用して指令を発生するとともに、当該ｌ０ＩＣの動作
に関連するステータス情報を保持する。前記バッファは
ＳＰＤバスＬｏｔ−１０ｗ又はアダプタ・バスＩｏｎか
ら与えられたデータを保持するために使用されるが、こ
れらのバッファは前記レジスタとは対照的に、かかるデ
ータを一方のバスから他方のバスへ渡すことができるま
で、これを保持するにすぎない。一般に、各ｌ０ＩＣの
レジスタ及びバッファ部２０は、アダプタ・バスＩｏｎ
からＳＰＤバスＬｏｔ−１０ｗへ、又はＳＰＤバスＬｏ
ｔ−１０ｗからアダプタ・バスＩｏｎへデータを転送す
るために、当該ｌ０ＩＣが必要とするすべての情報を保
持するために使用される。レジスタ及びバッファ部２０
は、アダプタ・バス制御３０及びＳＰＤバス制御４０に
よって制御される。これらの制御３０及び４０は互いに
干渉せず、それぞれの機能を同時に遂行することができ
る。これらの制御３０及び４０は、レジスタ及びバッフ
ァ部２０が使用されている間、その重ね書きを禁ＩＩ：
、する。

パリティが検査され、新しいデータをバッファへない。

アダプタ・バス制御３ｏは、アダプタ・バス１０ｎと授
受するデータに関連して、レジスタ及びバッファ部２０
のすべてのゲート及びセット動作を制御する。またこの
制御３０は、ＩＰＵ　４０ａからｌ０ＩＵ　　１０ｅを
介してｌ０ＩＣ１０ｊ−１０ｍへ転送されるすべての指
令を解読し、これらの機能を制御するか、又は当該指令
がユニット動作である場合には、その情報をＳＰＤバス
制御４０へ送信する。アダプタ・バス制御３ｏはアダプ
タ・バス１．Ｏｎを要求し、そしてｌ０ＢＵ１０　ｐ　
−１０ｇに関連するメモリ動作のためにアダプタ・バス
Ｉｏｎとのデータ授受を制御する。

ＳＰＤバス制御４０は、ＳＰＤバスＬｏｔ−１０ｗとの
データ授受に関連して、レジスタ及びバッファ部２０の
すべてのゲート及びセット動作を制御する。またこの制
御４０はｌ０ＢＵ　　Ｌｏｐ−１０ｓからｌ０ＩＣ１０
ｊ−１０ｍへ与えられるすべての指令を解読し、それら
の機能を制御する。さらに、ＳＰＤバス制御４ｏは中央
メモリ１０ｄへのメモリ動作に関連するメモリ動作コー
ドと開始アドレスを発生する。メツセージ受領及びメモ
リ動作を行うため、ＳＰＤバス制御４ｏは情報をアダプ
タ・バス制御３ｏへ送る。これは前記動作から生じたデ
ータをアダプタ・バス１０　ｎを介して中央メモリ１０
ｄへ送信しうるようにするためである。

各ｌ０ＩＣのＢＣＵ　　５０ｊｔ、ＳＰＤバス１゜ｔ　
−１０ｗに対するｌ０ＢＵ　　ｔｏｐ−ＩＱｓのアクセ
スを調停するとともに、Ｓ　］：ｌ　Ｄバス−１−の機
能を監視する。ＢＣＵ　　５０はプログラマブル・タイ
マを含む。もしＳ　Ｐ　Ｉ）バスの動作が非常に長時間
を要するか、又はハング・アップ（立往生）すれば、当
該動作はタイムアラｊ・となって、Ｓ　Ｉ）Ｄ／＜スを
回復することができる。Ｓｌ”Ｄバス１゜ｔ−Ｌｏｗで
直接選択動作を生ぜしめることができるのは、１３ＣＵ
　　５０だけである。ｒ　ｏ　丁ｃ１０　ｊ　−１０ｍ
　（７）各々はそれぞれＢｃＮ　　５Ｑを含んでいるか
ら、そのアドレスはそれぞれのＳＰＤバス１０　ｔ、　
−１０ｗで常に？００′である。

次に第２図を参照して、ｌ０ＩＣ１０ｊ−１０ｍ、アダ
プタ・バスＩｏｎ及びＳＰＤバス１０ｔ−Ｌｏｗの機能
的動作を概説する。

ここで、指令及び／又はデータを第１図の中央メモリ１
０ｄからｌ０ＢＵ　　Ｌｏｐ−１０ｓの１つへ転送しな
ければならないものと仮定する。ｌ０ＩＵ　　１０ｅは
、データを１つのｌ０ＩＣへ転送するように、これを中
継する。アダプタ・バスＩｏｎは同期式バスであるから
、ｌ０ＩＵ　　１０ｅ内のデータはアダプタ・バスＩｏ
ｎを介して当該ｌ０ＩＣのレジスタ及びバッファ部２０
ヘクロック入力される。アダプタ・バス制御３０はアダ
プタ・バスＩｏｎからデータを検索する動作を制御する
とともに、このデータをレジスタ及びバッファ部２０へ
記憶する動作を制御する。バッファが充満状態となる場
合、アダプタ・バス制御３０はその旨をＳＰＤバス制御
４０に通知する。ＳＰＤバス制御４０はその応答をＥＣ
Ｕ’５０に与える。ＢＣＵ　　５０はＳＰＤバスＬｏｔ
−１０ｗへのアクセスを調停するものであるから、＋３
　ＣＵ３Ｏは、ＳＰＤバス制御４０がＳＰＤバスを要求
した後にこのバスをいつアクセスしうるかを決定する。

ＳＰＤバスをアクセスするための比較的高い優先順位を
有する他のｌ０ＢＵ　　１ｏｐ−１Ｏ５が存在しない場
合、ＢＣＵ　　５０はバス肯定応答（ＡＣＫＢ）信号を
ＳＰＤバス制御４０ヘケえ、　　゛かくで該制御にＳＰ
ＤバスＬｏｔ−Ｌｏｗに対する次のアクセスを与える。

しかし、Ｓ　Ｉ）　Ｄバス制御４０は、ＢＣＵ　　５０
からバス許可（ＢＵＳＧ）信号を受取るまで、それ以上
進行することはできない。ＳＰＤバス制御４０がＢＣＵ
５０からＢＵＳＧ信号を受取ってＳ　Ｐ　Ｄバスへのア
クセスを与えられる場合、これはレジスタ及びバッファ
部２０に記憶されたデータをＳＰＤバスへ置くように制
御する。

しかし、ＳＰＤバスは非同期式バスであるから、ＳＰＤ
バス制御４０はクロック手段を介してＳＰＤバスにデー
タを置くことはせずに、ハンドシェ＝１９− −キング手段を介してＳＰＤバスにデータを置くのであ
る。かかるハンドシェーキング手段は、以下に記述され
ている。

ハンドシェーキング手段は、本質的にマスタ／スレーブ
関係である。すなわち、ｌ０ＩＣがマスクでｌ０ＢＵが
スレーブとなることもあるし、ｌ０ＢＵがマスタで工○
ＩＣがスレーブとなることもある。ｌ０ＩＣがデータを
ＳＰＤバスに置いてこれをｌ０ＢＵへ転送しようとする
場合、ｌ０ＩＣがマスクでｌ０ＢＵがスレーブである。

以下で記述するように、ＳＰＤバスＬｏｔ−Ｌｏｗは、
アドレス／データ（Ａ／Ｄ）バス、指令／ステータス（
Ｃ／Ｓ）バス及びオリジン／宛先（０／Ｄ）バスから成
る。当該ｌ０ＩＣのレジスタ及びバッファ部２０内にあ
るデータがＡ／Ｄバス、Ｃ／Ｓバス及びＯ／Ｄバスを介
してＳＰＤバスへ置かれる場合、当該ｌ０ＩＣのＳＰＤ
バス制御４０及びＳ　Ｐ　Ｉ）バスへ接続されたｌ０Ｂ
Ｕは次の３つの信号、すなわちマスク・ステアリング（
ＭＳＴ）信号、マスタ選択（ＭＳＥＬ）信号及び作動可
能＝２０− （ＲＤＹ）信号を使用する。レジスタ及びバッファ部２
０からＳＰＤバスにデータを置く前に、ＳＰＤバス制御
４０はそのすべてのｌ０ＢＵに対しＭＳＴ信号を発生す
る。ＭＳＴ信号は、［私がバスを占有する」旨を通知す
る。従って、前述の例では、マスクｌ０ＩＣのＳＰＤバ
ス制御４０は、ＢＣＵ　　５０内の調停手段へＭＳＴ信
号を転送し、これによりマスクｌ０ＩＣがＳＰＤバスへ
のアクセスを有することを当該Ｂ　ＣｔＪに通知する。

次いで、ＳＰＤバス制御４０は、レジスタ及びバッファ
部２０からＳＰＤバスへデータを置く動作を制御する。

次に、ＳＰＤバス制御４０は、そのすべてのｌ０ＢＵへ
ＭＳＥＬ信号を転送する。このＭＳＥＬ信号は、［デー
タがＳＰＤバスに置かれ、有効である」旨を通知する。

従って、前述の例では、マスクｌ０ＩＣのＳＰＤバス制
御４０は、そのＳＰＤバスへ接続され且つスレーブにな
ろうとしているすべてあｌ０ＢＵへ、Ｍ　Ｓ　Ｅ　Ｔ−
信号を転送する。すなわち、これらのｌ０ＢＵに対し、
データがＳＰＤバスに置かれたこと、そしてこのデ−タ
が有効であることを通知するのである。所与のスレーブ
ｌ０ＢＵがこのデータを受取った場合。

該スレーブｌ０ＢＵは当該データを転送したマスクｌ０
ＩＣ：へＲＤＹ信号を戻す。このＲＤＹ信号は、［私が
貴方のデータを受取り、そして必要ならば、私自身のデ
ータをＳＰＤバスに置いた」旨を通知する。従って、前
述の例では、スレーブｌ０ＢＵはＲＤＹ信号をマスタｌ
０ＩＣへ転送し、これによりスレーブｌ０ＢＵが転送デ
ータを受取ったこと、そしてもし必要ならば、それ自身
のデータをマスクｌ０ＩＣへ戻すように作動したことを
マスクｌ０ＩＣに通知する。Ｓ、　Ｐ　Ｄバスは非同期
式バスであるから、スレーブｌ０ＢＵからの応答は任意
の時間に与えられる。

従って、マスクｌ０ＩＣがＳ、　Ｐ　Ｄバスに対するア
クセスを有することをＭＳＴ信号を介してＢ’ＣＵ　　
５０に通知した後、このマスクｌ０ＩＣはＭＳＥＬ信号
を介してスレーブｌ０ＢＵと「会話」することにより、
データがＳＰＤバスに置かれたことを指示し、一方、ス
レーブｌ０ＢＵはＲＤＹ信号を介してマスクｌ０ＩＣと
「会話」することにより、データが受取られたこと、そ
してもし必要ならば、他のデータがこのマスクｌ０ＩＣ
へ戻されつつあることを指示する。

第３図を参照するに、そこには第１図の一部が図示され
ている。第３図において、１対のｌ０ＢＵ、すなわちＬ
ｏｐ−１０ｓの１つは、所与のＳＰＤバス、すなわち１
０ｔ−Ｌｏｗの１つを介して、所与のｌ０ＩＣ１すなわ
ち１０ｊ　　ＬＯｍの１つへ接続される。またこのｌ０
ＩＣは、アダプタ・バスＩｏｎを介して、調停論理１０
　ｉ　／　Ｉ　ＯＩＵ　　Ｌｏｇ／メモリ制御Ｌｏｇに
も接続される。

ｌ０ＢＵ　　Ｌｏｐ−１０ｓの各々は、その物理的部分
として、インタフェース部分１２及び主部分を含む。但
し、主部分とは、このｌ０ＢＵからインタフェース部分
１２を取除いたものに相当する。

またｌ０ＩＣ１０ｊ−１０ｍの各々は、その物理的部分
として、ＳＰＤバス側のインタフェース部分１２、アダ
プタ・バス側のインタフェース部分１４及び主部分を含
む。但し、ｌ０ＩＣの主部分は、この■○ＩＣからイン
タフェース部分１２及び１４を取除いたものに相当する
。また調停論理１０ｉ／ｌ０ＩＵ　　１０ｅ／メモリ制
御Ｌｏｇも、インタフェース部分１４及び主部分を包含
する。この主部分は、調停論理１０ｉと、ｌ０ＩＵ１０
ｅと、メモリ制御Ｌｏｇの集合体から、インターフェー
ス部分１４を取除いたものに相当する。　第３図を参照
するに、ＳＰＤバス１０ｔ−１、Ｏｗはｌ０ＩＣ１０ｊ
−１０ｍ及び■０ＢＵＬｏｐ−１０ｓの両者とインタフ
ェースしなければならないから、ｌ０ＩＣ及びｌ０ＢＵ
と関連するインタフェース部分１２は互いに同じでなけ
ればならない。さらに、ｌ０ＩＣ及びｌ０ＢＵに関連す
るインタフェース部分１２は、構造的及び機能的に、Ｓ
ＰＤバスの構造及び機能と同じでなければならない。同
様に、ｌ０ＩＣ及び調停論理１０ｉ／ｌ０ＩＵ　　１０
ｅ／メモリ制御ｉｏｇに関連するインタフェース部分１
４は互いに同じでなければならず、また構造的及び機能
的にアダプタ・バスＩｏｎの構造及び機能と同じでなけ
ればならない。

アダプタ・バスＩｏｎ及びＳＰＤバス１．　Ｏｔ　−１
０ｗの構造及び機能については、以下で詳述する。

以下では、次の各事項をそれぞれ項分けして詳述するこ
ととする。

−ＩＯＩＣの構造及び機能 一調停論理１０ｉ、Ｉ　ＯＩ　ｔＪ　　１０　ｅ及びメ
モリ制御Ｌｏｇを含むメモリ・コン１ヘローラの構造及
び機能 一８ＰＤバスの構造及び機能 一８ＰＤバスＬｏｔ−１０ｗ、ｌ０ＩＣ、アダプタ・バ
スＩｏｎ、メモリ・コントローラの綜合動作の説明 ｆ２．ｌ０ＩＣ（第４図〜第２３図） 第４図には、第２図のレジスタ及びバッファ部２０がブ
ロック形式でが示されている。

第４図において、レジスタ及びバッファ部２゜は次の各
構成要素から成る。すなわち、アダプタ・アドレス／デ
ータ（Ａ／Ｄ）バスＩｏｎ工を介してアダプタ・バスＩ
ｏｎへ接続され且っＳＰＤアドレス／データ（Ａ／Ｄ）
バスＬｏｔ工を介してＳＰＤバスＬｏｔ−Ｌｏｗへ接続
された複数のデータ・バッファ２０ａと：アダプタＡ／
Ｄバス１０ｎ、を介してアダプタ・バス１０ｎへ接続さ
れ且つＳＰＤ　　Ａ／ＤバスＬｏｔ□を介してＳＰＤバ
スＬｏｔ−Ｌｏｗへ接続された複数のメツセージ・バッ
ファ２０ｂと；キー／ステータス（Ｋ／Ｓ）バス１０ｎ
２を介してアダプタ・バスＩｏｎへ接続され且つＳＰＤ
　　Ａ／ＤバスＬｏｔ□を介してＳＰＤバスＬｏｔ−Ｌ
ｏｗへ接続されたキー・バッファ２０ｃと；アダプタＡ
／Ｄバス１０ｎ１を介してアダプタ・バスＩｏｎへ接続
され且つＳＰＤ　　Ａ／ＤバスＬｏｔ工を介してＳＰＤ
バス１０ｔ−Ｌｏｗへ接続された複数のアドレス・レジ
スタ２０ｄと；アダプタ・Ａ／ＤバスＩｏｎ工を介して
アダプタ・バスＩｏｎへ接続されたセレクタ・バッファ
２０ｅど；ＳＰＤ　　Ａ／Ｄバス１０ｔ１を介してセレ
クタ・バッファ２’Ｏｅ及びＳＰＤバスＬｏｔ−Ｌｏｗ
へ接続された選択データバップア２Ｏｆと；アダプタＡ
／ＤバスＩｏｎ□及びに／Ｓバス１０ｎ２を介してアダ
プタ・バス１０ｎへ接続され且−）ＳＰ’Ｄ　　Ａ／Ｄ
バス】Ｏｔｏ、オリジン／宛先（０／Ｄ）バス１０ｔ３
及び指令／ステータス（Ｃ／Ｓ）バス１０ｔ２を介して
ＳＰＤバスＬｏｔ−Ｌｏｗへ接続された複数のステータ
ス・レジスタ２０ｇと；アダプタＡ／Ｄバス１０ｎ０を
介してアダプタ・バスＩｏｎへ接続された宛先選択レジ
スタ２０ｈと；　Ｏ／Ｄバス１０ｔ３を介して宛先選択
レジスタ２０ｈ、ＳＰＤバスＬｏｔ−Ｌｏｗ及びステー
タス・レジスタ２０ｇへ接続され且つＣ／Ｓバス１０ｔ
２を介してＳＰＤバスＬｏｔ−Ｌｏｗ及びステータス・
レジスタ２０ｇへ接続された指令レジスタ２０１と；Ｓ
ＰＤ　　Ａ／Ｄバス１０Ｌ１へ接続された診断バッファ
２０ｊとから成る。

一般的に云えば、これらのバッファ２０ａ、２０ｂ、２
０Ｃ１２０ｅ、２０ｆ及び２０．ｊは、ＳＰＤバスＬｏ
ｔ−Ｌｏｗとアダプタ・バスｔ　Ｏｒ＋との間で授受さ
れるデータを一時的に記憶するにすぎない。セレクタ・
バッファ２０ｅ及び選択データ・バッファ２０ｆはアダ
プタ・バスからデータを受取り、これをＳＰＤバスへ転
送するにすぎない。診断バッファ２’Ｏ’ｊはＳＰＤバ
スとデータを授受するにすぎない。これらのバッ゛ファ
はその記憶データを変更するものではない。データ・バ
ッファ２０ａは８つのデータ・バッファから成り、その
各々は４バイトの幅を有する。この実現形態によれば、
当該ｌ０ＩＣがメモリ動作を行っているとき、データ・
バッ゛ファ２０’ａは最大３２バイトのデータ（パリテ
ィを含む）をバッファすることができる。しかし、必要
に応じて、追加の３２バイト・データをバッファするこ
とができる。データ・バッファ２０ａが使用されるのは
、当該ｌ０ＩＣがメモリ及びメツセージ受領動作のスレ
ーブとなっている場合である。かかるデータ・バッファ
２０ａとのデータ路は４バ°イトの幅を有し、そのデー
タは当該ＩＯＩ’Ｃのデータ・バッファ２０ａへ送る前
にｌ０ＢＵ　　１’Ｏｐ’−１０”ｓによってバイト整
列されねばならない。

メツセージ・バッファ２０ｂはメツセージ・バッファ１
及び２から成り、その各々は４バイトのデータ（パリテ
ィを含む）をバッファすることができる。メツセージ・
バッファ２０ｂが使用されるのは、当該ｌ０ＩＣがユニ
ット動作のマスクとなる場合である。これらのメツセー
ジ・バッファとのデータ路は一４バイトの幅を有し、そ
して該メツセージ・バッファ内の情報はユニット動作の
２データ・サイクル中にＳＰＤ　　Ａ／Ｄバス１０　ｔ
１上のデータとなる。これらのメツセージ・バッファ２
０ｂに関連して、４つのプロセッサ・バス動作（ＰＢ○
）指令がある。すなわち、「メツセージ・バッファ・レ
ジスタ１へのロード（■、Ｍ］３Ｒ１）」指令、［メツ
セージ・バッファ・レジスタ・２へのロード（’Ｌ’Ｍ
　Ｂ　Ｒ２）　Ｊ指令、「メッセー・ジ・バッファ・レ
ジスタ１へのコピー（ＣＭＢＲｌ）Ｊ指令、「メツセー
ジ・バッファ・レジスタ２へのコピー（ＣＭＢＲ２）Ｊ
指令がそれで、ある。メツセージ・オリジン・ステータ
ス・ワード（Ｍ　ＯＳ　Ｗ）の使用中ビットがオンであ
る場合、これらのロード命令は遂行されず、その代わり
にＩ（０ＣＣ使用俗信がアダプタ・バスＩｏｎへ戻され
る。

キー・バッファ２０ｃはパリティを含み５ビツトの幅を
有し、ｌ０ＩＣ１０ｊ−１０ｍがスレーブであるとき、
選択サイクルの間にＳＰＤ　　Ａ／ＤバスＬｏｔ□の最
初の５ビツトをバッファするために使用される。このデ
ータはメモリ保護とメツセージを受領可能なバッファの
選択のために利用されるものであり、アダプタ・バスＩ
ｏｎのアクセス許可を受取った後にそのに／Ｓバス１０
ｎ２を介してｌ０ＩＵ　　１０ｅへ送られる。

セレクタ・バッファ２０ｅはパリティを含み４バイトの
幅であり、命令プロセッサ・ユニット（ＩＰＵ）１０ａ
のＲＳレジスタからのデータをバッファするために使用
される。このデータは、ＰＢＯ指令の指令時間サイクル
の後に、アダプタＡ／Ｄバス１０ｎ１に現われる。セレ
クタ・バッファ２０ｅは、この指令時間サイクルの後に
、工０ＩＣ１０ｊ−１０ｍの各々でセラ１−される。

選択データ・バッファ２Ｏｆはパリティを含み４バイト
の幅を有し、セレクタ・バッファ２０ｅからのデータを
セットされる。このセットが行われるのは、当該ｌ０Ｉ
Ｃのアドレスがアダプタ指令時間にアダプタ・バスＩｏ
ｎに提示される宛先選択アドレスと一致し且つ当該ｌ０
ＩＣが使用中でない場合である。このバッファ２Ｏｆか
らのデータは、ｌ０ＩＣ１０ｊ−１０ｍがユニット動作
のマスクであるとき、選択サイクルの間にＳＰＤ　　Ａ
／ＤバスＬｏｔ、に置かれる。

診断バッファ２０ｊはパリティを含み４バイトの幅を有
し、当該ｌ０ＩＣがスレーブとなっており且つＳＰＤ循
環読取指令を行っているとき、選択サイクルの間にＳＰ
Ｄ　　Ａ／Ｄバス１０ｔ１からのデータをセットされる
。この指令の２データ・サイクルの間、診断バッファ２
０ｊの内容は当該ＩＯＩＣ４ｍよってＳＰＤ　Ａ／Ｄバ
ス１０ｔ１へ駆動される。

選択サイクル・データ・サイクル及び循環読取指令の定
義については、本明細書の以下の記述を参照されたい。

アドレス・レジスタ２０ｄ、ステータス・レジスタ２０
ｇ、宛先選択レジスタ２０ｈ及び指令レジスタ２０ｉは
、アダプタ・バスｌＯｎ及びＳＰＤバスＬｏｔ−Ｌｏｗ
からデータをロードされる。

このデータは、ｌ０ＩＣ１０ｊ−Ｉｏｎの動作のために
使用される。これらのレジスタ内のデータはアダプタ・
バスＩｏｎ及びＳＰＤバスＬｏｔ−Ｌｏｗの一方又は他
方へ通されるが、ＩＯＩＣｌｏｊ−１０ｍはこのデータ
がそれぞれのバスへ通される前にこれを変更することが
できる。

第５図には、宛先選択レジスタ２０ｈに関連する複数の
フィールドが示されている。このレジスタ２０ｈは、パ
リティを含み４バイトの幅を有する。このレジスタは、
アダプタ指令（、ＡＤＰ　　ＣＭＤ）、ＳＰＤ指令（Ｃ
ＭＤ）　、ｌｏＩＣ番号（ＩＣ＃）、優先順位（Ｐ　Ｒ
）及びＳＰＤ宛先アドレス（ＤＥＳＴ）フィールドをそ
れぞれバッファするために使用される。このデータは、
ＰＢＯ命令の指令時間サイクル中に、アダプタＡ／Ｄバ
スＩｏｎ工に置かれているものである。宛先準択レジス
タ２０ｈは、指令時間サイクルの間に各ｌ０ＩＣによっ
てセットされる。当該ｌ０ＩＣはこのデータを検査して
アドレスが一致するか否かを決定するとともに、指令の
型を決定する。

第４図の指令レジスタ２０ｉは、パリティを含み４バイ
トの幅を有し、当該１０ＩＣのアドレスが一致し且つ当
該ｌ０ＩＣが使用中でないとき、宛先選択レジスタ２０
ｈからのデータをセットされる。選択サイクルの間、Ｓ
ＰＤ　　Ｃ／Ｓバス１０ｔ２及びＳＰＤ　　Ｏ／Ｄバス
１０ｔ３のためのデータは、当該ｌ０ＩＣがユニット動
作のマスクであるとき、このレジスタから与えられる。

アドレス・レジスタ２０ｄは４つのアドレス・レジスタ
を含み、その各々はそれぞれ４バイトの幅を有する。こ
れらのレジスタは、最大で４つのメモリ指令及びアドレ
スを記憶するために使用される。当該ｌ０ＩＣがスレー
ブである場合、選択サイクルの間にＳＰＤ　　Ａ／Ｄバ
ス］Ｏｔ、上のデータが第１アドレス・レジスタにセッ
トされる。

次に、ＳＰＤバス制御４０は、ＳＰＤバス指令及びアド
レス・レジスタのバイト３を調べる。もし当該指令がメ
モリ指令であれば、ＳＰＤバス制御４０はメモリ指令を
発生してこれを第１のアドレス・レジスタのバイトＯに
置く。もし、境界の制約のために、第１のメモリ指令が
すべてのデータをデータ・バッファ２０ａに記憶するこ
とができなければ、ＳＰＤバス制御４０は新しいメモリ
指令及びアドレスを発生するとともに、これを次のアド
レス・レジスタのバイト０及び３に置く。１つのＳＰＤ
メモリ動作中にバッファされたデータを記憶するには、
最大４つのメモリ指令を必要とする。従って、ＳＰＤバ
ス制御４０は最大４つの指令及びアドレスを発生し、こ
れらを４つのアドレス・レジスタに置く。ＳＰＤバス制
御４０は、読取りを行う場合、１つのメモリ指令を発生
する。

従って、この読取りの間には、第１のアドレス・レジス
タだけが使用される。バイト１及び２内のデータは、メ
モリ指令発生手段によっては変更されない。

ステータス・レジスタ２０ｇは複数のレジスタから成り
、これらのレジスタが保持するビットは成る命令を実行
することによって直接的にセットされるか、他のステー
タス・ビットの論理ＯＲであるか、又は当該ｌ０ＩＣに
よってセラ１〜される。

幾つかのビットは結線式のものであって、コピーだけが
可能である。以下の番号付きの各項では、ステータス・
レジスタ２０ｇ内の各レジスタが記述されている。

（１）メツセージ・オリジン・ステータス・ワード（、
ＭＯ８Ｗ）レジスタ：第６図のＭＯ８Ｗは３２ビツトの
ステータスであって、当該ｌ０ＩＣによって開始された
ユニット動作に関係するステータスを記録するため、こ
のｌ０ＩＣによって使用される。ユニット動作はＭＯ８
Ｗを使用して、使用中、エラー及び動作終了ステータス
を指示する。

当該■○ＩＣが成るユニット動作を受諾する場合、これ
はＭＯ８Ｗの動作終了（Ｅ）ピッ１〜、Ｂステータス（
ＢＳＴＡＴ）データ終了ビット及び宛先（ＤＥＳＴ）フ
ィールドをリセットするが、その間ＭＯ８Ｗの使用中（
Ｂ）ビットをセット状態に維持する。ステータス・サマ
リ（Ｓ）ビットは、ＭＯ８Ｗ内の全エラー・ビットの論
理ＯＲである。

Ｅ及びＳビットが両者とも１である場合、動作終了割込
み（ＥＩＳ（５））が通知される。ＢＳＴＡＴフィール
ドの内容はデータ・サイクルの終了時にＳＰＤ　　Ｃ／
Ｓバス１０ｔ２で受取られ、かくてＢＳＴＡＴフィール
ドは終了ステータスを保持する。ＤＥＳＴフィールドの
内容は、直接選択ユニット動作を行っているときのデー
タ・サイクルの間に、ＳＰＤ　　Ｏ／’Ｄバス１０ｔ３
上で受取られる。ＭＯ８Ｗを読取るためのＰＢＯ指令に
は、ｒＭＯ８Ｗ：＋ピー（ＣＭＯ８Ｗ）Ｊ指令及び［Ｍ
ＯＳＷ移動（ＭＭＯ８Ｗ）Ｊ指令の２つがある。

これらの命令は両者ともにＭＯ８Ｗを読取るが、後者の
命令はＥビットを読取り且つこのＥビットが１状態にあ
ることを決定した後、他のすべてのビットをリセットす
る。

（２）メツセージ受領ステータス・ワード（ＭＡ５Ｗ）
レジスタ：第７図のＭＡＳＷは３２ビツトのワードであ
って、メツセージ受領動作に関係するステータスを記録
するために、当該ｌ０ＩＣによって使用される。これは
、メツセージ受領動作の一部として記憶される第４ワー
ドである。ＭＡＳＷ内の指令（ＣＭＤ）フィールドは選
択サイクル中のＣ／Ｓバスを表わし、ＩＣ番号（ＩＣ＃
）は当該ｌ０ＩＣのアドレスであり、オリジン（ＯＲＩ
Ｇ）フィールドはメツセージ受領動作を生ぜしめたｌ０
ＢＵ　　Ｌｏｐ−１０ｓのバス・アドレスである。

（３）モニタ・ステータス・ワー）’　（ＭＳＷ）Ｌ／
レジスタ第８図のＭＳＷは３２ビツトのワードであって
、障害分離のためにＢＣＵ　　５０の機能を支援するｌ
０ＩＣによって使用される。ＭＳＷの内容が定義される
のは、これがセットされる時間と次のＳＰＤバス動作と
の間だけである。ＭＳＷは、それがセットされる時間に
、ＳＰＤバス１０ｔ−Ｌｏｗの状態を記録する。第８図
において、タグ（ＴＡＧＳ）フィールドは、マスク選択
（Ｍ５ＥＬ）、作動可能（ＲＤＹ）　、マスク・ステア
リング（ＭＳＴ）、バス肯定応答（ＡＣＫＢ）及びバス
許可（ＢＵＳＧ）の状態を保持する。Ｃ／Ｓフィールド
はＣ／Ｓバス１０ｔ２を表わす成る番号を保持し、Ｏ／
ＤフィールドはＯ／ＤバスＩＱｔ、を表わす成る番号を
保持する。ＭＳＷ内には３つのパリティ・エラー（Ｐ）
ビットがあり、該ビットはＣ／Ｓバス１０ｔ２、Ｏ／Ｄ
バス１０Ｌ、又はＡ／Ｄバス１０ｔ１がＭＳＷのセット
時間にパリティ・エラーを有していたことを指示する。

調停フィールドは、要求バス及び３本の要求優先順位線
の状態とともに、ボード選択線の状態を保持する。ＭＳ
Ｗは、バス・タイムアウトに応じてセットされるか、又
はＰＢＯ命令のうちｒＭｓＷセット（ＳＭＳＷ）Ｊ命令
の実行結果に応じてセットされる。ＭＳＷを読取るため
のＰＢＯ指令はｒＭｓＷコピー（ＣＭＳＷ）Ｊ指令であ
る。

（４，）ＩＯＩＣステータス・ワード（ＩＣ８Ｗ）レジ
スタ：第９図のＩＣ８Ｗは３２ビツトのワードであって
、非同期式バスの事象に関係するステータスを記録する
ために当該ｌ０ＩＣによって使用される。第９図におい
て、ＩＣ８Ｗは指令受信フィールド、ステータス・フィ
ールド及びタイムアウト・フィールドを含む。ユニット
動作中に当該ｌ０ＩＣがバス・スレーブである場合、こ
れは１つの１を再開／アドレス要求／要求停止指令に対
する指令受信フィールド内の対応するビットと論理ＯＲ
する。ステータス・フィールドは、（ユニット動作及び
メモリ動作に対する）ユニット・チェック、メモリ・エ
ラー及びバッファ使用不能のためのビットを保持する。

タイムアウト・ビットはタイムアウト時にセットされ、
タイムアウトの型（遊休／動作）を指示する。ステータ
ス・サマリ（Ｓ）ビットは、ＥＩＳ（４）割込みを生起
するに必要なＩＣ８Ｗ内の全ビットの論理ＯＲである。

ＩＣ８Ｗに関連して、２個のＰＢｏ指令が存在する。そ
の１つは当該ワードを読取るためのｒＩｃｓＷコピー（
Ｃ：ＩＣ８Ｗ）Ｊ指令であり、他の１つはリセット可能
なビットをリセットするための［マスク使用ＩＣ８Ｗリ
セツト（ＲＩＣ８Ｗ」指令である。

（５）ＩＯＩＣ，制御レジスタ（ＩＣＣＲ）：第１０図
のＩＣＣＲは初期設定状態フィールド、タイムアウト・
フィールド、ライン長（Ｌ　Ｌ）フィールド、ｌ０ＩＣ
ステータス及び制御フィールドを含む。ＩＣＣＲは３２
ビツトのワードであって、ｌ０ＩＣの機能を制御するた
め及びステータスを与えるために使用される。またＩＣ
ＣＲは、「ステータス即時読取」というＳＰＤ　　Ｉ１
０バス指令を介して、他のｌ０ＢＵ　　Ｌｏｐ−１０ｓ
へ戻されるデータについてプログラミング・インタフェ
ースを提供するためにも使用される。タイムアウト・フ
ィールドは、タイムアウト時の当該ｌ０ＩＣのステータ
スを保持し、さらにタイムアウトを生ゼしめうる３つの
エラーを保持する。初期設定状態及びライン長（Ｌ　Ｌ
）フィールドは５当該１０１Ｇに対するステータス即時
読取りを行っているときに、ｌ０ＢＵによって必要とさ
れるデータを保持する。初期設定状態ビットはＰＢ○指
令によってセット及びリセットされ、またライン長フィ
ールドは３２バイトの長さを表わすようにセットされる
。ｌ０ＩＣステータス及び制御ビット・フィールドは、
ステータスをプログラムへ通知するためか又は、ｌ０Ｉ
Ｃのプログラム制御を可能にするため、ｌ０ＩＣによっ
て使用される。ステータス制御ビットは、調停許可、バ
ス・クリア付勢（ユニット動作及びメモリ動作に対する
）作動可能、ＢＣＵ割当済み及びモニタ・クロック禁止
である。ＩＣＣＲに関連して、３個のＰＢＯ指令がある
。その１は当該ワードを読取るための「ＩＣＣＲＣＣ−
（ＣＩＣＣＲ）Ｊ指令であり、その２は状態及び制御ビ
ットをセットするための［マスク使用ＩＣＣＲセット（
ＳＴＣＣＲ）ノ指令であり、その３はリセット可能なビ
ットをリセットするための［マスク使用ＩＣＣＲリセッ
ト（ＲＩＣＣＲ）Ｊ指令である。ＭＯ８Ｗの使用中（Ｂ
）ビットがオンで且つｌ０ＩＣ使用小信号がアダプタ・
バスへ戻される場合、これらのセット及びリセット命令
は遂行されない。

第１１図には、第２図のアダプタ・バス制御３０がブロ
ック形式で示されている。□ アダプタ・バス制御３０は、アダプタ・バス１０ｎとデ
ータを授受するに必要なｌ０ＩＣ１０ｊ−１０ｍの全機
能を制御するために使用される。

これはＰＢ○命令を処理すること、当該ｌ０ＩＣに対す
るアダプタ・バス・サイクルを記録すること、当該ｌ０
ＩＣの適正なレジスタ及びバッファとデータを授受する
ことを含む。またアダプタ・バス制御３０はに／Ｓバス
１０ｎ２からのステータス情報を処理し、このステータ
スをステータス・レジスタ２０ｇに置くか、又はこれを
ＳＰＤバス制御４０へ送ってＣ／Ｓバス１０ｔ２へ置か
せるように動作する。

第１１図において、アダプタ・バス制御３０はｌ０ＩＣ
突合せ論理３０ａを含み、該論理はＳＰＤ使用中（ＳＰ
Ｄ　　ＢＵＳＹ）信号及びハードウェア・アドレス信号
に加えてセレクタ・バッファ・データにも応答する。突
合せ論理３０はｌ０ＩＣ背定応答（ＩＯＩＣＡＣＫ）信
号又はｌ０ＩＣ使用中（ＩＯＩＣＢＵＳＹ）信号を出力
する。

ＰＢＯ機能論理３０ｂはｌ０ＩＣ突合せ論理３０ａへ接
続され、セレクタ・バッファ・データに応答してステー
タス・レジスタ制御信号、指令バッファ・ロード信号及
びメツセージ・バッファ制御信号を発生する。ＰＢＯシ
ーケンサ３０ｃはＰＢＯ機能論理３０ｂへ接続され、ア
ダプタ指令時間信号に応答してセレクタ・バッファ・ロ
ード信号を発生する。メモリ動作コントローラ３０ｄは
その入力としてアドレス・レジスタ・ビット、データ有
効信号、ｌ０ＩＣ許可信号及びアダプタ・ステータス信
号を受取り、そしてその出力としてデータ・バッファ制
御信号、アドレス・レジスタ制御信号、キー・レジスタ
制御信号、ｌ０ＩＣ要求（ＲＥＱ）信号、ＳＰＤバス制
御信号及びメモリ・ステータス信号を発生する。

第１１図のＰＢＯシーケンサ３０ｃについて云えば、成
るｌ０ＩＣへＰＢＯ命令が供給されることは第１図の１
０ＩＵ　　１０ｅから与えられるアダプタ指令時間信号
によって通知される。この時間に、すべてのｌ０ＩＣ１
０ｊ−１０ｍにある一４３＝ ＰＢＯシーケンサ３０ｃは、アダプタＡ／ＤバスＩｏｎ
□を起動／ゲートするため、第１サイクルの間にセレク
タ・バッファ・ロード制御信号を発生し、これによって
第４図の宛先選択レジスタ２ｏｈを付勢する。第２サイ
クルの間、ＰＢＯシーケンサ３０ｃはアダプタＡ／Ｄバ
ス１０ｎ１を、第４図のセレクタ・バッファ２０ｅヘゲ
ートする。

またＰＢＯシーケンサ３０ｃは、ＰＢＯ命令がＰＢＯ機
能論理３０ｂによって実行される際、該命令のサイクル
を記録する。

第１１図のｌ０ＩＣアドレス突合せ論理３０’ａに関し
、第４図の宛先選択レジスタ２０ｈのｌ０Ｉ（４フイー
ルドはＰＢＯ命令が指向された特定ｌ０ＩＣのアドレス
を保持する。このアドレスは当該ｌ０ＩＣ中のハードウ
ェア・アドレスと比較される。もし両アドレスが一致す
れば、ｌ０ＩＣ突合せ論理３０ａは第４図の宛先選択レ
ジスタ２０ｈのアダプタ指令フィールドを調べて、この
指令の型を決定する。突合せ論理３０ａが探し求める指
令の型は、任意の時間に遂行可能なものと、８ＰＤバス
が使用中でないときにのみ遂行可能なものとである。任
意の時間に遂行可能な指令は、一致状態が存在するとき
、常にｊＯＩＵ　　ＬＯｅへｌ０ＩＣ肯定応答信号を送
り返す。他指令は、ＳＰＤバスが使用□中（ＭＯ８ＷＯ
８中ビット）であるか否かを決定しなければならない。

もしＳＰＤバスＬｏｔ−Ｌｏｗが使用中でなければ、ｌ
０ＩＣ肯定応答信号が転送される。一方、ＳＰＤバスＬ
ｏｔ−Ｌｏｗが使用中であれば、ｌ０ＩＣ使用中信号が
転送される。ｌ０ＩＣ１０ｊ−１０ｍは、ｌ０ＩＣ使用
中信号をｌ０ＩＣ１’Ｏｅへ送り返した後、当該ＰＢ○
命令を遂行しないし、とれを保留することもない。

ＰＢＯ機能論理３０ｂについて云えば、これは第４図の
宛先選択レジスタ２０ｈからアダプタ指令を取出してＰ
ＢＯ命令を解読する。もしＩ）　ｒｌ　Ｏ機能論理３０
ｂが成るユニット動作を解読するならば、これは指令バ
ッファ・ロード信号を使用して指令バッファにロードす
る。指令バッファにロードするプロセスは、宛先選択レ
ジスタ２０１１の内容を指令レジスタ２０ｉヘコピーす
ることと、セレクタ・バッファ２０ｅの内容を選択デー
タ・バッファ２０ｆヘコピーすることを含んでいる。

この情報は、ＳＰＤバス制御４０がＳＰＤバスでその動
作を完了するに必要な情報である。ＰＢＯ機能論理３０
ｂｌ：ｔ、ＭＯ８ＷＯ８中ビット（第６図）をセットす
ることにより、現動作が終了するまで他のユニット動作
が受領されないようにする。またユニット動作の解読手
段は、ＳＰＤバスを使用するためＰＢＯ要求をＳＰＤ調
停手段へ送る。ユニット動作でないＰＢＯ命令のすべて
は、当該ｌ０ＩＣのレジスタ及びバッファ部２０に作用
しなければならない。ＰＢＯ機能論理３０ｂは、ステー
タス・レジスタ２０ｂ及びメツセージ・バッファ制御信
号を使用して、アダプタ・バスＩｏｎと正しいデータを
授受するに必要なすべての制御信号を発生する。

メモリ動作コントローラ３０ｄについては、メツセージ
受領指令を含むメモリ指令は、ｌ０ＩＵ］、　Ｏｅから
アダプタ・バスＩｏｎを要求することによって開始され
る。アダプタ・バス１．　Ｏｎをアクセスするためにメ
モリ動作コントローラ３０ｄによって行われる要求には
、指令要求（ＩＯＩＣ指令要求）と通常の要求（ＩＯＩ
Ｃ要求）の２種類がある。ＳＰＤバス制御４０は、メモ
リ動作コントローラ３０ｄに対し、その要求を送るべき
時間を知らせる。バスを要求した後、ｌ０ＩＵ１０ｅか
らｌ０Ｉｂ タ・バスＩｏｎへ当該ｌ０ＩＣのアクセスを与えるまで
、何事も生じない。この許可信号が受取られて有効化さ
れる場合、この要求が落とされ且つメモリ動作カウンタ
が開始する。ｌ０Ｉｂ号を受信した後のサイクル中、ア
ドレス・レジスタ制御信号は当該指令及びアドレスをア
ダプタＡ／ＤバスＩｏｎエヘゲートし、またキー・レジ
スタ制御信号はキーをに／Ｓバス１０ｎ２ヘゲートする
。指令及びアドレスが調べられた後、データ・バッファ
制御信号は、このアドレスの最後バイトから与えられる
データ・バッファ・ポインタを使用して、データ・バッ
ファ２０ａとアダプタ・バー４フー スＩｏｎとの間でデータを移動する。このデータが移動
された後、メモリ動作コントローラ３０ｄはに／Ｓバス
１０ｎ２上のステータスを待機するとともに、データ・
バッファ２０ａ内のデータを移動するために他のメモリ
動作が必要であるか否かを検査する。もしそれ以上のデ
ータ移動が必要であれば、メモリ動作コントロー、う３
０ｄはアダプタ・バスに対する要求（具体的にはｌ０Ｉ
Ｃ要求信号）で以て新しいメモリ動作を開始させるとと
もに、次のアドレス・レジスタ２０ｄ内の指令及びアド
レスを使用する。すべてのデータが移動された後、メモ
リ動作コントローラ３０ｄはＳＰＤバス制御４０にその
終了ステータスを与える。

第１２図には、第２図のＳＰＤバス制御４０及びバス制
御ユニット（ＢＣＵ−）、５０が再び図示されている。

Ｓ　Ｉ）　Ｄバス制御４０及びＢＣＵ　　５０はＳＰＤ
バスのためのｌ０ＩＣコントローラであって、バス調停
やプロセッサが開始したバス動作やメモリ転送を管理す
るものである。第１２図はＳＰＤバ大制御４０及びＢＣ
Ｕ　　５０を高レベルの次元で示している。これは２種
類の動作を遂行しなければならない。ＳＰＤバス制御４
０はｌ０ＩＣバス機能のための制御ユニットを含む。こ
れらの機能には、メモリ動作、メツセージ動作及びユニ
ット動作の処理が含まれる。ＳＰＤバス制御４０はタグ
のハンドシェーキングを遂行しなけばならず・、。

またデータ流論理（ＩＯＩＣ内のレジスタ及びバッファ
部２０）へ適正なバス制御信号及びデータ有効指示を与
えなければならない。（Ａ／Ｄバス・ドライバが物理的
に設けられている）データ流論理へ制御信号を供給する
ことに加えて、ＳＰＤバス制御４０はＯ／’Ｄバス及び
Ｃ／Ｓバスを駆動し且つ受信する直接の責任を有する。

ＢＣＵ　　５０はバス調停（成るバス・ユーザから他の
バス・ユーザへ制御を秩序正しく渡すこと）を制御する
も。

のであって、各バス動作が完了するまでの時間を記録す
るために使用される複数のタイマを含んでいる。これら
のタイマの使用に係る他の目的は、成るバス・ユーザが
ＳＰＤバス１０　ｔ　−１，０ｗの動作を停止した理由
を決定することである。

第１３図には、第２図及び第１２図に示したＳＰＤバス
制御４０及び１１の一層詳細な構成が示されている。

ＳＰＤバス制御４０は４つのモジュール、すなわちスレ
ーブ制御ユニット４０ｂ、マスク制御ユニット４０ａ、
メモリ動作コード翻訳ユニット４０ｃ及びグローバル・
リセット制御４０ｄから成る。スレーブ制御ユニット４
０ｂは、当該ｌ０ＩＣがバス・スレーブであるときの制
御を与える。

このモジュールはＳＰＤバス上の成るｌ０ＢＵから受取
られるマスタ選択（ＭＳＥＬ）タグに応答して１作動可
能（ＲＤＹ）タグを発生する。

マスク制御ユニット４０ａは、当該ｌ０ＩＣがバス・マ
スクであるときの制御を与える。マスク制御ユニット４
０ａは恰かもｌ０ＢＵであるかの如く調停ユニット（Ｂ
ＣＵ　　５０）へバス要求（ＲＥＱＢ）信号を送り、こ
れに応答して調停信号であるバス許可（ＢＵＳ（３）タ
グ及びバス肯定応答（ＡＣＫＢ）タグを受取る。ＳＰＤ
バスの制御を獲得する場合、マスク制御ユニット４０ａ
はＭＳＥＬタグ線及びマスク・ステアリング（ＭＳＴ）
タグ線を駆動し、そしてＲＤＹタグを受取ることを予期
する。ＢＣＵ　　５０から見れば、マスク制御ユニット
４０ａは他のｌ０ＢＵのように見える。その機能を遂行
する場合、マスク制御ユニット４０ａは第４図のセレク
タ・バッファ２０ｅ並びに第４図及び第２３図のメツセ
ージ・バッファ２０ｂに関連するメツセージ・バッファ
１　（ＭＢＲＩ）／メツセージ・バッファ２　（ＭＢＲ
２）を使用する。

メモリ動作コード翻訳ユニット４．　Ｏｃは布線式の動
作コード翻訳ユニットを含み、またデータ流論理内のア
ドレス・レジスタ２０ｄにアドレス及びオペランドを保
持するための制御ユニットを含む。このユニットが必要
となるのは、ＳＰＤバス上のメモリ情報フォーマットが
命令プロセッサ・ユニット内のメモリ動作コード・フォ
ーマツ１−と適合しないからである。

グローバル・リセット制御４０ｄは、当該■０５ｌ− ＩＣが成る動作を遂行した後又はバス・タイムアウトの
後、このｌ０ＩＣを最初の作動可能状態へ戻す。

第１３図に示すように、スレーブ制御ユニット４０ｂ及
びマスク制御ユニット４０ａは複数の通信線を有し、該
通信線は第２図のアダプタ・バス制御３０並びにデータ
流論理内のレジスタ及びバッファ部２０へ接続される。

これらのユニット４０ａ及び４０ｂはＯ／Ｄバス１０　
ｔ、及びＣ／Ｓバス１０ｔ２に対するニーズを共有する
。メモリ動作コード翻訳ユニット４０ｃはスレーブ制御
ユニッ１〜４．　Ｏｂのための支援ハードウェアである
。

というのは、動作コードの翻訳が必要となるのはスレー
ブ動作中だからである。従って、メモリ動作を行なって
いる間、これらのユニット間に制御信号が存在する。

第１４図には、ｌ０ＩＣ１０ｊ−１０ｎ、ＢＣＵ　　５
０及びｌ０ＢＵ　　Ｌｏｐ−１０ｓの他の編成図が示さ
れている。

第１４図において、ＢＣＵ　　５０　（ＳＰＤ　　バス
Ｌｏｔ−Ｌｏｗへのアクセスを決定するための調停手段
）から見れば、当該ｌ０ＩＣは１つの■ＯＢＵとして見
えることに注意すべきである。バス調停手段であるＢＣ
Ｕ５０が物理的に当該ｌ０ＩＣの一部であるとしても、
このｌ０ＩＣは他のｌ０ＢＵと同様にＳＰＤバスＬｏｔ
−Ｌｏｗに対する調停を求めるのである。

アダプタ・バス制御３０は、Ｓ　Ｐ　Ｉ）バス制御４０
に対し、プロセッサ・バス動作（ＰＢＯ）が当該ｌ０Ｉ
Ｃへ送られたことを通知する。第１３図に示すように、
マスク制御ユニット４．０　ａはＲＥＱＢ線を介して当
該ｌ０ＩＣのＳＰＤバス要求線をオンにセットする。こ
の線がセットされる場合、当該ｌ０ＩＣは他のｌ０ｒ３
Ｕと同様にＳＰＤバスの使用に対する調停を求めること
になる。

第１５図には、第１３図に示したマスク制御ユニット４
０ａの一層詳細な構成が示されている。

マスク制御ユニット４０は第４図の指令レジスタ２０ｉ
を含み、該レジスタはＯ／Ｄバス１０ｔ３及びＣ／Ｓバ
ス１０ｔ２へ接続され、また解読手段４０ａ２（１）を
有する制御索引テーブル４０ａ２にも接続される。制御
索引テーブル４０ａ２は、直接選択動作制御４０ａ３、
ユニット書込動作制御４０ａ４及びユニット読取動作制
御４０ａ、へ接続される。これらの制御４０ａ、、４０
ａ４及び４Ｑａ、の各々は、ステータス・ロギング制御
４０ａ６、タグ制御４０ａ７並びにバス捕捉要求及びポ
ール制御４０８Ｂへ接続される。

第１５図において、指令レジスタ２０ｉがロードされる
場合、制御索引テーブル４０ａ、は、指令レジスタ２０
ｉの内容に応答して、遂行すべき動作の型を表わす直接
選択動作制御４０ａ３、ユニット書込動作制御４０ａ４
又はユニット読取動作制御４０ａ４を選択する。直接選
択動作制御４Ｑａ４、ユニット書込動作制御４０ａ４及
びユニット読取動作制御４０ａｓの各々は、以下で記述
するように特定の型の動作を遂行する。またこれらの各
制御はステータス指示手段を含み、該手段はステータス
・ロギング制御４０ａ６及びタグ制御４０ａ、を付勢す
る線へ接続される。

タグ制御４０ａ７はマスタ選択（ＭＳＥＬ）信号及びマ
スク・ステアリング（ＭＳＴ）信号を発生するとともに
、作動可能（ＲＤＹ）信号を受取る。バス捕捉要求及び
ポール制御４０ａ８はＳＰＤバスＬｏｔ−Ｌｏｗへのア
クセスを要求するバス要求（ＲＥＱＢ）信号を発生し、
またこれに応答して、ＲＥＱＢ信号の受信を通知するバ
ス肯定応答（ＡＣＫＢ）信号と、ＳＰＤバスＬｏｔ；−
１０ｗへのアクセスをマスク制御ユニット４０ａへ許可
するバス許可（Ｂ　Ｕ　Ｓ　Ｇ）信号とを受取る。

第１６図には、第４図及び第１５図に示した指令レジス
タ２０ｉのピッ１〜・レイアウトが示されている。

第１６図において、指令レジスタ２０ｉの下位バイトは
当該ｌ０ＩＣにＳＰＤ　　Ｃ／Ｓバス情報を与え、他方
、上位バイトはｌ０ＩＣバス要求の優先順位レベル及び
○／Ｄバス情報を与える。第４図及び第５図に示した宛
先選択レジスタ２０ｈの複数ビットは、指令レジスタ２
０ｉへ転送される。第１６図において、数字５−７．１
１．−１７、２７−３１は指令レジスタ２０ｉへ転送さ
れる宛先選択レジスタ２０ｈのビットを表わす。Ｐ　Ｂ
　ｉｔパリティ・ビットであり、５ＰＲＩ±スペアであ
る。

第１７図には、第１３図に示したスレーブ制御ユニット
４０ｂの一層詳細な構成力１示されて１嘱る。

第１７図において、スレーブ制御ユニット４０ｂは解読
手段４０ｂｌ　（１）を有する制御索弓１テーブル４０
ｂｌを含み、このテーブルの一端番マ０／Ｄバス１０ｔ
、及びＣ／Ｓノベス１０ｔ２へ接続され、他端はメモリ
動作制御４０ｂ２、ユニット書込動作制御４０ｂ３及び
ユニット読取動作制御４０ｂ４へ接続される。メモリ動
作制御４０ｂ−土、第１３図のメモリ動作コード翻訳ユ
ニット４０ｃと通信する。メモリ動作制御４０ｂ２、ユ
ニット書込動作制御４０ｂ３及びユニット読取動作制御
４０ｂ４は、タグ制御４０　ｂ　ｓ並びしこエラー及び
ロギング制御４０ｂ、へ接続される。

スレーブ制御ユニット４０ｂのタグ制御４０ｂ５は、Ｒ
ＤＹ信号を発生し且つＭＳＥＬ信号を受取る。ＳＰＤ　
　バス上で最大のデータ速度を維持するために、タグ制
御４０ｂ、は完全に非同期的なタグ線のハンドシェーキ
ングを実現する。これはこの設計の特徴をなすものであ
る。非同期−同期インタフェーシングに付随する問題は
、アダプタ・バス・インタフェースの箇所で隔離される
。

こうすることにより、ＳＰＤバス制御４０はその動作を
非同期的に行うことができるようになる。

スレーブ制御ユニット４０ｂが処理しなければならない
ＳＰＤバス動作には、下記に示す２種類のものがある。

ユニット動作・・・これはマスクｌ０ＩＣに関するユニ
ット動作と同じモードの動作であるが、スレーブｌ０Ｉ
Ｃを有するｌ０ＢＵによって開始される。

メモリ転送・・・当該ｌ０ＩＣは常にスレーブ、すなわ
ちメモリ転送要求の受信者である。当該■　　　　ＯＩ
Ｃは１つのＳＰＤバス動作の間に１ないし３２バイトの
情報を読取ったり、又は書゛込んだすする。

第１７図において、制御索引テーブル４０ｂ□は解読手
段４０ｂ１（１）を介してＣ／Ｓバス１０ｔ２からの指
令を解読し、そして当該指令を遂行するに必要な適正な
制御を付勢する。これらの制御には、メモリ動作制御４
０ｂ２、ユニット書込動作制御４０ｂ３及びユニット読
取動作制御４０ｂ、の３種類がある。これらの各制御は
、以下で詳述されている。

ユニット動作−すべでのユニット動作は３サイクルの持
続時間を有し、１動作ごとにタグ線のハンドシェーキン
グが３回生ずる。データ流論理内の関係するレジスタに
ステータス・ビットをセットするに必要な制御信号は、
内部バス（ステータス情報を駆動していない場合は宛先
選択レジスタ２０ｈの内容を受取る）を介して送られる
。ユニット動作の幾つかのものは、ハードウェアで解釈
される指令である。これらの指令を受取る際、当該ｌ０
ＩＣは成るステータス・ビットをセットし、Ｉ　Ｐ　Ｕ
　　１０　ａへの割込みをトリガして、当該ｌ０ＩＣが
これらの指令のうち１つを受取ったことを指示する。し
かし、これはタグ線のハンドシェーキングを発生するこ
とを除くと、他のハードウェア手段又は制御シーケンシ
ングを含んでいない。

これらの指令はＤ４ないしＤ７である。メツセージ受領
指令は、ＳＰＤ　　Ｃ／Ｓバス１０ｔ２上の動作コード
Ｃ○ないしＣＦを含む。これらの指令は（機械が中央メ
モリ１０ｃ内にメツセージ・バッファ領域を実現する様
式に起因して）他のユニット書込指令とは異なった態様
で処理される。この動作は、長さが１６バイトのメモリ
書込と同じに見えるようにされる。しかし、１６バイト
の書込みを行うためのメモリ動作コードを送るかわりに
、当該ｌ０ＩＣは’ＯＡ’を送ることにより、メモリ制
御１０ｇに対し、これがＳＰＤバスからの書込メツセー
ジ指令であり且つメツセージ・バッファ領域に従って処
理されねばならないことを指示する。この型の動作を処
理するため、ｌ０ＩＣには特定の制御線が設けられてい
る。

メモリ動作−メモリ転送は幾つかの動作が当該ｌ０ＩＣ
内で同時に生ずることを必要とする。従って、この動作
全体を適正にシーケンスするのに必要な多数の制御線が
設けられる。さらに、チップ・ドライバの技術上の制約
に起因して、必要なすべてのデータ線が１チツプ上に設
けられるわけではないから、設計が一層複雑になる。こ
の動作は、３つの異なる部分（データ流、メモリ動作コ
ードの発生及び中央メモリ１０ｃのアクセス）に区分す
ることができる。中央メモリ１０ｃに対する書込指令の
場合、最初の２つの部分は並行に行われる。第３の部分
は第１１図のアダプタ・バス制御３０によって実現され
る。

以下、第１７図を参照して、スレーブ制御ユニッｌ−４
０ｂの機能を説明する。

第４図に示したｌ０ＩＣ内のレジスタ及びバッファ部２
０は、ＳＰＤ　　Ａ／Ｄバス１０ｔ１を受取る。レジス
タ及びバッファ部２０の幅は４バイｌ−で、深さは８レ
ジスタであるから、全部で３２バイトのデータを保持す
ることができる。各レジスタは１バイト長であり、従っ
てバッファ・アドレス・ビットはＳＰＤ　　Ａ／Ｄバス
１０ｔ１のビット２７−２９から取られる。選択サイク
ルの間、このアドレスの下位バイトはレジスタ及びバッ
ファ部２０からスレーブ制御ユニット４０ｂへ転送され
る。スレーブ制御ユニット４０ｂのメモリ動作制御４０
ｂ２はこのアドレスをクロック久方し、開始バッファ・
アドレスを決定し、そして書込みの場合は、ＳＰＤ　　
Ａ／ＤバスＬｏｔ□からバッファ部２０ヘデータをロー
ドするための制御信号及びクロックを供給する。適正な
数のデータ・サイクルがバッファ部２０ヘクロック入力
された場合、メモリ動作制御４０ｂ２は複数の信号を与
えるとともに、データ入力終了信号を付勢することによ
ってバッファ部２０がロードされたことを指示する。メ
モリ読取指令の場合、メモリ動作制御４０ｂ２はアダプ
タ・バス制御３ｏからの信号を待機する。この信号（Ｒ
ＤＹ付勢）を受取ると、メモリ動作制御４０ｂ２はデー
タ・バッファ２゜ａのクロック出力を開始アドレスから
開始させ、そして適正な数のデータ・サイクルが経過し
たことを検出するときこれを終了させる。

次に第１８図を参照して、第４図のデータ・バソファ２
０ａに関連するアドレッシング手法を説明する。

第１８図において、データ・バッファ２０ａに対するア
ドレッシングは、Ａ／ＤバスＬｏｔ工を介して要求中ｌ
０ＢＵから与えられる開始アドレスによって直接的に行
われる。データ・バッファ２０ａはワード・アドレスさ
れるから、これらのビットは（Ａ／Ｄバス１０ｔ４を介
してレジスタ及びバッファ部２０に受取られる）バッフ
ァ・ワードのアドレス・ビット２７−２９に対応する。

この実現形態から理解しうろことは、開始アドレスが３
２バイトの境界（即ち、下位５アドレス・ビットがｏ　
ｏ　ｏ　ｏ　ｏ）で開始し且つ１つのＳＰＤバス動作を
行う場合には次の３２バイト境界（下位アドレス・ビッ
トが１１１１１）で終了しなければならない、というこ
とである。

第１９図には、第１３図に示したメモリ動作コード翻訳
ユニット４０ｃの一層詳細な構成が図示されている。

第１９図において、メモリ動作コード翻訳ユニット４０
ｃは布線式制御ユニット４０ｃ１を含み、該ユニットは
ハードウェア・アシスト翻訳ユニット４０ｃ２へ接続さ
れる。ハードウェア・アシスト翻訳ユニット４０ｃ２は
アドレス（バイト３）４０ｃ３とバイト・カウント４０
Ｃ４を受取り、そして新しいアドレス（バイト３）４０
ｃ５と新しいバイト・カウント４００６を発生する。ま
たこのハードウェア・アシスト翻訳ユニット４０ｃ２は
メモリ動作コード４０Ｃ７をも発生する。アドレス（バ
イト３）４０ｃ３は開始アドレス４００８を受取る。

メモリ動作コード翻訳ユニット４０ｃに関し、当該ｌ０
ＩＣは適正な動作コードを発生するとともに、データを
中央メモリ１０ｄが受領可能なパケットへフォーマット
化しなければならない。しかし、ＳＰＤバス上の１つの
メモリ動作について、最大４つの異なるメモリ転送動作
が発生されることがありうる。この理由で、アドレス・
レジスタ２０ｄの動作コード・スタックは４命令の深さ
を有する。当該ｌ０ＩＣがメモリ書込指令を受取る場合
、メモリ動作コード翻訳ユニット４０ｃは開始アドレス
とバイト・カウントをロードされる。

この情報に基いて、メモリ動作コード翻訳ユニット４０
ｃは動作コードを作成し、これを動作コード・スタック
ヘロードするとともに、動作コード入力終了信号を付勢
することによりアダプタ・バス制御３０に対し該翻訳ユ
ニットが動作コードの発生を完了したことを通知する。

これとは対照的に、メモリ読取指令は（当該指令又はバ
イト・カウントに拘わりなく）唯一つの動作コードを発
生せしめる。メモリ動作コード翻訳ユニット４０ｃはメ
モリ読取動作コードのリストを取出し、与えられた指令
及びバイト・カウントについて［最良の適合（ｂｅｓｔ
　　ｆｉｔ）Ｊを行う。中央メモリ１０ｄからデータを
受取った後、当該ｌ０ＩＣは必要なバッファのみをクロ
ック出力する。もし動作がメモリ書込みであれば、アダ
プタ・バス制御３０は動作コード入力終了信号及びデー
タ入力終了信号の両者が活勢であることを検出した後、
中央メモリ１０ｄへのアクセスを開始する。メモー劇− り読取りについては、アクセスを開始するために、動作
コード入力終了信号のみが活勢である必要がある。メモ
リ動作コード翻訳ユニット４０ｃを実現した高レベルの
論理は、第１９図に示されている。第１９図において、
開始アドレス・レジスタ４０ｃ８は、ＳＰＤバス動作の
選択サイクルの間に、第１７図のメモリ動作制御４０ｂ
２によって情報をロードされる。このレジスタは、翻訳
ユニット４０ｃによって使用される一時的な保持レジス
タであるにすぎない。翻訳ユニット４０ｃが付勢される
とすぐに、この情報は入力レジスタ、すなわちアドレス
（バイト３）レジスタ４０Ｃ３ヘクロツク入力される。

バイト・カウント・レジスタ４０ｃ４も同様に、選択サ
イクルの間に５ＰＤＣ／Ｓバスから情報をロードされる
。このレジスタは、新しい動作コードが発生される都度
、新しいデータで更新される。この新しいデータは、サ
ービス中のメモリ転送に対する残りのバイト・カウント
を表わす。前述と同様に、アドレス（バ　・イト３）レ
ジスタ４０ｃ３は、発生されたメモリ動作コードに関連
する次の開始アドレスを表わす。

ハードウェア・アシスト翻訳ユニット４ｏｃ２は、特別
に設計された演算論理ユニット（Ａ　Ｌ　Ｕ）である。

布線式制御ユニット４０ｃ１、出力レジスタである新ア
ドレス（バイト３）レジスタ４０ｃ５及び新バイト・カ
ウント・レジスタ４０ｃ４、入力レジスタであるアドレ
ス（バイト３）レジスタ４０Ｃ３及びバイト・カウント
・レジスタ４０ｃ４、結果的なメモリ動作コードに加え
て、当該ユニット全体はマイクロ命令の翻訳手段及び発
生手段として機能する。以下、第１９図及び第２０図を
参照して、このメモリ動作コード翻訳ユニット４０ｃの
機能を説明する。

第２０図には、第４図に示したアドレス・レジスタ２０
ｄのレイアウトが一層詳細に示されている。

第２０図において、アドレス・レジスタ２０ｄには４つ
のアドレス（１つの開始アドレスと３つの更新アドレス
）が記憶される。またアドレス・レジスタ２０ｄには、
４つの動作コードも記憶される。たとえば、第２０図に
おいて、４つの動作コードは第４図及び第２０図の第１
動作コード部ＯＰＩ、第２動作コード部ＯＰ２、第３動
作コード部ＯＰ３及び第４動作コード部ＯＰ４へそれぞ
れ記憶される。同様に、４つのアドレスは第２０図の第
１アドレス部Ａｄｌ、第２アドレス部Ａｄ２、第３アド
レス部Ａｄ３及び第４アドレス部Ａｄ４へそれぞれ記憶
される。アドレス・レジスタ２０−ｄが４つのアドレス
を記憶するのは、次の理由による。すなわち、中央メモ
リ１０ｄに関連して使用されるメモリの型及び任意のＳ
ＰＤメモリ動作に対するその一意的なメモリ命令フォー
マットに起因して、最大４つのメモリ命令が発生される
ことがあるからである。かくて、１つのＳＰＤ動作を完
了するのに中央メモリ１０ｄに対する４つの異なる動作
が必要になることがある。このため、アドレス・レジス
タ２０ｄに記憶された４つのアドレスが必要となるので
ある。メモリ転送は常に１つの３２バイト・アドレス境
界内で行われるから、アドレス変更は下位バイトでだけ
行われるにすぎない。

次に、第１９図及び第２０図を参照して、メモリ動作コ
ード翻訳ユニット４０ｃの機能的説明を行う。

布線式制御ユニット４０ｃｌが最初のメモリ動作コード
をクロック出力する場合、これはまずメモリ動作コード
・レジスタ４０ｃ７に記憶され、次いでスレーブ制御ユ
ニット４０ｂを介して第２０図に示した（レジスタ及び
バッファ部２０の）アドレス・レジスタ２０ｄの第１動
作コード部ＯＰ１へ記憶される。布線式制御ユニット４
０ｃｌは、出力レジスタである新しいバイト・カウント
・レジスタ４００６がゼロ・カウント結果を保有するか
否かを決定する。もしそうでなければ、第１９図の出力
レジスタ４０ｃ５及び４０ｃ６はそれらの対応する入力
レジスタ４０ｃ３及び４０ｃ４へ逆転送される。これら
の入力レジスタ４０ｃ３及び４０ｃ４へ逆転送されるア
ドレス及びバイト・カウントに基き布線式制御ユニット
４０ｃｌから与えられる制御信号に応答して、ハードウ
ェア・アシスト翻訳ユニット４０Ｃ２では新しい１つの
アドレス及び新しい１つのバイト・カウントが生ぜられ
る。この新しいアドレスは新アドレス・レジスタ４０ｃ
５に置かれ、新しいバイト・カウントは新バイト・カウ
ント・レジスタ４００６に置かれる。また新しいメモリ
動作コードが生ぜられ、メモリ動作コード・レジスタ４
０ｃ７に記憶される。前述の新しいアドレスは後に第２
０図の第２アドレス部Ａｄ２に記憶され、新しいメモリ
動作コードは後にスレーブ制御ユニット４０ｂを介して
（第２０図のレジスタ及びバッファ部２０の）アドレス
・レジスタ２０ｄの第２動作コード部ＯＰ２に記憶され
る。次いで、布線式制御ユニット４０ｃ１は新しいバイ
ト・カウントがゼロであるか否かを決定する。もしそう
でなければ、レジスタ４０ｃ５及び４０ｃ６中の新しい
アドレス及び新しいバイト・カウントは再び入力レジス
タ４０ｃ３及び４０ｃ４へ逆転送され、そして布線式制
御ユニット４０ｃ１からの制御信号に応答して、他の新
しいアドレス及び他の新しいバイト・カウントがハード
ウェア・アシスト翻訳ユニット４０ｃ２で生ぜられる。

他の新しいアドレス及び他の新しいバイト・カウントは
第１９図の出力レジスタ４０ｃ５及び４０ｃ６に置かれ
る。また他の新しいメモリ動作コードが生ぜられ、第１
９図のメモリ動作コード・レジスタ４０ｃ７に記憶され
る。

前記他の新しいアドレスは第２０図のアドレス・レジス
タ２０ｄの第３アドレス部Ａｄ３に記憶され、前記他の
メモリ動作コードはスレーブ制御ユニット４０ｂを介し
て第２０図のアドレス・レジスタ２０ｄの第３動作コー
ド部ＯＰ３に記憶される。布線式制御ユニット４０Ｃ１
は前記他の新しいバイト・カウントを再審査してこれが
ゼロであるか否かを決定する。もし前記他の新しいバイ
ト・カウントがゼロであれば、制御ユニット４０ｃｌは
第１７図のメモリ動作制御４０ｂ２に対し翻訳動作の完
了を指示し、かくて該制御は動作コード入力終了信号を
付勢する。

第２１図には、第２図及び第１２図に示したバス制御ユ
ニット（ＢＣＵ）５０の詳細な一層構成りＣＵ　　５０
は調停制御ユニット５０ｂへ接続されたスキャン調整可
能なバス動作タイマ５０ａを含み、該調停制御ユニット
５０ｂはアーキテクチャ上のタイマのための布線式タイ
マーレングス・カウンタ５０ｃへ接続されている。

ＢＣＵ　　５０は、バス許可（Ｂ　Ｕ　Ｓ　Ｇ　）信号
及び肯定応答バス（ＡＣＫＢ）信号を発生するための調
停制御ユニット５０ｂを含む。またＢＣＵ５０は、ＢＵ
ＳＧ信号及びＡＣＫＢ信号が存在するときバス・ユニッ
ト応答の不在を検出するためのバス・アイドル・タイマ
を含む。ステータス・ビットの設定はバス動作タイマ５
０ａの−・部であるが、実際のタイマは調停制御ユニツ
ｈ　５０　ｂに存在する。調停制御ユニット５０ｂは成
る程度は独立型の論理である。すなわち、このユニット
はアーキテクチャで定められたＳＰＤバス線によって主
として駆動されるのである。しかしながら、ＩＣＣＲビ
ット１７は内部制御線であって、ＴＰＵ　１０　ａが（
ＩＣＣＲセッＩＮ指令を通して）バス調停に関し成る制
御を行うことを可能にする。このビットがセットされる
と、ＳＰＤバスから到来するすべてのバス要求のための
調停が禁止される。

当該ｌ０ＩＣは依然としてＳＰＤバスについて調停を行
うことが可能である。第２１図において、ＢＣＵ　　５
０は３つのモジュールから成り、その最初の２つは調停
制御ユニット５０ｂとバス動作タイマ５０ａであり、該
タイマはこれを４種類の時間長のうち任意の１つへセッ
トしうるプログラマブル制御回路を備えている。アーキ
テクチャで定められたタイマのための布線式タイマーレ
ングス・カウンタ５０ｃは他の２つのタイマを含んでお
り、これらのタイマはそれぞれの動作に従って一定の長
さを有するように布線される。調停制御ユニット５０ｂ
は幾つかの組合せ論理回路及びラッチから成り、これら
のラッチはＭＳＥＬ線及びＭＳＴ線及びＲＥＱＢ線の状
態に従ってセットされる。当該ユニットは基本的に優先
決定回路であり、任意の時間に前述した３つのタグ線の
状態に応じてＢＵＳＧ線及びＡＣＫＢ線をセット又はリ
ーフ２＝ セットする。

第２３図には、アダプタ・バスＩｏｎとのインタフェー
ス及びＳＰＤバスＬｏｔ−Ｌｏｗとのインタフェースを
含む、Ｉ　ＯＩ　Ｃ１０ｊ　−１０ｍの各々の一層詳細
なブロック図が示されている。図示の如く、各■○ＩＣ
はレジスタ及びバッファ部２０、ＢＣＵ　　５０、当該
ｌ０ＩＣのアダプタ・バス制御３０及びＳＰＤ制御４０
を含む。Ｓ　Ｉ）　ＤバスＬｏｔ−Ｌｏｗの各々は、Ｓ
ＰＤ　　Ａ／ＤバスＬｏｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ
／Ｄバス１０ｔ３及び制御線グループ１０ｔ４を含み、
該グループはさらに次の線を含む。バス要求（ＲＥＱＢ
）、バス肯定応答（ＡＣＫＢ）、バス許可（ＢＵＳＧ）
、モニタ・クロック、バス・クリア、ボード選択、マス
ク・ステアリング（ＭＳＴ）、スレーブ・レディ（ＲＤ
Ｙ）、マスタ選択（ＭＳＥＬ）及び電源オン・リセット
（ＦＯＲ）。図示の如く、アダプタ・バスＩｏｎはアダ
プタＡ／Ｄバス１０ｎ１、Ｋ／Ｓバス１０ｎ２及び制御
線グループ１０ｎ３を含み、該グループはさらに次の線
を含む。指令時間、データ有効、ｌ０ＩＣ肯定応答（Ｉ
○ＩＣＡＣＫ）、ｌ０ＩＣ使用中（Ｉ　ＯＩ　Ｃ，Ｂ　
Ｕ　ＳＹ）、バス検査、ｌ０ＩＣ要求（ＩＯＩＣＲＥＱ
）、ｌ０ＩＣ指令要求（Ｉ　ＯＩ　ＣＣＭＤ−ＲＥＱ）
及びｌ０ＩＣ許可。

ｆ３．メモリ・コントローラ（第２４図）第１図に示す
ように、アダプタ・バスＩｏｎはメモリ・コントローラ
の一端と４つのＩＯＩＣｌｏｊ−１０ｍの各々との間で
相互接続される。

アダプタ・バスＩｏｎは、アダプタ・アドレス／データ
（Ａ／Ｄ）バス１０ｎ１、キー／ステータス（Ｋ／Ｓ）
バス１０ｎ２及び制御線グループ１０ｎ３を含む。メモ
リ・コントローラは、調停論理１０ｉ、入出力インタフ
ェース・ユニット（ＩＯＩＵ）１０ｅ及びメモリ制御１
０ｇを含む。メモリ・バス１０ｆ及びメモリ制御バス１
０ｈを含むメモリ・インタフェースは、メモリ・コント
ローラの他端を中央メモリ１０ｄへ相互接続する。

第２４図には、第１図のメモリ・コントローラの詳細な
構成が示されており、これは調停論理１０１、ｌ０ＩＵ
　　１０ｅ及びメ−Ｔ−り制御１０ｇを含む。

第２４図において、メモリ・インタフェースのメモリ制
御バス１０ｈは次の線を含む。ＣＥＬ、ＥＥＬ、ＰＴＹ
、ＳＴＧ　　ＤＶ及びＳＴＧ　　ＣＴＬＳ。アダプタ・
バスＩｏｎの制御線グループ１０ｎ３は次の線を含む。

動作終了、Ｉｌｏ　　ＲＥＱ、Ｉ１０許可、アダプタ指
令時間、アダプタ・データ有効、ｌ０ＩＣ使用中（ＩＯ
ＩＣＢＵＳＹ）、ｌ０ＩＣ肯定応答（ＩＯＩＣＡＣＫ）
、アダプタ・バス・チェック及びＥＩＳ−４゜調停論理
１０ｉは特願昭６１−２１９９１９号の明細書に記述さ
れており、その開示事項は本明細書の一部を構成する。

メモリ制御Ｌｏｇにおいて：データ入力レジスタ６０ａ
はメモリ・バス１０ｆへ接続され；データ出力レジスタ
６０ｂはデータ入力レジスタ６゜ａ及びメモリ・バス１
０ｆへ接続され；Ａ−レジスタ６０ｃの入力はメモリ・
バス１０ｆへ、その出力はアダプタＡ／ＤバスＩｏｎ□
及びＤＴＭレジスタ６０ｏへ接続され；Ｂ−レジスタ６
０ｄの入力はＡ−レジスタ６０ｃの入力及びメモリ・バ
ス１０ｆへ接続され、またアダプタＡ／Ｄバス１０ｎ１
、データ入力レジスタ６０ａの他の入力及び指令／アド
レス・レジスタ６０ｉにも接続され、Ｂ−レジスタ６０
ｄの出力はデータ出力レジスタ６０ｂの出力及びデータ
入力レジスタ６０ａの出力を介してメモリ・バス１０ｆ
及びアダプタＡ／Ｄバス１０ｎ１へ接続され；また指令
／アドレス・レジスタ６０ｉの入力はメモリ・バス１０
’　ｆ、データ入力レジスタ６０ａの入力、Ａ−レジス
タ６０ｃの入力及びＢ−レジスタ６０ｄの入力へ接続さ
れ、指令／アドレス・レジスタ６０ｉの他の入力はＤＴ
Ｍレジスタ６００の入力、アダプタＡ／ＤバスＩｏｎい
３７０オフセツト・レジスタ６０ｊ及びｌ０ＩＵ　　１
０ｅのＭＢＯＲＯレジスタ／ＭＢＳＷＯレジスタ６０ｐ
へ接続され、指令／アドレス・レジスタ６０ｉの出力は
加算器６０にの入力、キー・スタック・アレイ６０ｈの
アトレア６− 大入力並びにデータ出力レジスタ６０ｂの出力及びデー
タ入力レジスタ６０ａの出力を介してメモリ・バス１０
ｆへ接続され；３７０オフセッ１−・レジスタ６０ｊの
出力は加算器６０にの他の入力へ接続され；加算器６０
にの出力はキー・スタック・アレイ６０ｈ並びにデータ
出力レジスタ６０ｂの出力及びデータ入力レジスタ６０
ａを介してメモリ・バス１０ｆへ接続され；キー・スタ
ック・アレイ６０ｈの出力はキー・データ・レジスタ６
０ｇの出力へ接続され；このキー・データ・レジスタ６
０ｇの出力は更新論理６０１及びエラー検出論理６０ｍ
の入力へ接続され：更新論理６０１の出力はキー・スタ
ック・アレイ６０ｈの入力へ接続され；エラー検出論理
６０ｍの他の入力はメモリ制御バス１０ｈへ接続され；
■１０キー・レジスタ６０ｆの入力はアダプタに／Ｓバ
ス１０ｎ２へ接続され、キー出力はエラー検出論理６０
ｍの入力へ接続され、そしてＮｏ−０ＦＦ　（オフセッ
トなし）出力は加算器６０にのゼロ入力へ接続され；　
ＤＴＭレジスタ６０ｏの出力はキー・スタツク・アレイ
６０ｈへ接続され、また指令／アドレス・レジスタ６０
ｉの出力、データ出力レジスタ６０ｂの出力及びデータ
入力レジスタ６０ａの出力を介してメモリ・バス１０ｆ
へ接続され；Ｉ１０ステータス・レジスタ６０ｅの入力
はエラー検出論理６０ｍの出力へ接続され、またその出
力はアダプタに／ＳバスＩｏｎ２へ接続され；動作終了
サマリ・レジスタ６０ｗの入力は制御線グループ１０ｎ
３の動作終了線へ接続され、またその出力はＣＰＵ外部
割込線へ及び複数のレジスタ（Ｂ−レジスタ６０ｄ、Ｄ
ＴＭレジスタ６００、指令／アドレス・レジスタ６０ｉ
、加算器６０ｋ、データ出力レジスタ６０ｂ及びデータ
入力レジスタ６０ａ）を介してメモリ・バス１０ｆへ接
続される。

ｌ０ＩＵ　　１０ｅはメツセージ・バッファ・オリジン
・レジスタＯ（ＭＢＯＲＯレジスタ）／ＭＢＳＷＯレジ
スタ６０ｐを含み；該レジスタの入力は３７０オフセツ
ト・レジスタ６０ｊの入力、メモリ制御ＬｏｇのＤＴＭ
レジスタ６０ｏ及び指令／アドレス・レジスタ６０ｉの
入力、メツセージ・バッファ・オリジン・レジスタ１　
（ＭＢＯＲｌ）／ＭＢＳＷＩＬ／ジスタロ０ｇの入力及
びｌ０ＩＵＣＲレジスタ６０ｒの入力へ接続され；ＭＢ
ＯＲＯレジスタ６０ｐの出力はＭＢＯＲＩレジスタ６０
ｇの出力及び比較論理６０ｙの入力へ接続され；ＭＢＳ
ＷＯレジスタ６０ｐの出力はＭＢＳＷルジスタ６０ｇの
出力、メモリ制御Ｌｏｇのエラー検出論理６０ｍの他の
入力及びＣＰＵ外部割込線へ接続され；ｌ０ＩＵＣＲレ
ジスタ６０ｒの出力は比較論理６０ｙの他の入力へ接続
され、該比較論理の出力はＭＩＳレジスタ６０ｔの成る
入力端子へ接続され：ＭＩＳレジスタ６０ｔの出力はＡ
ＮＤゲート６０ｕの入力へ接続され、該ＡＮＤゲートの
他の入力はＩ　ＯＩ　ＵＣＲレジスタ６０ｒの他の出力
へ接続され；また該ＡＮＤゲート６０ｕの出力はＣＰＵ
外部割込線へ接続され；ＩＵＳＷレジスタ６０ｖの入力
はｌ０ＩＵ　　１０ｅの外部で制御論理６０ｎの出力へ
接続され雪制御論理６０ｎの他の出力はメモリ制御バス
１０ｈの一７９＝ ＳＴＧ　　ＣＴＬＳ線及びＳＴＧ　　ＤＶ線へ接続され
、また制御論理６０ｎはエラー検出論理６０ｍの出力端
子へ接続され、また制御論理６０ｎは制御線グループ１
０ｎ３のうち次の線へ接続される。

アダプタ指令時間、アダプタ・データ有効、ｌ０ＩＣ使
用中、ｌ０ＩＣ肯定応答、アダプタ・バス・チェック。

また制御論理６０ｎはｌ０ＩＵ　　ＩＱｅの外部で調停
論理１０ｉへ接続され、該調停論理は制御線グループ１
０ｎ３のうち追加の線である。動作終了、Ｉ１０要求（
Ｉ−１０ＲＥＱ）、Ｉ１０許可へ接続され、ＩＵＳＷレ
ジスタ６０ｖの出力はｌ０ＩＵ　　ｉｏｅの外部で制御
線グループ１０ｎ、のうち残りの線であるＥ　Ｉ　Ｓ−
４へ接続される。

■○ＩＵ１０ｅ及びメモリ制御Ｌｏｇを含むメモリ・コ
ントローラの機能的動作については、本明細書中の第ｆ
６項で説明し、また以下の第１４項でも説明する。これ
らの動作は、（１）ＰＢＯメツセージ動作・・・コピー
動作及びロード動作、（２）メモリ動作・・・メモリ読
取り、メモリ書込み、読取り一変更一書込み、（３）メ
ツセージ受領動作を含む。

ｆ４１．アダプタ・バス（第２３図〜第２５図、第２８
図〜第３３図） 第２３図において、ｌ０ＩＣ１０ｊ−１０ｍは、非同期
式のＳＰＤバスＬｏｔ−Ｌｏｗと同期式のアダプタ・バ
スＩｏｎとの間のインタフェースである。アダプタ・バ
スＩｏｎは、入出力イン、タフエース・ユニット（Ｉｏ
工Ｕ）１０ｅと４つのｌ０ＩＣ１０ｊ−１０ｍとの間の
非同期式インタフェースである。このシステムでは、最
大１６個のｌ０ＩＣを使用することができる。アダプタ
・バスＩｏｎは、アドレス／データ（Ａ／、Ｄ）バス１
０ｎ１、キー／ステータス（Ｋ／Ｓ）バス１０ｎ２及び
制御線グループ１０ｎ３から成る。

Ａ／Ｄバス１０ｎ１は、３６ビツトの３状態２方向性バ
スであって、パリティ付きの４バイ１へから成る。

Ｋ／Ｓバス１０ｎ２は、３状態２方向性バスであって、
パリティ付きの５データ・ビットから成る。

第２３図に示すように、各ｌ０ＩＣ，の制御線グループ
１０ｎ３は、データ流の方向、ハンドシェーキング及び
エラー情報を制御するために使用される６本の線を含む
。これらの線は次のとおりである。

アダプタ指令時間 アダプタ・データ有効 アダプタ・バス・チェック Ｉ　Ｏ）Ｉ　Ｃ肯定応答（Ｉ　ＯＩ　Ｃ−ＡＣＫ）ＩＯ
ＩＣ使用中（’ｌ０ＩＣＢＵＳＹ）外部割込要約（ＥＩ
Ｓ）ビット４ また各ｌ０ＩＣの制御線グループ１０ｎ３は次の線を含
む。

２本の要求線（ＩＯＩＣＲＥＱ及びＩＯＩＣＣＭＤ　　
ＲＥＱ） １本の許可線（ＩＯＩＣ許可） １本の動作終了線（ＯＰ　　ＥＮＤ　　ＥＩＳ５）再び
第２３図を参照するに、Ａ／Ｄバス１０ｎ１は、アダプ
タ・バスの物理的部分である。以下では、Ａ／Ｄバス１
０ｎ１を構成する各バイトを説明する。

アプタＡ／Ｄバス・バイト このバイトはＴＯからＴｏまで活勢であり、ｌ０ＩＣ許
可信号が与えられた後のサイクルに「メモリ指令」を保
持する。メモリ書込指令の後、このバイトは最大８サイ
クルにわたってデータを保持する。ｌ０ＩＵからＰＢＯ
指令を受取る場合、このバイトはアダプタ指令時間にｒ
ＰＢｏアダプタ指令」を保持する。メモリ読取りのため
にアダプタ・データ有効信号が活勢である場合、このバ
イトはデータを保持する。

当該ｌ０ＩＣは、Ｔ２クロックを使用してこのバスから
データをクロックする。

アダプタＡ／Ｄバス・バイトｌ このバイトはＴｏからＴＯまで活勢であり、ｌ０ＩＣ許
可信号が与えられた後のサイクルに、メモリ・アドレス
を保持する。メモリ書込指令の後、このバイトは最大８
サイクルにわたってデータを保持する。ｌ０Ｉ−Ｕから
ＰＢＯ指令を受取る場合、このバイトはアダプタ指令時
間にｒＩ１０指令」を保持する。メモリ読取りのために
アダプタ・データ有効信号が活勢である場合、このバイ
トはデータを保持する。当該ｌ０ＩＣは、Ｔ２クロック
を使用してこのバスからデータをクロックする。

アダプタＡ／Ｄバス・バイト２ このバイトはＴＯからＴｏまで活勢であり、ｌ０ＩＣ許
可信号が与えられた後のサイクルに、メモリ・アドレス
を保持する。メモリ書込指令の後、このバイトは最大８
サイクルにわたってデータを保持する。工○ＩＵからＰ
ＢＯを受取る場合、このバイトはアダプタ指令時間に「
優先順位レベル及びｌ０ＩＣアドレス」を保持する。メ
モリ読取りのためにアダプタ・データ有効信号が活勢で
ある場合、このバイトはデータを保持する。当該ｌ０Ｉ
Ｃは、Ｔ−２クロツクを使用してこのバスからデータを
クロックする。

アダプタＡ　／’Ｄバス・バイト３ −閘一 このバイトはＴｏからＴｏまで活勢であり、ｌ０ＩＣ許
可信号が与えられた後のサイクルにメモリ・アドレスを
保持する。メモリ書込指令の後、このバイトは最大８サ
イクルにわたってデータを保持する。ｌ０ＩＵからＰＢ
Ｏ指令を受取る場合、このバイトはアダプタ指令時間に
「宛先アドレス」を保持する。メモリ読取りのためにア
ダプタ・データ有効信号が活勢である場合、このバイト
はデータを保持する。当該ｌ０ＩＣは、Ｔ２クロックを
使用してこのバスからデータをクロックする。

第２３図を参照するに、アダプタ・バス１０ｎはに／Ｓ
バス１０ｎ２を含む。

第２５図には、Ｋ／Ｓバス１０ｎ２のビット・レイアウ
トが示されている。

Ｋ／Ｓバス１０ｎ２は、ｌ０ＩＣ許可信号を受取った後
、ＴＯからＴＯまで活勢である。３７０エミユレーシヨ
ン・モードの場合、このバスはビットＯ−３にシステム
／３７０のキーを保持するが、固有モードの場合はゼロ
を保持しなければならない。もしビット４が活勢であれ
ば、アダプタ・バス１０ｎ１から受取られ且つ指令／ア
ドレス・レジスタ６０ｉへクロック入力されたメモリ・
アドレスは加算器６０ｋによってゼロの値へ加算される
。もしビット４が不活勢であれば、指令／アドレス・レ
ジスタ６０ｉ内のアドレスは３７０オフセツト・レジス
タ６０ｊの値へ加算される。加算器６０ｋから得られる
結果的なアドレスは、メモリ・バス１０ｆに与えられる
アドレスである。

固有モードでは、オフセットがゼロに等しいから、ビッ
ト４は有効でない。メツセージ受領動作の間、Ｋ／Ｓバ
ス１．　Ｏｎ　２のビットＯ−３は当該メツセージの優
先順位値を保持する。当該ｌ０ＩＣがこのバスを駆動す
る時間を除くと、当該ｌ０ＩＵはこのバスを駆動してス
テータスを与える。ステータス・ビット０−１は、ｌ０
Ｉｂ 第２サイクルに指令ステータスについて一回センスされ
、そしてアダプタ・データ有効サイクルの各々の間に読
取動作についてセンスされるか、又は最後の書込データ
・サイクル後の第４サイクルの間に書込動作についてセ
ンスされる。

第２５図には、Ｋ／Ｓバス１０ｎ２のキー・バス部分に
関連するキー・ビットのレイアウトと、Ｋ／Ｓバス１０
ｎ２のステータス・バス部分に関連するステータス・ビ
ットのレイアウトが示されている。ステータス・バスの
ビットは、このバス上の指令のステータス及びデータの
ステータスを表わす。第２５図には、ステータス・バス
の最初の２ビツトに対する指令のステータス（指令ステ
ータス）及びデータのステータス（データ・ステータス
）が示されており、また残りのビットの意味が概略的に
示されている。これらのビットは次のような意味を有す
る。

指令ステータス・ビットの意味 ビットＯ−１：’００’に等しい値はすべてが正常であ
り且つメモリ動作が進行中であることを意味し、０１′
に等しい値は与えられたアドレスが無効（無効アドレス
）であることを意味し、１０′に等しい値は与えられた
キーが与えられたアドレスについて正しくないこと（メ
モリ保護チェック）を意味し、１１′に等しい値は与え
られた指令が有効でないこと（装置チェック）を意味す
る。

ビット２は、指令及びアドレスを伴うＡ／Ｄバス上で、
又は当該指令に続くデータ・サイクルでパリティ・チェ
ックが生じたことを意味する。

またこのビットは、指令サイクルの間にに／Ｓバス上で
パリティ・チェックがあったことを意味する。

ビット３は、ｌ０ＩＵのクロックが停止したこと、そし
て進行中の動作が予測不能で反復されるべきこと（作動
不能）を意味する。

ビット４は、メツセージ・バッファが利用不能であるこ
とを意味する。このビットは、ＭＢＳＷＯレジスタ６０
ｐ　（第２４図）のビット・２８．２９若しくは３１の
゛ＯＲ’結果であるか、又はＭＢＳＷＩレジスタ６０ｇ
のビット、２８．２９若しくは３１のＯＲ−’結果であ
る。もしこのビットが活勢であれば、これはメモリ動作
が行われないであろうことを通知する。このビットは、
メツセージ受領動作についてのみ有意である（バッファ
利用不能）。

ビット５は、Ｋ／Ｓバス上の奇数パリティを維持するた
めのパリティ・ビットである。

データ・ステータス・ビットの意味 Ｉ１０ステータス・レジスタ６０ｅ内のビットは、以下
で説明するような意味を有する。このレジスタはに／Ｓ
バス１０ｎ２がキー情報のために使用される場合、ｌ０
Ｉｂ サイクルを除いたすべての時間に、メモリ・コントロー
ラによってに／Ｓバス１０ｎ２ヘゲートされる。

ビットＯ−１：’００’に等しい値は受信中のデータが
正常であることを意味し、０１′に等しい値は受信中の
データが不良で信頼できないこと（装置チェック−メモ
リ・エラー）を意味し１０’又は１１′に等しい値は予
約されていて無視さるべきである。

ビット２は、ｌ０ＩＣバツフアからのデータを伴なうＡ
／Ｄバス上でパリティ・チェックが生じたことを指示す
る（装置チェック）。

ビット３は、ｌ０ＩＵが停止したこと、そして進行中の
動作が予測不能で反復さるべきこと（装置チェック）を
指示する。

ビット４は、この時間には有効な意味を持たない。

ビット５は、Ｋ／Ｓバスについて奇数パリティを維持す
るためのパリティ・ビットである。

第２３図を参照するに、アダプタ・バスＩｏｎは制御線
グループ１０ｎ３を含む。

制御線グループ１０ｎ３は、次の信号線を含む。

アダプタ指令時間−二の信号はＴｏからＴｏまで活勢で
あり、ｌ０ＩＵによって駆動される。

これは、すべてのｌ０ＩＣに対し、アダプタＡ／Ｄバス
を１２時間にサンプルし且つＰＢＯ指令がこれらのＩＯ
，ＩＣに対するものであるか否かを決定するように通知
する。もし選択フィールドと当該ｌ０ＩＣのアドレスが
一致するならば、アダプタ指令時間の後の第２サイクル
にｌ０ＩＣ肯定応答信号又はｌ０ＩＣ使用中信号が与え
られねばならない。応答がないと、ＩＵＳＷレジスタ６
０ｖのビット２９が付勢され、これに応じてサマリービ
ット３１が付勢され、またＥＩＳビット４が付勢される
。

アダプタ・データ有効−この信号はＴＯからＴＯまで活
勢であり、ｌ０ＩＵによって、駆動される。この信号は
、アダプタＡ／Ｄバスがデータについてサンプルさるべ
きであること、そしてデータが正常でエラー条件が存在
しないか否かを決定するためにステータス・バスが検査
さるべきであることを指示する。

アダプタ・バス・チェック一二の信号はオープン・コレ
クタ信号であって、Ａ／Ｄバス上で不正パリティを受信
した後のサイクルでＴＯからＴｏまでｌ０ＩＣによって
駆動される。アダプタ指令時間及びその後のデータ・サ
イクルの間に、アダプタＡ／Ｄバス上のパリティが検査
される。アダプタ・バス・チェック信号は、ＰＢＯにつ
いてのみ有効である。

ｌ０ＩＣ肯定応答−二の信号はＴｏからＴＯまで活勢で
あり、アダプタ指令時間サイクル後の第２サイクルに当
該１．ＯＩＣによって駆動される。この信号は、選択さ
れたｌ０ＩＣがパリティ・チェックを伴わないＰＢＯ指
令を受信したこと及びこのｌ０ＩＣが当該動作を遂行す
ることを通知する。

ｌ０ＩＣ使用中−この信号はＴｏからＴｏまで活勢であ
り、アダプタ指令時間サイクル後の第２サイクルに当該
工○ＩＣによって駆動される。

この信号は、選択されたｌ０ＩＣがパリティ・チェック
を伴わないＰＢＯ指令を受信したにも拘わらず、現時点
では当該動作を完了できないことを通知する。

ＥＩＳビット４（’Ｉ１０例外）−この信号は割込信号
であり、ＳＰＤバス指令の実行中に生ずる例外条件を指
示する。これは動的信号であり、各ｌ０ＩＣからのｌ０
ＩＣステータス・ワード（ＩＣ８Ｗ）ステータス・サマ
リ・ビット２８を論理ＯＲすることによって作成される
。ＩＣ８Ｗビツト２８は、ＳＰＤバスにおけるエラーヌ
は他の事象の発生（これはＩＰＵが処理すべきものであ
る）を指示するサマリ・ビットである。ＥＩＳビット４
は、［マスク使用ＩＣ８Ｗリセツト」命令によってゼロ
へリセットされるまで、活勢に留まる。またこの信号は
、ｌ０ＩＵステータス・レジスタ６０ｖのサマリ・ビッ
ト３１が活勢である場合にも存在する。

動作終了ＥＩＳビット５−この信号は割込信号であり、
異常に完了した動作を通知する。これは動的信号であっ
て、メツセージ・オリジン・ステータス・ワード（ＭＯ
８Ｗ）の動作終了ビットＯとＭＯ８ＷＯ８−タス・サマ
リ・ビット２との論理ＡＮＤによって作成される。各ｌ
０ＩＣは、別個の動作終了ＥＩＳ　　５信号を、ｌ０Ｉ
Ｃ動作終了サマリ・レジスタ６０ｗへ送る。

これらの４ビツトは論理ＯＲされ、その結果は活勢な外
部割込ビット５となる。ＭＯ８Ｗビット２は、当該動作
の終了時にＩＰＵが処理することを必要とするような、
異常ステータスを指示するサマリ・ビットである。動作
終了ＥＩＳ５は、ｒＭＯ８Ｗ移動」指令を実行すること
によってＭＯ８Ｗビットがゼロへリセットされるまで、
オンに留まる。この場合、動作終了ビットＯは１に等し
くなる。

ｌ０ＩＣ要求−この信号はｌ０Ｉｂ 受信した後Ｔ２からＴ２まで活勢であり、各ｌ０ＩＣの
別個の線によってｌ０ＩＵへ駆動される。この信号は、
ｌ０ＩＵに対し、当該ｌ０ＩＣがアダプタ・インタフェ
ースを使用してメモリへのアクセスを得るための通常の
Ｉ１０要求を有することを通知する。通常のＩ１０要求
は、同じｌ０ＩＣからのサイクル・スチール要求と相互
に排他的である。

ｌ０ＩＣ指令要求−この信号は、ｌ０Ｉｂ信号を受信し
た後にＴ２からＴ２まで活勢であり、各ｌ０ＩＵの別個
の線によってｌ０ＩＵへ駆動される。この信号は、ｌ０
ＩＵに対し、当該ｌ０ＩＣがアダプタ・インタフェース
を使用して中央メモリ１０ｄへのアクセスを得るための
最高優先順位のＩ１０要求を有することを通知する。こ
の信号は、次のＣＣＷについて必要な４又は８バイトの
要求のためにのみ使用される。もし他の目的のために使
用されるならば。

他のｌ０ＩＣの性能が低下することがある。ｌ０ＩＣ指
令要求は、同じｌ０ＩＣからの通常のＩ１０要求と相互
に排他的である。

ｌ０ＩＣ許可−この信号はＴ１からＴ１まで活勢であり
、第１図の調停論理１０ｉによって各ｌ０ＩＣへ駆動さ
れる。この信号は、当該ｌ０ＩＣに対し、その要求が許
可されたこと、そしてｌ０ＩＣ指令時間である次のＴｏ
−Ｔｏにその指令、アドレス及びキーをアダプタ・イン
タフェースへ駆動すべきことを通知する。

次に、第２３図及び他の図面を参照して、アダプタ・バ
スＩｏｎの動作を説明する。

アダプタ・バス・インタフェースの主たる用途は、次の
とおりである。

１、ＰＢＯメツセージ動作−ＰＢＯ情報の転送。

２、メモリ動作−ＩＯＩＣデータのメモリとの授受。

３、メツセージ受領動作−メモリへのｌ１０ｆｉツセー
ジ情報の転送。

以下、これらの用途の各々について詳述する。

１、ＰＢＯメツセージ動作：プロセッサ・バス動作（Ｐ
　Ｂ　Ｏ）は、ＩＰＵ　　１０ａから発信された特定命
令の実行に基く、任意の動作である。以下の表−１には
、ｌ０ＩＣを使用してアダプタ・バスＩｏｎ及びＳＰＤ
バスＬｏｔ−Ｌｏｗで動作を行なうために、ＩＰＵ　　
１０ａによって実行される有効なＰＢＯ命令のリストが
示されている。

表−Ｉ　　ｌ０ＩＣによって解読される有効なＰＢＯ命
令プロセッサ・バス動作（ＰＢＯ）はＩＰＵ　　１０ａ
で発信され、データ・キャッシュ１０ｃ及びメモリ・バ
ス１０ｆを介して工ＯＩＵ　１０ｅへ中継される。ＰＢ
○要求の受信時に、メモリ制御１０ｇ　は第１図のＰＢ
Ｏ要求線７を付勢することによってメモリ・バス１０ｆ
を要求し、次いで調停論理１０ｉからの許可信号を待機
する。データ・キャッシュ１０ｃ及びメモリ制御１０ｇ
がともに調停論理１０ｉからのＰＢＯ許可線を受取る場
合、データ・キャッシュは（それがＩＰＵｌｏａがらＡ
−バスを介して受取った）情報を、メモリ・バス１０ｆ
を介して第２４図のメモリ制御論理１０ｇ内のＢ−レジ
スタ６０ｄへ送る。次のサイクルの間、データ・キャッ
シュ１０ｃは（それがＩＰＵｌｏａからＤ−バスを介し
て受取った）情報を、第２４図のメモリ制御論理１０ｇ
内のＢ−レジスタ６０ｄへ送る。

ｌ０ＩＣに対するＰＢＯ動作には、コピー動作とロード
動作の２種類がある。以下、その各々について説明する
。

Ａ、コピー動作 第３３図には、ＰＢＯコピー動作のタイミングが示され
ている。但し、第３３図を含む第２８図ないし第４０図
のタイミング図では、下記の表−２に示す略号が使用さ
れていることに注意されたい。

表−２第２８図〜第４０図中の略号 コピー動作の間、第３のＰＢＯサイクルでデータはｌ０
ＩＵからｌ０ＩＣへ逆送される。１つのＰＢＯコピー動
作の間には、次の３サイクルが存在する。

（１）アダプタ指令時間サイクル （２）データ有効サイクル （３）データ復帰サイクル アダプタ指令時間サイクルは、ｌ０ＩＣ許可信号のサイ
クルでＴＯからＴＯまで生ずる。第２４図に示すメモリ
制御１０ｇ内のＡ−レジスタ６０Ｃの内容は、このサイ
クルの間にアダプタ・バスＩｏｎを介してｌ０ＩＣヘゲ
ートされる。このデータは、第４図の宛先選択レジスタ
２０ｈヘクロツク入力される宛先選択情報を表わす。

次のサイクルはデータ有効サイクルである。このサイク
ルの間、Ｂ−レジスタ６０ｄの内容はアダプタ・バスＩ
ｏｎを介してｌ０ＩＣへクロック入力され、そこからセ
レクタ・バッファ２０ｅに記憶される。

ＰＢＯシーケンスの最終サイクルは、データ復帰サイク
ルである。Ａ−レジスタ６０Ｃ及びＢ−レジスタ６０ｄ
の情報に応答して、選択されたｌ０ＩＣ１０ｊ−１０ｍ
は、Ａ−レジスタ６０ｃ及びＢ−レジスタ６０ｄの情報
に対応するデータを、アダプタ・バスＩｏｎを介してｌ
０ＩＵ　　１０ｅのＢ−レジスタ６０ｄヘゲートする。

次にこのデータは、メモリ・バス１０ｆに対する後のア
クセス要求に応答して、該メモリ・バス１０ｆ及びデー
タ・キャッシュ１０ｃを介してＩＰＵ　　１０ａへ逆転
送される。またこの選択されたｌ０ＩＣは、ｌ０ＩＣ肯
定応答信号又はｌ０ＩＣ使用中信号をＩＰＵへ送る。

もしｌ０ＩＣ肯定応答信号がｌ０ＩＣから受取られない
ならば、ｌ０ＩＵステータス・ワード・レジスタ６０ｖ
のビット２９がセットされ、これに応じてサマリ・ビッ
ト３１がセットされるので、外部割込サマリ・ビット４
が付勢される。もしｌ０ＩＣ使用中信号が受取られるな
らば、ｒＵＳＷレジスタ６０ｖのビット３０がセットさ
れ、これに応じてサマリ・ビット３１がセットされるの
で、ＥＩＳビット４が付勢されることになる。

Ｂ、ロード動作 第３２図には、ＰＢＯロード動作のタイミング図が示さ
れている。

一般に、ＰＢＯロード動作はＰＢＯコピー動作と同じシ
ーケンスを取るが、相違点としては、第３サイクルの間
に、ｌ０ＩＣ肯定応答信号がＩＰＵへ逆転送されるも、
データは転送されないということである。

前記の表−１は、有効なＰＢＯ指令のリストを示す。

２、メモリ動作：アダプタ・バス上のメモリ動作は、常
にｌ０ＩＣで生ぜられる。ｌ０ＩＣが第１図のメモリ制
御Ｌｏｇへ送るメモリ指令には、読取り、書込み及び読
取り一変更−書込み（ＲＭＭ）の３種類がある。読取り
は、中央メモリ１０ｄからデータを取出し、これを■○
ＩＣへ送る。書込みは、ｌ０ＩＣからデータを取出し、
これを中央メモリ１０ｄへ置く。読取り一変更−書込み
は、ｌ０ＩＣからデータを取出し、これを中央メモリ１
０ｄに置くものであるが、最初に８バイトの読取動作が
遂行され、続いて書込むべき新しいデータのマージ（組
合せ）が行われる。

ｌ０ＩＣが第１図のメモリ制御Ｌｏｇへ送る有効なメモ
リ指令については、以下の表−３を参照されたい。

００００１０１−　　０Ａ−ＯＢ　　メツセージ受領要
求表３．ｌ０ＩＣによって発生されるメモリ指令表−３
のメモリ指令には、主として、読取り、書込み、読取り
一変更−書込みの３種類がある。

以下、これらのメモリ指令について詳述する。

Ａ、読取り Ｉ１０読取り動作のタイミングについては、第２８図を
参照されたい。

１０ＩＣ指令時間：アダプタＡ／Ｄバスのバイト０は１
，２，４．６又は８ワード・データのための読取指令を
保持しており、これはｌ０ＩＣから第２４図のメモリ制
御１０ｇ内の指令／アドレス・レジスタ６０ｉへクロッ
ク入力される。前記の表−３は、使用しうる有効な指令
を示す。アダプタＡ／Ｄバスのバイト１−３はメモリ読
取りのための開始アドレスを保持しており、これは当該
ｌ０ＩＣからメモリ制御Ｌｏｇへクロック入力される。

もしＩ１０キー・レジスタ６０ｆのビット４が不活勢で
あれば、指令／アドレス・レジスタ６０ｉ中のアドレス
は、メモリ指令時間の前に、加算器６０ｋによって３７
０オフセツト・レジスタ６０ｊの値へ加算される。この
結果的なアドレスは、キー・スタック・アレイ６０ｈへ
与えられるアドレスである。キー・スタックからキー・
データ・レジスタ６０ｇへ読込まれたデータは、その後
Ｉ１０キー・レジスタ６０ｆに受取られたキーと比較さ
れる。もしこれがキー比較動作を満足させるならば、当
該メモリ動作はそのまま進行する６しかし、もしメモリ
保護チェック又は無効アドレス・チェックが生ずるなら
ば、当該動作は停止され、そしてエラー・ステータスが
エラー検出論理６０ｍからＩ１０ステータス・レジスタ
６０ｅへ送られ、そこでに／Ｓバス１０ｎ２へ駆動され
る。

アダプタ・データ無効：指令及びアドレスをメモリ制御
１０ｇ（最終的には中央メモリ１０ｄ）へ送った後、当
該ｌ０ＩＣは中央メモリ］Ｏｄからのデータを待機する
。メモリ・バス１０ｆで受取られたデータはデータ入力
レジスタ６０ａヘクロツク入力され、次のサイクルにア
ダプタＡ／Ｄバス１０ｎ１へ中継される。またメモリ・
データ有効信号は１サイクル遅延され、アダプタ・デー
タ有効信号となる。アダプタ・データ有効信号は、転送
された各データ・ワードがいつ当該ｌ０ＩＣのデータ・
バッファ２０ａヘロードされるかを指示する。ここで注
意すべきは、中央メモリ１０ｄによって拡張ＦＣＣ再試
行が行われる場合、データ・サイクルは必ずしも連続的
ではない、ということである。

ステータス時間：第２４図のＩ１０ステータス・レジス
タ６０ｅからの読取ステータスは、アダプタ・データ有
効信号とともにデータが送られる同じ時間に、ｌ０ＩＣ
へ送られる。

Ｂ、書込み 第２９図には、Ｉ１０書込動作のタイミングが示されて
いる。

ｌ０ＩＣ指令時間：　Ａ／ＤバスのバイトＯは、２．４
．６又は８ワード・データのための書込指令を保持する
。バイト１−３は、メモリ書込みのための開始アドレス
を保持する。Ｋ／Ｓバスは、メモリ保護キーを保持する
。開始サイクルは、読取指令のそれと同じである。デー
タは、指令アドレス・サイクルの直後に続く。

データ・サイクル：　ｌ０ＩＣ指令時間サイクルの直後
にあるサイクルは、メモリに書込まれるべきデータを保
持する。データはバイト整列されており、８バイトの境
界内になければならない。すなわち、３２バイトの要求
は３２バイトの境界で開始しなければならない。データ
はデータ入力レジスタ６０ａヘロードされ、次のサイク
ルでデータ出力レジスタ６０ｂへ転送される。そこから
このデータは、メモリ・バス１０ｆへ送られる。このデ
ータの遅延は２サイクルであり、その間にキー検査動作
が行われるとともに、発生された新しいアドレスがメモ
リ指令時間にメモリ・バス１０ｆヘゲ−１〜される。

ステータス時間：　ｌ０ＩＵからの書込みステータスは
、最終のデータ有効サイクルの後の第４サイクルにｌ０
ＩＣへ送られる。但し、書込みを行なう場合、アダプタ
・データ有効線は使用されないことに注意されたい。

Ｃ０読取り一変更−書込み（ＲＭＷ） 第３０図には、Ｉｌｏ　　ＲＭＷ動作のタイミングが示
されている。

ｌ０ＩＣ指令時間：　Ａ／ＤバスのバイトＯは、１ない
し７バイトのデータに対する書込指令を保持する。バイ
ト１−３は、メモリ書込みの開始アドレスを保持する。

Ｋ／Ｓバスは、メモリ保護キーを保持する。

データ・サイクル：　ｌ０ＩＣ指令時間のすぐ後に続く
２サイクルは、中央メモリ１０ｄに書込まれるべきデー
タを保持する。このデータはバイ１〜整列されており、
８バイト境界上に置かれていなければならない。転送さ
れた第１ワードはデータ出力レジスタ６０ｂで終るが、
転送された第２ワードはデータ入力レジスタ６０ａで終
る。このデータはメモリ・バス１　’Ｏｆに２回送られ
、読取動作の間に１回送られ、そして書込動作の間にも
送られる。この結果、もしこのデータが現にデータ・キ
ャッシュ１０ｃにあって且つこのデータが当該アクセス
の前に変更されているならば、データ・キャッシュ１０
ｃは読取り一変更−書込動作の読取部分の間にこれを変
更することができる。

ステータス時間：ｌ０ＩＵからの書込ステータスは、ア
ダプタ・データ有効線が活勢になる後の第４サイクルに
ｌ０ＩＣへ送られる。

３、メツセージ受領動作：アダプタ・バス上のメツセー
ジ受領動作は、メモリ書込みとほぼ同じである。両者の
相違は次のとおりである。ｌ０ＩＣは、ｌ０ＩＵヘアド
レスを送るかわりに、メツセージ優先順位値をに／Ｓバ
ス１０ｎ２に置く。この優先順位値はＩ１０キー・レジ
スタ６０ｆヘクロツク入力され、メツセージ・バッファ
・オリジン・レジスタ０（６０ｐ）又はメツセージ・バ
ッファ・オリジン・レジスタ１（６０ｇ）を選択するた
めに使用される。該レジスタは、アドレスをメモリ指令
時間にメモリ・バスへ与える。

Ａ、メモリに対するメツセージ受領 第３１図には、Ｉ　、／　Ｏメツセージ受領動作のタイ
ミングが示されている。

ｌ０ＩＣ指令時間：Ａ／Ｄバスのバイト０は、指令コー
ド・ポイントＸ’ＯＡ’を保持する。

バイト１−３は正しいパリティを保持する。Ｋ／Ｓバス
はメツセージ優先順位値を保持する。

データ有効：　ｌ０ＩＣ指令時間サイクルのすぐ後に続
く４サイクルは、メモリに書込まれるべき以下の情報を
保持する。

（１）ＳＰＤバスにおける選択サイクル中のＡ／Ｄバス
の内容、 （２）ＳＰＤバスにおける第１データ・サイクル中のＡ
／Ｄバスの内容、 （３）ＳＰＤバスにおける第２データ・サイクル中のＡ
／Ｄバスの内容、 （４）メツセージ受領ステータス・ワード（ＭＡＳＷ）
。

ｆ５．ＳＰＤバス（第２２図−第２３図、第２６図−第
２７図） 第２３図を参照するに、ＳＰＤバスＬｏｔ−１０ｗは、
アドレス・データ（Ａ／Ｄ）バスＬｏｔ１、指令／ステ
ータス（Ｃ／Ｓ）バス１０ｔ２、オリジン／宛先（０／
Ｄ）バス１０ｔ３及び制御線グループ１０ｔ４を含む。

制御線グループ１０ｔ４は、バス制御ユニット（ＢＣＵ
）５０に関連する制御線として、バス要求（ＲＥＱＢ）
、バス肯定応答（ＡＣＫＢ）、バス許可（ＢＵＳＧ）、
モニタ・クロック、バス・クリア、ボード選択を含み、
さらにアダプタ・バス制御３０及びＳＰＤバス制御４０
に関連するマスク・ステアリング（ＭＳＴ）、スレーブ
作動可能（ＲＤＹ）、マスタ選択（ＭＳＥＬ）及び電源
オン・リセット（ＰＯＲ）を含む。

ＳＰＤバスは、ｌ０ＩＣと入出力バス・ユニット（ＩＯ
ＢＵ）との間の非同期式インタフェースである。これは
、３つのサブ・バス、１３本の制御線及びポーリング用
の３本の信号線から成る。

Ａ／Ｄバスは３６ビツトの３状態２方向性バスであって
、パリティ付きの４バイトから成る。Ｃ／Ｓバスは９ビ
ツトの３状態２方向性バスであって、パリティ付きの１
バイトから成る。Ｏ／Ｄバスは６ビツトの３状態２方向
性バスであって、パリティ付きの５ビツトから成る。制
御線グループは、以下の４グループに類別される。

１、タグ線 マスク・ステアリング ゛　　マスタ選択 スレーブ作動可能 ２、直接選択線 カード選択 ボード選択 ３、調停線 バス要求 要求優先順位０−２ バス肯定応答 バス肯定応答ボール人力／入力 バス肯定応答ポール出力 バス許可 ４、制御線 バス・クリア モニタ・クロック 電源オン・リセット 第２３図を参照するに、ＳＰＤバス１０ｔ−１０ｗはＡ
／Ｄバス１０ｔ１を含む。以下、このバスの信号を説明
する。

Ａ／Ｄバス選択サイクル：このＡ／’Ｄバスはバス・マ
スクによって駆動され、マスク選択信号の前に有効で且
つスレーブ作動可能信号まで有効でなければならない。

ｌ０ＩＣがマスクである場合、これは選択データ・バッ
ファ２ＯｆからのデータをＡ／Ｄバスへ駆動する。ｌ０
ＩＣがスレーブである場合、これはＡ／Ｄバスからのす
べての４バイト・データを、キー・バッファ２０ｃ内の
データ・バッファ０、パイ１−〇と、アドレス・レジス
タ２０ｄ又は診断バッファ２０ｊ内のバイト１−３に記
憶する。

Ａ／Ｄバス・データ・サイクル（書込み）：Ａ／Ｄバス
はバス・マスクによって駆動され、マスク選択信号の前
に有効で且つスレーブ作動可能信号まで有効でなければ
ならない。ＴＯＩＣがマスクである場合、これはメツセ
ージ・バッファ２０ｂからのデータをＡ／Ｄバスへ駆動
する。ｌ０ＩＣがスレーブである場合、これはＡ／Ｄバ
スからのデータをデータ・バッファ２０ａに記憶する。

Ａ／Ｄバス・データ・サイクル（読取り）：Ａ／Ｄバス
はバス・スレーブによって駆動され、スレーブ作動可能
信号の前に有効で且つマスク選択信号が不活勢となるま
で有効でなければならない。ｌ０ＩＣがマスクである場
合、これはＡ／Ｄバスからのデータをメツセージ・バッ
ファ２０ｂに記憶する。ｌ０ＩＣがスレーブである場合
、これはＩＣＣＲＣＣ−タス・レジスタ２０ｇ又は診断
バッファ２０ｊで以てＡ／Ｄバスを駆動する。

第２３図を参照するに、ＳＰＤバス１０ｔ−１０ｗはＣ
／Ｓバス１０ｔ２を含む。以下、このバスの信号を説明
する。

選択サイクル：　Ｃ／Ｓバスはバス・マスクによって駆
動され、マスク選択信号の前に有効で且つスレーブ作動
可能信号まで有効でなければなラナイ。ｌ０ＩＣがマス
クである場合、これは指令レジスタ２０ｉのビット５−
７及び１１−１５をＣ／Ｓバスへ駆動する。

Ｃ／Ｓバスの指令ビットについては、第２６図を参照さ
れたい。

データ・サイクル：Ｃ／Ｓバスはバス・スレーブによっ
て駆動され、スレーブ作動可能信号の前に有効で且つマ
スク選択信号が不活勢となるまで有効でなければならな
い。ｌ０ＩＣがマスクである場合、これはＣ／Ｓバスか
らのステータスをＭＯ８ＷＯ８−タス・レジスタに記憶
する。

Ｃ／Ｓバスのステータス・ビットについては、第２７図
を参照されたい。

第２３図を参照するに、ＳＰＤバスＬｏｔ−１０ｗはＯ
／Ｄバス１０ｔ３を含む。以下、このバスの信号を説明
する。

０／Ｄバス選択サイクル：　Ｏ／Ｄバスはバス・マスク
によって駆動され、マスタ選択信号の前に有効で且つス
レーブ作動可能信号まで有効でなければならない。ｌ０
ＩＣがマスクである場合、これは指令レジスタ２０ｉの
ビット２７−３１をＯ／Ｄバスへ駆動する。

０／Ｄバス・データ・サイクル（通常）：Ｏ／Ｄバスは
バス・マスクによってそのアドレスを伴って駆動される
から、スレーブはオリジン・アドレスを知ることができ
る。マスクのオリジン・アドレスはマスク選択信号の前
に有効で且つ各データ・サイクルのスレーブ作動可能信
号が活勢となるまで有効でなければならない。またＯ／
Ｄバスの値は、バス動作の各データ・サイクルについて
同じでなければならない。

０／Ｄバス・データ・サイクル（直接）：○／Ｄバスは
バス・スレーブによってそのアドレスを伴なって駆動さ
れるから、ＢＣＵはこのアドレスをＭＯ８ＷＯ８−タス
・レジスタに置くことができる。スレーブ・アドレスは
スレーブ作動可能信号の前に有効で且つマスク選択信号
が不活勢となるまで有効でなければならない。

第２３図の制御線グループ１０ｔ４を参照するに、ＳＰ
Ｄバス１０ｔ−１０ｗはこの制御線グループの一部とし
て下記のタグ線を含む。

１、マスタ選択（ＭＳＥＬ） 選択サイクルＳ　Ｍ　Ｓ　Ｅ　Ｌ線は、バス動作サイク
ルの開始を指示する。バス許可信号に応答して、ＭＳＥ
Ｌ信号はｌ０ＢＵによるバスのマスタシ　゛ツブ（支配
）を指示する。ＭＳＥＬ信号は、Ａ／Ｄバス、Ｃ／Ｓバ
ス及びＯ／Ｄバスの有効性を指示する。ＭＳＥＬ信号は
、スレーブ作動可能信号及びバス肯定応答信号とインタ
ロックされる。

データ・サイクル：ＭＳＥＬ信号はバス・マスクによっ
て駆動されるバスの有効性を指示し、またスレーブ作動
可能信号とインタロックされる。

２、スレーブ作動可能（ＲＤＹ） 選択サイクル：　Ｍ　Ｓ　Ｅ　Ｌ信号に対するＲＤＹ線
の応答は、Ａ／Ｄバス、Ｃ／Ｓバス及びＯ／Ｄバス上の
情報が受取られたことを指示する。

データ・サイクル：ＭＳＥＬ信号に対するＲＤＹ応答は
、マスクによって送られた情報が受取られたことを指示
し、そしてマスクへ送られつつある情報の有効性を指示
する。

３、マスク・ステアリング（ＭＳＴ） 選択サイクル：ＭＳＴ線はバス・マスクによって付勢さ
れ、そしてＢＣＵ　　５０によって受取られる。

データ・サイクル：バス・マスクによってＭＳＴ信号が
脱勢された場合、これは現在のバス動作が完了したこと
、そして新しい動作を開始させるためにバス許可信号が
付勢されうろことを指示する。

第２３図の制御線グループ１０ｔ４を再び参照するに、
ＳＰＤバスＬｏｔ−Ｌｏｗはこの制御線グループの一部
として下記の直接選択線を含む。

１、カード選択 選択サイクル：ボード選択とともに使用されるカード選
択線は、直接選択を行なっている場合、選択を指示する
。カード選択線は、ＥＣＵを除くすべてのｌ０ＢＵによ
って必要とされる入力である。カード選択線の源は、各
ｌ０ＢＵ力−ド位置に対する異なるＡ／Ｄバス線（ビッ
ト位置０−１５）である。たとえば、Ａ／Ｄバス・ビッ
トＯは第１のカード位置に対応し、Ａ／Ｄバス・ビット
２は第２のカード位置に対応する、等々である。

２、ボード選択 選択サイクル二カード選択線とともに使用されるボード
選択線は、直接選択を行なっている場合、選択を指示す
る。ボード選択線は、ＢＣＵを除くすべてのｌ０ＢＵに
よって必要とされる入力である。ボード選択線の源は各
ボード上のドライバであり、これはＡ／Ｄバス・ビット
２９−３１を解読してボード選択線が付勢さるべきか否
かを決定する。たとえば、Ａ　／　Ｄバス・ビット２９
−３１が全部ゼロである場合、ｌ０ＩＣはボード選択線
を駆動する。

第２３図の制御線グループ１０ｔ４を参照するに、ｓＰ
ＤバスＬｏｔ−Ｌｏｗはこの制御線グループの一部とし
て下記の調停線を含む。

１、゛バス要求（ＲＥＱＢ） ＳＰＤバスのサービスがｌ０１３Ｕによって必要とされ
る場合、このｌ０ＢＵによってＲＥＱＢ線が付勢され、
バス調停手段によって受取られる。

２、要求優先順位０−２　（ＲＥＱＰ　　０−２）ＲＥ
ＱＰ　　Ｏ−２線は、ＲＥＱＢ線によって指示されたバ
ス要求に関連する優先順位レベル要求である。バス要求
については４レベルの優先順位が可能であり、ＲＥＱＰ
Ｏが最高優先順位で、活勢な優先順位線を持たないバス
要求が最低優先順位である。活勢なバス要求を有するｌ
０ＢＵはその優先順位をＲＥ　Ｑ　Ｐ　ｎ線に指示され
たレベルと比較しなければならず、そしてもしこれが−
層低い優先順位を有するならば、これはポールを伝播さ
せなければならない。

３、バス肯定応答バス（ＡＣＫＢ） バス調停手段からのＡＣＫＢ線は、次のバス・マスクに
対する調停の開始を指示する。ｌ０ＢＵはＡＣＫＢ線を
使用してＲＥ　Ｑ　Ｐ　ｎを伴なうその要求をサンプル
するとともに、ＡＢＰＩ及びＡＢＰＩ’が活勢であると
きにこれがポールを伝播するか否かを決定する。

４、バス肯定応答ポール入力／入力’（ＡＢＰＩ、ＡＢ
ＰＩ　’） すべてのｌ０ＢＵは、調停をサポートするためにＡＢＰ
Ｉ及びＡＢＰＩ’線を必要とする。

各ｌ０ＢＵはＡＢＰＩ及びＡＢＰＩ’に対する内部的な
終了を与え、これにより伝播経路を分断することなく直
列ストリングからｌ０ＢＵを除去することが可能となる
。

５、バス背定応答ポール出力（ＡＢＰＯ）すべてのｌ６
ＢＵは、調停をサポートするためにＡＢＰＯ線を必要と
する。ＡＣＫＢ線が活勢であり、その要求が不活勢であ
るか又は他の要求よりも優先順位が低く、そしてＡｒ５
ＰＩ線及びＡＢＰＩ’線が活勢である場合、ＡＢ　ＰＯ
線はｌ０ＢＵによって付勢される。

６、バス許可（ＢＵＳＧ） ＢＵＳＧ線がバス調停手段によって付勢されるのは、次
の動作のバス・マスクを確定するためである。バス許可
信号は、直列ポールを停止した工○ＢＵに対し、該ｌ０
ＢＵが１つのバス動作についてバス・マスクであること
を通知する。ＢＵＳＧ信号が活勢である間にＭＳＥＬ信
号が付勢されると、これは他のすべてのｌ０ＢＵに対す
る選択サイクルの開始を指示する。ＢＵＳＧ信号は、Ｍ
ＳＥＬ信号が脱勢された後に脱勢される。

第２３図の制御線グループ１０ｔ４を参照するに、ＳＰ
ＤバスＬｏｔ−１０ｗはこの制御線グループの一部とし
て下記の制御線を含む。

１、バス・クリア バス・クリア線はＢＣ：Ｕ３Ｏによって駆動され、下記
の活動を生ぜしぬる。

動作中のｌ０ＢＵがその動作を直ちに停止し、すべての
バス及びタグを脱勢する。

バス・クリアが活勢である間、他のすべてのｌ０ＢＵが
すべてのバス及びタグを脱勢する。

２、モニタ・クロ、ツク モニタ・クロック線はＢＣＵによって駆動され、タイム
アウトの検出後に付勢される。モニタ・クロックはすべ
てのｌ０ＢＵに対する入力であり、これらのｌ０ＢＵに
対しステータスを収集するように通知する。

３、電源オン・リセット（ＦＯＲ） ＦＯＲ線は、電源領域のすべての電源オン／オフ・シー
ケンスについて活勢である。ＦＯＲ線は、電源領域に関
連する電源によって駆動される。ＦＯＲ線については、
下記の活動が生ずる。

調停が抑止される。

ｌ０ＢＵアドレスがゼロヘセットされる。

３状態ドライバを高インピーダンス状態に置き且つ他の
ドライバを不活勢状態に置くことによって、ドライバを
脱勢する。

以下では、第１図及び第２３図を参照して、ＳＰＤバス
Ｌｏｔ−Ｌｏｗの機能を説明する。第１図は、ＳＰＤバ
スと他＋７）ＩＯＢＵ　　ｌ０Ｐ−１Ｏ５との間の関係
を図式的に理解するのに有用である。第２３図は、ＳＰ
Ｄバス１０ｔ−Ｌｏｗの構成を図式的に理解するのに有
用である。

５ＰＤｔ＜スの基本動作には、（１）メモリ動作と、（
２）ユニット動作の２つがある。以下、これらの動作を
詳述する。

１、メモリ動作：ＳＰＤ　　Ｉ１０バス上のメモリ動作
は、ｌ０ＢＵ　　Ｌｏｐ−１０ｓと中央メモリ１０ｄと
の間で１ないし３２データ・バイトのパケットを転送す
る。１パケツトは、１つの選択サイクルと１ないし８デ
ータ、サイクルから成る。

この実現形態では、ｌ０ＩＣはメモリ動作の間は常にス
レーブである。メモリ・シーケンスは、ゼロに等しいＳ
ＰＤ指令指令ビット上って指示される。オンであるビッ
ト１は書込みを指示し、ビット２−７に１を加えたもの
は転送すべきバイトの数を指示する。

ＳＰＤメモリ指令については、以下の表−４を参照され
たい。

注：ＲＭＷ＝読取−変更一書込；ＷＲＴ＝書込；ＲＤ＝
読取表−４８ＰＤメモリ指令 メモリへのメモリ書込み 選択サイクル：マスタ■○ＢＵは、情報を０／Ｄバス１
０ｔ３、Ｃ／Ｓバス１０ｔ２及びＡ／Ｄバス１０ｔ１に
置く。○／Ｄバス１０ｔ３は、ｌ０ＩＣのアドレス、す
なわちｘ”　ｏｏ　’を保持する。Ｃ／Ｓバス１０ｔ２
は、書込指令と転送すべきデータ・バイトの数を保持す
る。

Ａ／Ｄバス１０ｔ１は、バイトＯにキーを保持し、バイ
ト１−３に中央メモリ１０ｄの開始アドレスを保持する
。

データ・サイクル：マスタｌ０ＢＵはそのアドレスをＯ
／Ｄバス１０ｔ３に置き、バイト整列されたワードをＡ
／Ｄバス１０ｔ１に置く。

データ・パケットの大きさに応じて、最大８つのデータ
・サイクルが生じうる。工○ＩＣバッファは、パケット
・データ全体がｌ０ＢＵマスタから転送されてしまうま
で、データをｌ０ＩＣデータ・バッファに置く。ｌ０Ｉ
Ｃは中央メモリ１０ｄの指令を発生し、データをバッフ
ァから該メモリへ転送する。データが中央メモリ１０ｄ
へ転送され且つメモリ・ステータスが工○ＩＣによって
受取られた後、ｌ０ＩＣは完了ステータスをＣ／Ｓバス
１０ｔ２に置く。

メモリからのメモリ読取り 選択サイクル：マスタｌ０ＢＵは、情報をＯ／Ｄバス１
０ｔ３、Ｃ／Ｓバス１０ｔ２及びＡ／Ｄバス１０ｔｌに
置く。○／Ｄバス１０ｔ３はｌ０ＩＣ，のアドレス、す
なわちｘ’ｏｏ’を保持する。Ｃ／Ｓバス１０ｔ２は、
読取指令と転送すべきデータ・バイトの数を保持する。

Ａ／Ｄバス１０ｔ１はバイト０にキーを保持し、バイト
１−３に中央メモリ１０ｄの開始アドレスを保持する。

データ・サイクル：マスタｌ０ＢＵは、そのアドレスを
Ｏ／Ｄバス１０ｔ３に置く。ｌ０ＩＣは中央メモリ１０
ｄの指令を発生し、該メモリからデータを受取り、これ
をｌ０ＩＣデータ・バッファでバッファする。該バッフ
ァが中央メモリ１０ｄからデータ及びステータスを受取
った後、ｌ０ＩＣは該バッファからのバイト整列された
データ・ワードをＡ／Ｄバス１０ｔ１に置く。データ・
パケットの大きさに応じて、最大８つのデータ・サイク
ルが生じうる。またｌ０ＩＣは、最終データ・サイクル
の間に１、完了ステータスをＣ／Ｓバス１０ｔ２に置く
。

２、ユニット動作：この動作は、中央メモリ１０ｄを利
用しないでｌ０ＢＵ相互間で通信を行うための手段を与
える。ユニット動作は、常に１つの選択サイクルと２つ
のデータ・サイクルを有する。

ユニット動作シーケンスは、１に等しいＳＰＤ指令指令
ビット上って指示される。オンであるビット１は書込み
を指示し、オンであるビット２は直接選択を指示する。

ビット３−７はユニット動作指令のコードである。ＳＰ
Ｄバスのユニット動作指令については、以下の表−５を
参照されたい。

注：Ｓ＝送信のみ；Ｒ＝受信のみ；Ｘ＝送信又は受信表
−５８ＰＤユニツ］・動作指令 ユニット書込みは、ｌ０ＢＵマスタからｌ０ＢＵスレー
ブへ８バイトのデータを転送する。

選択サイクル：マスタは、情報０／Ｄバス１０ｔ３、Ｃ
／Ｓバス１０ｔ２及びＡ／Ｄバス１０ｔｌに置く。Ｏ／
Ｄバス１０ｔ３はスレーブのアドレスを保持し、Ｃ／Ｓ
バスは書込指令を保持する。Ａ／Ｄバス１０ｔ１は、機
械に依存する４バイトを保持する。

データ・サイクル：マスタはそのアドレスを０／Ｄバス
１０ｔ３に置き、データを両サイクルの間にＡ／Ｄバス
１０ｔ１に置く。最終データ・サイクルの終了時に、ス
レーブはその完了ステータスをＣ／Ｓバス１０ｔ２に置
く。

ユニット読取りは、ｌ０ＢＵスレーブからの８バイト・
データをｌ０ＢＵマスタへ転送する。

選択サイクル：マスタは情報をＯ／Ｄバス、Ｃ／Ｓバス
及びＡ／Ｄバスに置く。Ｏ／Ｄバスはスレーブのアドレ
スを保持し、Ｃ／Ｓバスは読取指令を保持する。Ａ／Ｄ
バスは、機械に依存する４バイトを保持する。

データ・サイクル；マスタはそのアドレスを○／Ｄバス
に置く。スレーブは両サイクルの間にデータをＡ／Ｄバ
スに置き、最終データ・サイクルの終了時にその完了ス
テータスをＣ／Ｓバスに置く。

ユニット直接書込み：これは８バイトのデータをｌ０Ｉ
Ｃマスタからｌ０ＢＵスレーブへ転送する。制御線グル
ープ１０ｔ４のうちボード選択線及びカード選択線は、
工○ＢＵスレーブを選択スるために使用される。

選択サイクル：　ｌ０ＩＣマスクは、情報をＯ／Ｄバス
、Ｃ／Ｓバス及びＡ／Ｄバスに置く。

０／Ｄバスは書込指令に対するスレーブ・アドレスを保
持し、Ｃ／Ｓバスは書込指令を保持する。Ａ／Ｄバスは
カード及びボード選択データを保持する。

データ・サイクル二ｌ０ＸＣマスクは、両サイクルの間
にデータをＡ／Ｄバスに置く。スレーブはそのアドレス
をＯ／Ｄバスに置き、最終データ・サイクルの終了時に
その完了ステータスをＣ／Ｓバスに置く。

ユニット直接読取り：これはｌ０ＢＵからの８バイトの
データをＩ　ＯＩ’Ｃマスタへ転送する。ボード選択線
及びカード選択線は、ｌ０ＢＵスレーブを選択するため
に使用される。

選択サイクル；マスタは情報をＯ／Ｄバス、Ｃ／Ｓバス
及びＡ／Ｄバスに置く。Ｏ／Ｄバスは正常なパリティを
保持し、Ｃ／Ｓバスは読取指令を保持する。Ａ／Ｄバス
はカード及びボード選択データを保持する。

データ・サイクル：　ｌ０ＢＵスレーブはそのアドレス
をＯ／Ｄバスに置く。スレーブは両サイクルの間にデー
タをＡ／Ｄバスに置き、最終データ・サイクルの終了時
にその完了ステータスをＣ／Ｓバスに置く。

ＳＰＤバスのメツセージ受領動作はユニット書込みと同
様であり、ｌ０ＩＣは常にスレーブである。５ＰＤＯＰ
コードはＧｏ−ＣＦであり、ｌ０ＩＣはデータをメモリ
内のＩＰＵメツセージ・バッファへ送る。

選択サイクル：マスタ■○ＢＵは００′をＣ”／Ｄババ
ス置き、’ｃｘ’をＣ／Ｓバスに置き、そしてＡ／Ｄバ
スは機械に依存する４バイトのデータを保持し、これは
最初のｌ０ＩＣデータ・・バッファに置かれる。

データ・サイクル：マスタｌ０ＢＵはそのアドレスをＯ
／Ｄバスに置き、両サイクルの間にデータをＡ／Ｄバス
に置く。ｌ０ＩＣは２ワードのＡ／Ｄバス・データを第
２及び第３のｌ０ＩＣデータ・バッファに置き、メツセ
ージ受領ステータス・ワード（ＭＡＳＷ）を第４のｌ０
ＩＣデータ・バッファに置く。■○ＩＣはＩＰＵの中央
メモリ指令であるＯＡ’をｌ０ＩＵに送り、その後にデ
ータ・バッファ内の４ワードを送る。ｌ０ＩＵはＩＰＵ
メツセージ・バッファの次のアドレスを知っており、こ
のデータを記憶する。このデータが中央メモリ１０ｄへ
転送され且つメモリ・ステータスがｌ０ＩＣによって受
取られた後、ｌ０ＩＣは完了ステータスをＣ／Ｓバスに
置く。

以下では、ＢＣＵ　　５０によって実施される調停手法
を説明する。この調停手法を実施する場合、ＢＣＵは、
ｌ０ＩＣ（１０ｊ−１０ｍの１つ）又は１以上のｌ０Ｂ
Ｕ　　Ｌｏｐ−１０ｓからＳＰＤバス（１０ｊ−１０ｗ
の１つ）に対するアクセス要求を受取る。ＥＣＵは、ど
のｌ０ＩＣ又はｌ０ＢＵがＳＰＤバスのアクセスを許可
されるか、ということを決定する。

第２２図を参照するに、そこにはＢＣＵ　　５０を含む
ｌ０ＩＣ１０ｊ−１０ｍの他の配置形態が４つのｌ０Ｂ
Ｕ　　Ｌｏｐ−１０ｓに関連して示されている。第２２
図において、１つのｌ０ＩＣはＳＰＤバス調停手段であ
るＢＣＵ　　５０を含む。

他のｌ０ＢＵも図示されている。ｌ０ＩＣは多数のカー
ド・スロット１ないし４へ接続され、該スロットには回
路カードが装着される。スロット１はその位置に従って
スロット２よりも高い優先順位を有し、スロット２はス
ロット３より高い優先順位を有し、以下同様である。第
２２図に示すように、複数のバス（ＲＥＱＢ、ＲＥＱＰ
　　０−２）は各カード・スロット中の各回路カードへ
接続される。第４図に示した追加のバス（Ｃ／Ｓバス１
０ｔ２、Ｏ／Ｄバス１０ｔ３及びＡ／Ｄバス１０ｔｌ）
は各回路カードへ接続される。バス調停手段であるＢＣ
Ｕ　　５０はｌ０ＩＣ内部に配置され、該調停手段はピ
ンＯを有する。各カード・スロット１ないし４における
各回路カードは、ピンＩ。

１′及び０を有する。ピンエ及びピンＩ′は外部の活勢
な源には接続されないが、内部の活勢な源によってオン
にプルされる。スロット１のピン０はスロット２のピン
エヘ接続され、スロッｌ〜３のピンＩ′にも接続される
。スロット２のピンＯは、スロット３のピンＩ及びスロ
ット４のピンＩ′へ接続される。スロット３のピンＯは
スロット４のピン■へ接続され、以下同様である。

次に、第２２図を参照して、ＳＰＤバス調停手段である
ＢＣＵ　　５０によって実施される調停手法を説明する
。

ピンエ及びピン■′は外部の源へ接続されていないので
、ｌ０ＢＵ内部の源によって高レベルにプルされる。Ｂ
ＣＵ　　５０中の調停手段によってバス肯定応答（ＡＣ
ＫＢ）信号が付勢される場合、回路カード１はそのＲＥ
ＱＢピン、ＲＥＱ　　ＰＯビン、ＲＥＱ　　Ｐｉピン及
びＲＥＱ　　Ｐ２ピンのステータスを調べる。もしその
ＲＥＱＢピンが高レベルであれば、これはその他のピン
（ＲＥＱＰＯ，ＲＥＱ　　Ｐｉ及びＲＥＱ　　Ｐ２）の
ステータスを調べる。もしかかる他のピンが高レベルで
、回路カード１がこれらのピンを高レベルにしなかった
のであれば、回路カード１は第２２図に示したそのバス
肯定応答ポール出力０　（ＡＢＰＯＯ）をオンに転する
ことによってスロット２又は３の次のカードへ決定を任
せることになろう。この場合、スロット２の回路カード
２は、ＲＥＱＢピン、ＲＥＱ　　ＰＯ，ＲＥＱ　　ｊｌ
及びＲＥＱ　　Ｐ２ピンを調べる。もしそのＲＥＱＢピ
ンが高レベルで、そのＲＥＱ　　ＰＯ，ＲＥＱ　　Ｐｉ
及び／又はＲＥＱ　　Ｐ２ピンが高レベルであるが、回
路カード２自体がＲＥＱ　　ＰＯ，ＲＥＱ　　Ｐｉ及び
ＲＥＱＰ２ピンを高レベルにしなかったのであれば、回
路カード２は第２２図に示したそのＡＢＰＯ（０）をオ
ンに転することによって、スロット３又は４における次
のカードに決定を任せる。ここで、スロット３の回路カ
ード３がそのピンを調べ、そしてＲＥＱＢピン、ＲＥＱ
　　ＰＯビン、ＲＥＱ　　Ｐ１ピン及びＲＥＱ　　Ｐ２
ピンがいずれも高レベルであることを発見するものと仮
定する。さらに、スロット３の回路カード３が、そのＲ
ＥＱＩ）ＯｌＲＥＱ　　Ｐｉ及びＲ，ＥＱ　　Ｐ２を高
レベルにしたものと仮定する。従って、スロット３の回
路カード３　（ＳＰＤバスへ接続されたｌ０ＢＵの１つ
）がＳＰＤバスのアクセスを獲得する。　所与のｌ０Ｂ
Ｕが特定の期間内に成る動作を完了できない場合、ＢＣ
Ｕ　　５０によってタイムアウトがセットされる。タイ
ムアウトには次の２種類がある。

バス・アイドル型タイムアウト：もしＳ　Ｐ　Ｉ）バス
に要求があり且つ調停後にＭＳＴ線及びＭＳＥＬ線をオ
ンに転するマスクによってこの要求に対する応答が生ぜ
られなければ、バス・アイドル型のタイムアウトが生ず
る。

バス動作型タイムアウト：もしＳＰＤバス動作が開始さ
れたにも拘わらず、これがＭＳＴ線をオフに転すること
によって完了しなければ、バス・アイドル型のタイムア
ウトが生ずる。

直接選択動作は、ＢＣＵのみから生じうる。直接選択指
令は、アドレスを割当てられていないｌ０ＢＵと通信す
るために使用されるユニット動作である。この動作のた
めに直接選択指令が与えられると、ＢＣＵは誰がバス上
にあるかを見出し、このｌ０ＢＵヘアドレスを書込む。

エラー回復は、モニタ・クロック線及びバス・クリア線
を使用するＢＣＵによって遂行される。

第２８図ないし第３３図はアダプタ・バスのタイミング
・シーケンスを示す。さらにこれらの図面は、アダプタ
・バスの種々のインタフェース線が相互に作用する様子
及び各動作に必要なサイクルの数を示している。

第３４図ないし第４０図は、ＳＰＤバスのタイミング・
シーケンスを示す。さらにこれらの図面は、ＳＰＤバス
の種々のインタフェース線が相互に作用する様子及び各
動作に必要なタグ・シーケンスを示している。

ｆ６．綜合動作（第１同−第４０図） 以下では第１図ないし第４０図を参照して、ＳＰＤバス
Ｌｏｔ−Ｌｏｗ、久方出方インタフェース・コントロー
ラ（ＩＯＩＣ）１０ｊ−１０ｍ、アダプタ・バスＩｏｎ
及びメモリ制御１０　ｇの綜合動作を説明する。

１、ｌ０ＩＣ１０ｊ−Ｉｏｍに対するＰＢＯコピー動作 Ａ、ＭＯ８ＷＯ８− 第６図に示したアドレスされたｌ０ＩＣのメツセージ・
オリジン・ステータス・ワード（ＭＯ８Ｗ）はＩＰＵ　
　１０ａへ送られ、ＭＯ８Ｗ（７）内容は変更されない
。

所与のｌ０ＩＣに対するＰＢＯ動作が開始するのは、第
１図（７）ＩＯＩＵ　　１０ｅがすヘテノｌ０ＩＣへア
ダプタ指令時間信号を送って、該すべてのｌ０ＩＣに対
し、第２３図のアダプタＡ／Ｄバス１０ｎ１がｌ０ＩＣ
ＰＢＯ指令を保持することを通知する場合である。これ
に関連するタイミング・シーケンスについては、第３３
図を参照されたい。第１１図に示したアダプタ・バス制
御３０内のＰＢＯシーケンサ３０ｃは、アダプタＡ／Ｄ
バス１０ｎ１から第４図及び第５図の宛先選択レジスタ
２０ｈへＰＢ○指令を゛ロードし、そして第１１図のｌ
０ＩＣ突合せ論理３０ａはそのＰＢＯアドレスをｌ０Ｉ
Ｃハード゛ウエア・アドレスと比較する。もし両アドレ
スが一致すれば、第１１図のＰＢＯ機能論理３０ｂはＰ
ＢＯ指令を解読してこれが、’ＤＡ’指令（表−１参照
）であることを決定する。次いで、ＰＢＯ機能論理３０
ｂはステータス・レジスタ２０ｇの制御をセットし、か
くてＰＢＯの第３サイクルには、第６図に示したＭＯ８
Ｗレジ入レジスタ中タがアダプタＡ／Ｄバス１０ｎ１ヘ
ゲートされる。ＰＢＯアドレスとｌ０ＩＣハードウエア
・アドレスが一致した場合、第１１図のｌ０ＩＣ突合せ
論理３０ａは前記と同一　１４０− じ第３サイクルにｌ０ＩＣ肯定応答信号を送る。

Ｂ、ＭＯ８Ｗ移動 アドレスされたｌ０ＩＣのメツセージ・オリジン・ステ
ータス・ワード（ＭＯ８Ｗ）の内容はＩＰＵｌｏａへ送
られ、もしその動作終了ビットがオン（ＭＯ８Ｗ　（０
）＝１）であれば、ＭＯ８Ｗ内の残りのビットがゼロに
セットされる。もし動作終了ビットがオフ（ＭＯ８Ｗ　
（０）＝Ｏ）であれば、第６図のＭＯ８Ｗは変更されな
い。

ｌ０ＩＣ１０ｊ−１０ｍに対するＰＢＯ動作が開始する
のは、ｌ０ＩＵ　　１０ｅがアダプタ指令時間信号をｌ
０ＩＣへ送って、すべてのｌ０ＩＣに対し、第４図及び
第２３図のアダプタＡ／Ｄバス１０ｎｌが工０■ＣＰＢ
Ｏ指令を保持することを通知する場合である。これに関
連するタイミング・シーケンスについては、第３３図を
参照されたい。第１１図のアダプタ・バス制御３０内の
ＰＢＯシーケンサ３０ｃはアダプタＡ／Ｄバス１０ｎ１
を第４図の宛先選択レジスタ２０ｈヘロードし、そして
第１１図の工○ＩＣ突合せ論理３０ａはＰＢＯアドレス
をｌ０ＩＣハードウエア・アドレスと比較する。もし両
アドレスが一致すれば、第１１図のＰＢＯ機能論理３０
ｂはこのアダプタ指令を解読してこれがＤ８′　（表−
１参照）であることを見出し、次いで第６図のＭＯ８Ｗ
レジスタ内のデータがＰＢＯの第３サイクルにアダプタ
Ａ／Ｄバス１０ｎ１ヘゲートされるようにステータス・
レジスタ２０ｇの制御をセットする。

また、ＰＢＯアドレスとｌ０ＩＣハードウエア・アドレ
スが一致した場合、第１１図のｌ０ＩＣ突合せ論理３０
ａは第３サイクルにｌ０ＩＣ肯定応答信号を送る。第６
図のＭＯ８ＷレジスタがＩＰＵｌｏａへ送られた後、第
１１図のＰＢＯ機能論理３０ｂは動作終了ビットを検査
し、もしこれがオンであれば、ＭＯ８Ｗの残りのビット
をゼロにリセットする。

２、ｌ０ＩＣに対するＰＢｏロード動作Ａ、メツセージ
・バッファ・レジスタ１のロード第４図のメツセージ・
バッファ・レジスタ１（ＭＢＲＩ）２０ｂは、ＩＰ、Ｕ
ｌｏａから４バイトのデータをロードされる。もしメツ
セージ・オリジン機構が使用中であれば、すなわち第６
図に示したＭＯ８Ｗレジスタのビット１がオン（ＭＯ８
Ｗ　（１）＝１）であれば、メツセージ・バッファ・レ
ジスタはロードされない。

所与のｌ０ＩＣに対するＰＢ○動作が開始するのは、第
１図のｌ０ＩＵ　　１０ｅがアダプタ指令時間信号をす
べてのｌ０ＩＣに送って、これらのｌ０ＩＣに対し、ア
ダプタＡ／Ｄバス１０ｎｌがｌ０ＩＣＰＢＯ指令を保持
することを通知する場合である。これに関連するタイミ
ング・シーケンスについては、第３２図を参照されたい
。アダプタ・バス制御３０内のＰＢＯシーケンサ３０ｃ
はアダプタＡ／Ｄバス１０ｎ１の内容を第４図及び第５
図の宛先選択レジスタ２０ｈヘロードし、そして第１１
図のｌ０ＩＣ突合せ論理３０ａはこのＰＢＯアドレスと
ｌ０ＩＣハードウエア・アドレスを比較するとともに、
ＳＰＤ使用中信号を検査する。もし両アドレスが一致し
且っＳＰＤバスが使用中でなければ、ＰＢＯ機能論理３
０ｂはＰＢＯ指令を解読してこれが９Ｅ′（表−１参照
）であることを見出し、次いでアダプタＡ／Ｄバス１０
ｎ１上のデータがＰＢＯの第２サイクルに第４図のＭＢ
ＲＩバッファ２０ｂヘゲートされるようにメツセージ・
バッファ２０ｂの制御をセットする。ＰＢＯアドレスと
ｌ０ＩＣハードウエア・アドレスが一致するか又はＩ　
Ｃ）Ｉ　Ｃが使用中である場合、或いはこれらの両アド
レスが一致し且つメツセージ・オリジン機構（ＭＯＳ、
Ｗ）が使用中である場合、第１１図のＩＣ）ＩＣ突合せ
論理３ｏ　・ａはＰＢＯの第３サイクルにｌ０ＩＣ，肯
定応答信号をｌ０ＩＵ　　１０ｅへ送る。

Ｂ、マスク使用ＩＣ８Ｗリセツト この動作では、第４図のセレクタ・バッファ２０ｅの内
容は「１の補数化」された後、第４図のステータス・レ
ジスタ２０ｇにある第９図のｌ０ＩＣステータス・ワー
ド（ＩｃｓＷ）レジスタのビットと論理ＡＮＤされる。

所与のｊＯＩ　Ｃに対するＰＢＯ動作が開始するのは、
ｌ０ＩＵ　　１０ｅがアダプタ指令時間信号をすべての
ｌ０ＩＣへ送って、これらのｌ０ＩＣに対し、第４図及
び第２３図のアダプタＡ／Ｄバス１０ｎ１がｌ０ＩＣＰ
ＢＯ指令を保持することを通知する場合である。これに
関連するタイミング・シーケンスについては、第３２図
を参照されたい。第１１図のアダプタ・バス制御３０内
のＰＢＯシーケンサ３０ｃは、最初のＰＢＯサイクルの
間に、アダプタＡ／Ｄバス１．　Ｏｎ　１を第４図の宛
先選択レジスタ２０ｈヘロードし、そして第２サイクル
の間に、これを第４図のセレクタ・バッファ２０ｅヘロ
ードする。第１１図のｌ０ＩＣ突合せ論理３０ａは、Ｐ
ＢＯアドレスとｌ０ＩＣバー、ドウエア・アドレスを比
較する。もし両アドレスが一致すれば、第１１図のＰＢ
Ｏ機能論理３０ｂはこのアダプタ指令を解読してこれが
９９′　（表−１参照）であることを見出し、次いで第
２サイクル９後に第４図のセレクタ・バッファ２０ｅの
内容が「１の補数化」されて第９図のＩＣ８Ｗ内のビッ
トと論理ＡＮＤされるようにステータス・レジスタ２０
ｇの制御をセットする。セレフタ・バッファ２０ｅでオ
ンであるビットのみが、ＩＣ’ＳＷ内の対応するビット
をゼロにリセットする。ＰＢＯアドレスとｌ０ＩＣハー
ドウエア・アドレスが一致した場合、ｌ０ＩＣ突合せ論
理３０ａはＰＢ○の第３サイクルにｌ０ＩＣ肯定応答信
号をｌ０ＩＵ　　１０ｅへ送る。

３、ｌ０ＩＣに対するＰＢ○ユニット動作Ａ、ユニット
書込動作 この命令は、指定されたＳＰＤバス（バス１０ｔ−Ｌｏ
ｗの１つ）上でユニット書込動作を要求する。もしメツ
セージ・オリジン機構が使用中であれば、すなわちもし
ＭＯ８Ｗ　（１）＝１であれば、ｌ０ＩＣの状態に変化
はない。

所与のｌ０ＩＣ：に対するＰＢＯ動作が開始するのは、
ｌ０ＩＵがアダプタ指令時間信号をすべてのｌ０ＩＣへ
送って、これらのＩＣ）ＩＣに対し、アダプタＡ／Ｄバ
ス１０ｎ１がｌ０ＩＣＰＢＯ指令を保持することを通知
する場合である。これに関連するタイミング・シーケン
スについては、第３２図を参照されたい。第１１図のア
ダプタ・バス制御３０内のＰＢ○シーケンサ３０ｃは、
最初のＰＢＯサイクルの間に、アダプタＡ／Ｄバス１０
ｎｌを第４図及び第５図の宛先選択レジスタ２０ｈヘロ
ードし、第２サイクルの間にこれをセレクタ・バッファ
２０ｅヘロードする。第１１図のｌ０ＩＣ突合せ論理３
０ａは、ＰＢＯアドレスをｌ０ＩＣハードウエア・アド
レスと比較するとともに、ＳＰＤ使用中信号を検査する
。もし両アドレスが一致し且つＳＰＤバスが使用中でな
ければ、第１１図のＰＢＯ機能論理３０ｂはアダプタ指
令を解読してこれが９６′　（表−１参照）であること
を見出し、次いでもしメツセージ・オリジン機構が使用
中でなければ、ロード指令バッファ制御を使用して第４
図のセレクタ・バッファ２０ｅを選択データ・バッファ
２０ｆへ移動させるとともに、宛先選択レジスタ２０ｈ
を指令レジスタ２０ｉへ移動させる。ＰＢＯアドレスと
ｌ０ＩＣハードウエア・アドレスが一致するか又はｌ０
ＩＣが使用中である場合、或いはこれらのアドレスが一
致し且つメツセージ・オリジン機構が使用中である場合
、ｌ０ＩＣ突合せ論理３０ａはＰＢ○の第３サイクルに
ｌ０ＩＣ肯定応答信号をｌ０ＩＵへ送る。第１１図のＰ
ＢＯ機能論理３０ｂは第２図のＳＰＤバス制御４０へ要
求を送り、該制御はこの命令を受領して第６図のＭＯ８
Ｗビット０．８及び２７−３１をリセットする。メツセ
ージ・オリジン機構は使用中（ＭＯ８Ｗ　（１）＝１）
となる。第１３図のｌ０ＩＣＳＰＤマスタ制御ユニツｈ
　４０　ａは、第２図のＢＣＵ　　５０へＳＰＤバス動
作に対するバス要求（ＲＥＱＢ）信号を送る。マスク制
御ユニット４０ａはＢＣＵ　　５０からバス肯定応答（
ＡＣＫＢ）信号を取出し、もし他のｌ０ＢＵが一層高い
優先順位を持たなければ、このユニットはＡＣＫＢ信号
がＳＰＤバスへ出力されるのを阻止し且つバス許可（Ｂ
ＵＳＧ）信号を待機する。マスク制御ユニット４０ａが
ＢＵＳＧ信号を受取る場合、これはＳＰＤユニット書込
み動作選択サイクル（ＳＰＤバス・シーケンスについて
は第３６図を参照）を開始させるため、第２３図のＳＰ
Ｄ　　Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／
Ｄバス１０ｔ３及び制御線グループ１０ｔ４のマスク・
ステアリング（Ｍ　Ｓ　Ｔ）線を駆動する。選択データ
・バッファ２０ｆはＳＰＤ　　Ａ／Ｄバス１０ｔ１へ送
られ、指令レジスタ２０ｉのＳＰＤバス指令フィールド
はＣ／Ｓバス１０ｔ２へ送られ、そして指令レジスタ２
０ｉの宛先フィールドは第２３図のＯ／ＤバスＬｏｔ３
へ送られる（指令レジスタ２０ｉ内のデータに等しい宛
先選択レジスタ２０ｈについては、第５図を参照された
い）。これらのバスにあるデータが整定した後、マスク
制御ユニット４０ａはＭＳＥＬ線を駆動して、スレーブ
エ○ＢＵに対し、このバス・データが有効であることを
通知する。スレーブエ○ＢＵは、使用中信号を上昇する
ことによって、ｌ０ＩＣにその動作を継続するように通
知する。マスク制御ユニット４０ａはＭ　Ｓ　Ｅ　Ｌ線
を下降してバスの駆動を停止する。ＭＳＥＬ線が降下し
た後、ＢＣＵ　　５０はＢＵＳＧ線を下降し且つスレー
ブｌ０ＢＵは使用中線を下降してこの選択サイクルを終
了する。最初のデータ・サイクルが開始するのは、マス
ク制御ユニット４．０　ａがメツセージ・バッファ１内
のデータでＡ／Ｄバスを駆動し且つｌ０ＩＣアドレス゛
ＯＯ′で○／Ｄバスを駆動する場合である。次に、マス
ク制御ユニット４０ａは受信を行うようにＣ／Ｓバスを
セットし、これらのバスが整定した後、ＭＳＥＬ線を上
昇してバス・データが有効であることを指示する。もし
エラーがあれば、スレーブはステータス（第２７図参照
）で以てＣ／Ｓバスを駆動し、このバスが整定するのを
待機した後、使用中線を上昇する。マスク制御ユニット
４０ａはＭＳＥＬ線を下降し、そしてＡ／Ｄバスの駆動
を停止する。

スレーブは使用中線を下降し、Ｃ／Ｓバスの駆動を停止
して第１データ・サイクルを終了する。第２データ・サ
イクルが開始するのは、マスク制御ユニット４０ａがメ
ツセージ・バッファ２内のデータでＡ／Ｄバスを駆動す
る場合である。Ａ／Ｄバスが整定した後、マスク制御ユ
ニット４０ａはＭＳＥＬ線を上昇してバス・データが有
効であることを指示する。もしエラーが存在していたな
らば、スレーブは終了ステータス又はもしエラーが存在
していたならばエラー・ステータスでＣ／Ｓバスを駆動
し、このバスが整定するのを待機した後、使用中線を上
昇する。マスク制御ユニット４０ａはＭＳＥＬ線を下降
し、Ａ／Ｄバス及びＯ／Ｄバスの駆動を停止する。スレ
ーブは使用中線を下降し、Ｃ／Ｓバスの駆動を停止し、
次いでマスク制御ユニット４０ａはＭＳＴ線を下降する
。ＭＯ８ＷはＣ／Ｓバスから終了ステータスを受取り、
これに応じて動作終了（ＭＳＯＷ　（０））ビットがオ
ンとなり且つ使用中（ＭＯ８Ｗ　（ｉ））ビットがオフ
となって当該動作を終了させる。

Ｂ、ユニット動作読取り この命令は、指定されたＳＰＤバス上でユニット読取動
作を要求する。もしメツセージ・オリジン機構が使用中
（ＭＯ８Ｗ　（１）＝１）であれば、工○ＩＣの状態に
は変化がない。

所与のｌ０ＩＣに対するＰＢＯ動作は、）ＯＩＵがアダ
プタ指令時間信号をすべてのｌ０ＩＣへ送って、該ｌ０
ＩＣに対し、アダプタＡ／ＤバスがＩＯＩＣＰＢＯ指令
を保持することを指示する場合である。これに関連する
タイミング・シーケンスについては、第３２図を参照さ
れたい。アダプタ・バス制御３０内のＰＢＯシーケンサ
３０ｃは、最初のＰＢＯサイクルの間に、アダプタＡ／
Ｄバスを宛先選択レジスタ２０ｈヘロードし、第２サイ
クルの間にこれをセレクタ・バッファ２０ｅヘロードす
る。ｌ０ＩＣ突合せ論理３０ａはＰＢＯアドレスをｌ０
ＩＣハードウエア・アドレスと比較し、またＳＰＤ使用
中信号を検査する。もしアドレスが一致し且つＳＰＤバ
スが使用中でなければ、ＰＢＯ機能論理３０ｂはアダプ
タ指令を解読してこれが９４′　（表−１参照）である
ことを見出し、次いでもしメツセージ・オリジン機構が
使用中でなければ、ロード指令バッファ制御を使用して
セレクタ・バッファ２０ｅを選択データ・バッファ２Ｏ
ｆへ移動するとともに、宛先選択レジスタ２０ｈを指令
レジスタ２０ｉへ移動する。ＰＢＯアドレスとｌ０ＩＣ
ハードウエア・アドレスが一致するか又はｌ０ＩＣが使
用中である場合、或いはアドレスが一致し且つメツセー
ジ・オリジン機構が使用中である場合、ｌ０ＩＣ突合せ
論理３０ａはＰＢＯの第３サイクルにＩＯＩ・Ｃ肯定応
答信号を送る。ＰＢＯ機能論理３０ｂはＳＰＤバス制御
４０へ要求を送り、該制御はこの命令を受取ってＭＯ８
ＷビットＯ１８及び２７−３１をリセットする。メツセ
ージ・オリジン機構は使用中（ＭＯ８Ｗ　（１）＝１）
となる。■０■Ｃ３ＰＤマスタ制御ユニット４０ａは、
ＳＰＤバス動作に対するバス要求（ＲＥ　Ｑ　Ｂ　）信
号を１３ＣＵ　　５０へ送る。マスク制御ユニット４０
ａはＢＣＵ　　５０からバス肯定応答（ＡＣＫＢ）信号
を取出し、そしてもし他のｌ０ＢＵが一層高い優先順位
を有していなければ、これはＡ　ＣＫ　１３信号がＳＰ
Ｄバスへ到達するのを阻止してバス許可（ＢＵＳＧ）信
号を待機する。マスタ制御ユニッ１〜４０ａがＢＵＳＧ
信号を受取る場合、これはＳ　Ｐ　Ｄユニット読取動作
選択サイクルを開始させるため、第２３図のＳＰＤ　　
Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバス
１０ｔ３及びＭＳＴを駆動する。選択データ・バッファ
２Ｏｆは５ＰＤＡ／Ｄバス１０ｔ１へ送られ、指令レジ
スタ２０１のＳＰＤバス指令フィールドはＣ／Ｓバス１
０ｔ２へ送られ、そして指令レジスタ２０ｉの宛先フィ
ールドはＯ／Ｄバスへ送られる。

これらのバス上のデータが整定した後、マスク制御ユニ
ット４０ａはＭＳＥＬ線を駆動して、スレーブｌ０ＢＵ
に対し、バス・データが有効であることを通知する。ス
レーブｌ０ＢＵは、使用中線を上昇することによって、
ｌ０ＩＣに対しその動作を継続するように通知する。マ
スタ制御ユニット４０ａはＭＳＥＩＪ！□を下降し、こ
れらのバスの駆動を停止する。ＭＳＥＬ線が下降した後
、ＢＣＵはＢＵＳＧ線を下降し、スレーブは使用中線を
下降して選択サイクルを終了する。最初のデータ・サイ
クルが開始するのは、マスタ制御ユニット４０ａがｌ０
ＩＣアドレス１００′でＯ／Ｄバス１０ｔ３を駆動する
場合である。次に、マスク制御ユニット４０ａは受信を
行うようにＡ／Ｄバス１０ｔ１及びＣ／Ｓバス１０ｔ２
をセットし、そしてＯ／Ｄバス１０ｔ３が整定した後、
ＭＳＥＬ線を上昇してデータが有効であることを指示す
る。スレーブｌ０ＢＵは、メツセージ・バッファ１（第
２３図参照）に置かれたデータでＡ／Ｄバス１０ｔ１を
駆動し、もしエラーがあれば、ステータスでＣ／Ｓバス
１０ｔ２を駆動する。このバスが整定するのを待機した
後、スレーブＩ　ＯＢ　Ｕは使用中線を上昇する。マス
ク制御ユニット４０ａは、ＭＢＲＩバッファ内でデータ
をバッファした後、ＭＳＥＬ線を下降する。スレーブｌ
０ＢＵは使用中線を下降し、Ａ／Ｄバス１０ｔ１及びＣ
／Ｓバス１０ｔ２の駆動を停止して第１データ・サイク
ルを終了させる。第２データ・サイクルが開始するのは
、マスク制御ユニット４０ａがＭＳＥＬ線を上昇して、
このマスクがそれ以上のデータについて作動可能である
ことを指示する場合である。スレーブｌ０ＢＵは、メツ
セージ・バレファ（第２３図参照）に置かれたデータで
Ａ／Ｄバス１０ｔｌを駆動し、そして終了ステータス又
は（もしエラーが存在していたならば）エラー・スデー
タスでＣ／Ｓバス１０ｔ２を駆動し、これらのバスが整
定するのを待機した後、使用中線を上昇する。マスタ４
０ａは、データをＭＢＲ２バッファ（第２３図参照）で
バッファした後、ＭＳＥＬ線を下降するとともに、Ｏ／
Ｄバス１０ｔ３の駆動を停止する。スレーブｌ０ＢＵは
使用中線を下降し、Ａ／Ｄバス１０ｔｌ及びＣ／Ｓバス
１０ｔ２の駆動を停止し、次いでマスク制御ユニット４
０ａはＭＳＴを下降する。第６図のＭＯ８ＷはＣ／Ｓバ
ス１０ｔ２から終了ステータスを受取り、これに応じて
動作終了（ＭＯ８Ｗ　（０））ビットがオンとなり且つ
使用中ビット（ＭＯ８Ｗ　（１））がオフとなってこの
動作を終了する。

Ｃ，ユニット動作直接書込み この命令は、指定されたＳＰＤバス（１０ｔ−１０ｗの
１つ）でユニット直接書込動作を要求する。もしメツセ
ージ・オリジン機構が使用中（ＭＯ３Ｗ　（１）＝１）
であれば、ＩＯ’ＩＣの状態には変化がない。

所与のｌ０ＩＣに対するＰＢＯ動作は、ｌ０ＩＵｌｏｅ
がすべてのｌ０ＩＣにアダプタ指令時間信号を送って、
これらのｌ０ＩＣに対し、アダプタＡ／Ｄバス１０ｎが
ｌ０ＩＣＰＢＯ指令を保持することを通知する場合であ
る。これに関連するタイミング・シーケンスについては
、第３２図を参照されたい。アダプタ・バス制御３ｏ内
のＰＢＯシーケンサ３０ｃは、最初のＰＢＯサイクルの
間に、アダプタＡ／ＤバスＩｏｎを第４図の宛先選択レ
ジスタ２０ｈヘロードし、第２サイクルの間にこれをセ
レクタ・バッファ２０ｅヘロードする。第１１図の工○
ＩＣ突合せ論理３０ａは、ＰＢＯアドレスをｌ０ＩＣハ
ードウエア・アドレスと比較するとともに、ＳＰＤ使用
中線を検査する。もし両アドレスが一致し且っＳＰＤバ
スが使用中でなければ、ＰＢＯ機能論理３０ｂはこのア
ダプタ指令を解読してこれが９７′　（表−１）である
ことを見出し、次いでもしメツセージ・オリジン機構が
使用中でなければ、ロード指令バッファ制御を使用して
セレクタ・バッファ２０ｅを選択データ・バッファ２Ｏ
ｆへ移動するとともに、宛先選択レジスタ２０ｈを指令
レジスタ２０ｉへ移動する。ＰＢＯアドレスとｌ０ＩＣ
ハードウエア・アドレスが一致するか又はｌ０ＩＣが使
用中である場合、或いはアドレスが一致し且つメツセー
ジ・オリジン機構が使用中である場合、ｌ０ＩＣ突合せ
論理３０ａはＰＢＯの第３サイクルの間にｌ０ＩＣ背定
応答信号を送る。ＰＢＯ機能論理３０ｂはＳＰＤバス制
御４０へ要求を送り、該制御はこの命令を受領してＭＯ
８ＷビットＯ１８及び２７−３１をリセットする。メツ
セージ・オリジン機構は使用中（ＭＯ８Ｗ　（１）＝１
）となる。

第１３図のｌ０ＩＣＳＰＤマスタ制御ユニット４０ａは
、ＳＰＤバス動作に対するＲＥＱＢ信号をＢＣＵ　　５
０へ送る。マスク制御ユニット４０ａはＢＣＵ　　５０
からＡＣＫＢ信号を取出し、もし他のｌ０ＢＵが一層高
い優先順位を有していなければ、これはＡＣＫＢ信号が
ＳＰＤバスに到達するのを阻止してＢＵＳＧ信号を待機
する。マスク制御ユニット４０ａがＢＵＳＧ信号を受取
る場合、これはＳＰＤユニット直接書込動作選択サイク
ルを開始させるために第２３図のＳＰＤ　　Ａ／Ｄバス
１０ｔ１、Ｃ／Ｓバス１０ｔ２．０／Ｄバス１０ｔ３及
びＭＳＴ線を駆動する。選択データ・バッファ２Ｏｆは
ＳＰＤ　　Ａ／Ｄバス１０ｔ１へ送られ、指令レジスタ
２０ｉのＳＰＤバス指令フィールドはＣ／Ｓバスへ送ら
れ、そして指令レジスタ２０ｉの宛先フィールドへ送ら
れる。ＢＣＵ５０はＡ／Ｄバス１０ｔｌのビット２９−
３１をゼロについて解読してボード選択線を駆動する。

これらのバス上のデータが整定した後、マスク制御ユニ
ット４０ａはＭＳＥＬ線を駆動し、スレーブｌ０ＢＵに
対し、このバス・データが有効であることを通知する。

スレーブｌ０ＢｔＪが置かれているカード・スロットは
、そのボード選択線及びカード選択線が活勢状態にある
ようなものである。

スレーブｌ０ＢＵは使用中線を上昇することによって、
ｌ０ＩＣに対しその動作を継続するように通知する。マ
スク制御ユニット４０ａはＭＳＥＬ線を下降し、これら
のバスの駆動を停止する。ＭＳＥＬ線が下降した後、Ｂ
ＣＵ　　５０はＢＵＳＧ線を下降し且つスレーブｌ０Ｂ
Ｕは使用中線を下降してこの選択サイクルを終了する。

最初のデータ・サイクルが開始するのは、マスク制御ユ
ニット４０ａがメツセージ・バッファ１（第２３図参照
）内のデータでＡ／Ｄバス１０ｔｌを駆動する場合であ
る。次に、マスク制御ユニット４０ａは受信を行うよう
にＣ／Ｓバス１０ｔ２及びＯ／Ｄバス１０ｔ３をセット
し、これらのバスが整定した後、ＭＳＥＬＩｗ！ｉを上
昇してバス・データが有効であることを指示する。もし
エラーがあれば、スレーブｌ０ＢＵはステータスでＣ／
Ｓバス１０ｔ２を駆動し、そのアドレスでＯ／／Ｄバス
１０ｔ３を駆動する。これらのバスが整定するのを待機
した後、スレーブｌ０ＢＵは使用中線を上昇する。

マスク制御ユニット４０ａはＯ／’Ｄバス１０ｔ３のデ
ータをＭＯ８Ｗのバイト３に置き、ＭＳＥＬ線を下降し
、Ａ／Ｄバス１０　ｔ、　１の駆動を停止する。スレー
ブｌ０ＢＵは使用中線を下降し、Ｃ／Ｓバスの駆動を停
止して第１データ・サイクルを終了する。第２データ・
サイクルが開始するのは、マスク制御ユニット４０ａが
メツセージ・バッファ２内のデータでＡ／Ｄバス１０ｔ
ｌを駆動する場合である。Ａ／Ｄバス１０ｔ１が整定し
た後、マスク制御ユニット４０ａはＭＳＥＬ線を上昇し
てこのバス・データが有効であることを指示する。

スレーブｌ０ＢＵは終了ステータス又は（もしエラーが
存在していたならば）エラー・ステータスでＣ／Ｓバス
１０ｔ２を駆動し、このバスが整定するのを待機した後
、使用中線を上昇する。マスク制御ユニット４０ａはＭ
ＳＥＬ線を下降し、Ａ／Ｄバス１０ｔ１の駆動を停止す
る。スレーブｌ０ＢＵは使用中線を下降し、０／Ｄバス
１０ｔ３及びＣ／Ｓバス１０ｔ２の駆動を停止し、次い
でマスタ制御ユニット４０ａがＭＳＴ線を下降する。

ＭＯ３ＷはＣ／Ｓバス１０ｔ２から終了ステータスを受
取り、これに応じて動作終了（ＭＯ８Ｗ（Ｏ））ビット
がオンとなり且つ使用中ピッ１〜（ＭＯ８Ｗ　（１））
がオフとなって当該動作を終了する。

４、ｌ０ＩＣに対するＳＰＤユニット動作Ａ、メツセー
ジ受領動作 この命令は、ｌ０ＢＵ　　Ｌｏｐ−１０ｓからｌ０ＩＣ
ｉｏｊ−１０ｍへのＳＰＤユニット書込動作である。ｌ
０ＢＵ　　Ｌｏｐ−１０ｓから受取られたメツセージは
ｌ０ＩＣ１０ｊ−１０ｍでバッファされ、次いで記憶を
行うためにｌ０ＩＵ１０ｅへ送られる。

１０ＩＣ１０ｊ−１０ｍに対するＳＰＤ動作が開始する
のは、第１図のｌ０ＢＵ　　Ｌｏｐ−１０ｓがＢＣＵ　
　５０へＲＥＱＢ信号を送る場合である。これに関連す
るＳＰＤバス・シーケンスについては、第４０図を参照
されたい。第１２図及び第２図のＢＣＵ　　５０は、バ
ス・ポーリングを開始するためにＡＣＫＢ線を上昇し、
次いでＳＰＤバスが他の動作を自由に開始することがで
きる場合、ＢＵＳＧ線番上昇する。ＲＥＱＢ線を上昇し
たｌ０ＢＵはこのポールを捕捉し、そしてこれがＢＵＳ
Ｇ線を検知する場合、選択サイクルを開始する。ｌ０Ｂ
Ｕは第２３図のＡ／ＤバスＬｏｔ１、Ｃ／Ｓバス１０ｔ
２、Ｏ／Ｄバス１０ｔ３及び制御線グループ１０ｔ４の
マスク・ステアリング（ＭＳＴ）線を駆動する。これら
のバス上のデータが整定した後、工○ＢＵはＭＳＥＩ、
線を駆動して第１３図のｌ０ＩＣスレーブ制御ユニツト
４０ｂに対し、このデータが有効であることを指示する
。スレーブ制御ユニツｌ−４０ｂはＣ／Ｓバス１０ｔ２
から（７）”Ｃｏ’指令を解読し、Ｏ／Ｄバス１０ｔ３
からの００′と突合わせる。Ｃ／Ｓバス１０ｔ２上の指
令はＭＡＳＷ、すなわち第４図及び第７図のステータス
・レジスタ２０ｇに置かれ、Ａ／Ｄバス１０ｔｌ上のデ
ータは第１のデータ・バッファ２０ａに置かれ、そして
Ａ／Ｄバス１０ｔｌのビットＯ−５はキー・バッファ２
０Ｃに置かれる。次いで、Ｉ　ＯＩ　Ｃは使用中線を上
昇することにより、ｌ０ＢＵに対しその動作を継続する
ように通知する。この時間の間、ＴＯＢＵはＲＥＱＢ線
を下降し、ＢＣＵはＡ　ＣＫ　Ｂ線を下降する。使用中
信号を検出すると、ｌ０ＢＵはＭＳＥＬ＠を下降して、
これらのバスの駆動を停止する。ＭＳＥＬ線が下降した
後、ｌ０ＩＣは使用中線を下降し、そして第１２図のＢ
ＣＵ　　５０はＢＵＳＧ線を下降してこの選択サイクル
を終了する。最初のデータ・サイクルが開始するのは、
ｌ０ＢＵがデータでＡ／Ｄバス１０ｔｌを駆動し且つそ
のアドレスでＯ／Ｄバス１０ｔ３を駆動する場合である
。これらのバスが整定した後、ＭＳＥＬ線が上昇されて
このバス・データが有効であることを指示する。スレー
ブ制御ユニット４ｏｂはＡ／Ｄバス１０ｔ１からのデー
タを第２データ・バッファ２０ａに置き、またＯ／Ｄバ
ス１０ｔ３からのデータを第７図のＭＡＳＷレジスタに
置く。

もしエラーがあれば、スレーブ制御４０ｂはステータス
でＣ／Ｓバス１０ｔ２を駆動し、このバスが整定するの
を待機した後、使用中線を上昇する。

ｌ０ＢＵ　　Ｌｏｐ−１０ｓはＭＳＥＬ線を下降して、
Ａ／Ｄバス１０ｔ１の駆動を停止する。第１３図のｌ０
ＩＣスレーブ制御ユニツト４０ｂは使用中線を下降し且
っＣ／Ｓバス１０ｔ２の駆動を停止して第１データ・サ
イクルを終了する。第２データ・サイクルが開始するの
は、ｌ０ＢＵがデ−タで以てＡ／Ｄバス１Ｏｔｌを駆動
する場合である。このバスが整定した後、ｌ０ＢＵはＭ
ＳＥＬ線を上昇してこのバス・データが有効であること
を指示する。スレーブ制御ユニツｌ〜４．０　ｂ　ｉｔ
、Ａ／Ｄバス１０ｔ１からのデータを第３のデータ・バ
ッファ２０ａに置く。今やｌ０ＩＣはすべてのメツセー
ジを有するので、スレーブ制御ユニツ１−４０ｂはこの
動作を第２図のアダプタ・バス制御３０へ引渡し、そし
て該制御が最終ステータスをスレーブ制御ユニット４０
ｂに与えるまでＳＰＤバスを維持する。第１１図のアダ
プタ・バス制御３０内のメモリ動作コントローラ３０ｄ
はｌ０ＩＣ要求線を上昇し、そしてｌ０ＩＣ許可信号を
待機する。このコントローラ３０ｄがｌ０ＩＣ許可信号
を受取る場合、これはＴｏがら次のサイクルのＴｏまで
に／Ｓバス１０ｎ２及びアダプタＡ／Ｄバス１０ｎ１を
駆動する。これに関連するタイミング・シーケンスにつ
いては、第３１図を参照されたい。第２３図のに／Ｓバ
ス１０ｎ２はメツセージ優先順位値を保持し、アダプタ
Ａ／Ｄバス１０ｎｌはメツセージ受領指令であるＯＡ’
を保持する。第２４図のメモリ制御Ｌｏｇがｌ０ＩＣ許
可信号の後のサイクルでこの指令及びアドレスを受取る
場合、これはアダプタ・バスＩｏｎ１からの情報を指令
／アドレス・レジスタ６０ｉヘゲートする。この同じサ
イクルの間にに／Ｓバス１０ｎ２にあるメツセージ優先
順位値をＩ１０キー・レジスタ６０ｆへクロック入力す
る。このメツセージ優先順位値は、メツセージ・オフセ
ット・レジスタ６０ｐ又は６０ｇのうちどちらがこのメ
ツセージのために使用されるか、ということを決定する
。選択されたメツセージ・バッファに保持されているア
ドレスは、メモリ指令時間にメモリ・バス１．　Ｏｆへ
ゲートされる。指令゛ＯＡ′は８８′へ変更される。こ
れは１６バイトの書込動作である。第２データ・サイク
ルの間、データ入力レジスタ６０ａ内のデータがデータ
出力レジスタヘクロック入力されるのに対し、Ａ／Ｄバ
ス１０ｎｌからのデータはデータ入力レジスタヘクロッ
ク入力される。このシーケンスは、４サイクルの間継続
する。第３サイクルでは、メモリ指令時間（メモリ制御
バス１０ｈ上の信号の１つ）が駆動され、またデータ・
キャッシュへのＩ１０要求信号が駆動される。この後者
の信号は、データ・キャッシュに対し、当該指令及びア
ドレスをその論理へゲートするように通知する。こうす
ることにより、キャッシュの探索が行わわで、当該キャ
ッシュ内に更新中のデータが存在するか否か、そしてこ
のライン内のデータが変更されているか否か、というこ
とが決定される。もしデータが存在且つこれが変更され
ていなければ、キャッシュはこのデータのラインを無効
化するとともに、メモリ動作がメモリ・カードで行われ
るようにする。

しかし、もしデータが存在し且つライン内のこのデータ
が変更されておれば、データ・キャッシュは当該指令の
後のデータ・サイクルで受取られるデータを使用してキ
ャッシュ内に存在するデータを変更する。メモリ制御Ｌ
ｏｇによってメモリ・バス１０ｆヘゲートされるすべて
のデータは、データ出力レジスタ６０ｂからゲートされ
る。その間、選択されたメモリ・カードは、指令サイク
ルでバイト１−３に与えられたアドレスによってアドレ
スされたメモリ位置をアクセスしている。メモリ・カー
ドへのデータの転送に続く各サイクルでは、入力バリテ
ィ線はエラーが検出されたか否かを指示し、そしてもし
これが活勢であれば、エラー検出論理６０ｍへゲートさ
れ、次いでＩ１０ステータス・レジスタ６０ｅへ中継さ
れる。メモリ動作の終了時に、適当なメツセージ・バッ
ファ・オフセット・レジスタは次の４ワード・アドレス
へ増進される。次の３データ・サイクルの間、メモリ動
作コントローラ３０ｄはＴＯからＴＯまで最初の３つの
データ・バッファ２０ａをアダプタＡ／Ｄバス１０ｎ１
に置く。第４データ・サイクル中、メモリ動作コントロ
ーラ３０ｄはＴＯからＴＯまで第７図のＭＡＳＷレジス
タ（第４図のステータス・レジスタの一部）をアダプタ
Ａ／Ｄバス１０ｎｌに置き、次いで４サイクル待機した
後、ｌ０ＩＵ　　１０ａからステータス・バス１０ｎ２
を介して最終的な書込ステータスを得る。第１３図のス
レーブ制御ユニット４０ｂはアダプタ・バス制御３０か
ら最終ステータスを受取り、終了ステータスをＣ／Ｓバ
ス１０ｔ２に置く。このバスが整定するのを待機した後
、スレーブ制御ユニット４０ｂは使用中線を上昇して、
第１３図のマスク制御ユニット４０ａに対し、ｌ０ＩＣ
中のメツセージ受領動作が完了したことを通知する。ｌ
０ＢＵはＭＳＥＬ線を下降し、次いでＡ／Ｄバス１０ｔ
ｌ及びＯ／Ｄバス１０ｔ３の駆動を停止する。

スレーブｌ０ＩＣがＭＳＥＬ線の下降を検出する場合、
これは使用中線を下降し、そしてＣ／Ｓバス１０ｔ２の
駆動を停止する。かくて、Ｉ　Ｏ１３ＵはＭＳＴ線を下
降して当該動作を終了することができる。

Ｂ、循環読取動作 この命令はＳＰＤユニット読取動作であって、ｌ０ＢＵ
　　１ｏｐ−１０ｓの１つからｌ０ＩＣへ与えられる。

選択サイクルの間にｌ０ＢＵから受取られたデータはｌ
０ＩＣでバッファされ、次いでＳＰＤバスの動作を検査
するために、Ｉ　ＯＢＵから受取られたデータはＡ／Ｄ
バスＬｏｔ　１に戻され、後続データ・サイクルの間に
■○ＢＵへ逆転送される。

ｌ０ＩＣに対するＳＰＤ動作が開始するのは、ｌ０ＢＵ
がＢＣＵ　　５０へＲＥＱＢ信号を送る場合である。こ
れに関連するＳＰＤバス・シーケンスについては、第３
８図を参照されたい。ＢＣＵ５０はバス・ポーリングを
開始するためにＡＣＫＢ線を上昇し、次いでＳＰＤバス
が他の動作を自由に開始することができる場合は、ＢＵ
ＳＧ線を上昇する。ＲＥＱＢ線を上昇したｌ０ＢＵはこ
のボールを捕捉し、そしてこれがＢＵＳＧ線を検出する
場合、選択サイクルを開始する。ｌ０ＢＵは、Ａ／Ｄバ
ス１０ｔ１、Ｃ／Ｓバス１０ｔ２、○／Ｄバス１０ｔ３
及び制御線グループ１０ｔ４のＭＳＴ線を駆動する。こ
れらのバス上のデータが整定した後、ｌ０ＢＵは制御線
グループＬｏｔ４のＭＳＥＬ線を駆動して、ｌ０ＩＣス
レーブ制御ユニツト４０ｂに対し、データが有効である
ことを通知する。スレーブ制御ユニット４０ｂはＣ／Ｓ
バス１０ｔ２からの′９Ｆ′指令を解読し、０／Ｄバス
１０ｔ３上の００′に突合せる。Ａ／Ｄバス１０ｔ１上
のデータは第４図の診断バッファ２０ｊに置かれ、次い
でｌ０ＩＣは使用中線を上昇してｌ０ＢＵに対しその動
作を継続するように通知する。この時間の間、ｌ０ＢＵ
はＲＥＱＢ線を下降し、ＢＣＵ　　５０はＡＣＫＢ線を
下降する。使用中信号を検出すると、ｌ０ＢＵはＭＳＥ
Ｌ線を下降し且つこれらのバスの駆動を停止する。ＭＳ
ＥＬ線が下降した後、ｌ０ＩＣは使用中線を下降し、Ｂ
ＣＵ　　５０はＢＵＳＧ線を下降して選択サイクルを終
了する。最初のデータ・サイクルが開始するのは、ｌ０
ＢＵがそのアドレスで０／Ｄバス１０ｔ３を駆動する場
合である。これらのバスが整定した後、ｌ０ＢＵは制御
線グループ１０ｔ４のＭＳＥＬ線を上昇して、このバス
・データが有効であることを指示する。第１３図のスレ
ーブ制御ユニット４０ｂは診断バッファ２０ｊに記憶さ
れたデータでＡ／Ｄバス１０ｔｌを駆動するとともに、
もしエラーがあれば、ステータス（第２７図参照）でＣ
／Ｓバス１０ｔ２を駆動し、次いでこのバスが整定する
ものを待機した後、使用中線を上昇する。ｌ０ＢＵは、
Ａ／Ｄバス１０ｔｌを受取った後、ＭＳＥＬ線を下降す
る。第１３図のｌ０ＩＣスレーブ制御ユニツト４０ｂは
使用中線を下降し、Ａ／Ｄバス１０ｔｌ及びＣ／Ｓバス
１０ｔ２の駆動を停止して第１データ・サイクルを終了
する。第２データ・サイクルが開始するのは、ｌ０ＢＵ
がＭＳＥＬ線を上昇して、ｌ０ＩＣに対し、その動作を
継続するように通知する場合である。スレーブ制御ユニ
ット４０ｂは診断バッファ２０ｊに記憶されたデータで
再びＡ／Ｄバス１０ｔ１を駆動するとともに、終了ステ
ータス又はエラー・ステータス（エラーがあった場合）
でＣ／Ｓバス１０ｔ２を駆動する。このバスが整定する
のを待機した後、スレーブ制御ユニット４０　ａは使用
中線を上昇することにより、第１３図のマスク制御ユニ
ット４０ａに対し、ｌ０ＩＣ中の循環読取りが完了して
いることを通知する。

ｌ０ＢＵ（Ｌｏｐ　　１０ｇの１つ）はＭＳＥＬ線を下
降し、次いでＯ／Ｄバス１０ｔ３の駆動を停止する。ス
レーブエ○ＩＣがＭＳＥＬ線の下降を検知する場合、こ
れは使用中線を下降するとともに、Ａ／ＤバＸ１０ｔｌ
及びＣ／Ｓバス１０ｔ２の駆動を停止する。かくて、ｌ
０ＢＵマスタはＭＳＴ線を下降してで当該動作を終了す
ることができる。

５、ｌ０ＩＣに対するＳＰＤメモリ動作Ａ、３２バイト
の書込みメモリ動作 この命令は、ｌ０ＢＵ　（Ｌｏｐ−１０ｓの１つ）から
ｌ０ＩＣ１０ｊ−１０ｍへのＳＰＤメモリ書込動作であ
る。ｌ０ＢＵから受取られたデータはｌ０ＩＣでバッフ
ァされ、次いでｌ０ＩＣ１０ｅへ送られてそこに記憶さ
れる。

工○ＩＣに対するＳＰＤ動作が開始するのは、ｌ０ＢＵ
がＢＣＵ　　５０へＲＥＱＢ信号を送る場合である。こ
れに関連するＳＰＤバス・シーケンスについては、第３
４図を参照されたい。ＢＣＵ５０は、バス・ポーリング
を開始するためにＡＣＫＢ線を上昇し、次いでＳＰＤバ
スが他の動作を自由に開始することができる場合に、Ｂ
ＵＳＧ線を上昇する。ＲＥＱＢ、＆！を上昇したｌ０Ｂ
Ｕはこのポールを捕捉し、次いでこれがＢＵＳＧ信号を
検知すると、選択サイクルを開始する。この工ＯＢＵは
、Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、Ｏ／Ｄバ
ス１０ｔ３及び制御線グループ１０ｔ４のＭＳＴ線を駆
動する。これらのバス上のデータが整定した後、ｌ０Ｂ
Ｕは制御線グループ１０ｔ４のＭＳＥＬ線を駆動するこ
とにより、ｌ０ＩＣスレーブ制御ユニツト４０ｂに対し
、このデータが有効であることを通知する。スレーブ制
御ユニット４０ｂはＣ／Ｓバス１０ｔ２からの゛５Ｆ’
指令を解読し、Ｏ／Ｄバス１０ｔ３からの００′と突合
せる。Ａ／Ｄバス１０ｔ１上のデータは第４図のアドレ
ス・レジスタ２０ｄに置かれ、Ａ／Ｄバス１０ｔ１のビ
ットＯ−５はキー・バッファ２０ｃに置かれる。次いで
、ｌ０ＩＣは使用中線を上昇してｌ０ＢＵに対しその動
作を継続するように通知する。この時間の間、Ｉ　ＯＢ
ＵはＲＥＱＢ線を下降し、ＢＣＵ　　５０はＡＣＫＢ線
を下降する。使用中信号を検知すると、ｌ０ＢＵはＭＳ
ＥＬ線を下降し、また二九らのバスの駆動を停止する。

ＭＳＥＬ線が下降した後、ｌ０ＩＣは使用中線を下降し
、そしてＢＣＵ　　５０はＢＵＳＧ線を下降して選択サ
イクルを終了する。第１データ・サイクルが開始するの
は、ｌ０ＢＵがデータで以てＡ／Ｄバス１０ｔｌを駆動
し且つそのアドレスで以てＯ／Ｄバス１０ｔ３を駆動す
る場合である。これらのバスが整定した後、ｌ０ＢＵは
制御線グループ１０ｔ４のＭＳＥＬを上昇することによ
り、このバス・データが有効であることを指示する。第
１３図のスレーブ制御ユニット４０ｂは、Ａ／Ｄバス１
０ｔ１からのデータを第１データ・バッファ２０ａへ置
く。もしエラーがあれば、スレーブ制御ユニット４０ｂ
はステータス（第２７図参照）でＣ／Ｓバス１０　ｔ、
　２を駆動し、このバスが整定するのを待機した後、使
用中線を上昇する。■○ＢＵはＭＳＥＬ線を下降し、そ
してＡ／Ｄバス１０ｔ１の駆動を停止する。ｌ０ＩＣス
レーブ制御ユニツト４０ｂは使用中線を下降し、Ｃ／Ｓ
バス１０ｔ２の駆動を停止して第１データ・サイクルを
終了する。第２ないし第７データ・サイクルは第１デー
タ・サイクルと同様であり、データを第２ないし第７デ
ータ・バッファに置く。これらのデータ・サイクルの間
、第１３図のメモリ動作コード翻訳ユニット４０ｃは゛
５Ｆ’指令（表−４参照）を取出し、゛９０′メモリ動
作コードを発生し、これを第４図のアドレス・レジスタ
２０ｄのバイト０に置く。第８データ・サイクルが開始
するのは、ｌ０ＢＵがデータで以てＡ／Ｄバス１０ｔｌ
を駆動する場合である。

このバスが整定した後、ｌ０ＢＵは制御線グループ１０
ｔ４のＭＳＥＬ線を上昇して、このバス・データが有効
であることを指示する。スレーブ制御ユニット４０ｂは
Ａ／Ｄバス１０ｔ１からのデータを第８データ・バッフ
ァ２０ａに置く。今や、ｌ０ＩＣはすべてのデータを有
するから、スレーブ制御ユニット４０ｂは当該動作をア
ダプタ・バス制御３０に引渡すとともに、アダプタ・バ
ス制御３０がスレーブ制御ユニット４０ｂに最終ステ−
タスを与えるまで、このＳＰＤバスを維持する。

アダプタ・バス制御３０のメモリ動作コントローラ３０
ｄはｌ０ＩＣ要求線を上昇し、次いでｌ０ＩＵ　　１０
ｅからのｌ０ＩＣ許可信号を待機する。

このコントローラがｌ０ＩＣ許可信号を受取る場合、こ
れはＴｏから次のサイクルのＴｏまでに／Ｓバス１０ｎ
２及びアダプタＡ／Ｄバス１０ｎ１を駆動する。Ｋ／Ｓ
バス１０ｎ２は３７０キーを保持し、アダプタＡ／Ｄバ
ス１０ｎ１は第１アドレス・レジスタ２０ｄを保持する
。アドレス・レジスタ２０ｄのバイト０は、開始メモリ
・アドレスである。メモリ制御１０ｇ（第２４図参照）
がｌ０ＩＣ許可信号の後のサイクルで指令及びアドレス
を受取る場合、これはアダプタＡ／Ｄバス１０ｎｌから
の情報を指令／アドレス・レジスタ６０１ヘゲートする
。この同じサイクルの間にに／Ｓバス１０ｎ２に存在す
るキー・データは、Ｉ１０キー・レジスタ６０ｆへクロ
ック入力される。

指令及びアドレスの後のサイクルは、アダプタＡ／Ｄバ
ス１０ｎ１を介して送られ且つデータ入方レジスタ６０
ａヘクロツク入力される最初のデータを保持する。この
第２サイクルの間には、もしＩ１０キー・レジスタのビ
ット４がゼロであれば、指令／アドレス・レジスタ６０
ｉ中のアドレスが３７０オフセツト・レジスタ６０ｊへ
加算される。

もしビット４が１であれば、３７０オフセツト値の代わ
りにゼロ値が使用される。加算器６０ｋから得られる加
算結果はキー・スタック・アレイヘゲートされ、該アレ
イは要求されたメモリ・アドレスに対するキー値をアド
レスする。キー・スタックの出力は、キー・データ・レ
ジスタ６０ｅヘゲートされる。かくて、キー・データ・
レジスタ６０ｇ中のキー・データは、エラー検出論理６
０ｍによって、Ｉ１０キー・レジスタ６０ｆ中のキーと
比較される。もしこのキーが受諾可能であれば、Ｉ１０
ステータス・レジスタ６０ｅヘゲートされたステータス
は正常なステータスを指示する。

さもなければ、メモリ保護チェックの指示がこのレジス
タ６０ｆ中される。第２データ・サイクルでは、データ
入力レジスタ６０ａ内のデータがデータ出力レジスタヘ
クロック入力されるのに対し、アダプタ・バス１０ｎｌ
からのデータはデータ入力レジスタヘクロック入力され
る。このシーケンスは必要な数のサイクルだけ、すなわ
ち指令サイクルに指令／アドレス・レジスタ６０ｉのバ
イト０に受取られた動作コードによって決まる数のサイ
クルだけ、継続するのである。エラー条件が存在しない
と仮定すると、加算器６０ｋからの結果的なアドレスは
この同じサイクルの間にメモリ・バス１０ｆのバイト１
−３に置かれる。このメモリ・バスのバイトＯは、指令
／アドレス・レジスタ６０ｉ中の値で駆動される。表−
３は、データ転送の各長さについて使用されるコード・
ポイントをリストしたものである。このサイクルの間、
メモリ指令時間（メモリ制御バス１０ｈ上の信号の１つ
）が駆動され、データ・キャッシュへのＩ１０要求信号
も駆動される。後者の信号は、データ・キャッシュに対
し、指令及びアドレスをその論理ヘゲートするように通
知する。こうすることにより、キャッシュの探索が行わ
れて、キャッジユ内に更新中のデータが存在するか否か
、また当該ライン内のデータが変更されているか否か、
ということを決定することができる。もしデータが存在
するも、これが変更されていなければ、キャッシュはこ
のデータ・ラインを無効化し且つメモリ動作がメモリ・
カードで行われるようにする。

しかし、もしデータが存在し且つ当該ライン中のデータ
が変更されておれば、データ・キャッシュは当該指令の
後のデータ・サイクルで受取られるデータを使用してキ
ャッシュ内に存在するデータを修正する。この手順には
、１つの例外がある。

すなわち、もし書込動作が３２パイ１〜であるか、又は
キャッシュ内のフル・ラインであれば、データ・キャッ
シュはデータを書込まない、ということである。そうす
る代わりに、これはキャッシュ内のデータを無効化して
メモリへの書込みを可能にする。云いかえれば、Ｉ’Ｐ
’Ｕがこのデータを参照すると、そのラインがキャッシ
ュへ再び取出される、ということである。メモリ制御１
０ｇによってメモリ・バス１０ｆヘゲートされたすべて
のデータは、データ出力レジスタ６０ｂからゲートされ
る。その間、選択されたメモリ・カードは、指令サイク
ルにバイト１−３に与えられたアドレスによってアドレ
スされたメモリ位置をアクセスしている。

このメモリ・カードへデータを転送した後の各サイクル
では、入力バリティ線はエラーが検出されたか否かを指
示し、もしこれが活勢であれば、これはエラー検出論理
６’　Ｏｍへゲートさオシ、次いでＩ１０ステータス・
レジスタ６０ｅへ供給される。メモリ動作コントローラ
３０ｄは、次の８データ・サイクルの間、ＴｏからＴｏ
まで８データ・バッファ２０ａをアダプタＡ／Ｄバス１
０ｎｌに置く。第８データ・サイクルの後、メモリ・コ
ントローラ３０ｄは、ｌ０ＩＵからステータス・バスを
介して最終的な書込ステータスを得るために、４サイク
ル待機する。スレーブ制御ユニッ１−４０ｂはアダプタ
・バス制御３０からこの最終ステータスを受取り、終了
ステータスをＣ／’Ｓバス１０ｔ２に置く。このバスが
整定するのを待機した後、スレーブ制御ユニット４０ｂ
は使用中線を上昇して、マスク制御ユニット４０ａに対
し、ｌ０ＩＣ中のメモリ書込動作が完了したことを通知
する。

ｌ０ＢＵは制御線グループ１０ｔ４＋７）ＭＳＥＬ線を
下降し、次いでＡ／Ｄバス１０ｔｌ及びＯ／Ｄバス１０
ｔ３の駆動を停止する。ｌ０ＩＣのスレーブ制御ユニッ
ト４０ｂがＭＳＥＬ線の下降を検知する場合、これは使
用中線を下降するとともに、Ｃ／　Ｓ　／＜ス１０ｔ２
の駆動を停止する。がくて、Ｉ　ＯＢ　Ｕマスタ制御ユ
ニット４０ａは制御線グループ１０ｔ４のＭＳＴ線を下
降して、当該動作を終了することができる。

８．３２バイトのメモリ読取動作 コノ命令は、ｌ０ＢＵ　（、Ｌｏｐ−１０ｓ（７１１つ
）からｌ０ＩＣ（１０ｊ−１０ｍ（７）１つ）　へ（７
）ＳＰＤメモリ読取動作である。ｌ０ＩＵ　　１０ｅか
ら読取られたデータはｒｏｒｃでバッファされ、工○Ｂ
Ｕへ送られる。

ｌ０ＩＣに対するＳＰＤ動作が開始するのは、Ｉ　ＯＢ
　Ｕ　　１０　ｅがＢＣＵ　　５０へＲＥＱＢ信・号を
送る場合である。ＢＣＵ　　５０はバス・ポーリングを
開始させるためにＡＣＫＢ線を上昇し、次いでＳＰＤバ
スが他の動作を自由に開始することができる場合、ＢＵ
ＳＧ線を」二昇する。ＲＥＱＢ線を上昇したｌ０ＢＵは
このボールを捕捉し、そしてこれがＢＴＪＳＧ線を検知
する場合、選択サイクルを開始する。

ｌ０ＢＵはＡ／Ｄバス１０ｔｌ、Ｃ／Ｓバス１０ｔ２、
Ｏ／Ｄバス１０ｔ３及び制御線グループ１０ｔ４のＭＳ
Ｔ線を駆動する。これらのバス上のデータが整定した後
、ｌ０ＢＵは制御線グループ１０ｔ４のＭＳＥＬ線を駆
動して、Ｉ　ＯＴ　（、スレーブ制御ユニット４０ｂに
対し、このデータが有効であることを通知する。スレー
ブ制御ユニット４０ｂはＣ／Ｓバス１０ｔ２からの゛Ｉ
Ｆ’指令（表−４参照）を解読し、Ｏ／、Ｄバス］、　
Ｏｔ　３からの００′と突合せる。Ａ／Ｄバス１．　Ｏ
ｔ　ｔのデータは第４図のアドレス、レジスタ２０ｄに
置かれ、Ａ／Ｄバス１０ｔｌのビット０−５はキー・バ
ッファ２０ｃに置かれる。次いで、ｌ０ＩＣは使用中線
を上昇し、ｌ０ＢＵに対しその動作を継続するように通
知する。この時間中、ｌ０ＢＵはＲＥＱＢ線を下降し、
ＢＣＵ　　５０はＡＣＫＢ線を下降する。使用中線を検
知すると、ｌ０ＢＵはＭＳＥＬ線を下降し、そしてこれ
らのバスの駆動を停止する。ＭＳＥＬ線が下降した後、
Ｎ。

ＩＣは使用中線を下降し、ＢＣＵ　　５０はＢＵＳＧ線
を下降して選択サイクルを終了する。第１データ・サイ
クルが開始するのは、ｌ０ＢＵがそのアドレスでＯ／Ｄ
バス１０ｔ３を駆動する場合である。これらのバスが整
定した後、ｌ０ＢＵは。

制御線グループ１０ｔ４のＭＳＥＬ線を上昇して、この
バス・データが有効であることを指示する。

スレーブ制御ユニット４０ｂはこの指令を解読する。第
１３図のメモリ動作コード翻訳ユニット４０ｃは゛ＩＦ
’指令を取出し、゛Ｄｏ’メモリ動作コードを発生し、
これをアドレス・レジスタ２０ｄのバイトＯに記憶する
。この段階でｌ０ＩＣはこれがメモリ読取動作であるこ
とを知っているので、メモリ動作コントローラ３０ｄは
当該動作−ｔ８１１− をアダプタ・バス制御３０へ引渡し、該制御がスレーブ
制御ユニット４０ｂにデータ有効信号を与えるまで、Ｓ
ＰＤバスを維持する。後者のデータ有効信号は、データ
がアダプタＡ／Ｄバス１．０　ｎｌにあることを指示す
るものである。アダ１ブタ・バス制御３０内のメモリ動
作コントローラ３０ｄはｌ０ＩＣ要求線を上昇し、ｌ０
ＩＣ許可線を待機する。コントローラ３０ｄがｌ０ＩＣ
許可信号を受取る場合、これは次のサイクルのＴＯがら
ＴＯまでに／Ｓバス１０ｎ２及びアダプタＡ／１〕バス
１０ｎ１を駆動する。Ｋ／Ｓバス］、　Ｏｎ　２は３７
０キーを保持し、アダプタＡ／Ｄバス１０ｎｌは第１ア
ドレス・レジスタ２０ｄを保持する。アドレス・レジス
タ２０ｄのバイト０はメモリ指令（表−３参照）であり
、バイト１−３は開始メモリ・アドレスである。ｌ０Ｉ
Ｃ許可信号の後のサイクルでメモリ制御１０ｇ　（第２
４図参照）が指令及びアドレスを受取る場合、これはア
ダプタＡ／Ｄバス１０ｎ１からの情報を指令／アドレス
・レジスタ６０ｉヘゲートする。この同じサイクルの間
にに／Ｓバス１０ｎ２に存在するキー・データは、Ｉ１
０キー・レジスタ６０ｆヘクロツク入力される。この指
令及びアドレスに続くサイクルは、データ入力レジスタ
６０ａヘクロツク入力される最初のデータを保持する。

読取動作の場合、任意のデータを正しいパリティを付し
て送ることができる。もし■／○キー・レジスタのビッ
ト４がゼロであれば、この第２サイクルの間に、指令／
アドレス・レジスタ６０ｉ中のアドレスが３７０オフセ
ツト・レジスタ６０ｊへ加算される。もしビット４が１
であれば、３７０オフセツト値の代わりにゼロ値が使用
される。加算器６０ｋから得られた加算の結果はキー・
スタック・アレイ６０ｈ八ゲートされ、該アレイは要求
されたメモリ・アドレスに対するキー値をアドレスする
。キー・スタックの出力は、キー・データ・レジスタ６
０ピヘゲートされる。かくて、キー・データ・レジスタ
６０ｇ中のキー・データは、エラー検出論理６０ｍによ
って、Ｉ１０キー・レジスタ６０ｆ中のキーと比較され
る。もしこのキーが受諾可能であれば、Ｉ１０ステータ
ス・レジスタ６０ｅヘゲートされたステータスは正常な
ステータスを指示する。さもなければ、メモリ保護チェ
ックの指示がこのレジスタ６０ｆ中される。エラー条件
が存在しないと仮定すると、加算器６０ｋから得られる
結果的なアドレスはこの同じサイクルの間にメモリ・バ
ス１０ｆのバイト１−３に置かれる。メモリ・バスのバ
イトＯは、指令／アドレス・レジスタ６０ｉ中の値で駆
動される。表−３は、データ転送の各長さについて使用
されるコード・ポイントをリストしたものである。この
サイクルの間、メモリ指令時間（メモリ制御バス１６　
ｈ　Ｊ二の信号の１つ）が駆動され、同様にデータ・キ
ャッシュへのＩ１０要求信号も駆動される。後者の信号
は、データ・キャッシュに対し、当該指令及びアドレス
をその論理へゲートするように通知する。かくて、キャ
ッシュの探索を行って、取出中のデータがキャッシュ内
に存在するか否か、そして当該ライン内のデータが変更
されているか否か、ということを決定することができる
。もしこのデータが存在するも、これが変更されていな
ければ、キャッシュはこのデータがメモリ・カードから
アクセスされることを可能にする。しかし、もしこのデ
ータが存在し且つ当該キャッシュ・ライン内のデータが
変更されておれば、データ・キャッシュは当該指令時間
の後のサイクルにヒツト＆変更信号をメモリ制御１０ｇ
へ送る。この信号を受信すると、メモリ制御１０ｇはメ
モリ禁止信号（メモリ制御１０ｈの一部）を付勢する。

この結果、アクセス中のメモリ・カードはメモリ・バス
１０ｆ上のそのドライバを禁止し、またデータ・キャッ
シュはデータ・キャッシュ・データ・ゲート信号を受取
るとき要求されたデータをメモリ・バスに送ることがで
きる。メモリ・カード又はキャッシュによってメモリ・
バス１０ｆヘゲートされたすべてのデータは、データ入
力レジスタ６０ｆ中され、次のサイクルのＴＯからＴＯ
までアダプタ・バス１０ｎ１へ供給される。これに関連
するメモリ読取動作のタイミングについては、第２８図
を参照されたい。メモリ・データ有効サイクルの間にメ
−１８８＋ モリ制御バス１０ｈに受取られた任意のエラー・ステー
タスは゛、エラー検出論理６０ｍヘゲートされ、そして
このエラーに対応するデータ・サイクルの間に転送する
ため、Ｉ１０ステータス・し゛ジスタロ０ｅへ供給され
る。アダプタ・データ有効信号が８サイクルの間オンと
なる場合、メモリ動作コントローラ３０ｄはアダプタＡ
／Ｄバス１０ｎ１からデータを取出し、これを１２時間
に８データ・バッファ２０ａに置き、そして各１２時間
にｌ０ＩＵ　　１０ｅからの読取ステータスをステータ
ス・バスに置く。かくて、ｌ０ＩＣはすべてのデータを
有するので、アダプタ・バス制御３０は当該動作を再び
ＳＰＤスレーブ制御ユニット４０ｂへ引渡す。スレーブ
制御ユニット４０ｂは第１データ・バッファ２Ｏａ内の
データでＡ／Ｄバス１０ｔ１を駆動し、そしてもしエラ
ーがあれば、ステータス（第２７図参照）でＣ／Ｓバス
Ｌｏｔ２を駆動する。このバスが整定するのを待機した
後、スレーブｌ０ＩＣは使用中線を上昇する。このデー
タを受取った後、マスクｌ０ＢＵはＭＳＥＬｇを下降す
る。スレーブ制御ユニット４０ｂは使用中線を下降し、
Ａ／Ｄバス１０ｔ１及びＣ／Ｓバス１０ｔ２の駆動を停
止して、第１データ・サイクルを終了する９第２ないし
第７データ・サイクルが開始するのは、マスタｌ０ＢＵ
がＭＳＥＬ線を上昇して、これが他のデータについて作
動可能であることを指示する場合である。スレーブ制御
ユニット４０ｂは第２ないし第７データ・バッファ２０
ａからのデータでＡ／Ｄバス１０ｔ１を駆動し、もしエ
ラーがあれば、ステータスでＣ／Ｓバス１０ｔ２を駆動
する。このバスが整定するのを待機した後、スレーブｌ
０ＩＣ（スレーブ制御ユニット４０ｂ）は使用中線を上
昇する。このデータを受信した後、マスクｌ０ＢＵはＭ
ＳＥＬ線を下降する。スレーブ制御ユニット４０ｂは使
用中線を下降し、Ａ／Ｄバス１０ｔ１及びＣ／Ｓバス１
０ｔ２の駆動を停止して、データ・サイクルを終了する
。第８データ・サイクルが開始するのは、マスクｌ０Ｂ
ＵがＭＳＥＬ線を上昇して、これが他のデータについて
作動可能であることを指示する場合である。スレーブ制
御ユニット４０ｂは第８データ・バッファ２０ａからの
データでＡ　／　Ｄ　Ａス１０ｔ１を駆動し、終了ステ
ータス又はエラーがあればエラー・ステータスでＣ／Ｓ
バス１０ｔ２を駆動し、そしてこれらのバスが整定する
のを待機した後、使用中線を上昇する。データを受取っ
た後、マスクｌ０ＢＵはＭＳＥＬ線を下降し、そしてＯ
／Ｄバス１０ｔ３の駆動を停止する。スレーブ制御ユニ
ット４０ｂは使用中線を下降し、Ａ／Ｄバス１０ｔ１及
びＣ／Ｓバス１０ｔ２の駆動を停止する。かくて、ｌ０
ＢＵマスタはＭＳＴ線を下降して、当該動作を終了する
ことができる。

０．６バイト書込みの読取り一変更−書込みこの命令は
、Ｉ　ＯＢ　Ｕ　（１０ｐ　−１０ｓの１つ）からＩ　
ＯＩ　Ｃ（１０ｊ　−１０ｍの１つ）へのｓｐＤメモリ
・書込動作である。ｌ０ＢＵから受取られたデータはｌ
０ＩＣでバッファされ、次いでメモリに対する読取り一
変更−書込み指令を使用してｌ０ＩＵ　　１０ｅへ送ら
れる。

ＩＯＩＣに対するＳＰＤ動作が開始するのは、ｌ０ＢＵ
がＢＣＵ　　５０へＲＥＱＢ信号を送る場合である。Ｂ
ＣＵ　　５０はバス・ポーリングを開始するためにＡＣ
ＫＢ線を上昇し、・次いでＳＰＤバス（Ｌｏｔ−Ｌｏｗ
の１つ）が他の動作を自由に開始することができる場合
、ＢＵＳＧ線を上昇する。ＲＥＱＢ線を上昇したｌ０Ｂ
Ｕはこのポールを捕捉し、そしてこれがＢｔＪＳＧ信号
を検知するとき、選択サイクルを開始する。このＩ　Ｏ
ＢＵは、Ａ／Ｄバス１０ｔ１、Ｃ／Ｓバス１０ｔ２、○
／Ｄバス１０ｔ３及び第２３図に示した制御線グループ
１０ｔ４のＭＳＴ線を駆動する。これらのバス上のデー
タが整定した後、ｌ０ＢＵは制御グループ１０ｔ４のＭ
ＳＥＬ線を駆動して、ｌ０ＩＣスレーブ制御ユニツト４
０ｂに対し、このデータが有効であることを通知する。

スレーブ制御ユニット４０ｂはＣ／Ｓバス１０ｔ２から
のゝ４５′指令を解読し、Ｏ／Ｄバス１０ｔ３からのゝ
００′と突合せる。Ａ／Ｄバス１０ｔ１上のデータはア
ドレス・レジスタ２０ｄに置かれ、Ａ／Ｄバス１０ｔ１
のビット０−５はキー・バッファ２０ｃに置かれる。次
いで、ｌ０ＩＣは使用中線を上昇して、ｌ０ＢＵに対し
その動作を継続するように通知する。この時間の間、ｌ
０ＢＵはＲＥＱＢ線を下降し、ＢＣＵ　　５０はＡＣＫ
Ｂ線を下降する。使用中信号を検知すると、ｌ０ＢＵは
ＭＳＥＬ線を下降し且つこれらのバスの駆動を停止する
。ＭＳＥＬ線が停止した後、ｌ０ＩＣは使用中線を下降
し、ＢＣＵ　　５０はＢＵＳＧ線を下降して当該選択サ
イクルを終了する。第１データ・サイクルが開始するの
は、ｌ０ＢＴＪがデータで以てＡ　／　Ｄ　／＜ス１０
ｔ１を駆動し且つそのアドレス以て０／Ｄバス１０ｔ３
を駆動する場合である。これらのバスが整定した後、ｌ
０ＢＵはＭＳＥＬ線を上昇してこのバス・データが有効
であることを指示する。スレーブ制御ユニット４０ｂは
、Ａ／Ｄバス１０ｔ１からのデータを、そのアドレスに
よってポイントされた偶数のデータ・バッファ２０ａへ
置く。もしエラーがあれば、スレーブ制御ユニット４０
ｂはステータス（第２７図）でＣ／Ｓ／＜ス１０ｔ２を
駆動し、このバスが整定するのを待機した後、使用中線
を上昇する。このｌ０ＢＵはＭＳＥＬ線を下降し、Ａ／
Ｄバス１０ｔ１の駆動を停止する。■○ＩＣスレーブ制
御ユニット４、　Ｏｂは使用中線を下降し、Ｃ／Ｓバス
１０ｔ２の駆動を停止して第１データ・サイクルを終了
する。これらのデータ・サイクルが進行している間、第
１３図のメモリ動作コード翻訳ユニット４０ｃは゛４５
′指令を取出し、゛Ｂ８′メモリ動作コードを発生し、
これをアドレス・レジスタ２０ｄのバイトＯに置く。第
２データ・サイクルが開始するのは、ｌ０ＢＵがデータ
で以てＡ／Ｄバス１０ｔｌを駆動する場合である。この
バスが整定した後、ｌ０ＢＵはＭＳＥＬ線を上昇してこ
のバス・データが有効であることを指示する。スレーブ
制御ユニット４０ｂは、Ａ／Ｄバス１０ｔ１からのデー
タを、このアドレスによってポイントされた奇数データ
・バッファ２０ａに置く。かくて、ｌ０ＩＣはすべての
データを有するので、スレーブ制御ユニット４０ｂは当
該動作をアダプタ・バス制御３０へ引渡し、そして該制
御がスレーブ制御ユニット４０ｂへ最終ステータスを与
えるまで、ＳＰＤバスを維持する。アダプタ・バス制御
３０のメモリ動作コントローラ３０ｄはｌ０ＩＣ要求線
を上昇し、次いでｌ０ＩＣ許可信号を待機する。

コントローラ３０ｄがｌ０ＩＣ許可信号を受取る場合、
これは次のサイクルのＴＯからＴｏまでに／Ｓバス１０
ｎ２及びアダプタＡ／ＤバスＩｏｎ１を駆動する。Ｋ／
Ｓバス１０ｎ２は３７０キーを保持し、アダプタＡ／Ｄ
バス１０ｎ１は第１アドレス・レジスタ２０ｄを保持す
る。アドレス・レジスタ２０ｄのバイトＯはメモリ指令
（表−３参照）であり、バイト１−３は開始メモリ・ア
ドレスである。コントローラ３０ｄは、次の２データ・
サイクルの間のＴｏからＴＯまで、２つのデータ・バッ
ファ２０ａをアダプタＡ／Ｄバス１０ｎ１に置く。メモ
リ制御１０ｇ（第２４図参照）がｌ０ＩＣ許可信号の後
のサイクルで指令及びアドレスを受取る場合、これはＡ
／Ｄバス１０ｎ１からの情報を指令／アドレス・レジス
タへゲートする。この同じサイクルの間にに／Ｓバスに
存在するキー・データは、Ｉ１０キー・レジスタ゛ヘク
ロック入力される。指令及びアドレスの後のサイクルは
、アダプタＡ／Ｄバス１０ｎ１を介して送られ且つデー
タ入力レジスタ６０ａへクロック入力された第１データ
を保持する。もしＩ１０キー・レジスタのビット４がゼ
ロであれば、これと同じ第２サイクルの間に、指令／ア
ドレス・レジスタ６０ｉ内のアドレスが３７０オフセツ
ト・レジスタ６０ｊへ加算される。もしビット４が１で
あれば、３７０オフセツト値の代わりにゼロ値が使用さ
れる。加算器６０ｋから得られる加算の結果はキー・ス
タック・アレイ６０ｈヘゲートされ、該アレイは要求さ
れたメモリ・アドレスに対するキー値をアドレスする。

キー・スタックの出力は、キー・データ・レジスタ６０
ｅヘゲートされる。

かくて、キー・データ・レジスタ６０ｇ内のキー・デー
タは、エラー検出論理６０ｍによって、工１０キー・レ
ジスタ６０ｆ内のキーと比較される。

もしこのキーが受諾可能であれば、Ｉ１０ステータス・
レジスタ６０ｅヘゲートされたステータスは、正常なス
テータスを指示する。さもなければ、メモリ保護チェッ
クの指示がこのレジスタ６０ｆ内される。第２データ・
サイクルでは、データ入力レジスタ６０ａ内のデータが
データ出力レジスタへクロック入力されるのに対し、ア
ダプタ・バス１０ｎ１からのデータはデータ入力レジス
タへクロック入力される。エラー条件が存在しないと仮
定すると、加算器６０ｋからの結果的なアドレスは、こ
の同じサイクルの間に、メモリ・バス１０ｆのバイト１
−３に置かれる。メモリ・バスのバイトＯは、値ｘ”Ｆ
８’で駆動される。これは２ステツプの読取−変更−書
込みメモリ動作の第１サイクル指令である。このサイク
ルの間メモリ指令時間（メモリ制御バス１０ｈ上の信号
の１つ）が駆動され、データ・キャッシュへのＩ１０要
求信号も駆動される。後者の信号は、データ・キャッシ
ュに対し、指令及びアドレスをその論理へゲートするよ
うに通知する。こうすることにより。

キャッシュの探索を行って、キャッシュ内に更新中のデ
ータが存在するか否か、また当該ライン内のデータが変
更されているか否か、ということを決定することができ
る。もしデータが存在すると、これが変更されていなけ
れば、キャッシュはこのライン・データを無効化し、メ
モリ動作がメモリ・カード内で行われることを可能にす
る。しかし、もしデータが存在し且つ当該ライン内のデ
ータが変更されておれば、データ・キャッシュは、この
指令の後の２サイクルに受取られるデータを使用して指
定されたキャッシュ・ライン内の適当なデータを修正す
る。メモリ制御Ｌｏｇによって送られる情報は、データ
出力レジスタ６０ｂからゲートされる。メモリ制御１０
ｇによって送られる第２データ・サイクルの情報は、デ
ータ入力レジスタ６０ａからゲートされる。これらの２
つのデータ・サイクルは、メモリ・カードへクロック入
力されない。この間、選択されたメモリ・カードは、指
令サイクル中にバイト１−３に与えられたアドレスによ
ってアドレスされたメモリ位置をアクセスしている。３
つのアクセス・サイクルが経過した後、このメモリ・カ
ードはメモリ・データ有効信号を送り、当該アクセスが
終了したことを指示する。２ワードのデータはそのデー
タ・レジスタにあるから、このメモリ・カードは今や２
サイクルの読取り一変更−書込みメモリ動作のうちの書
込み部分を受諾することができる。メモリ・データ有効
信号を受信した後のサイクルは、メモリ制御に対し、メ
モリ指令時間を再び送り且つアドレスをメモリ・バスｌ
ｏｆのバイト１−３に再びゲートするように通知する。

かくて、バイトＯはＸ゛Ｂ８′ｂ アドレス・レジスタ６０ｉ内にある。この指令の後の次
の２サイクルは、データ出力レジスタ６０ｂ内の第１デ
ータを保持し、続いてデータ入力レジスタ６０ａ内のデ
ータを保持する。データをメモリ・カードへ転送した後
の各サイクルでは、入力バリティ線はエラーが検出され
たか否かを指示し、もしこれが活勢であれば、エラー検
出論理６０ｍヘゲートされ、次いでＩ１０ステータス・
レジスタ６０ｅへ供給される。第２データ・サイクルの
後、第１１図のメモリ動作コントローラ３０ｄはｌ０Ｉ
Ｕ　　１０ｅからのデータ有効信号を待機し、次いでｌ
０ＩＵ　　１０ｅからステータス・バス上の最終的な書
込みステータスを得るために４サイクルをカウントする
。スレーブ制御ユニット４０ｂはアダプタ・バス制御３
０からこの最終ステータスを受取り、終了ステータスを
Ｃ／Ｓバス１０ｔ２に置く。このバスが整定するのを待
機した後、スレーブ制御ユニット４０ｂは使用中線を上
昇して、マスク制御ユニット４０ａに対し、ｌ０ＩＣ内
のメモリ書込動作が完了したことを通知する。ｌ０ＢＵ
はＭＳＥＬ線を下降し、次いでＡ／Ｄバス１０ｔ１及び
Ｏ／Ｄバス１０ｔ３の駆動を停止する。スレーブｌ０Ｉ
Ｃ（スレーブ制御ユニット４０ｂ）がこのＭＳＥＬ線の
下降を検知する場合、これは使用中線を下降し、Ｃ／Ｓ
バス１０ｔ２の駆動を停止する。かくて、ｌ０ＢＵマス
ク制御ユニツト４０ａは、ＭＳＴ線を下降して当該動作
を終了することができる。

Ｇ０発明の効果 以上詳述したように、アダプタ・バスとＳＰＤバスを相
互接続し且つこれらのバスの間のバッファとして作用す
るような入出力インタフェース制御装置を設けることに
より、高速のアダプタ・バスが低速のＳＰＤバスをオー
バランしないようにすることができる。

【図面の簡単な説明】

第１図は入出力インタフェース制御装置（ＩＯＩＣ）並
びにこれを種々の入出カプロセッサ及び周辺装置へ接続
するＳＰＤバスと呼ばれるバスを備えた計算機システム
のブロック図、 第２図はレジスタ及びバッファ部、アダプタ。 バス制御、ＳＰＤバス制御並びにバス制御ユニット（Ｂ
ＣＵ）を含む、第１図のｌ０ＩＣのブロック図、 第３図は第１図の入出力バスユニット（ＩＯＢＵ）、ｌ
０ＩＣ及び調停論理／ｌ０ＩＵ／メ−Ｅ：り制御に関連
するインタフェース部を強調するように第１図の一部を
拡大して示すブロック図、第４図は宛先選択レジスタ及
びステータス・レジスタを含む、第２図のｌ０ＩＣのレ
ジスタ及びバッファ部を示すブロック図、 第５図は第４図のレジスタ及びバッファ部の宛先選択レ
ジスタを示す図、 第６図ないし第１０図は第４図のレジスタ及びバッファ
部に含まれる複数のステータス・レジスタを示す図、 第１１図は第２図のアダプタ・バス制御を示すブロック
図、 第１２図は第２図のＳＰＤバス制御及びＢＣＵを示すブ
ロック図、 第１３図は第２図及び第１２図のＳＰＤバス制御を一層
詳細に示すブロック図、 第１４図はＢＣＵ、ｌ０ＩＣ１０ｊ−１０ｍ及びｌ０Ｂ
Ｕ　　Ｌｏｐ−１０ｓの他の編成を概略的に示す図、 第１５図は第１３図のマスク制御ユニットの構成を一層
詳細に示すブロック図。 第１６図は第４図の宛先選択レジスタの構成を一層詳細
に示す図、 第１７図は第１３図のスレーブ制御ユニットの構成を一
層詳細に示すブロック図、 第１８図は第５図のデータ・バッファ２０ａに関連する
アドレッシング手法を示す図、第１９図は第１３図のメ
モリ動作コード翻訳ユニットの構成を一層詳細に示すブ
ロック図、第２０図は第４図のアドレス・レジスタ２０
ｄの詳細なレイアウトを示す図、 第２１図は第２図及び第１２図のＢＣＵの構成を一層詳
細に示すブロック図、 第２２図は、第２図のＢＣＵ機能を説明するために、Ｓ
ＰＤバスを構成する３つのサブ・バスを含む、ｌ０ＩＣ
及び他のｌ０ＢＵの編成を示す概略ブロック図、 第２３図は第１図のアダプタ・バスｌ０ＩＣ及びＳＰＤ
バスを一層詳細に示すブロック図、第２４図は第１図の
メモリ・コントローラ１゜ｉ、１０ｅ、１０ｇ、アダプ
タ・バス・インタフェースＩｏｎ及びメモリ・バス・イ
ンタフェース１０ｆのデータ流を示すブロック図、 第２５図はキー／ステータス（Ｋ／Ｓ）バスのビット・
レイアウトを示す図、 第２６図は指令／ステータス・バスにおける指令ビット
のレイアウトを示す図、 第２７図は指令／ステータス・バスにおけるステータス
・ビットのレイアウトを示す図、第２８図ないし第３３
図はアダプタ・バスに関連するタイミング・シーケンス
を示す図、第３４図ないし第４０図はＳＰＤバスに関連
するタイミング・シーケンスを示す図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　宮　孝　− （外１名） 宛先選」尺しジスク 第５図 Ｏ５Ｗ 第６図 ＡＳＷ 第７図 ＳＷ 第８図 Ｃ５Ｗ 第９図 ＣＣＲ 第１０図 アダブタノぐス（転）」御　　　　　　レジスタ　＆バ
′ツファ部ノぐス　へ゛′ス ノぐ・ソファ　ワード キー・ビット ステータス　ビット に／Ｓノぐス　ビット メモリ冷冷　　　　　　　　　　　　　　　　に・ント
動作拙命１−を捧進訳 ３−７　ユニ、７Ｆ動作梠今 Ｃ／Ｓノ、゛°ス描冷冷ビッ ト２６図

Claims (3)

【特許請求の範囲】
1. （１）インタフェース部分及び主部分を含み、該インタ
   フェース部分を介して前記主部分をバスへ結合するよう
   にした装置において、前記インタフェース部分を、 前記バスと前記主部分との間でアドレス情報又はデータ
   情報を転送するように前記主部分へ接続されたアドレス
   及びデータ通信手段と、 前記バスと前記主部分との間で指令情報又はステータス
   情報を転送するように前記主部分へ接続された指令及び
   ステータス通信手段と、 前記バスと前記主部分との間でオリジン・アドレス情報
   又は宛先アドレス情報を転送するように前記主部分へ接
   続されたオリジン及び宛先アドレス通信手段と から構成するようにした前記装置。
2. （２）インタフェース部分及び主部分を含み、該インタ
   フェース部分を介して前記主部分をバスへ結合するよう
   にした装置において、前記インタフェース部分を、 前記バスと前記主部分との間でアドレス情報又はデータ
   情報を転送するように前記主部分へ接続されたアドレス
   及びデータ通信手段と、 前記バスと前記主部分との間でメモリ保護キー情報及び
   ステータス情報を転送するように前記主部分へ接続され
   たキー及びステータス通信手段と、から構成するように
   した前記装置。
3. （３）指令及びデータを転送するための第１バスと、前
   記指令及びデータを転送するための第２バスと、前記第
   １バスと前記第２バスとの間に設けられたバッファ手段
   とを含み、前記第１バスと前記第２バスとの間で前記指
   令及びデータが転送されているとき、該指令及びデータ
   を前記バッファに記憶するようにしたデータ処理システ
   ムにおいて、前記バッファ手段を、 前記第１バスと前記第２バスとの間で前記データが転送
   されているとき、該データを記憶するための記憶手段と
   、 前記第１バス及び前記記憶手段へ接続され、前記第１バ
   スと前記記憶手段との間の前記指令及びデータの転送を
   制御するための第１制御手段と、前記第２バス、前記記
   憶手段及び前記第１制御手段へ接続され、前記第２バス
   と前記記憶手段との間の前記指令及びデータの転送を制
   御するための第２制御手段と、 から構成するようにした前記データ処理システム。