JPS61117651A - インタ−フエイス装置 - Google Patents
インタ−フエイス装置Info
- Publication number
- JPS61117651A JPS61117651A JP23845184A JP23845184A JPS61117651A JP S61117651 A JPS61117651 A JP S61117651A JP 23845184 A JP23845184 A JP 23845184A JP 23845184 A JP23845184 A JP 23845184A JP S61117651 A JPS61117651 A JP S61117651A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- dma
- transfer
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリ装置と入出力バスとの間に位置するイ
ンターフェイス装置に係り、特に、アクセスタイムの大
きなメモリ装置とＤＭＡ Ｉ／Ｏ装置とのＤＭＡ転送
に好適なインターフェイス装置に関する。
ンターフェイス装置に係り、特に、アクセスタイムの大
きなメモリ装置とＤＭＡ Ｉ／Ｏ装置とのＤＭＡ転送
に好適なインターフェイス装置に関する。
従来、アクセスタイムの大きなメモリ装置とＤＭＡ
Ｉ／Ｏ装置との間でＤＭＡ転送を行なわせる必要が生じ
なかったため、インターフェイス装置は必要とされなか
ったが、メモリ装置が物理的に入出力バスより遠くに存
在するシステム（例えば、数ｍのケーブルの先にメモリ
装置を設けるシステム等）では、入出力バスから見たメ
モリ装置は実質アクセスタイムが大きくなってしまう。
Ｉ／Ｏ装置との間でＤＭＡ転送を行なわせる必要が生じ
なかったため、インターフェイス装置は必要とされなか
ったが、メモリ装置が物理的に入出力バスより遠くに存
在するシステム（例えば、数ｍのケーブルの先にメモリ
装置を設けるシステム等）では、入出力バスから見たメ
モリ装置は実質アクセスタイムが大きくなってしまう。
従来のシステムの代表例は第２図に示すように１人出力
バス２５にＣＰＵ２１．メモリ２４、ＶＯＩｖＩＩ御装
［２２が直結され、Ｉ／Ｏ制御装置２２にＤＭＡ ｌ
／Ｏ２３が接続される。
バス２５にＣＰＵ２１．メモリ２４、ＶＯＩｖＩＩ御装
［２２が直結され、Ｉ／Ｏ制御装置２２にＤＭＡ ｌ
／Ｏ２３が接続される。
一方、＠３図に示すようなシステム、すなわち、ケーブ
ル３２でメモリ２４が接続される場合、入出力パス２５
から見たメモリ２４のアクセスタイムは大きくなってし
まう。
ル３２でメモリ２４が接続される場合、入出力パス２５
から見たメモリ２４のアクセスタイムは大きくなってし
まう。
本発明の目的は、アクセスタイムの大きなメモリとＤＭ
Ａ Ｉ／Ｏ装置との間のＤＭＡ転送で、見かけ上のア
クセスタイムを短縮するインターフェイス装置を提供す
ることにある。
Ａ Ｉ／Ｏ装置との間のＤＭＡ転送で、見かけ上のア
クセスタイムを短縮するインターフェイス装置を提供す
ることにある。
〔発明の実施例〕
以下、本発明の一実施例を図面を用いて説明する。第４
図を用いて、ＤＭＡＩ／Ｏ装置とメモリ装置とのＤＭＡ
転送時のデータの流れについて説明する。一回のＤＭＡ
起動における一連のＤＭＡデータ転送で、最終の一語以
外のデータの流れは次の様になる。
図を用いて、ＤＭＡＩ／Ｏ装置とメモリ装置とのＤＭＡ
転送時のデータの流れについて説明する。一回のＤＭＡ
起動における一連のＤＭＡデータ転送で、最終の一語以
外のデータの流れは次の様になる。
ＤＭＡ ｌ／Ｏ２３から読み出されたデータは、Ｉ／
Ｏ制御装置２２、入出力バス２５を通り、インターフェ
イスｆｅｆ４１内のデータバス４３に乗り、データバス
４３上のデータは一胎のバッファメモリ４２（以下ＷＤ
Ｂと略す）に保持される。
Ｏ制御装置２２、入出力バス２５を通り、インターフェ
イスｆｅｆ４１内のデータバス４３に乗り、データバス
４３上のデータは一胎のバッファメモリ４２（以下ＷＤ
Ｂと略す）に保持される。
次に、ＷＤＢ４２に保持されたデータは、データバス４
６及び４４を通シメモＩＪ ２４ Ｋ格納される。
６及び４４を通シメモＩＪ ２４ Ｋ格納される。
一方、最終−語のみは、次の様なデータの流れとなる。
データバス４３にデータが乗るまでは先はどと同一でら
るが、データバス４３に乗ったデータはＷＤＢ４２に保
持されず、データバス４５及び４４を通り、メモＩＪ
２４ Ｋ格納される。
るが、データバス４３に乗ったデータはＷＤＢ４２に保
持されず、データバス４５及び４４を通り、メモＩＪ
２４ Ｋ格納される。
最終の一語もＷＤＢ２４に保持すると、その時点でＤＭ
Ａ Ｉ／Ｏ制御装置ｚ２に応答が返るため、転送デー
タがメモリ２４に格納されていないＫもかかわらず、Ｃ
ＰＵ２に対し、終了割込が入ることＫなシ、不具合を引
き起こす事が考えられるため、上述の方式としている。
Ａ Ｉ／Ｏ制御装置ｚ２に応答が返るため、転送デー
タがメモリ２４に格納されていないＫもかかわらず、Ｃ
ＰＵ２に対し、終了割込が入ることＫなシ、不具合を引
き起こす事が考えられるため、上述の方式としている。
次に、インターフェイス装置４／Ｏ制御信号も含めたブ
ロック図である第１図を用いて詳珀に動作を説明する。
ロック図である第１図を用いて詳珀に動作を説明する。
ＤＭＡ Ｉ／Ｏ装置からメモリ装置へのＤＭＡデータ
の転送が開始された時点では、データ転造語数は残転送
飴数レジスタ１１（以下ＤＣと呼ぶ）に設定されている
とする、ＤＭＡ Ｉ／Ｏ装置からデータと共にメモリ
書込信号１４が来たとき、制御回路／Ｏ５でＤＣの出力
１２が１つでない限りＷＤＢ４２、セットイネーブル信
号１７を出力し、同時に入出力バスに対し応答信号１５
、ＤＣカウントダウン信号１３を出力する。これにより
ｍｌ／Ｏ装ｈｔは一語のデータ転送を終結させる。
の転送が開始された時点では、データ転造語数は残転送
飴数レジスタ１１（以下ＤＣと呼ぶ）に設定されている
とする、ＤＭＡ Ｉ／Ｏ装置からデータと共にメモリ
書込信号１４が来たとき、制御回路／Ｏ５でＤＣの出力
１２が１つでない限りＷＤＢ４２、セットイネーブル信
号１７を出力し、同時に入出力バスに対し応答信号１５
、ＤＣカウントダウン信号１３を出力する。これにより
ｍｌ／Ｏ装ｈｔは一語のデータ転送を終結させる。
次に１制御回路／Ｏ５はＷＤＢ４２に取込んだデータを
出力バス４４に出力すべく制御信号１８をオンさせ、同
時にメモリ装置に対する書込み信号／Ｏ２を出力する。
出力バス４４に出力すべく制御信号１８をオンさせ、同
時にメモリ装置に対する書込み信号／Ｏ２を出力する。
インターフェイス装置４１より出力されたデータと蓄込
み信号を受けてメモリ装置はデータを取込み、応答信号
／Ｏ１を返す。
み信号を受けてメモリ装置はデータを取込み、応答信号
／Ｏ１を返す。
応答信号／Ｏ１を受けた制御回路／Ｏ５は一つのデータ
の転送を終結したことＫなる。以下−１様に、ＤＣＩ
１がＩＶＣなるまで以上述べた動作をくり返すが、ＤＣ
ｌｌがＩＫなっている時に、ＤＭＡ Ｉ／Ｏ装置から
メモリ８込信号１４が来ると、制御装置／Ｏ５はイネー
ブル信号１９を出力し、データバス４５上のデータをゲ
ート／Ｏ４を開き、出力バス４４にオンすると同時にメ
モリ装置に対し、書込み信号／Ｏ２を出力する。メモリ
装置はデータと書込み信号／Ｏ２を受け、データを受取
ると共に応答信号／Ｏ１を返す。
の転送を終結したことＫなる。以下−１様に、ＤＣＩ
１がＩＶＣなるまで以上述べた動作をくり返すが、ＤＣ
ｌｌがＩＫなっている時に、ＤＭＡ Ｉ／Ｏ装置から
メモリ８込信号１４が来ると、制御装置／Ｏ５はイネー
ブル信号１９を出力し、データバス４５上のデータをゲ
ート／Ｏ４を開き、出力バス４４にオンすると同時にメ
モリ装置に対し、書込み信号／Ｏ２を出力する。メモリ
装置はデータと書込み信号／Ｏ２を受け、データを受取
ると共に応答信号／Ｏ１を返す。
制御回路／Ｏ５は応答信号／Ｏ１を受付けるとその時点
で灯じめて、ＤＭＡ Ｉ／Ｏ装置に対する応答信号１
５を返す。
で灯じめて、ＤＭＡ Ｉ／Ｏ装置に対する応答信号１
５を返す。
転送語数が２の場合のタイムチャートを第５図に示す。
Ａ点は、ＤＭＡＩ／Ｏ装置から最初のデータの書込夢求
が出された時点を示し、このときのデータがＢ点でＷＤ
Ｂ４２にセットされ、かつＤＣＩＩはカウントダウンさ
れＩＫなる。
が出された時点を示し、このときのデータがＢ点でＷＤ
Ｂ４２にセットされ、かつＤＣＩＩはカウントダウンさ
れＩＫなる。
次にＢ点から出力バス４４にＷＤＢ４２の内容が出力さ
れメモリ装置への書込みが行なわれ、０点でメモリ装置
への書込みが終了する。
れメモリ装置への書込みが行なわれ、０点でメモリ装置
への書込みが終了する。
二語目のデータ（最終データ）の書込みが米たとき（Ｄ
点）、Ｌ）Ｃ１１は１であるので、入出力バス上のデー
タそのものが出力バス４４に出力されメモ１Ｊｔｌｔへ
の１き込みを行ない、Ｅ点でメモリ装置への薔込みが終
了し、これＫより入出力バスも解放されることＫなる。
点）、Ｌ）Ｃ１１は１であるので、入出力バス上のデー
タそのものが出力バス４４に出力されメモ１Ｊｔｌｔへ
の１き込みを行ない、Ｅ点でメモリ装置への薔込みが終
了し、これＫより入出力バスも解放されることＫなる。
本発明によれば、アクセスタイムの大きいメモリ装置と
ｌ）ＭＡ Ｉ／Ｏ装置とのＤＭＡ転送においてＩ／Ｏ
制御装置ｔｆ：変えることなく、ＬＡＭＡ転送が可能と
なる。
ｌ）ＭＡ Ｉ／Ｏ装置とのＤＭＡ転送においてＩ／Ｏ
制御装置ｔｆ：変えることなく、ＬＡＭＡ転送が可能と
なる。
第１図は、本発明のインターフェイス装置のブロック図
、第２図、第３図は、従来のシステム構成図、第４図は
、本発明のインターフェイス装置のデータの流れの説明
図、第５図は動作タイムチャートである。
、第２図、第３図は、従来のシステム構成図、第４図は
、本発明のインターフェイス装置のデータの流れの説明
図、第５図は動作タイムチャートである。
Claims (1)
- 【特許請求の範囲】 １、メモリ装置と、ＤＭＡ Ｉ／Ｏ装置と前記メモリ装
置とのデータ転送路をなす入出力バスとの間に位置する
インターフェイス装置において、 前記ＤＭＡ Ｉ／Ｏ装置と前記メモリ装置とのＤＭＡ転
送における残転送語数を保持する第一の手段、一回のＤ
ＭＡ転送の起動によりなされる一連のＤＭＡデータ転送
で前記第一の手段により最終データ転送か否かを判定す
る第二の手段、前記ＤＭＡ Ｉ／Ｏ装置から前記メモリ
装置への転送データを保持する第三の手段からなり、 前記ＤＭＡ Ｉ／Ｏ装置から前記メモリ装置への転送デ
ータは、前記第一の手段、前記第二の手段より決定され
る最終データ転送以外は、すべて前記第三の手段に一旦
取込み、その時点で前記ＤＭＡ Ｉ／Ｏ装置へデータ取
込応答信号を返し、入出力バスサイクルは終結させる一
方、前記第三の手段に取込んだデータは前記メモリ装置
に対し、書込み動作を開始し、最終データ時のみ前記Ｄ
ＭＡ Ｉ／Ｏ装置からのデータは前記入出力バス上のデ
ータをそのまま前記メモリ装置に書込み動作を行ない前
記メモリ装置からのデータ書込み応答信号を受けた時点
で前記ＤＭＡ Ｉ／Ｏ装置に応答を返すことを特徴とす
るインターフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23845184A JPS61117651A (ja) | 1984-11-14 | 1984-11-14 | インタ−フエイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23845184A JPS61117651A (ja) | 1984-11-14 | 1984-11-14 | インタ−フエイス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61117651A true JPS61117651A (ja) | 1986-06-05 |
Family
ID=17030412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23845184A Pending JPS61117651A (ja) | 1984-11-14 | 1984-11-14 | インタ−フエイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219955A (ja) * | 1988-06-27 | 1990-01-23 | Internatl Business Mach Corp <Ibm> | Ｄｍａ機能を有する計算機システム |
| JP2006293927A (ja) * | 2005-04-14 | 2006-10-26 | Toshiba Corp | ダイレクトメモリアクセス制御装置及びダイレクトメモリアクセス制御装置を含むシステムｌｓｉ |
-
1984
- 1984-11-14 JP JP23845184A patent/JPS61117651A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219955A (ja) * | 1988-06-27 | 1990-01-23 | Internatl Business Mach Corp <Ibm> | Ｄｍａ機能を有する計算機システム |
| JP2006293927A (ja) * | 2005-04-14 | 2006-10-26 | Toshiba Corp | ダイレクトメモリアクセス制御装置及びダイレクトメモリアクセス制御装置を含むシステムｌｓｉ |
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