JPS613259A - メモリの高速読み出し装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、処理装置（以下ＣＰＵ）に係シ、特に、パイ
プライン方式に好適なメモリ装置からのデータ読み出し
方法に関する。

〔発明の背景〕

従来、第３図に示すように（日経エレクトロニクス１９
８３年９月２６日墓３２６９２０２〜７）、ＣＰＵから
メモリ装置のデータを読み出す場合、メモリ素子から該
当アドレスのデータと誤り検出用符号を読み出し、誤り
検出装置により誤りの有無を調べ、ＣＰＵヘデータと誤
りの有無を出力していた。しかし、この方法では、誤り
検出を実行する場合に、読み出したデータ及び誤〕検出
用符号の合理性による判定となるため、誤り検出装置か
らの出力は、データの出力から遅れざるを得ない。

このため、メモリ素子の高速化がなされても、読み出し
データ確立から誤り検出が終了するまでに一定の時間を
要し、メモリ装置の高速化の障害となっていた。

〔発明の目的〕

本発明の目的は、メモリ装置からのデータ読み出し時の
誤り処理を、ＣＰＵ側で対応させた高速読み出し方法を
提供するにある。

〔発明の概要〕

多くのメモリ装置は、誤り検出機能をもつが、読み出し
データの誤る率は小さく、また、ＣｐＵでも、読み出し
アクセスタイムの対サイクルタイム比は比較的大きく、
さらに、パイプライン処理実行時には、複数のレジスタ
があるため、誤り検出信号とデータの同時性は必ずしも
重要なことではない。これらの点に着目し、本発明は、
データと誤り検出結果の同時性を要求せず、誤り検出結
果がデータよシ遅れることを許可する方法である。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。

ＣＰＵ２が、メモリ装置１ヘデータを書き込む場合は、
ＣＰＵが、ストローブ信号１７を出力し、内部アドレス
バス９が、メモリ素子８の該当アドレスを指定し、内部
データバス１０と、このデータを入力とする誤り符号発
生器６の出力とをメモリ素子８ｖｃ格納する。

これに対し、ＣＰＵ２が、メモリ装置１からデータを読
み出す場合は、ＣＰＵが、ストローブ信号１７を出力し
、内部アドレスバス９が、メモリ素子８の該当アドレス
を指定し、データと、このデータにより発生させた誤り
符号をメモリ素子８から出力する。ここで、データと誤
り符号はレジスタ４０入力になるとともに、データ部分
はさらに、ゲーｈｉｏｉ、内部データバス１０を通シ、
バス３を介してＣＰＵ２へ出力される。この後、応答信
号１３が出力され、ＣＰＵ２は要求アドレスに該当する
データが内部データバス１０に出力され、いつでも取シ
込める状態であることを知る。

応答信号１３の確立後、ＣＰＵ２は、内部データバス１
０の内容を読み取シ、メモリ装置１への読み出し動作を
、ストローブ信号１７を切ることによシ終了し、読み取
ったデータの実行に移る。

一方、レジスタ４に入力されていたデータ及び誤り符号
は、メモリ装置が出力する応答信号１３およびＣＰＵか
らのストローブ信号１７の条件により、レジスタ４に保
持され、この出力が、誤り検出装置５に与えられ、誤り
の有無を、誤り検出結果１２として、バス３へ出力する
。

ＣＰＵ側のデータ取消し装置１４は、バス３を介して、
誤り検出信号１２を入力し、ＣＰＵに対し、前回読み込
んだデータを無効とするよう指示する。

具体的な動作例として、読み出し動作が連続して発生す
る場合を、第３図に示す。

従来方法によれば、−読み出しサイクル中に、データと
データの誤りの有無の情報が得られるようにする必要が
あった。これに対し、発明方法では、データが得られた
段階で、レジスタ４に保持・全指示し、すぐに、次の読
み出しサイクルに移るため、データは得られるが、誤り
の有無はわからない。しかし、誤り検出時間が、読み出
しサイクルよシ短い場合には、次のサイクルの初期に誤
りの有無が遅れて出力される。

なお、図中１１は制御部、１５はデコーダ、１６はＣＰ
Ｕ処理部、１０７はアンド素子、ｉｏｏ　。

１０２〜１０６はゲートであるう また、本発明の他の実施例として、読み出しサイクルタ
イムＴｊｌＣ＋Ｔｉ５ｏｔ、ｂが、誤り検出時間Ｔｘｎ
より短い場合がある。このときは、次アドレスに対する
読み出しデータが、誤り検出終了前に現われるため、す
でにあるレジスタと誤り符号検出器の組（１）に、さら
にもう一つのレジスタと誤り符号検出器の組（１１）を
付加し、（１）組の誤り検出終了前に現われた次アドレ
スの読み出しデータは、（１１）組側に取り込み、（１
１）組の誤り検出実行期間中に、（１）組側は誤り検出
を終了し、その後のアドレスに対する読み出しデータに
そなえる。

このように、誤り検出を交互に分担させることで解決で
きる。

〔発明の効果〕

メモリ装置からのデータ読み出しティクルタイムＴ■ｈ
ｏは、アドレス出力からデータが出力されるまでのアク
セスタ、イムＴｈｃｃ、誤り検出時間Ｔｒ、ｏ、ｆ−タ
バス信号の保持時間ＴＨＯＬＤとすると、ＴＲＥＡＤ　
：ＴＡｃｃ　＋Ｔｗｏ　＋ＴｕｏＬｎで表わされていた
が、本発明によれば、データの誤り検出時間Ｔ　ｚ　ｏ
が、次アドレスサイクルに移るため、読み出しサイクル
タイムは、ＴＲＥＡＤ　−＝ＴＡｃｃ＋Ｔ　ｇｏｐ。

に短線でき、高速化がはかれる。

【図面の簡単な説明】

第１図は本発明の一実施例の系統図、第２図は本発明の
動作説明図、第３図は従来の動作説明図である。 ■・・・メモリ装置、２・・・ＣＰＵ、３・・・バス、
４・・・レジスタ、５・・・誤り検出装置、１４・・・
データ取消し装置。

Claims (1)

1. 【特許請求の範囲】 １、処理装置と、この処理装置から読み書きされる誤り
   検出機能をもつメモリ装置と、前記処理装置と前記メモ
   リ装置間の信号伝送を受けもつバスからなる制御装置に
   おいて、 メモリ素子からの出力を記憶して、前記誤り検出装置へ
   出力するレジスタを前記メモリ装置に設け、前記メモリ
   装置からのデータ読み出し時に出力される前記誤り検出
   信号を受け取り、前記読み出しデータを無効とする機能
   をもつデータ取り消し装置を前記処理装置に設けたこと
   を特徴とするメモリの高速読み出し装置。 ２、特許請求の範囲第１項において、 前記レジスタと前記誤り検出装置の組を複数設け、誤り
   検出終了前に次のアドレスの読み出しデータが現われた
   場合、空きの前記レジスタ及び前記誤り検出装置の一組
   にデータを取り込む手段を設けたことを特徴とするメモ
   リの高速読み出し装置。