JPH0228724A - 分岐命令制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 少なくとも、アドレスを生成する回路と、命令の実行を
複数個のステージに分割して、該複数個の命令をオーハ
ラツブさせながら実行するパイプライン制御を行う回路
とを備えるデータ処理装置における分岐命令制御方式に
関し、 分岐命令実行時にパイプラインの流れを止めることによ
り、分岐命令の実行速度が遅くなることを解消するのに
、分岐命令の指定する分岐先命令を命令の実行に先行し
て読み出し、パイプラインの流れを止めない機構を提供
することを目的とし、分岐命令以外の命令の実行を開始
するステージに先行して、分岐命令の分岐アドレスを上
記アドレスを生成する回路を使用して生成し、分岐先命
令を読み出す複数個のステージと、各ステージに対応し
て、それぞれに命令を蓄積するレジスタと。

各レジスタの内容の有効性を示すフラグ（ｖ）と分岐命
令を検出するデコーダとを設け、上記デコダにより、そ
れぞれのステージに投入した命令が分岐命令であること
を検出したとき、そのステツに対応して、選択的に上記
パイプライン動作を停止させて、該分岐命令を実行し、
該実行された分岐命令に基づいて読み出された分岐先命
令を、分岐条件成立時に、命令実行部のパイプラインに
投入するように構成する。

処理装置における分岐命令制御方式に関する。

パイプライン方式のデータ処理装置においては、該パイ
プラインを効率良く動かす為には、命令が次々とパイプ
ラインに投入され、各ステージを絶えず、　“空き”が
生じることなく動作するように制御することが要求され
る。

特に、分岐命令の場合には、分岐条件の成立によって分
岐先の命令列を読み出して実行する必要があり、分岐条
件が不成立のときには、該分岐命令に続く命令を実行す
る必要があり、一般に、パイプラインの流れを乱す要因
となることから、該分岐命令を実行しているときでも、
該パイプラインの流れを乱すことの少ない分岐命令制御
方式が必要とされる。

〔産業上の利用分野〕

本発明は、少なくとも、アドレスを生成する回路と、命
令の実行を複数個のステージに分割して、該複数個の命
令をオーバラップさせながら実行するパイプライン制御
を行う回路とを備えるデータ〔従来の技術と発明が解決
しようとする課題〕第４図は従来の分岐命令制御方式を
説明する図であり、（ａ）は構成例の主要部を示し、（
ｂ）は動作タイムチャートを示している。

従来のパイプライン実行のデータ処理装置においては、
ブリフェッチキュー１から命令解読部２を介して命令が
逐次、命令実行部のパイプライン５に投入され、分岐命
令以外の命令は逐次的に実行される為、予め、現在実行
中の命令アドレスに連続するアドレスの命令を上記ブリ
フェッチキュ１に読み出しておくことにより、見掛は上
、命令の読み出しに要する時間なしにパイプライン５に
投入されるが、分岐命令実行の時には、分岐先が判るの
は該分岐命令を実行してからであり、それまで、先行し
て読み出していた、該分岐命令に続く先行命令は、分岐
条件の決定時において、パイプライン制御部１１からの
キ中ンセル信号により全てキャンセルされ、そこから分
岐先命令のパイプライン実行を開始していた為、該分岐
先命令を読み出す迄の間、パイプライン５への新たな分
岐先の命令は見掛は上投入されないように制御されてい
た。（第４図（ｂ）の動作タイムチャート参照） 従って、従来のパイプライン方式のデータ処理装置では
、分岐命令の実行はパイプラインの流れを止めることに
なり、結果とし・で、第２図（ｂ）の動作タイムチャー
トに示した如く、見掛は主分岐命令の実行に４サイクル
かかることになり、分岐命令の実行速度が遅くなるとい
う問題があった。

本発明は上記従来の欠点に鑑み、少な（とも、アドレス
を生成する回路と、命令の実行を複数個のステージに分
割して、該複数個の命令をオーバラップさせながら実行
するパイプライン制御を行う回路とを備えるデータ処理
装置における分岐命令制御方式において、分岐命令の指
定する分岐先アドレスの命令も命令実行に先行して読み
出せるようにして、結果的にパイプライブの流れを止め
ない分岐命令制御方式を提供することを目的とするもの
である。

〔課題を解決するための手段〕

第１図は本発明の分岐命令制御方式の原理構成図である
。

上記の問題点は下記の如くに構成された分岐命令制御方
式によって解決される。

少なくとも、アドレスを生成する回路７と、命令の実行
を複数個のステージに分割して、該複数個の命令をオー
バラップさせながら実行するパイプライン制御を行う回
路１１とを備えるデータ処理装置において、 分岐命令以外の命令の実行を開始するステージに先行し
て、分岐命令の分岐アドレスを上記アドレスを生成する
回路７を使用して生成し、分岐先命令を読み出す複数個
のステージと、 各ステージに対応して、それぞれに命令を蓄積するレジ
スタ２，３．４と、各レジスタ２，３．４の内容の有効
性を示すフラグ（Ｖ）　１１０と３分岐命令を検出する
デコーダ１０とを設け、 上記デコーダ１０により、それぞれのステージに投入し
た命令が分岐命令であることを検出したとき、そのステ
ージに対応して、選択的に上記パイプライン動作を停止
させて、該分岐命令を実行し、 該実行された分岐命令に基づいて読み出された分岐先命
令を、分岐条件成立時に、命令実行部のパイプラインに
投入するように構成する。

〔作用〕

即ち、本発明によれば、少なくとも、アドレスを生成す
る回路と、命令の実行を複数個のステージに分割して、
該複数個の命令をオーハラツブさせながら実行するパイ
プライン制御を行う回路とを備えるデータ処理装置にお
いて、命令の実行に先行して分岐先アドレスの命令を読
み出す為のステージ対応にレジスタ２〜４を設け、分岐
命令以外の命令の実行は、これらのレジスタ２〜４を経
由して命令実行部のレジスタ５に命令がセットされてか
ら開始される。

該レジスタ２〜５に命令が既に格納されている状態の時
には、デコーダ１０はレジスタ２に対応するものだけが
有効化され、新たに、該レジスタ２にロードされた命令
がデコーダ１０により分岐命令であることが検出される
と、アドレス生成部７には該レジスタ２の内容が送出さ
れ、アドレス生成部７で生成された分岐先アドレスが記
憶制御部９に送出される。

該分岐命令コードがレジスタ２→レジスタ３に）レジス
タ４呻レジスタ５に移る間に、上記分岐先アドレスから
分岐先命令が読み出され、本発明においては、上記分岐
命令がレジスタ５にセットされた次のサイクル、或いは
、同じサイクルにレジスタ５にセントされるように機能
する。

命令フェッチバス９１のバス幅が十分広ければ、このと
き、同時に、レジスタ４．或いは、レジスタ３，２へも
命令をセントすることができる。

第３図は本発明による分岐命令制御方式の動作タイムチ
ャートである。

分岐命令がレジスタ５にセットされた次のサイクルでレ
ジスタ５に該分岐先命令がセントされるケースを示した
ものが、第２図（ａ）であり、分岐命令がレジスタ５に
セントされるタイミングで、該レジスタ５に分岐先命令
をセントするケースを示したものが第２図（ｂ）である
。

第２図（ａ）の例では、見掛は上の分岐命令実行時間は
１サイクルであり、第２図（ｂ）の例では、０ザイクル
である。

従来方式では、前述の第４図（ｂ）に示したように分岐
命令の実行時間は４サイクルに見えているので、本発明
を実施するごとにより、３〜４サイクルの高速化が達成
できる。

又、分岐命令直後に記憶制御部９から直接レジスタ３〜
５に送られた命令は、各にのレジスタに設けられている
デコーダ１０でデコードされ、分岐命令を検出するよう
に動作し、ここで分岐命令が検出された場合には、その
レジスタからの出力を前述のアドレス生成部７に送出す
ると共に、パイプライン制御部１１では分岐先アドレス
の命令を読み出してレジスタ５にセットするのに必要な
サイクル数だけパイプライン動作を停止させるように機
能する。

従って、パイプライン実行中において、分岐先命令に対
しても命令の先行読み出しができるので、分岐命令の高
速化が得られる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の分岐命令制御方式の原理構成図
であり、第２図は本発明の一実施例を示した図であり、
（ａ）は全体の構成例を示し、（ｂ）はパイプライン制
御部の一部を示したものあり、第３図は本発明による分
岐命令制御方式の動作タイムチャートであって、第１図
、第２図における分岐先命令を読み出すステージに対応
して設けたレジスタ２〜４．それぞれのステージのレジ
スタ２〜４において分岐命令を検出したとき、その検出
したステージ位置に対応して選択的にパイプラインを停
止する手段１１．及び、分岐先命令を命令実行部の、例
えば、レジスタ５に、分岐命令が存在するタイミング、
又はその次のタイミングに設定する手段が本発明を実施
するのに必要な手段である。尚、全図を通して同じ符号
は同じ対象物を示している。

以下、第１図を参照しながら第２図によって本発明の分
岐命令制御方式を説明する。

本発明においては、前述のように、命令の実行に先行し
て分岐先アドレスの命令を読み出す為のステージ対応に
レジスタ２〜４を設け、分岐命令以外の命令の実行は、
これらのレジスタ２〜４を経由して命令実行部のレジス
タ５に命令がセットされてから開始される。

該レジスタ２〜５に命令が既に格納されて、そのバリッ
ドビットｍ　１１０が°オン゛になっている状態の時に
は、第２図（ｂ）に示した優先回路１１ａからの信号１
００によってデコーダ１０ばレジスタ２に対応するもの
だけが有効化され、新たに、該レジスタ２にロードされ
た命令が該デコーダ１０により分岐命令であることが検
出されると、命令アドレス生成部７には該レジスタ２の
内容が送出される。

該命令アドレス生成部７においては、例えば、加算器７
１で汎用レジスタ（ＧＲ）からのペースレジスタ（ＢＲ
）と、レジスタ２からのデイスプレィすメンＩ−（ＤＲ
）（変位）とが加算される。

該命令アドレス生成部７の加算器７０は分岐命令以外の
命令の命令アドレス計算に使用し、第２図（ｂ）に示し
たパイプライン制御部１１からのレジスタ２等にセット
された命令が分岐命令であることを示す信号の論理和信
号１０５によって、マルチプレクサ（ＭＰＸ）　７２を
制御することで、該レジスタ２に設定された命令が分岐
命令の時（即ち、分岐命令実行時）は加算器７１の出力
を、そうでない時は加算器７０の出力を、記憶制御部９
に送出するように機能する。

従って、該レジスタ２にセントされた命令が分岐命令の
場合には、加算器７１の出力である分岐先アドレスが記
憶制御部９に送出される。

そして、該分岐命令コードがレジスタ２−０レジスタ３
−６レジスタ４＝Ｏレジスタ５に移る間に、上記分岐先
アドレスから分岐先命令が読み出される。

このとき、命令アライン回路１２は、記憶制御部９から
の命令フェッチバス９１の出力データを命令単位に分割
し、通常のブリフェッチキューへの詰め方に従って該ブ
リフェッチキュー１．レジスタ２〜５に供給する。

一般に、分岐命令の分岐条件の決定ステージは、先行命
令が条件コードを変更しない命令、例えば、ストア命令
等の場合、演算ステージ（Ｅステツ）ではなくて、例え
ば、Ｄステージにおいて、分岐命令と認識された時点で
、即、分岐条件を決定することが行われる。

このような場合、該分岐命令のＤステージで分岐条件が
決定されると、上記供給される命令が分岐先の命令の場
合、該分岐命令がＤステージの動作を行うレジスタ５に
セントされた次のサイクル。

或いは、同じサイクルにレジスタ５に、該分岐先の命令
がセットされる。（第３図（ａ）　、　（ｂ）の動作タ
イムチャート参照） 上記命令フェッチバス９１のバス幅が十分広ければ、同
時に、レジスタ４．或いは、レジスタ３゜２へも、続く
分岐先の命令列がセットされる。

第３図は本発明による分岐命令制御方式の動作タイムチ
ャートである。

分岐命令がレジスタ５にセントされた次のサイクルでレ
ジスタ５に該分岐先命令がセットされるケースを示した
ものが、第３図（ａ）であり、分岐命令がレジスタ５に
セットされるタイミングで、該レジスタ５に分岐先命令
をセットするケースを示したものが第３図（ｂ）である
。

第３図（ａ）の例では、見掛は上の分岐命令実行時間は
１サイクルであり、第３図（ｂ）の例では、０サイクル
である。　（尚、各パイプライン実行中での動作は、図
示されているとおりであり、（）内で示されている部分
が分岐命令の動作である）従来方式では、前述の第４図
（ｂ）に示したように分岐命令の実行時間は４サイクル
に見えているので、本発明を実施することにより、３〜
４ザイクルの高速化が達成できる。

従って、該分岐命令に先行する命令が条件コドを変更す
る命令の場合には、図示していないＥステージのレジス
タに、上記と同じ手順で分岐先の命令が設定されるよう
に動作する為、例えば、第３図の例に比較して、４サイ
クル遅れることになる。

又、分岐命令直後に記憶制御部９から直接レジスタ３〜
５に送られた命令は、各々のレジスタに設けられている
デコーダ１０でデコードされ、分岐命令を検出するよう
に動作し、ここで分岐命令が検出された場合には、その
レジスタからの出力を前述のアドレス生成部７に送出す
ると共に、パイプライン制御部１１では分岐先アドレス
の命令を読み出してレジスタ５にセットするのに必要な
サイクル数だけパイプライン動作を停止させるように機
能する。

例えば、レジスタ４に分岐命令がセットされた場合、分
岐先命令は、例えば、４サイクル後に読み出されてくる
とすると、パイプラインの停止期間は３サイクルとなる
。

このように、本発明は、少なくとも、アドレスを生成す
る回路と、命令の実行を複数個のステジに分割して、該
複数個の命令をオーバラップさせながら実行するパイプ
ライン制御を行う回路とを備えるデータ処理装置におい
て、分岐命令以外の命令の実行を開始するステージ（レ
ジスタ５）に先行して分岐命令の分岐先アドレスを、例
えば、命令アドレス生成回路で生成し、分岐先の命令列
を読み出す複数個のステージレジスタを設け、該ステー
ジレジスタに設定された命令が分岐命令であると、上記
命令アドレス生成回路で分岐先アドレスを生成して分岐
先命令を先行して読み出し、命令実行部のパイプライン
に投入するようにして、見掛は上の分岐命令の実行時間
を小さくするようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の分岐命令制御方
式は、少なくとも、アドレスを生成する回路と、命令の
実行を複数個のステージに分割して、該複数個の命令を
オーバラップさせながら実行するパイプライン制御を行
う回路とを備えるブタ処理装置における分岐命令制御方
式において、分岐命令以外の命令の実行を開始するステ
ージに先行して、分岐命令の分岐アドレスを上記アドレ
スを生成する回路を使用して生成し、分岐命令を読み出
す複数個のステージと、各ステージに対応して、それぞ
れに命令を蓄積するレジスタと、各レジスタの内容の有
効性を示すフラグ（ｖ）と１分岐命令を検出するデコー
ダとを設け、上記デコダにより、それぞれのステージに
投入した命令が分岐命令であることを検出したとき、そ
のステジに対応して、選択的に上記パイプライン動作を
停止させて、該分岐命令を実行し、該実行された分岐命
令に基づいて読み出された分岐先命令を、分岐条件成立
時に、命令実行部のパイプラインに投入するようにした
ものであるので、パイプライン実行中において、分岐先
命令に対しても命令の先行読み出しができるので、分岐
命令の高速化が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の分岐命令制御方式の原理構成図。 第２図は本発明の一実施例を示した図。 第３図は本発明による分岐命令制御方式の動作タイムチ
ャート 第４図は従来の分岐命令制御方式を説明する図。 である。 図面において、 １は命令ブリフェッチキュー。 ２〜４．５はレジスタ、１１０はフラグ（■）７は命令
アドレス生成部。 ７０．７１は加算器。 ７２はマルチプレクサ（ＭＰＸ）。 ９は記憶制御部、９１は命令フェッチバス。 １０はデコーダ、１１はパイプライン制御部１１ａは優
先回路、　　　　１００，１０１は制御信号をそれぞれ
示す。

Claims (1)

1. 【特許請求の範囲】 少なくとも、アドレスを生成する回路（７）と、命令の
   実行を複数個のステージに分割して、該複数個の命令を
   オーバラップさせながら実行するパイプライン制御を行
   う回路（１１）とを備えるデータ処理装置において、 分岐命令以外の命令の実行を開始するステージに先行し
   て、分岐命令の分岐アドレスを上記アドレスを生成する
   回路（７）を使用して生成し、分岐先命令を読み出す複
   数個のステージと、 各ステージに対応して、それぞれに命令を蓄積するレジ
   スタ（２、３、４）と、各レジスタ（２、３、４）の内
   容の有効性を示すフラグ（Ｖ）（１１０）と、分岐命令
   を検出するデコーダ（１０）とを設け、 上記デコーダ（１０）により、それぞれのステージに投
   入した命令が分岐命令であることを検出したとき、その
   ステージに対応して、選択的に上記パイプライン動作を
   停止させて、該分岐命令を実行し、 該実行された分岐命令に基づいて読み出された分岐先命
   令を、分岐条件成立時に、命令実行部のパイプラインに
   投入することを特徴とする分岐命令制御方式。