JPH034326A - 命令デコード方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、コンピュータの中央処理装置、コントロー
ラのシーケンス制御回路等において実行される命令、特
に実行に複数サイクルを要する命令を扱う場合に好適な
命令デコード方式に関する。

（従来の技術） 一般に、中央処理装置（以下、ＣＰＵと称する）の命令
デコード回路におけるデコード処理の方式として、マイ
クロプログラム処理により複数ステップに分けて実行す
る第１の方式と、全て論理配線のみでデコードする第２
の方式とが知られている。この発明は、第２の方式に関
するものである。この第２の方式、即ち全て布線論理（
ワイヤードロジック）のみでデコードする方式では、１
つの命令を１サイクル（１クロツク）でデコードし実行
できるように、ＣＰＵを構成しなければならない。その
ため第２の方式を適用するＣＰＵでは、実行に２サイク
ル以上必要となるような命令は定義できないか、順序回
路によるシーケンサ等を設け、実行に２サイクル以上を
要する命令について、その制御信号を順序通り生成する
必要があった。

さて、実行に２サイクル以上を要する命令は、乗算、除
算、更には主メモリのロード、ストアなどで必要となる
場合がある。したがって、上記第２の方式を適用するＣ
ＰＵでこの種の命令が定義できないと、柔軟性に欠けて
しまう。一方、シーケンサを設けた場合には、マイクロ
プログラム方式と同様にシーケンスコントロール用のＲ
ＯＭ（リードオンリメモリ）やＰＬＡ　（プログラマブ
ルロジックアレイ）等が必要となり、読出し速度の遅さ
により、クロック周波数を高くできず、性能向上が図れ
ないという問題がある。

（発明が解決しようとする課題） 上記したように従来のワイヤードロジックを用いて命令
デコードを行う方式では、実行に２サイクル以上を要す
る命令に対処するためには、速度の遅いシーケンサやシ
ーケンスコントロール用のＲＯＭ等の組合わせ回路が必
要となるので、クロック周波数を高くすることがきず、
性能向上が図れないという問題があった。

この発明は上記事情に鑑みてなされたものでその目的は
、１回の実行に複数サイクルを必要とする命令にも単純
なワイヤードロジックのみで対処できる命令デコード方
式を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明は、実行すべき命令をワイヤードロジックによ
ってデコードして各部を制御するための制御信号を生成
する命令デコード手段と、この命令デコード手段のデコ
ード対象となる命令のうち、実行に複数サイクルを要す
る命令を検出し、同命令に代えて次サイクルの実行に用
いられる内部命令を生成する内部命令生成手段と、この
内部命令生成手段によって生成された内部命令と外部か
らフェッチした外部命令とを切替えて上記命令デコード
手段のデコード対象となる命令を出力する命令切替え手
段とを設けたことを特徴とするものである。またこの発
明は、上記内部命令の実行中に、フェッチ済みの外部命
令を一時保持する命令バッファ手段を上記命令切替え手
段の前段に設けたことを特徴とする。

（作用） 上記の構成によれば、まず外部（例えば主メモリ）から
フェッチされた外部命令が、命令切替え手段の切替え動
作によって次に実行すべき命令として選択され、命令デ
コード手段のデコード処理に供される。この結果、命令
デコード手段からは、各部を制御するための制御信号が
出力される。

この制御信号は、デコード処理に供された外部命令が実
行に複数サイクルを必要とする場合であれば、最初のサ
イクルの実行に用いられるものであり、その出力の際に
は、上記外部命令に代えて次のサイクルの実行に用いら
れる内部命令が、内部命令生成手段によって生成される
。この内部命令は、命令切替え手段によって選択されて
命令デコード手段によるデコード処理に供される。この
結果、上記外部命令のデコード時と同様に、命令デコー
ド手段から制御信号が出力される。この制御信号は、デ
コード処理に供された内部命令が実行に複数サイクルを
必要とする場合であれば、その最初のサイクルの実行に
用いられるものであり、その出力の際には、上記内部命
令に代えて次のサイクルの実行に用いられる別の内部命
令が、内部命令生成手段によって生成され、上記と同様
の処理が行われる。やがて、最後の内部命令のデコード
処理が行われると、命令切替え手段によって再び外部命
令に切替えられる。上記の内部命令を対象とするデコー
ド処理の期間中は、フェッチ済みの外部命令は命令バッ
ファ手段に一時保持され、最後の外部命令のデコード処
理が行われると、命令バッファ手段に保持されていた外
部命令が次のデコード対象となる。

このように、本発明によれば、実行に複数サイクルを要
する外部命令を論理的に複数の命令に分解して扱う構成
とすることで、実際の命令のデコード、実行を１サイク
ル（１クロツク）単位で単純に行うことが可能となる。

（実施例） 以下、この発明の一実施例を、ＣＩＣｌ５Ｃ（Ｃｏ！ｅ
ｘ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅ
ｒ）型ＣＰＵに実施した場合について図面を参照して説
明する。

第１図はＣＰＵの構成を示すブロック図である。同図に
おいて、１１は実行すべき命令を保持する命令レジスタ
、１２は命令レジスタ１１に保持されている命令をデコ
ードしてＣＰＵ内各部を個別に制御するための各種の制
御信号を生成する命令デコーダである。この実施例にお
いて、命令デコーダ１２はデコード処理の高速化のため
にワイヤードロジックで構成されている。１３は命令レ
ジスタ１１に保持されている命令をデコードして、同命
令が実行に２クロツク（２クロツクサイクル）以上を要
するか否かを調べ、２クロツク以上要する場合には、次
のクロックサイクルで同命令に代えて用いられる命令（
以下、内部命令と称する）を生成する内部命令生成部で
ある。内部命令生成部１３は、後述するマルチプレクサ
１８に対する切替え制御機能を有する。

１４は命令デコーダ１２等によって生成される各種制御
信号を１クロツクの間保持する制御信号レジスタ、１５
は演算実行部である。演算実行部１５は、例えばレジス
タファイル、ＡＬＵ　（算術論理演算器）、バレルシフ
タ等で構成される。１６は命令ポインタを持ち、分岐ア
ドレス制御、順次アクセス制御等を行う命令フェッチ制
御部、１７は主メモリ（図示せず）からの命令（以下、
外部命令と称する）のフェッチ、更にはデータのロード
／ストア等、ＣＰＵ内部と外部とのインタフェースを制
御するバスアクセス制御部、１Ｂはバスである。

１９は命令フェッチ制御部１Ｂの制御によってフェッチ
される外部命令と内部命令生成部１３によって生成され
る内部命令とを内部命令生成部１３の制御に応じて切替
えて命令レジスタ１１に出力するマルチプレクサ、２０
は命令バッファ（命令プリフェッチバッファ）である。

この命令バッファ２０は、マルチプレクサ１９によって
内部命令に切替えられているときに、命令フェッチ制御
部１Ｂの制御によって既にフェッチされている外部命令
を一時記憶するのに用いられる。

次に、第１図の構成の動作を、主としてロード命令ＬＤ
のデコード処理を例に、第２図のタイミングチャートお
よび第３図（ａ）、（ｂ）の命令フォーマットを参照し
て説明する。

まず、命令フェッチ制御部ｔｅの制御のもとで、サイク
ルＴｌ　　（Ｔｉは１クロツクサイクルを表わす）にお
いて外部命令であるロード命令ＬＤ（Ｉｔ）が主メモリ
からバス１８を介してフェッチされ、命令バッファ２０
、マルチプレクサ１９を介して命令レジスタ１１にロー
ドされたものとする。このロード命令ＬＤ（Ｉｔ）は、
第３図（ａ）のフォーマットに示すように、命令コード
（オペレーションコード）ＯＰＩ、デスティネーション
レジスタＲｄを指定する情報（Ｒｄ指定情報）、ソース
レジスタＲｓを指定する情報（Ｒｓ指定情報）およびデ
ィスプレイスメントＤＩＳＰを有しており、アドレス生
成に１クロツク、データ読出しに１クロツクの計２クロ
ックを必要とするものとす、る。

命令デコーダ１２および内部命令生成部１３は、サイク
ルＴ２において命令レジスタ１１の内容、即ちロード命
令ＬＤをデコードする。まず命令デコーダ１２は、ｏＰ
ｌを判別してロード命令ＬＤのアドレス生成のみに注目
し、バスアクセス制御部１７が（Ｒｓ　）　＋ＤＩＳＰ
のアドレス計算（即ちソースレジスタの内容とディスプ
レイスメントとの加算）を行ってＲｄ　　（デスティネ
ーションレジスタ）にロードすべきデータの読出しアド
レスを１クロツクで生成するのに必要な制御信号を出力
する。同時に内部命令生成部１３は、ＯＰＩのデコード
により、ロード命令ＬＤが実行に２クロツク以上を要す
ることを判別し、更にロード命令ＬＤ中のＲｄ指定情報
をも°とに、次のクロックサイクルで主メモリからデー
タを読出してＲｄにロードするための内部命令ＬＤ２を
生成する。この内部命令ＬＤ２は、第３図（ｂ）のフォ
ーマットに示すように、主メモリからデータを読出して
Ｒｄにロードすることを指定する命令コード（ＯＦ２）
およびＲｄ指定情報を有している。

内部命令生成部１３は内部命令ＬＤ２を生成すると、マ
ルチプレクサ１９を制御して命令バッファ２０から自身
（内部命令生成部１３）側に切替え、この内部命令ＬＤ
２をマルチプレクサ１９から命令レジスタ１１に選択出
力させる。この結果、命令ＬＤ２はサイクルＴ２の終了
時に命令レジスタ１１にロードされる。同時に命令デコ
ーダ１２による命令ＬＤに対するデコード結果であるア
ドレス計算（アドレス生成）用の制御信号が制御信号レ
ジスタ１４にロードされる。このとき、ロード命令ＬＤ
（外部命令Ｉｆ）の次の外部命令Ｉ２がフェッチされて
いるものとすると、同命令１２は命令バッファ２０に一
時記憶される。本実施例において、命令バッファ２０に
対する制御は、内部命令生成部１３によって行われる。

サイクルＴ３では、制御信号レジスタ１４にローＦされ
ている（命令ＬＤに対応するアドレス計算用の）制御信
号に応じて、バスアクセス制御部１７によるアドレス計
算が実行される。またサイクルＴ３では、命令デコーダ
１２および内部命令生成部１３は命令レジスタ１１にロ
ードされている命令ＬＤ２をデコードする。まず命令デ
コーダ１２は、ＯＦ２を判別して、主メモリからＲｄに
データをロードするのに必要な制御信号を生成する。一
方、内部命令生成部１３は、ＯＦ２のデコードにより、
命令ＬＤ２が１クロツクで実行できることを判別すると
、内部命令の生成は行わず、マルチプレクサ１９を制御
して命令バッファ２ｏ側に切替える。これにより、命令
バッファ２０に記憶されていた外部命令Ｉ２がマルチプ
レクサ１９によって命令レジスタ１１に選択出力される
。この結果、命令Ｉ２はサイクルＴ３の終了時に命令レ
ジスタ１１にロードされる。このとき、外部命令Ｉ２の
次の外部命令Ｉ３がフェッチされているものとすると、
同命令Ｉ３は命令バッファ２０に一時記憶される。また
、命令デコーダ１２による命令ＬＤ２に対するデコード
結果である主メモリからＲｄへのデータロード用の制御
信号が、Ｔ３の終了時に制御信号レジスタ１４にロード
される。

サイクルＴ４では、バスアクセス制御部１７は、制御信
号レジスタ１４にロードされている（命令ＬＤ２に対応
するメモリからＲｄへのデータロード用の）制御信号に
応じ、先のサイクルＴ３で計算しておいた読出しアドレ
スをバス１８（のアドレスライン）上に出力して主メモ
リからのデータ読出しを行う。このデータ読出しで主メ
モリから読出されたデータは、バス１８（データライン
）を介してバスアクセス制御部１７に入力され、しかる
後に演算実行部１５内のＲｄにストアされる。このとき
、命令デコーダ１２は命令レジスタ１１にロードされて
いる命令Ｉ２をデコードする。命令デコーダ１２のデコ
ード結果である制御信号はサイクルＴ４の終了時に制御
信号レジスタＩ４にロードされる。

同時に、命令バッファ２０に記憶されていた命令Ｉ３が
マルチプレクサ１９を介して命令レジスタ１１にロード
される。サイクルＴ４では、上記のように主メモリから
Ｒｄへのデータロードが行われるため、命令Ｉ３の次の
命令のフェッチは発生しない。したがって、サイクルＴ
４の終了時点で命令バッファ２０は空となる。

なお、前記実施例では、ｃｒｓｃ型ＣＰＵに実施した場
合について説明したが、本発明はＲＩ　Ｓ　Ｃ（Ｒｅｄ
ｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐ
ｕｔｅｒ）型ＣＰＵ、史にはプリンタ制御回路、ＣＲＴ
制御回路等にも応用可能である。また、前記実施例では
、命令バッファ２０を設け、マルチプレクサ１９が内部
命令生成部１３側に切替えられている際にフェッチされ
た外部命令が消失しないようにしているが、後続の命令
がフェッチされないように内部命令生成部１３が命令フ
ェッチ制御部１６を制御することも可能である。更に、
前記実施例では、内部命令は内部命令生成部１３自身で
生成するものとして説明したが、外部からフェッチする
構成とすることも可能であり、この場合には一層細かい
制御が可能となる。また、内部命令生成部１３内に条件
判定部を設けることにより、簡単なループ制御も可能と
なる。

［発明の効果］ 以上詳述したようにこの発明によれば、実行に複数サイ
クルを要する外部命令を論理的に複数の命令に分解して
扱う構成としたので、実際の命令のデコード、実行を１
サイクル（１クロツク）単位で単純に行うことが可能と
なり、１回の実行に複数サイクルを必要とする命令にも
単純なワイヤードロジックのみによるデコード処理で対
処できる。この結果、速度の遅いシーケンサやシーケン
スコントロール用のＲＯＭ等の組合わせ回路が不要とな
るので、サイクルタイムを短くすることが可能となり、
性能向上が図れる。しかも、２サイクル以降で使用され
る内部命令は、１ステツプのサブルーチンのように複数
の外部命令処理に共通に利用できるため、全体のロジッ
ク量を減らすことができ、ＬＳＩ化する場合にはチップ
サイズを小さくできる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック構成図、第
２図は動作を説明するためのタイミングチャート、第３
図は上記実施例で用いられる命令のフォーマットを示す
図である。 １１・・・命令レジスタ、１２・・・命令デコーダ、１
３・・・内部命令生成部、１４・・・制御信号レジスタ
、１５・・・演算実行部、１Ｇ・・・命令フェッチ制御
部、１７・・バスアクセス制御部、１８・・・バス、■
９・・・マルチプレクサ、２０・・・命令バッファ。

Claims (2)

【特許請求の範囲】
1. （１）実行すべき命令をワイヤードロジックによってデ
   コードして各部を制御するための制御信号を生成する命
   令デコード手段と、 この命令デコード手段のデコード対象となる命令のうち
   、実行に複数サイクルを要する命令を検出し、同命令に
   代えて次サイクルの実行に用いられる内部命令を生成す
   る内部命令生成手段と、この内部命令生成手段によって
   生成された内部命令と外部からフェッチした外部命令と
   を切替えて上記命令デコード手段のデコード対象となる
   上記実行すべき命令を出力する命令切替え手段と、を具
   備し、上記外部命令が、実行に複数サイクルを要する命
   令の場合には、第２サイクル以降の実行に、上記内部命
   令生成手段によって生成される上記内部命令を用いるよ
   うにしたことを特徴とする命令デコード方式。
2. （２）上記内部命令の実行中に、フェッチ済みの上記外
   部命令を一時保持する命令バッファ手段を上記命令切替
   え手段の前段に備えたことを特徴とする第１請求項記載
   の命令デコード方式。