JPH02105936A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特にマイクロプログラ
ム制御によるデータ処理装置に関する。

〔従来の技術〕

従来より、データ処理装置の動作制御方式の一つとして
マイクロプログラム制御方式があシ、ハート°ウェアの
単純性、変更の容易性などの理由により現在はこれが制
御方式の主流となっている。

マイクロプログラム制御方式では、マイクロ命令と呼ば
れる制御データが定義されており、このマイクロ命令を
組み合わせて実行することにより　−連の処理が実行さ
れる。マイクロ命令の形式は。

装置の構成、ハードウェア量の大小等により変わるが、
一般的にはハードウェア量が増加するに従って制御、す
べき対象となる回路が増加するため。

マイクロ命令の長さも増加することが知られている。

たとえば、第４図に示すように演算処理部が基本演算処
理部４３と可変長演算処理部４４の２つに分割されてい
るような場合、それぞれの処理部はマイクロ命令の中の
別々のビットにより制御されなければならないため、マ
イクロ命令長は大きなものとなる。第４図において制御
記憶４１は複数のマイクロ命令を記憶するメモリ、マイ
クロ命令レジスタ４２は制御記憶４１から読み出された
マイクロ命令を保持するレジスタである。

第５図はマイクロ命令の同一のピッ）１基本演算処理部
４３と可変長演算処理部４４の両方で使用可能とした例
であシ、こうすることによりマイクロ命令の長さの増加
をおさえることができ、少ないハードウェアによるマイ
クロプログラム制御が可能である。しかしながら、この
例では基本演算処理部４３と可変長演算処理部４４の両
方を同時に制御することはできず、マイクロ命令中の特
定ビットの値によりどちらの制御に使用するかを指定す
ることになる。

〔発明が解決しようとする課題〕

上述したように、従来のマイクロプログラム制御方式に
よるデータ処理装置は、２つあるいはそれ以上の演算処
理部を同時に制御するためにはマイクロ命令の長さを大
きくする必要があるため。

ハードウェア量の増加を招き２反対に同一の長さにより
複数の演算処理部を制御しようとすると。

同時に複数の演算処理部を制御することができなくなる
ため、制御の融通性がなくなると共に性能量を増加させ
ることなく、融通性のあるマイクロ制御が実現できるデ
ータ処理装置を提供することにある。

〔課題を解決するための手段〕

本発明によれば、複数の演算処理部に対応した複数のマ
イクロ命令レジスタを設け、前記複数の演算処理部を同
時に動作させる場合は複数回にわたって制御記憶からマ
イクロ命令を読み出して対応するマイクロ命令レジスタ
にセットした後、それらのマイクロ命令を同時に実行す
ることを特徴とするデータ処理装置が得られる。

詳細には１本発明によれば、マイクロプログラムを格納
する制御記憶と、該制御記憶から読み出された。第１．
第２．及び第３の部分を有するデータのうち、前記第１
の部分の全部あるいは一部を格納可能な複数のマイクロ
命令レジスタと、該複数のマイクロ命令レジスタの各々
の出力によ多制御されて演算処理を実行する複数の演算
処理部と、前記制御記憶から読み出された前記データの
うち、前記第２の部分を格納する複数の演算抑止フリフ
プフロップと、該複数の演算抑止フリラグフロップのセ
ット状態に応じて前記複数の演算処理部のうちの一つの
演算処理動作を抑止する演算抑止手段と、前記制御記憶
から読み出された前記データのうち、前記第３の部分を
格納するマイクロシーケンス制御レジスタと、該マイク
ロシーケンス制御レジスタの出力に応答して前記制御記
憶の読み出しアドレスを作成するマイクロアドレス作成
手段と、前記制御記憶から読み出された前記データのう
ち、前記第１の部分の全部あるいは一部を、前記複数の
マイクロ命令レジスタの゛うちの一つに選択的に読み出
すための選択読み出し手段を有することを特徴とするデ
ータ処理装置が得られる。

〔実施例〕

次に５本発明について図面を参照して詳明する。

第１図は本発明の一実施例によるデータ処理装置のブロ
ック図である。第１図にお込て、制御記憶１＃′ｉ複数
のマイクロ命令のあつまシ（マイクロプログラム）を格
納するメモリであり、−度に読み出せるのは１マイクロ
命令である。読み出されたマイクロ命令は第２図に示す
ような形式を持っている。マイクロシーケンス制御フィ
ールド２１は次に読み出すべきマイクロ命令のアドレス
指定。

分岐条件の選択指示など主としてマイクロ命令の読み出
し制御を行う。演算抑止指定フィールド２２は、演算処
理部に対応したピラトラ有し、そのビットが“１″にな
った場合には対応する演算処理部の動作を一時的に停止
させる機能を有している。演算処理部制御フィールド２
３は基本演算処理部６および可変長演算処理部７の制御
を行なう機能を有している。

制御記憶１から読み出されたマイクロ命令の演算処理部
制御フィールド２３はマイクロ命令レジスタ２またはマ
イクロ命令レジスタ３のいずれか一方に格納される。格
納すべきマイクロ命令レジスタの選択は第２図に示すマ
イクロ命令の中のマイクロ命令レジスタ選択ビット２４
により行われる。デコーダ４および５はそれぞれマイク
ロ命令レジスタ２および３に格納されたマイクロ命令を
デコードし１発生された制御信号をそれぞれ基本演算処
理部６および可変長演算処理部７へ送る。

基本演算処理部６ば、ソフトウェア命令のうち主として
２進固定小数点命令、２進浮動小数点命令。

論理演算命令を実行する部分である。可変長演算処理部
７は、ソフトウェア命令のうち主として１０進演算命令
１文字用命令等の可変長データを処理する命令を実行す
る部分である。

制御記憶１から読み出されたマイクロ命令の演算抑止指
定フィールド２２の２ビツトは２つの演算抑止フリップ
フロップ８に、それぞれ、格納される。セットされたビ
ットのうち一方は基本演算処理部６の動作を抑止し、も
う一方は可変長演算処理部７の動作を抑止するように接
続されている。

制御記憶１から読み出されたマイクロ命令のマイクロシ
ーケンス制御フィールド２１はシーケンス制御レジスタ
９に格納される。マイクロアドレス作成回路１０はシー
ケンス制御レジスタ９から送られてくる制御情報と基本
演算処理部６および可変長演算処理部７から送られてく
る分岐条件信号をもとに１次に読み出すべきマイクロ命
令の格納されているアドレスを作成し、制御記憶１へ送
出する。

次に第３図を参照して本実施例のデータ処理装置におけ
る動作について説明する。第３図においてＴ１〜Ｔ５は
本データ処理装置のクロックサイクル時間全表わし、基
本的には１マイクロ命令は１クロック分の制御を行う。

ＢおよびＶは、それぞれ、基本演算処理部６および可変
長演算処理部７を制御することを表わし、実際にはマイ
クロ命令を表わすのに適した記述が行われる。また。

ＭＩｎはｎ番目のマイクロ命令を表わす。

第３図では４ステツプにわたるマイクロプログラム制御
の例が示されている。

ステップ１およびステップ２では基本演算処理部６を使
用した処理を行うため、マイクロ命令の演算抑止指定フ
ィールド２２は’０１”となっておシ。

マイクロ命令レジスタ選択ビット２４は０となっている
。従って第１図の演算抑止フリップフロップ８には＠０
１＃がセットされ、マイクロ命令レジスタ２にはインバ
ータ１１を経由してセット信号が出力されることにより
演算処理部制御フィールドＭＩＩおよびＭＩ２がセット
される。

ステップ３では基本演算処理部６および可変長演算処理
部７の両方の制御１を行う必要があり、この場合の処理
は２クロツクサイクルＴ　３　、　Ｔ　４にわたって行
われる。Ｔ３では演算処理部制御フィールドＭＩ３がマ
イクロ命令レジスタ２にセットされる。このとき、演算
抑止フリップフロップ８には’１１”がセットされるた
め、　ＭＩ３の処理はこのクロックサイクルＴ３では実
行されない。Ｔ４では演算処理部制御フィールドＭＩ４
がマイクロ命令レジスタ３にセットされ、この時点では
マイクロ命令レジスタ２および３にはそれぞれＭＩ３お
よびＭＩ４がセットされる。このとき、演算抑止フリッ
プフロップ８には′００”がセットされるため、このク
ロックサイクルＴ４ではＭＩ３およびＭＩ４で指定され
た処理がそれぞれ基本演算処理部６および可変長演算処
理部７において同時に実行されることになる。Ｔ５では
演算処理部制御フィールドＭＩ５がマイクロ命令レジス
タ３にセットされ、演算抑止クリップフロップ８には＠
ｌＯ＃がセットされるため、可変長演算処理部７におい
てＭＩ５で指定された処理が実行される。

このように、基本演算処理部６および可変長演算処理部
７のように通常は同時に動作させる必要のない演算処理
部をステップ３のように同時に動作させる必要が生じた
場合でも、２つのマイクロ命令ＭＩ３およびＭＩ４ｅ使
用してそれぞれの演算処理部を同時に動作させることが
でき、制御記憶１の容量を増加させることなく融通性の
あるマイクロ制御が実現できる。

〔発明の効果〕

以上説明したように本発明は、複数の演算処理部に対応
した複数のマイクロ命令レジスタを設けそれらの演算処
理部を同時に動作させる場合は複数回にわたって制御記
憶からマイクロ命令を読み出して対応するマイクロ命令
レジスタにセットした後、それらのマイクロ命令を同時
に実行することにより、制御記憶の容量を増加させるこ
となく融通性のあるマイクロ制御が実現できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ処理装置のブロ
ック図、第２図は第１図の実施例におけるマイクロ命令
の形式をあられした図、第３図は第１図の実施例におけ
る動作の詳細をあられしたタイムチャート、第４図およ
び第５図は、それぞれ、従来のデータ処理装置の一例の
構成図である。 ■・・・制御記憶、２，３・・・マイクロ命令レジスタ
。 ４．５・・・デコーダ、６・・・基本演算処理部、７・
・・可変長演算処理部、８・・・演算抑止フリップフロ
ップ。 ９・・・シーケンス制御レジスタ、１０・・・マイクロ
アドレス作成回路、１１・・・イ／パータ。

Claims (1)

【特許請求の範囲】
1. １、マイクロプログラムを格納する制御記憶と、該制御
   記憶から読み出された、第１、第２、及び第３の部分を
   有するデータのうち、前記第１の部分の全部あるいは一
   部を格納可能な複数のマイクロ命令レジスタと、該複数
   のマイクロ命令レジスタの各々の出力により制御されて
   演算処理を実行する複数の演算処理部と、前記制御記憶
   から読み出された前記データのうち、前記第２の部分を
   格納する複数の演算抑止フリップフロップと、該複数の
   演算抑止フリップフロップのセット状態に応じて前記複
   数の演算処理部のうちの一つの演算処理動作を抑止する
   演算抑止手段と、前記制御記憶から読み出された前記デ
   ータのうち、前記第３の部分を格納するマイクロシーケ
   ンス制御レジスタと、該マイクロシーケンス制御レジス
   タの出力に応答して前記制御記憶の読み出しアドレスを
   作成するマイクロアドレス作成手段と、前記制御記憶か
   ら読み出された前記データを前記複数のマイクロ命令レ
   ジスタのうちの一つに選択的に読み出すための選択読み
   出し手段を有することを特徴とするデータ処理装置。