JPH0269826A - 条件付命令制御方式 - Google Patents
条件付命令制御方式Info
- Publication number
- JPH0269826A JPH0269826A JP63222903A JP22290388A JPH0269826A JP H0269826 A JPH0269826 A JP H0269826A JP 63222903 A JP63222903 A JP 63222903A JP 22290388 A JP22290388 A JP 22290388A JP H0269826 A JPH0269826 A JP H0269826A
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- JP
- Japan
- Prior art keywords
- instruction
- conditional
- register
- conditions
- selector
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
演算と非演算命令を同時に実行処理するプロセッサにお
ける条件付命令の制御方式に関し、同じ条件に対して、
同時ではない複数の条件付命令の実行を可能にする条件
付命令制御方式を提供することを目的とし、 命令又は条件付命令を示すデータを入力して、データの
内容を解読するインストラクションデコーダと、インス
トラクションデコーダの出力の命令又は条件付命令を示
すデータを入力して、データの内容を実行するプロセッ
サユニットと、プロセッサユニットにおける実行の結果
の状態を示す信号を書き込んで記憶するレジスタと、レ
ジスタの複数の出力を入力して、インストラクションデ
コーダの出力の選択制御信号により、１つの人力を選択
して出力するセレクタとを有するデイジタルシグナルプ
ロセソサにおいて、インストラクションデコーダからの
条件付命令を示す信号により、セレクタの出力を書き込
んで記憶し、次の条件付命令を示すデータをインストラ
クションデコーダから出力する時に、条件が前回の条件
と同一の時、インストラクションデコーダの出力の選択
制御信号により読み出してセレクタに入力する第２のレ
ジスタを設け、プロセッサユニットにおいて同一条件で
同時でない複数の条件付命令を入力して実行するように
構成する。
ける条件付命令の制御方式に関し、同じ条件に対して、
同時ではない複数の条件付命令の実行を可能にする条件
付命令制御方式を提供することを目的とし、 命令又は条件付命令を示すデータを入力して、データの
内容を解読するインストラクションデコーダと、インス
トラクションデコーダの出力の命令又は条件付命令を示
すデータを入力して、データの内容を実行するプロセッ
サユニットと、プロセッサユニットにおける実行の結果
の状態を示す信号を書き込んで記憶するレジスタと、レ
ジスタの複数の出力を入力して、インストラクションデ
コーダの出力の選択制御信号により、１つの人力を選択
して出力するセレクタとを有するデイジタルシグナルプ
ロセソサにおいて、インストラクションデコーダからの
条件付命令を示す信号により、セレクタの出力を書き込
んで記憶し、次の条件付命令を示すデータをインストラ
クションデコーダから出力する時に、条件が前回の条件
と同一の時、インストラクションデコーダの出力の選択
制御信号により読み出してセレクタに入力する第２のレ
ジスタを設け、プロセッサユニットにおいて同一条件で
同時でない複数の条件付命令を入力して実行するように
構成する。
本発明は、演算と非演算命令を同時に実行処理するディ
ジタルシグナルプロセソサ（以下ＤＳＰと称する）にお
ける条件付命令の制御方式の改良に関するものである。
ジタルシグナルプロセソサ（以下ＤＳＰと称する）にお
ける条件付命令の制御方式の改良に関するものである。
この際、同じ条件に対して、同時ではない複数の条件付
命令の実行を可能にする条件付命令制御方式が要望され
ている。
命令の実行を可能にする条件付命令制御方式が要望され
ている。
第３図は一例の命令の記述を示す図である。
第４図は従来例の回路の構成を示すブロック図である。
第４図において、ＤＳＰのシーケンス制御部（図示しな
い）内の命令を示すデータを書き込んで記憶した記憶回
路（以下命令ＲＯＭと称する）■から、第３図に示す演
算Ａを行う命令（例えば２個のデータの乗算）と、条件
Ｘを満たす場合（例えば演算への結果が正の時）に条件
付命令■（例えばデータの転送）を行うことを示すデー
タ（ステップ（１））を読み出し、インストラクション
レジスタ２を介してインストラクションデコーダ３に入
力する。インストラクションデコーダ３において、上記
ステップ（１１のデータを解読し、演算命令と転送、ジ
ャンプ命令等の非演算命令を同時に実行処理する実行ユ
ニット６に送出する。
い）内の命令を示すデータを書き込んで記憶した記憶回
路（以下命令ＲＯＭと称する）■から、第３図に示す演
算Ａを行う命令（例えば２個のデータの乗算）と、条件
Ｘを満たす場合（例えば演算への結果が正の時）に条件
付命令■（例えばデータの転送）を行うことを示すデー
タ（ステップ（１））を読み出し、インストラクション
レジスタ２を介してインストラクションデコーダ３に入
力する。インストラクションデコーダ３において、上記
ステップ（１１のデータを解読し、演算命令と転送、ジ
ャンプ命令等の非演算命令を同時に実行処理する実行ユ
ニット６に送出する。
実行ユニット６において、上記演算Ａと条件Ｘを満たす
場合に条件付命令■を同時に実行する。
場合に条件付命令■を同時に実行する。
そして次のステップ以降において条件付命令を実行する
ために、実行ユニット６における演算Ａの結果により決
まるフラグじ１”又は“０”）をレジスタ４の例えばＦ
ｏに書き込んで一時記憶する。
ために、実行ユニット６における演算Ａの結果により決
まるフラグじ１”又は“０”）をレジスタ４の例えばＦ
ｏに書き込んで一時記憶する。
レジスタ４のフラグＦｏ−Ｆ’ｓには、実行ユニット６
における演算結果の状態を示す信号を入力する。例えば
演算結果の正負を示す場合には、ＦＯに（正の時には“
１”、負の時には“０″のように）、又演算結果がオー
バーフローした時にはＦ、に入力する。
における演算結果の状態を示す信号を入力する。例えば
演算結果の正負を示す場合には、ＦＯに（正の時には“
１”、負の時には“０″のように）、又演算結果がオー
バーフローした時にはＦ、に入力する。
次のステップ（２）で、第３図に示す演算Ｂと条件ｙを
満たす場合に条件付命令■を同時に実行する。
満たす場合に条件付命令■を同時に実行する。
尚、実行ユニット６に条件付命令を入力した時、インス
トラクションデコーダ３からのフラグ選択信号により、
セレクタ５においてレジスタ４からの入力のうち対応す
るフラグを選択する。
トラクションデコーダ３からのフラグ選択信号により、
セレクタ５においてレジスタ４からの入力のうち対応す
るフラグを選択する。
しかしながら上述の回路構成においては、演算Ａを行っ
た結果実行ユニ・クトからＦｏに別の値（例えば′ドー
“Ｏ”）が入力されるとＦｏの中は変化してしまい、演
算Ｂと同時に行う条件付命令■の条件（例えば“ｌ”）
を満たすことはできず、条件付命令■の実行ができなく
なるという問題点があった。
た結果実行ユニ・クトからＦｏに別の値（例えば′ドー
“Ｏ”）が入力されるとＦｏの中は変化してしまい、演
算Ｂと同時に行う条件付命令■の条件（例えば“ｌ”）
を満たすことはできず、条件付命令■の実行ができなく
なるという問題点があった。
したがって本発明の目的は、同じ条件に対して、同時で
はない複数の条件付命令の実行を可能にする条件付命令
制御方式を提供することにある。
はない複数の条件付命令の実行を可能にする条件付命令
制御方式を提供することにある。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図において、命令又は条件付命令を示すデータ
を入力して、データの内容を解読するインストラクショ
ンデコーダ３００と、インストラクションデコーダの出
力の命令又は条件付命令を示すデータを入力して、デー
タの内容を実行するプロセッサユニット６００と、プロ
セッサユニットにおける実行の結果の状態を示す信号を
書き込んで記憶するレジスタ４００と、レジスタの複数
の出力を入力して、インストラクションデコーダの出力
の選択制御信号により、１つの入力を選択して出力する
セレクタ５００とを有するディジタルシグナルブロセソ
サにおいて、インストラクションデコーダからの条件付
命令を示す信号により、セレクタの出力を書き込んで記
憶し、次の条件付命令を示すデータをインストラクショ
ンデコーダから出力する時に、条件が前回の条件と同一
の時、インストラクションデコーダの出力の選択制御信
号により読み出してセレクタに入力する第２のレジスタ
７００を設け、プロセッサユニットにおいて同一条件で
同時でない複数の条件付命令を入力して実行するように
構成する。
を入力して、データの内容を解読するインストラクショ
ンデコーダ３００と、インストラクションデコーダの出
力の命令又は条件付命令を示すデータを入力して、デー
タの内容を実行するプロセッサユニット６００と、プロ
セッサユニットにおける実行の結果の状態を示す信号を
書き込んで記憶するレジスタ４００と、レジスタの複数
の出力を入力して、インストラクションデコーダの出力
の選択制御信号により、１つの入力を選択して出力する
セレクタ５００とを有するディジタルシグナルブロセソ
サにおいて、インストラクションデコーダからの条件付
命令を示す信号により、セレクタの出力を書き込んで記
憶し、次の条件付命令を示すデータをインストラクショ
ンデコーダから出力する時に、条件が前回の条件と同一
の時、インストラクションデコーダの出力の選択制御信
号により読み出してセレクタに入力する第２のレジスタ
７００を設け、プロセッサユニットにおいて同一条件で
同時でない複数の条件付命令を入力して実行するように
構成する。
第１図において、インストラクションデコーダ３００に
条件付命令を示すデータが人力されると、インストラク
ションデコーダ３００においてこれを解読し、プロセッ
サユニット６００に向けて送出すると共に、選択制御信
号をセレクタ５００に向けて出力する。
条件付命令を示すデータが人力されると、インストラク
ションデコーダ３００においてこれを解読し、プロセッ
サユニット６００に向けて送出すると共に、選択制御信
号をセレクタ５００に向けて出力する。
そしてセレクタ５００において、レジスタ４００の人力
のうち所定の１つの入力を選択してプロセッサユニット
６００に向けて出力すると共に、第２のレジスタ７００
に向けて出力する。第２のレジスタ７００ではこれを一
時記憶する。
のうち所定の１つの入力を選択してプロセッサユニット
６００に向けて出力すると共に、第２のレジスタ７００
に向けて出力する。第２のレジスタ７００ではこれを一
時記憶する。
次にインストラクションレジスタ３００に、又条件付命
令を示すデータが入力されるとこれを解読し、プロセッ
サユニット６００に向けて出力すると共に、選択制御信
号をセレクタ５００に向けて出力する。この結果、セレ
クタ５００では条件が前回の条件と同一の時、第２のレ
ジスタ７００に一時記憶したデータを選択して読み出し
、プロセッサユニット６００において非演算命令の条件
として使用し、条件付命令を実行する。
令を示すデータが入力されるとこれを解読し、プロセッ
サユニット６００に向けて出力すると共に、選択制御信
号をセレクタ５００に向けて出力する。この結果、セレ
クタ５００では条件が前回の条件と同一の時、第２のレ
ジスタ７００に一時記憶したデータを選択して読み出し
、プロセッサユニット６００において非演算命令の条件
として使用し、条件付命令を実行する。
この結果、同じ条件に対して同時ではない複数の条件付
命令を実行することができる。
命令を実行することができる。
（実施例〕
第２図は本発明の実施例の回路の構成を示すブロック図
である。
である。
全図を通じて同一符号は同一対象物を示す。
第２図において、ＦｏｗＦＩ、は各条件フラグ、ＳＴＫ
は上記条件フラグの１つを記憶するレジスタを示す。
は上記条件フラグの１つを記憶するレジスタを示す。
インストラクションデコーダ３０に条件付命令が入力さ
れると、その条件で使用されるフラグ名（例えばＦｏ）
がセレクタ５０において選択される。
れると、その条件で使用されるフラグ名（例えばＦｏ）
がセレクタ５０において選択される。
そしてＦｏの条件付命令であることを示す信号がレジス
タ７０にＳＴＸ として与えられ、セレクタ５０で選択
された値がレジスタ７０のＳＴＫに入力され一時記憶さ
れる。
タ７０にＳＴＸ として与えられ、セレクタ５０で選択
された値がレジスタ７０のＳＴＫに入力され一時記憶さ
れる。
この時ＦｏＯ値が変化する演算命令（例えば演算結果が
正から負に変化）であったとすると、実行ユニット６０
からＦｏに別の値（例えば“１″−“０”）が入力され
ＦｏＯ値が変化する。
正から負に変化）であったとすると、実行ユニット６０
からＦｏに別の値（例えば“１″−“０”）が入力され
ＦｏＯ値が変化する。
次に、ＳＴＫという条件名を用いた条件付命令がインス
トラクションデコーダ３０に入力されると、インストラ
クションデコーダ３０においてこれを解読し、フラグ選
択信号をセレクタ５０に向けて送出する。するとセレク
タ５０においてＳＴＫ入力を選択して読み出され、実行
ユニット６０においてＳＴＫによる条件付命令が実行さ
れる。この結果、最初のＦｏの条件と同様に実行するこ
とができる。
トラクションデコーダ３０に入力されると、インストラ
クションデコーダ３０においてこれを解読し、フラグ選
択信号をセレクタ５０に向けて送出する。するとセレク
タ５０においてＳＴＫ入力を選択して読み出され、実行
ユニット６０においてＳＴＫによる条件付命令が実行さ
れる。この結果、最初のＦｏの条件と同様に実行するこ
とができる。
以上説明したように本発明によれば、同じ条件に対して
、同時ではない複数の条件付命令を実行することが可能
になる。
、同時ではない複数の条件付命令を実行することが可能
になる。
第１図は本発明の原理図、
第２図は本発明の実施例の回路の構成を示すブロック図
、 第３図は一例の命令の記述を示す図、 第４図は従来例の回路の構成を示すブロック図である。 図において は第２のレジスタ を示す。 出力 ネ発ｈｆ４ｔｒｒ源理図 第 図 −４多りｄ７づ２≧・１ンσつ記遠さ七示７“ｍ男 図
、 第３図は一例の命令の記述を示す図、 第４図は従来例の回路の構成を示すブロック図である。 図において は第２のレジスタ を示す。 出力 ネ発ｈｆ４ｔｒｒ源理図 第 図 −４多りｄ７づ２≧・１ンσつ記遠さ七示７“ｍ男 図
Claims (1)
- 【特許請求の範囲】 命令又は条件付命令を示すデータを入力して、該データ
の内容を解読するインストラクションデコーダ（３００
）と、該インストラクションデコーダの出力の命令又は
条件付命令を示すデータを入力して、該データの内容を
実行するプロセッサユニット（６００）と、該プロセッ
サユニットにおける実行の結果の状態を示す信号を書き
込んで記憶するレジスタ（４００）と、該レジスタの複
数の出力を入力して、該インストラクションデコーダの
出力の選択制御信号により、１つの入力を選択して出力
するセレクタ（５００）とを有するディジタルシグナル
プロセッサにおいて、 該インストラクションデコーダからの条件付命令を示す
信号により、該セレクタの出力を書き込んで記憶し、次
の条件付命令を示すデータをインストラクションデコー
ダから出力する時に、該条件が前回の条件と同一の時、
該インストラクションデコーダの出力の選択制御信号に
より読み出して該セレクタに入力する第２のレジスタ（
７００）を設け、該プロセッサユニットにおいて同一条
件で同時でない複数の条件付命令を入力して実行するよ
うにしたことを特徴とする条件付命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222903A JPH0269826A (ja) | 1988-09-06 | 1988-09-06 | 条件付命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222903A JPH0269826A (ja) | 1988-09-06 | 1988-09-06 | 条件付命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269826A true JPH0269826A (ja) | 1990-03-08 |
Family
ID=16789672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222903A Pending JPH0269826A (ja) | 1988-09-06 | 1988-09-06 | 条件付命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269826A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322150B1 (ko) * | 1998-02-02 | 2002-02-04 | 포만 제프리 엘 | 부동 소수점 상태 및 제어 레지스터 인스트럭션을 단일 사이클 |
| US7010670B2 (en) | 2000-07-04 | 2006-03-07 | Matsushita Electric Industrial Co., Ltd. | Data processing device that controls an overriding of a subsequent instruction in accordance with a conditional execution status updated by a sequencer |
-
1988
- 1988-09-06 JP JP63222903A patent/JPH0269826A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322150B1 (ko) * | 1998-02-02 | 2002-02-04 | 포만 제프리 엘 | 부동 소수점 상태 및 제어 레지스터 인스트럭션을 단일 사이클 |
| US7010670B2 (en) | 2000-07-04 | 2006-03-07 | Matsushita Electric Industrial Co., Ltd. | Data processing device that controls an overriding of a subsequent instruction in accordance with a conditional execution status updated by a sequencer |
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