JPH0778730B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0778730B2 JPH0778730B2 JP59081585A JP8158584A JPH0778730B2 JP H0778730 B2 JPH0778730 B2 JP H0778730B2 JP 59081585 A JP59081585 A JP 59081585A JP 8158584 A JP8158584 A JP 8158584A JP H0778730 B2 JPH0778730 B2 JP H0778730B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- control
- read
- instruction code
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 発明の属する技術分野 本発明は、情報処理装置におけるマイクロプロラム制御
に関し、特に複数のシステムアーキテクチヤーに従つて
動作することが可能なマイクロプログラム制御方式に関
する。
に関し、特に複数のシステムアーキテクチヤーに従つて
動作することが可能なマイクロプログラム制御方式に関
する。
従来技術 従来の情報処理装置は、１つのシステムアーキテクチヤ
ーに従つて動作するように設計され、１つのオペレーテ
イングシステム（OS）がマシンを占有して走行してい
た。近年、１つのマシン上に複数のオペレーテイングシ
ステムを走行させる形態で、各オペレーテイングシステ
ムに対してマシンを仮想的に見せ、各オペレーテイング
システムがそれぞれマシンを占有しているように制御す
る仮想マシンという概念が生まれている。
ーに従つて動作するように設計され、１つのオペレーテ
イングシステム（OS）がマシンを占有して走行してい
た。近年、１つのマシン上に複数のオペレーテイングシ
ステムを走行させる形態で、各オペレーテイングシステ
ムに対してマシンを仮想的に見せ、各オペレーテイング
システムがそれぞれマシンを占有しているように制御す
る仮想マシンという概念が生まれている。
仮想マシンでは、各オペレーテイングシステムがそれぞ
れ異なるシステムアーキテクチヤーに従うため、仮想マ
シンを実現するための情報処理装置は、複数の異なるシ
ステムアーキテクチヤーを満足するように、ハードウエ
アおよびフアームウエアを構成しなければならない。し
かし、各システムアーキテクチヤーに規定される命令体
系にいて、命令の命令コードは命令の機能とは無関係に
付与されているので、命令コード対応に一律に起動する
マイクロプログラムを決定して命令を処理するような従
来の情報処理装置では、各オペレーテイングシステムが
マシンを占有するごとにマイクロプログラムの配列を変
更しなければならないという欠点が生じる。
れ異なるシステムアーキテクチヤーに従うため、仮想マ
シンを実現するための情報処理装置は、複数の異なるシ
ステムアーキテクチヤーを満足するように、ハードウエ
アおよびフアームウエアを構成しなければならない。し
かし、各システムアーキテクチヤーに規定される命令体
系にいて、命令の命令コードは命令の機能とは無関係に
付与されているので、命令コード対応に一律に起動する
マイクロプログラムを決定して命令を処理するような従
来の情報処理装置では、各オペレーテイングシステムが
マシンを占有するごとにマイクロプログラムの配列を変
更しなければならないという欠点が生じる。
発明の目的 本発明の目的は、上述の従来の欠点を解決し、あらかじ
め複数のシステムアーキテクチヤーごとに命令コードに
対応した命令制御情報を用意しておいて、システムフア
ームウエアがシステムアーキテクチヤーモードを管理し
て、各システムアーキテクチヤーに応じたマイクロプロ
グラムの起動を可能として、複数のシステムアーキテク
チヤーに従うことができる情報処理装置を提供すること
にある。
め複数のシステムアーキテクチヤーごとに命令コードに
対応した命令制御情報を用意しておいて、システムフア
ームウエアがシステムアーキテクチヤーモードを管理し
て、各システムアーキテクチヤーに応じたマイクロプロ
グラムの起動を可能として、複数のシステムアーキテク
チヤーに従うことができる情報処理装置を提供すること
にある。
発明の構成 本発明の情報処理装置は、命令コードで読出しアドレス
指定される複数のコンパートメントのそれぞれに複数の
アーキテクチャーにおける各命令コードに対応するマイ
クロプログラムの起動アドレスを含む情報を格納する制
御メモリと、一連のマイクロ命令から構成される複数の
マイクロプログラムを格納する制御ストアと、実行する
命令コードがどのシステムアーキテクチャーによるかを
認識し情報処理装置の制御を行うシステムファームウエ
アによって設定され複数のシステムアーキテクチャーの
うちのどれに従うかを指定するシステム管理情報を格納
するモードレジスタと、該モードレジスタの出力によっ
て前記制御メモリの複数のコンパートメントから出力さ
れる複数のアドレス情報を含む情報を択一的に選択して
前記制御ストアの読出しアドレス信号を出力する選択回
路とを備えたことを特徴とする。
指定される複数のコンパートメントのそれぞれに複数の
アーキテクチャーにおける各命令コードに対応するマイ
クロプログラムの起動アドレスを含む情報を格納する制
御メモリと、一連のマイクロ命令から構成される複数の
マイクロプログラムを格納する制御ストアと、実行する
命令コードがどのシステムアーキテクチャーによるかを
認識し情報処理装置の制御を行うシステムファームウエ
アによって設定され複数のシステムアーキテクチャーの
うちのどれに従うかを指定するシステム管理情報を格納
するモードレジスタと、該モードレジスタの出力によっ
て前記制御メモリの複数のコンパートメントから出力さ
れる複数のアドレス情報を含む情報を択一的に選択して
前記制御ストアの読出しアドレス信号を出力する選択回
路とを備えたことを特徴とする。
発明の実施例 次に、本発明について、図面を参照して詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すブロツク図である。
すなわち、命令語は、主記憶装置１から記憶制御ユニツ
ト２を介して命令制御演算ユニツト３に読出され、命令
制御演算ユニツト３内の命令レジスタ301に格納され
る。８ビツトの命令コード301aは、命令レジスタ301の
一部に格納される。命令レジスタ301に格納された命令
コード301aは、制御メモリ302の読出しアドレス信号と
して使用される。
すなわち、命令語は、主記憶装置１から記憶制御ユニツ
ト２を介して命令制御演算ユニツト３に読出され、命令
制御演算ユニツト３内の命令レジスタ301に格納され
る。８ビツトの命令コード301aは、命令レジスタ301の
一部に格納される。命令レジスタ301に格納された命令
コード301aは、制御メモリ302の読出しアドレス信号と
して使用される。
制御メモリ302は、４つのコンパートメント302a〜302d
を持ち、各コンパートメントには、それぞれ各システム
アーキテクチヤーの命令コードに対応して起動すべきマ
イクロプログラムの起動アドレスをあらかじめ記憶させ
ておく。コンパートメント302aは、16ビツト×256ワー
ドの容量を持ち、システムアーキテクチヤーＡの命令コ
ードに対応する命令制御情報、例えばマイクロプログラ
ムの起動アドレス等が格納される。コンパートメント30
2b〜302dには、それぞれシステムアーキテクチヤーＢ〜
Ｄの命令コード対応にマイクロプログラムの起動アドレ
ス等が格納されている。読出しレジスタ303は16ビツト
×４のレジスタで、４つの読出しレジスタ303a〜303dか
ら構成され、コンパートメント302a〜302dの出力（各16
ビツト）を格納する。読出しレジスタ303a〜303dの出力
は、４入力１出力の選択回路304に入力され、選択回路3
04はモードレジスタ305の指示により上記４つの入力を
択一的に選択出力してアドレスレジスタ306にセツトす
る。アドレスレジスタ306は、16ビツトのレジスタで、
選択回路304の出力を格納し、これを制御ストア307の読
出しアドレス信号として出力する。
を持ち、各コンパートメントには、それぞれ各システム
アーキテクチヤーの命令コードに対応して起動すべきマ
イクロプログラムの起動アドレスをあらかじめ記憶させ
ておく。コンパートメント302aは、16ビツト×256ワー
ドの容量を持ち、システムアーキテクチヤーＡの命令コ
ードに対応する命令制御情報、例えばマイクロプログラ
ムの起動アドレス等が格納される。コンパートメント30
2b〜302dには、それぞれシステムアーキテクチヤーＢ〜
Ｄの命令コード対応にマイクロプログラムの起動アドレ
ス等が格納されている。読出しレジスタ303は16ビツト
×４のレジスタで、４つの読出しレジスタ303a〜303dか
ら構成され、コンパートメント302a〜302dの出力（各16
ビツト）を格納する。読出しレジスタ303a〜303dの出力
は、４入力１出力の選択回路304に入力され、選択回路3
04はモードレジスタ305の指示により上記４つの入力を
択一的に選択出力してアドレスレジスタ306にセツトす
る。アドレスレジスタ306は、16ビツトのレジスタで、
選択回路304の出力を格納し、これを制御ストア307の読
出しアドレス信号として出力する。
モードレジスタ305は、第２図に示すような４ビツトの
レジスタであり、各ビツトには、システムアーキテクチ
ヤーＡ〜Ｄのうちいずれを指定するかという情報が格納
される。アーキテクチヤーＡに従つて動作するときは第
３図（Ａ）に示すようにビツト０が“1"にセツトされ、
アーキテクチヤーＢ〜Ｄに従うときは、それぞれ同図
（Ｂ）〜（Ｄ）に示すように、ビツト１〜３が“1"にセ
ツトされる。この情報は制御ストア307の読出しレジス
タ308の出力で変更することができる。すなわち、シス
テムフアームウエアによつて設定される。また、モード
レジスタ305の内容は、命令制御演算ユニツト３のハー
ドウエアおよびフアームウエアから何時でも参照するこ
とが可能である。
レジスタであり、各ビツトには、システムアーキテクチ
ヤーＡ〜Ｄのうちいずれを指定するかという情報が格納
される。アーキテクチヤーＡに従つて動作するときは第
３図（Ａ）に示すようにビツト０が“1"にセツトされ、
アーキテクチヤーＢ〜Ｄに従うときは、それぞれ同図
（Ｂ）〜（Ｄ）に示すように、ビツト１〜３が“1"にセ
ツトされる。この情報は制御ストア307の読出しレジス
タ308の出力で変更することができる。すなわち、シス
テムフアームウエアによつて設定される。また、モード
レジスタ305の内容は、命令制御演算ユニツト３のハー
ドウエアおよびフアームウエアから何時でも参照するこ
とが可能である。
制御ストア307には、各種マイクロプログラムが格納さ
れており、その出力は読出しレジスタ308に格納され、
読出しレジスタ308の出力によつて命令制御演算ユニツ
ト３内の図示されない各部が制御され、マイクロプログ
ラムが実行される。また、その１部はモードレジスタ30
5の内容の変更に使用される。
れており、その出力は読出しレジスタ308に格納され、
読出しレジスタ308の出力によつて命令制御演算ユニツ
ト３内の図示されない各部が制御され、マイクロプログ
ラムが実行される。また、その１部はモードレジスタ30
5の内容の変更に使用される。
次に、本実施例の動作について説明する。本装置がシス
テムアーキテクチヤーＡ〜Ｄに従って動作するとき、命
令制御演算ユニツト３を制御するシステムフアームウエ
アは、命令フアームウエアが実行を開始する前に、どの
アーキテクチヤーから認識してモードレジスタ305の対
応するビツトを“1"にセットする。このシステムファー
ムウエアは、この命令制御演算ユニット３を制御するも
ので、制御ストア307にマイクロプログラムとして記憶
され、別途システムファームウエアの開始アドレスから
設定起動される。
テムアーキテクチヤーＡ〜Ｄに従って動作するとき、命
令制御演算ユニツト３を制御するシステムフアームウエ
アは、命令フアームウエアが実行を開始する前に、どの
アーキテクチヤーから認識してモードレジスタ305の対
応するビツトを“1"にセットする。このシステムファー
ムウエアは、この命令制御演算ユニット３を制御するも
ので、制御ストア307にマイクロプログラムとして記憶
され、別途システムファームウエアの開始アドレスから
設定起動される。
今、例えば、システムアーキテクチヤーＢに従うオペレ
ーテイングシステムが走行するときは、システムフアー
ムウエアがそれを認識すると、第３図（Ｂ）に示すよう
にモードレジスタ305のビツト１を“1"にセツトする。
これにより、選択回路304は読出しレジスタ303の出力の
うち、読出しレジスタ303bを選択する。すなわち、制御
メモリ302のうち、コンパートメント302bから読出され
たアドレスデータを選択する。
ーテイングシステムが走行するときは、システムフアー
ムウエアがそれを認識すると、第３図（Ｂ）に示すよう
にモードレジスタ305のビツト１を“1"にセツトする。
これにより、選択回路304は読出しレジスタ303の出力の
うち、読出しレジスタ303bを選択する。すなわち、制御
メモリ302のうち、コンパートメント302bから読出され
たアドレスデータを選択する。
制御メモリ302の各コンパートメント302a〜302dには、
それぞれアーキテクチヤーＡ〜Ｄにおける命令コード対
応のマイクロプログラム起動アドレスADD（Ａ）〜ADD
（Ｄ）が格納されている（第４図参照）。
それぞれアーキテクチヤーＡ〜Ｄにおける命令コード対
応のマイクロプログラム起動アドレスADD（Ａ）〜ADD
（Ｄ）が格納されている（第４図参照）。
従つて、命令語が命令レジスタ301に格納されると、命
令コード301aで制御メモリ302のアドレスが指定され、
制御メモリ302の各コンパートメントから上記アドレス
の内容が読出されて読出しレジスタ303にセツトされ、
選択回路304によつて読出しレジスタ303bが選択出力さ
れる。そして、命令が起動されると、読出しレジスタ30
3bの内容がアドレスレジスタ306にセツトされ、制御ス
トア307の該当アドレスからマイクロプログラムが読出
されてマイクロプログラムが実行を開始し、以後走行す
るオペレーテイングシステムガ替るまで、本装置はシス
テムアーキテクチヤーＢに従うマシンとして運転され
る。走行するオペレーティングシステムが替わるとき、
例えばプロセスとプロセスとの間で、オペレーティング
システムが替わるときは、システムファームウエアが次
プロセスの管理情報を読み出して次プロセスのシステム
アーキテクチャーを認識し、モードレジスタ305の対応
するビットに“1"をセットし、上述と同様にして任意の
オペレーティングシステムの命令コードに対応して制御
ストア307からマイクロプログラムを読出すことによ
り、任意のシステムアーキテクチャーに従うマシンとし
て動作させる。
令コード301aで制御メモリ302のアドレスが指定され、
制御メモリ302の各コンパートメントから上記アドレス
の内容が読出されて読出しレジスタ303にセツトされ、
選択回路304によつて読出しレジスタ303bが選択出力さ
れる。そして、命令が起動されると、読出しレジスタ30
3bの内容がアドレスレジスタ306にセツトされ、制御ス
トア307の該当アドレスからマイクロプログラムが読出
されてマイクロプログラムが実行を開始し、以後走行す
るオペレーテイングシステムガ替るまで、本装置はシス
テムアーキテクチヤーＢに従うマシンとして運転され
る。走行するオペレーティングシステムが替わるとき、
例えばプロセスとプロセスとの間で、オペレーティング
システムが替わるときは、システムファームウエアが次
プロセスの管理情報を読み出して次プロセスのシステム
アーキテクチャーを認識し、モードレジスタ305の対応
するビットに“1"をセットし、上述と同様にして任意の
オペレーティングシステムの命令コードに対応して制御
ストア307からマイクロプログラムを読出すことによ
り、任意のシステムアーキテクチャーに従うマシンとし
て動作させる。
なお、それぞれのシステムアーキテクチャーに対応する
開始アドレスから命令起動信号により読み出されたマイ
クロプログラムは順次当該マイクロプログラム内のフィ
ールドで指示される次アドレスがセットされて実行され
ていく。
開始アドレスから命令起動信号により読み出されたマイ
クロプログラムは順次当該マイクロプログラム内のフィ
ールドで指示される次アドレスがセットされて実行され
ていく。
発明の効果 以上のように、本発明においては、複数のシステムアー
キテクチヤーに対応して、それぞれの命令コード対応に
マイクロプログラム起動アドレス等の命令制御情報を格
納した制御メモリと、該制御メモリの出力を択一的に選
択する選択回路とを備えて、走行するオペレーテイング
システムのシステムアーキテクチヤーに対応して前記制
御メモリから命令コードに対応するマイクロプログラム
の起動アドレスを読出して、該アドレスによつてマイク
ロプログラムを実行することに構成したから、複数のシ
ステムアーキテクチヤーをサパートできるマイクロプロ
グラム制御が可能となるという効果がある。
キテクチヤーに対応して、それぞれの命令コード対応に
マイクロプログラム起動アドレス等の命令制御情報を格
納した制御メモリと、該制御メモリの出力を択一的に選
択する選択回路とを備えて、走行するオペレーテイング
システムのシステムアーキテクチヤーに対応して前記制
御メモリから命令コードに対応するマイクロプログラム
の起動アドレスを読出して、該アドレスによつてマイク
ロプログラムを実行することに構成したから、複数のシ
ステムアーキテクチヤーをサパートできるマイクロプロ
グラム制御が可能となるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例のモードレジスタを示す図、第３図（Ａ）〜
（Ｄ）はそれぞれシステムアーキテクチヤーＡ〜Ｄに従
つて動作するときのモードレジスタのセツト情報を示す
図、第４図は制御メモリの各コンパートメントの内容を
示す図である。 図において、1:主記憶装置、2:記憶制御ユニツト、3:命
令制御演算ユニツト、301:命令レジスタ、301a:命令コ
ード、302:制御メモリ、302a〜302d:コンパートメン
ト、303,303a〜303d:読出しレジスタ、304:選択回路、3
05:モードレジスタ、306:アドレスレジスタ、307:制御
ストア、308:読出しレジスタ。
上記実施例のモードレジスタを示す図、第３図（Ａ）〜
（Ｄ）はそれぞれシステムアーキテクチヤーＡ〜Ｄに従
つて動作するときのモードレジスタのセツト情報を示す
図、第４図は制御メモリの各コンパートメントの内容を
示す図である。 図において、1:主記憶装置、2:記憶制御ユニツト、3:命
令制御演算ユニツト、301:命令レジスタ、301a:命令コ
ード、302:制御メモリ、302a〜302d:コンパートメン
ト、303,303a〜303d:読出しレジスタ、304:選択回路、3
05:モードレジスタ、306:アドレスレジスタ、307:制御
ストア、308:読出しレジスタ。
Claims (1)
- 【請求項１】命令コードで読出しアドレス指定される複
数のコンパートメントのそれぞれに複数のアーキテクチ
ャーにおける各命令コード対応にマイクロプログラムの
起動アドレスを格納する制御メモリと、 一連のマイクロ命令から構成される複数のマイクロプロ
グラムを格納する制御ストアと、 実行する命令コードがどのシステムアーキテクチャーに
よるかを認識し情報処理装置の制御を行うシステムファ
ームウエアによって設定され複数のシステムアーキテク
チャーのうちのどれに従うかを指定するシステム管理情
報を格納するモードレジスタと、 該モードレジスタの出力によって前記制御メモリの複数
のコンパートメントから出力される複数の起動アドレス
を択一的に選択して前記制御ストアの読出しアドレス信
号を出力する選択回路と を備えたことを特徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081585A JPH0778730B2 (ja) | 1984-04-23 | 1984-04-23 | 情報処理装置 |
| EP85104935A EP0159699A3 (en) | 1984-04-23 | 1985-04-23 | A data processor executing microprograms according to a plurality of system architectures |
| US06/726,440 US4691278A (en) | 1984-04-23 | 1985-04-23 | Data processor executing microprograms according to a plurality of system architectures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081585A JPH0778730B2 (ja) | 1984-04-23 | 1984-04-23 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225253A JPS60225253A (ja) | 1985-11-09 |
| JPH0778730B2 true JPH0778730B2 (ja) | 1995-08-23 |
Family
ID=13750396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081585A Expired - Lifetime JPH0778730B2 (ja) | 1984-04-23 | 1984-04-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778730B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312742A (ja) * | 1989-06-09 | 1991-01-21 | Ricoh Co Ltd | 中央演算処理装置 |
| US7802252B2 (en) * | 2007-01-09 | 2010-09-21 | International Business Machines Corporation | Method and apparatus for selecting the architecture level to which a processor appears to conform |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029977B2 (ja) * | 1979-01-10 | 1985-07-13 | 株式会社日立製作所 | ２進演算回路 |
| JPS5769453A (en) * | 1980-10-17 | 1982-04-28 | Nec Corp | Data processor for microprogram control |
-
1984
- 1984-04-23 JP JP59081585A patent/JPH0778730B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60225253A (ja) | 1985-11-09 |
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