JPS6029977B2

JPS6029977B2 - ２進演算回路

Info

Publication number: JPS6029977B2
Application number: JP54002106A
Authority: JP
Inventors: 健彦西田; 繁深沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-01-10
Filing date: 1979-01-10
Publication date: 1985-07-13
Also published as: JPS5595148A

Description

【発明の詳細な説明】本発明は、マイクロ命令により制御され、負数を２の補
数表示する符号付２進級を取扱う演算回路の中でも特に
、２進並列加算器を中心とし、類似動作の繰返いこより
絶対値演算、乗算、除算を行う演算回路に係る。

ここで負数を２の補数表示する符号付２進数とは、２進
数の最上位桁の１桁上に符号桁を設け、非負数の場合は
符号桁の値を“０”とし、負数の場合は、符号桁の値を
“１”とし、かつその絶対値を、符号桁も含めて全体を
反転したのち“１”を加算した値に等しくしたものであ
る。従来、処理装置内のあるレジスタの内容の絶対値が
必要なときは、第１図の演算回路を用い、第２図に示す
マイクロ命令の流れを用いていた。

即ち、あるレジスタの内容をデータレジスタ１に転送し
てその符号桁２の内容をマイクロ命令の条件付分岐制御
回路６により判定し、マイクロ命令記憶装置７より判定
結果に対応するマイクロ命令を読出し、第２図に示すよ
うに２種のマイクロ命令に分岐する。符号桁が“１”の
場合に分岐した先のマイクロ命令では、選択器３よりデ
ータレジスタの内容の反転を選択して議出し、キャリ入
力４を“１”にすることにより、２進並列加算器５より
データレジスタの内容反転に“１”を加算した値を出力
する。符号桁が“０”の場合に分岐した先のマイクロ命
令では、選択器３よりデータレジスタの内容を選択して
議出し、キャリ入力４を“０”にすることにより並列加
算器よりデータレジスタの内容を出力する。このとき、
選択器３及びキャリ入力４の制御は、マイクロ命令の制
御により論理回路８により行なわれる。次に、従釆の乗
算は、第３図の演算回路を用い、第４図のマイクロ命令
の流れを用いていた。

即ち、被乗数は被乗数レジスタ９、乗数は乗数レジスタ
１０に、又第３のレジスタ１１には初期値としてゼロが
入力される。初めに、乗数レジスタ１０の最下位桁１２
の内容が条件付分岐回路２３により判定され、第４図に
示すように２つのマイクロ命令に分岐される。最下位桁
の内容が‘‘１”の場合に分岐した先のマイクロ命令は
、選択器１３により被乗数レジスタ９の内容が読出され
、被乗数レジスタ９の内容と第３のレジスタ１１の内容
を２進並列加算器５により加算したのち、第１のシフタ
１４により１桁右シフトして第３のレジスタ１１に入力
する。最下位桁の内容が“０”の場合に分岐した先のマ
イクロ命令は、選択器１３から“０”を読出し、その結
果第３のレジスタ１１の内容が１桁右シフトされて再び
第３のレジスタ１１に入力される。上記２つのいずれの
場合も乗数レジスタ１０の内容が第２のシフタ１６によ
り１桁右シフトして再び乗数レジスタ１川こ入力される
。以上が乗算の基本動作で、これを繰返すことによりマ
イクロ命令で制御される乗算が行われる。

選択器１３の制御は、論理回路１５を通してマイクロ命
令により行われる。従来の除算は、第５図の演算回路を
用い、第６図のマイクロ命令の流れを用いていた。

即ち、除数は除数レジスタ１７、被除数は被除数レジス
タ１８に初期値として入力され、初めに被除数レジスタ
１８の内容から除数レジスタ１７の内容を引く。この動
作は、第６図のマイクロ命令第１ステップの制御により
、選択器１９からは除数レジスタの内容の反転が読出さ
れ、キャリ入力２５が“１”となり、２進並列加算器５
により被除数レジスタ１８の内容と除数レジスタ１７の
内容の反転と“１”が加算され、結果をシフタ２川こよ
り１桁左シフトして被除数レジスタ１８に再入力するこ
とにより行われる。またこのとき結果のキャリ出力をキ
ャリ出力記憶器２１に記憶しておく〔次のマイクロ命令
では、キャリ出力記憶器２１の内容を条件付分岐回路２
２により判断して、その次に実行するマイクロ命令を２
種に分岐させる。キャリ出力記憶器２１の内容が“１”
の場合は、前回行った減算の結果が非負数であることを
表わし、従って次にすべき演算も被除数レジスタ１８の
内容からの除数レジスタ１７の内容の減算であり、分岐
した先のマイクロ命令は前回と同機な演算をする。一方
、キヤリ出力記憶器２１の内容が“０”の場合は、前回
行った減算の結果が負数であることを表わし、従って次
にすべき演算は、被除数レジスタ１８の内容と、除数レ
ジスタ１７の内容との加算であり、分岐した先のマイク
ロ命令では、論理回路２４の制御により、選択器１９か
らは除数レジスタ１７の内容が読出され、またキャリ入
力２５はゼロとされ、２進並列加算器５により、被除数
レジスタ１８の内容と除数レジスタ１７の内容との加算
が行われ、シフタ２０により１桁左シフトとして再び被
除数レジスタ１８に入力される。いずれの場合も、桁数
が除数レジスタの２倍ある被除数レジスタ１８の下位桁
の出力は、そのままシフタ２川こより１桁左にシフトさ
れ、再び被除数レジスタ１８の下位桁に入力される。以
上の動作を繰返すことによりマイクロ命令で制御される
２進数の除算が行われる。以上の従来例に共適している
ことは、基本演算において演算動作の他に、マイクロ命
令の条件付分岐の動作が必要なことであり、このために
基本演算を繰返し利用する場合には、そのマイクロ命令
のステップ数は２倍となり、全体としての処理速度の低
下につながるという欠点がある。本発明の目的は、絶対
値演算、乗算、除算の基本演算におけるマイクロ命令の
条件付分岐を行わず、単一のマイクロ命令によりこれを
行わせることにより、処理速度の向上した演算処理装置
を提供するにある。

本発明は、絶対値演算、乗算、除算において、従来それ
ぞれ、データレジスタの最上位桁、乗数レジスタの最下
位桁、キャリ出力記憶器の内容をマイクロ命令の分岐条
件に利用していたのを廃止して、前記の内容を演算の基
本ステップとしての単一のマイクロ命令の制御条件に利
用するようにしたものである。

絶対値演算の場合は、第７図の演算回路となる。

第１図に示した従釆例と異るところは、条件付分岐回路
６が廃止され、マイクロ命令記憶装置７から出力される
マイクロ命令とデータレジスタ１の符号桁２とを解読し
て、選択器３及びキャリ入力４を制御する論理回路２６
が設けられたことである。本回路により、マイクロ命令
記憶装置７から絶対値演算のマイクロ命令が謙出される
と、論理回路２６が選択器３及びキャリ入力４を従来例
と同じ条件で制御し、第２図で示した２ステップを、単
一ステップのマイクロ命令で行う。第８図は本発明によ
る乗算回路のブロック図である。第３図に示した従来例
と異るところは、条件付分岐回路２３が廃止され、マイ
クロ命令記憶装置７から出力されるマイクロ命令と乗数
レジスタ１０の最下位桁１２を解読して選択器１３を制
御する論理回路２７が設けられたことである。本回路に
より、マイクロ命令記憶装置７から乗算のマイクロ命令
が読出されると、論理回路２７が選択器１３を従来例と
同じ条件で制御し、第４図で示した２ステップを単一ス
テップのマイクロ命令で行う。第９図は本発明による除
算回路のブロック図である。

第５図に示した従来例と異るところは、条件付分岐回路
２２が廃止され、マイク。命令記憶装置７から出力され
るマイクロ命令とキャリ出力記憶器２１の内容を解読し
て選択器１９及びキャＩＪ入力２５を制御する論理回路
２８が設けられたことである。本回路により、マイクロ
命令記憶装置７から除算のマイクロ命令が読み出される
と、論理回路２８が選択器１９及びキャリ入力２５を従
来例と同じ条件で制御し、第６図で示した初回の減算を
除く２ステップを単一のマイクロ命令で行う。本発明の
１実施例の演算回路を第１０図に示す。

本回路は、マイクロコンピュータＢＩ用のもので、■
第１のレジスタ２９及び第２のレジスタ３０の内容の絶
対値を２進並列加算器５より出力する絶対値演算、■
第１のレジス夕２９を被除数レジスタ、第３のレジスタ
３１を乗数レジスタとした場合の乗算、■ 第１のレジ
ス夕２９を除数レジスタ、第２、第３のレジスタ３０，
３１を被除数レジスタとした場合の除算が行える。選択
器３２は、第１のレジスタ２９の内容、その反転又は“
０”を選択して出力でき、選択器３３は第２のレジスタ
３０の内容、その反転又は“０”を選択して出力するこ
とができる。レジスタ２９〜３１と選択器３２，３３の
詳細回路は、第１１図Ａのようになっている。

レジスタは１餅行から構成され、各桁ともマスタ、スレ
ーブの２個の記憶素子から成っている。マスタ記憶素子
３８ａ，３８ｂ，…，３８ｐは、同図Ｂに示すクロツク
ＦＩによりＤ入力を取込み、ＦＩとは位相が異るクロッ
クＦ２により各々スレーブ記憶素子３９ａ，３９ｂ，・
・・，３９ｐに転送される。このため、演算結果をクロ
ツクＦＩによりマスタ記憶素子に書込んでいる間は、ス
レーブ記憶素子はそれに影響されず不変なので、スレー
ブ記憶素子の一部を演算制御の条件としても問題はない
。加算器の桁上り信号、即ちキャリ出力記憶器２１も同
様のマスタ、スレープ構成となっている。スレーブ記憶
装置３９ａ，３９ｂ，・・・，３９ｐには反転しない出
力Ｑ、および反転するＱの２種の出力端子があり、選択
ゲート４０ａ，４０ｂ，．・・，４０ｐは選択信号線６
６が“１”の場合は反転しない出力を選択し、選択信号
線６７が‘‘１”のときは、反転した内容を選択する。
いずれの選択信号線も“０”のときは“０”が出力され
る。２進並列加算器５の出力は、第１のシフタ３４によ
り、１桁左又は右シフトされ、第２のレジス夕３０１こ
入力される。

第３のレジスタ３１の出力は、第２のシフタ３５により
、１桁左又は右にシフトされ、第３のレジスタ３１に再
び入力される。第１、第２のシフ外まいずれも第１２図
に示すように構成されている。２進並列加算器５又は第
３のレジスタ３１から出力される信号線をＢＵＳ０，Ｂ
ＵＳ１，・・・ＢＵＳ１５とすれば、シフト制御線４
２が“１”の場合は、ＢＵＳＩの内容は選択ゲート４１
ａを通り、レジスタのマスタ記憶素子３８ａに入力され
、又ＢＵＳ２の内容は選択ゲート４１ｂを通りマス夕記
憶素子３８ｂに入力される。

このようにして、１桁左にシフトされる。シフト制御線
４３が“１”の場合は逆に右に１桁シフトされてレジス
タに入力される。論理回路３６の詳細回路を第１３図に
示す。

マイクロ命令の一部信号線４４，４５、第１のレジスタ
２９の最上位桁の出力線４６、第２のレジスタ３０の最
上位桁の出力線４７、第３のレジスタ３１の最下位桁の
出力線４８およびキャリ出力記億器２１の出力線４９を
介して、信号ＰＬＡ（ＰＲＯＧＲＡＭＭＥＤＬＯＧＩＣ
ＡＲＲＡＹ）６１と呼ばれる解読回路に入力し、制御線
５２上には第１の選択器３２から第１のレジスタ２９の
内容を出力させる信号を発生し、制御線５４上には、第
２の選択器３３から第２のレジスタ３０の内容の反転を
出力させる信号を発生し、キヤリ入力線５５上には、２
進並列加算器５にキャリ入力を与える信号を発生し、右
シフト制御線７８、左シフト制御線７９上にはそれぞれ
第１、第２のシフタ３４，３５を制御する信号を発生す
るものである。第１４図に示すようにＰＬＡの基本素子
６２は１ケのトランジスタ６３を表しており、その一端
はアースされ、池端が解読線６５に接続されている。そ
れ故に、ゲート６７に加わる電圧が高いとき、トランジ
スタは導通して、低いとき高抵抗となる。解読線６５の
出力端と反対の端部には負荷素子６４が接続される。解
読線６５に接続されているいくつかのトランジスタのう
ち１個でも導適すると解読線６５が低電圧レベルとなる
。１つの解読線に接続されているすべてのトランジスタ
が高抵抗になったとき、その解読線は高い電圧レベルと
なり、解読が行われる。

以上のレジスタ、シフタ、選択器、論理回路はトランジ
スタ素子数としては多数からなっているので、高密度集
積回路（山１）に適している。以上の回路の動作を各演
算の場合について説明する。

第１のレジスタ２９の絶対値を加算器５より出力する場
合は、マイクロ命令として信号線４４，４５共に“０”
とする。

もし第１のレジスタ２９の最上位桁が“０”ならば、Ｐ
ＬＡ６１の解読線６８が高い電圧レベルとなり、ＯＲゲ
ート５６を通り制御線５２が“１”となり、又キャリ入
力線５５は“０”のままである。更に、第２の選択器か
ら第２のレジスタの内容又はその反転を読出す制御線５
３，５４はいずれも“０”である。その結果、第１の選
択器からは第１のレジスタの内容が謙出され、第２の選
択器からは“０”が読出され、このため加算器からは第
１のレジスタの内容が出力される。もし第１のレジスタ
の最上位桁が“１”ならば、ＰＬＡ６１の解読線７３が
高い電圧レベルになり、他は低い電圧レベルのままであ
る。

その結果、第１の選択器から第１のレジスタの内容の反
転を謙出す制御線６６が“１”となり、又ＯＲゲート６
０を通ってキヤＩＪ入力線５５も“１”となり他は“０
”のままである。このため、第１のレジスタの内容の反
転に“１”を加算した数が加算器より出力され、これは
負数を２の桶数表示した場合の絶対値に変換された値と
なる。このように単一のマイクロ命令により、第１のレ
ジスタの内容の絶対値が加算器出力より得られる。第２
のレジスタの絶対値を出力する場合のマイクロ命令は信
号線４４が“０”、４５が“１”であり、動作は同様で
ある。

乗算を行う場合は、第１のレジスタ２９に被乗数を、第
３のレジスタ３１に乗数を、第２のレジスタ３０‘こ“
０”をそれぞれ初期値として入力する。

この後、マイクロ命令として信号線４４を“１”、４５
を“０”とすれば、第３のレジスタ３１の最下位桁の出
力線４８が“０”の場合は解読線７６のみが“１”とな
る。従って第２のレジスタ３０の内容を読出す制御線５
３及び右シフト制御線７８が“１”となり、他は“０”
となる。その結果、第２のレジスタの内容が加算器より
出力され、右に１桁シフトされて再び第２のレジス夕に
入力される。もし第３のレジスタ３１の最下位桁の出力
線４８が“１”の場合は、解読線６９，７６が高い電圧
レベルとなり、制御線５２，５３，７８が“１”レベル
となり他は“０”となる。その結果、第１のレジスタ２
９の内容と第２のレジス夕３０の内容が加算器により加
算され、それか１桁右シフトされて第２のレジスタ３０
‘こ入力される。いずれの場合も、同時に第３のレジス
タの内容は右に１桁シフトされて再び第３のレジス夕に
入力される。桁数だけこの基本の乗算ステップを繰返す
ことにより、マイクロ命令により制御される２進乗算が
行われる。除算を行う場合は、第１のレジス夕２９に除
数を、第２、第３のレジスタ３０，３１に倍長桁数をも
つ被除数を入力しておく。

最初、第２のレジスタ３０の内容から第１のレジスタ２
９の内容を減算した後、除算のマイクロ命令として信号
線４４，４５を共に“１”とする。もし、前回の演算の
キャリ出力を記憶しているキャリ出力記憶器２１の出力
信号４９が“０”ならば、前回の減算結果が負であるこ
とを示しており、今回の演算では第２のレジスタの内容
と第１のレジスタの内容との加算を行わねばならない。
このときＰＬＡ６１の解読線７０，７２，７７が高い電
圧レベルとなるので、制御線５２，５３，７９が“１”
となり、他は“０”となる。この結果、第１のレジスタ
の内容と第２のレジスタの内容が加算され、これがシフ
タ３４により左に１桁シフトされて第２のレジスタ３０
１こ入力される。これと共に、第３のレジスタ３１の内
容がシフタ３５により左に１桁シフトされて第３のレジ
スタに再入力され、一方第３のレジスタ３１の最上位桁
が第２のレジスタ３０の最下位桁に入力される。このよ
うにして意図する演算が行われる。もし、キャリ出力記
憶器２１の内容が“１”ならば、第２のレジスタの内容
から第１のレジス夕の内容を減算すべきである。

このため、解読線７２，７４，７７が高い電圧レベルと
なって、制御線５３，５５，６６，７９が‘‘１’’、
他は“０’’となる。この結果、第２のレジスタ３０の
内容、第１のレジスタ２９の内容の反転および“１”が
加算される。即ち第２のレジスタの内容から第１のレジ
スタの内容が差引かれる。この基本動作を桁数だけ繰返
すことにより、マイクロ命令で制御される除算が行われ
る。以上の説明から明らかなように、本発明によれば、
絶対値演算、乗算、除算の基本演算が、従来のマイクロ
命令を分岐させるステップを必要とせず、単一のマイク
ロ命令で行えるので、演算処理速度が向上するという効
果がある。

【図面の簡単な説明】

第１図は絶対値演算回路の従来例のブロック図、第２図
は絶対値演算の従来例のフ。ーチャート、第３図は乗算回路の従来例のブロック図、
第４図は乗算の従来例のフローチャート、第５図は除算
回路の従来例のブロック図、第６図は除算の従来例のフ
ローチャート、第７図は本発明の１実施例における絶対
値演算回路のブロック図、第８図は本発明の１実施例に
おける乗算回路のブロック図、第９図は本発明の１実施
例における除算回路のブロック図、第１０図は本発明の
１実施例のブロック図、第１１図は第１０図のレジスタ
及び選択器の詳細ブロック図、第１２図は第１０図のシ
フタの詳細ブロック図、第１３図は第１０図の論理回路
の詳細ブロック図、第１４図はＰＬＡ説明図である。５
・・・２進並列加算器、７・・・マイクロ命令記憶装置
、２１・・・キャリ出力記憶器、２９〜３１・・・第１
〜第３のレジスタ、３２，３３・・・第１、第２の選択
器、３４，３５・・・第１、第２のシフタ、３６・・・
論理回路。第１図第２図第３図第４図第５図第６図第７図第８図第９図第１０図第１２図第１１図第１３図第１４図

Claims

【特許請求の範囲】１マイクロ命令により制御され、符号付２進数を取扱
う２進演算回路であつて、第１のレジスタと、第１のレ
ジスタに接続されてその内容、その反転したものおよび
“０”のいずれかを選択して出力する第１の選択器と、
第２のレジスタと、第２のレジスタに接続されてその内
容、その反転したものおよび“０”のいずれかを選択し
て出力する第２の選択器と、該第１および第２の選択器
の出力を２入力とする２進並列加算器と、該加算器の出
力を供給され、これを１桁シフトした後第２のレジスタ
に入力する第１のシフタと、第３のレジスタと、第３の
レジスタの出力を供給され、これを１桁シフトした後第
３のレジスタに入力する第２のシフタと、加算器による
加算結果のキヤリ出力を記憶するキヤリ出力記憶器と、
第１のレジスタの符号桁の内容、第２のレジスタの最上
位桁の内容、第３のレジスタの最下位桁の内容、キヤリ
出力記憶器の内容、及びマイクロ命令の内容を入力とし
て前記第１および第２の選択器ならびに２進並列加算器
に対する制御信号を演算し、これを第１ないし第３の制
御線に出力する論理回路とを具備したことを特徴とする
２進演算回路。２該論理回路に第１のマイクロ命令が入力される場合
、第１のレジスタの符号桁が“０”ならば、第１のレジ
スタの内容が第１の選択器から出力され、“０”が第２
の選択器から出力され、キヤリ入力が“０”となるよう
に第１ないし第３の制御線に制御信号が出力され、第１
のレジスタの符号桁が“１”ならば、第１のレジスタの
内容の反転が第１の選択器から出力され、“０”が第２
の選択器から出力され、キヤリ入力が“１”となるよう
に第１ないし第３の制御線に制御信号が出力され、結果
として第１のレジスタの内容を２の補数で表示した絶対
値を該２進並列加算器から出力することを特徴とする前
記特許請求の範囲第１項記載の２進演算回路。３該論理回路に第２のマイクロ命令が入力される場合
、第３のレジスタの最下位桁の内容が“０”ならば、第
１の選択器から“０”が出力され、第２の選択器から第
２のレジスタの内容が出力され、キヤリ入力が“０”と
なるように第１ないし第３の制御線に制御信号が出力さ
れ、第３のレジスタの最下位桁の内容が“１”ならば、
第１の選択器から第１のレジスタの内容が出力され、第
２の選択器から第２のレジスタの内容が出力され、キヤ
リ入力が“０”となるように第１ないし第３の制御線に
制御信号が出力され、これを繰返すことによつて、結果
として２進並列乗算を行なうことを特徴とする前記特許
請求の範囲第１項記載の２進演算回路。４該論理回路に第３のマイクロ命令が入力される場合
、キヤリ出力記憶器の内容が“０”ならば、第１の選択
器から第１のレジスタの内容が出力され、第２の選択器
から第２のレジスタの内容が出力され、キヤリ入力が“
０”となるように第１ないし第３の制御線に制御信号が
出力され、キヤリ出力記憶器の内容が“１”の場合、第
１の選択器から第１のレジスタの内容の反転が出力され
、第２の選択器から第２のレジスタの内容が出力され、
キヤリ入力が“１”となるように第１ないし第３の制御
線に制御信号が出力され、これを繰返すことによつて、
結果として２進並列除算を行なうことを特徴とする前記
特許請求の範囲第１項記載の２進演算回路。