JPS5844537A - １０進除算装置 - Google Patents
１０進除算装置Info
- Publication number
- JPS5844537A JPS5844537A JP14231381A JP14231381A JPS5844537A JP S5844537 A JPS5844537 A JP S5844537A JP 14231381 A JP14231381 A JP 14231381A JP 14231381 A JP14231381 A JP 14231381A JP S5844537 A JPS5844537 A JP S5844537A
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- Japan
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- divisor
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
- G06F7/4917—Dividing
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ処理装置に用いられる１０道除算装置
に関する。
に関する。
従来の１０進除算は、第１図に示すリストア方式及び第
２図（イ）、（ロ）に示すノン・リスト１方式とがある
。図において、１０Ｐは被除数あるいは中間剰余（以下
特に被除数と中間剰余を区別する必要がない限９中間剰
余と呼ぶ）、２０Ｐは除数を、０ＡＲＹは演算結果のキ
ャリーを示す、第１図及び第２図かられかるように、ど
ちらの方式においても、１桁の商と中間剰余を求めるた
めには、中間剰余と除数との加算又は減算、及びその演
算結果の中のキャリーの有無の判断の２つの処理ステッ
プを反復させなければならない。ま几９スト１方式にお
いては、中間剰余の補正の処理ステップを追加する必要
がある。なおノンリス計１方式では、１桁の商を求める
ごとに第２図（イ）および（ロ）の処理を交互に繰９返
す。
２図（イ）、（ロ）に示すノン・リスト１方式とがある
。図において、１０Ｐは被除数あるいは中間剰余（以下
特に被除数と中間剰余を区別する必要がない限９中間剰
余と呼ぶ）、２０Ｐは除数を、０ＡＲＹは演算結果のキ
ャリーを示す、第１図及び第２図かられかるように、ど
ちらの方式においても、１桁の商と中間剰余を求めるた
めには、中間剰余と除数との加算又は減算、及びその演
算結果の中のキャリーの有無の判断の２つの処理ステッ
プを反復させなければならない。ま几９スト１方式にお
いては、中間剰余の補正の処理ステップを追加する必要
がある。なおノンリス計１方式では、１桁の商を求める
ごとに第２図（イ）および（ロ）の処理を交互に繰９返
す。
そこで本発明は、第３図に示すように、中間剰余と除数
との加算という１つの処理の゛みを反復させることのみ
により、１桁の商と中間剰余を得ることを可能とし、従
って処理ステップ数の少ない１０進除算装置を提供する
ものである。
との加算という１つの処理の゛みを反復させることのみ
により、１桁の商と中間剰余を得ることを可能とし、従
って処理ステップ数の少ない１０進除算装置を提供する
ものである。
なお第３図において、２０Ｐ′はＣＡＲＹ＝００時除数
であ５．０ＡＲＹ＝１の時除数の補数である。又。
であ５．０ＡＲＹ＝１の時除数の補数である。又。
０ＡＲＹ＝０時のイニシャルキャリーは０で、ＯＡＲＹ
＝１時のイニシャルキャリーは１である。
＝１時のイニシャルキャリーは１である。
以下、本発明の一実施例を説明する。
第４図は本発明に基〈１０進除算装置の機能的プロ、り
図であシ、被除数あるいは中間剰余Ａはレジスタ１に、
除数Ｂはレジスタ２に、前の演算の結果のキャリーはレ
ジスタ５にそれぞれ格納される。６はキヤ９〜の発生し
次演算ナイクルを計数するカウンタ、５はレジスタ５の
内容が０の時レジスタ２の内容をそのまま、１０時その
補数を出力する選択回路、４はレジスタ１と選択回路３
からのデータに１０進演算を行なう演算器である。演算
器４はレジスタ５の内容を線１１からイニシャルキャリ
ーとして取込み、演算結果を？ｍ１０に桁あふねが生じ
た場合のキャリーを線１２にそれぞれ出力する。線１０
．１２の内容はそれぞれレジスタ１．５にセットされる
。
図であシ、被除数あるいは中間剰余Ａはレジスタ１に、
除数Ｂはレジスタ２に、前の演算の結果のキャリーはレ
ジスタ５にそれぞれ格納される。６はキヤ９〜の発生し
次演算ナイクルを計数するカウンタ、５はレジスタ５の
内容が０の時レジスタ２の内容をそのまま、１０時その
補数を出力する選択回路、４はレジスタ１と選択回路３
からのデータに１０進演算を行なう演算器である。演算
器４はレジスタ５の内容を線１１からイニシャルキャリ
ーとして取込み、演算結果を？ｍ１０に桁あふねが生じ
た場合のキャリーを線１２にそれぞれ出力する。線１０
．１２の内容はそれぞれレジスタ１．５にセットされる
。
第４図の装置は一定のサイクルで動作が進行するように
なって訃り、このナイクル毎に１つの処理ステ、プが実
行される。そして１つの演算サイクル内では、第５図に
示すように、演算動作と並行してレジスタ５の内容を調
べることにより、前の演電サイクルで発生したキャリー
のチェックを行なう。このキャリーチェｙり圧おいて、
キャリーが１になっていれば次のサイクルでは演算サイ
クルの繰９返しを指示し、キャリーが０になっていれば
次のサイクルで中１出剰余の桁ずらし等の処理を指示す
る。また演算結果及び新たなキャリーは、当該演算サイ
クルの終りで発生する。
なって訃り、このナイクル毎に１つの処理ステ、プが実
行される。そして１つの演算サイクル内では、第５図に
示すように、演算動作と並行してレジスタ５の内容を調
べることにより、前の演電サイクルで発生したキャリー
のチェックを行なう。このキャリーチェｙり圧おいて、
キャリーが１になっていれば次のサイクルでは演算サイ
クルの繰９返しを指示し、キャリーが０になっていれば
次のサイクルで中１出剰余の桁ずらし等の処理を指示す
る。また演算結果及び新たなキャリーは、当該演算サイ
クルの終りで発生する。
第４図は次の通シ動作する。先ｒルジスタ１に被除数ム
を、レジスタ２に除数Ｂを、レジスタ５に１、レジスタ
６に一１ｔ−それぞれ初期値としてセ、トシ、この後、
第１の演算サイクルを起動する。今、レジスタ５の内容
が１であるから、選択回路５の出力はＢの補数であり、
またイニシャルキャリーは１である。従うてこの演算サ
イクルでは、演算＠４はム十ｉ＋１＝Ａ−Ｂ、すなわち
ＡとＢの減算を行なう。ここで線１２に出力されたキャ
リーが１であると、Ａ＋Ｂの間には、ム≧Ｂなる大小関
係が存在したことを示す。この場合、加算器７が動作し
てカウンタ６の内容に＋１する。一方、この第１の演算
サイクルの演算動作と並行してレジスタ５の内容が調べ
られ、−この時１であるから演算サイクルの繰り返しが
指示される。こうして第２の演算サイクルが起こシ、レ
ジスタ５の内容は１でおるから、前と同様の動作が行な
われる。
を、レジスタ２に除数Ｂを、レジスタ５に１、レジスタ
６に一１ｔ−それぞれ初期値としてセ、トシ、この後、
第１の演算サイクルを起動する。今、レジスタ５の内容
が１であるから、選択回路５の出力はＢの補数であり、
またイニシャルキャリーは１である。従うてこの演算サ
イクルでは、演算＠４はム十ｉ＋１＝Ａ−Ｂ、すなわち
ＡとＢの減算を行なう。ここで線１２に出力されたキャ
リーが１であると、Ａ＋Ｂの間には、ム≧Ｂなる大小関
係が存在したことを示す。この場合、加算器７が動作し
てカウンタ６の内容に＋１する。一方、この第１の演算
サイクルの演算動作と並行してレジスタ５の内容が調べ
られ、−この時１であるから演算サイクルの繰り返しが
指示される。こうして第２の演算サイクルが起こシ、レ
ジスタ５の内容は１でおるから、前と同様の動作が行な
われる。
またこの第２の演算サイクルと並行してレジスタ５の内
容が調べられ、この時１でするから演算サイクルの繰返
しが指示される。
容が調べられ、この時１でするから演算サイクルの繰返
しが指示される。
以上のようにして、線１２に出力されるキャリーが１と
なる演算サイクルが続く＠り、カフ１ ンタ６の内容に
＋、１し続け、２つ先の演算サイクルの実行を指示し続
ける。このようにして演算サイクルが繰り返されている
途中において、線１２に出力されるキャリーが０忙、な
ると、レジスタ１のセードされる内容は目的をする中間
剰余よル除数分だけ少ない値となる。
なる演算サイクルが続く＠り、カフ１ ンタ６の内容に
＋、１し続け、２つ先の演算サイクルの実行を指示し続
ける。このようにして演算サイクルが繰り返されている
途中において、線１２に出力されるキャリーが０忙、な
ると、レジスタ１のセードされる内容は目的をする中間
剰余よル除数分だけ少ない値となる。
線１２に出力されたキャリーが０に々った演算サイクル
においては、カウンタ６の更新は行なわれないが、１つ
前の演算サイクルでのキャリー１であるから１つ先のサ
イクルでの演算サイクルは指示されている。そこでこの
演算サイクルが起動されるが−この時レジスタ５の内容
は０であるから、選択回路５はレジスタ２の内容をその
ｉｔ比出力、またイニｖＪｆ／ｌ／キャリーは０である
。従ってこの演算サイクルでは、演算器４はム＋Ｂ十〇
＝ム十Ｂ１すなわち、ＡとＢの加算を行ない、この加算
結果は必ず正の数あるいは０で６９、目的とする中間剰
余に等しい。またこの時キャリーが必ず出力され、カク
ンタ６の内容が加算器７によシ＋１される。従って、カ
クンタ６の内容は、初期値−１が補正され、商を示す。
においては、カウンタ６の更新は行なわれないが、１つ
前の演算サイクルでのキャリー１であるから１つ先のサ
イクルでの演算サイクルは指示されている。そこでこの
演算サイクルが起動されるが−この時レジスタ５の内容
は０であるから、選択回路５はレジスタ２の内容をその
ｉｔ比出力、またイニｖＪｆ／ｌ／キャリーは０である
。従ってこの演算サイクルでは、演算器４はム＋Ｂ十〇
＝ム十Ｂ１すなわち、ＡとＢの加算を行ない、この加算
結果は必ず正の数あるいは０で６９、目的とする中間剰
余に等しい。またこの時キャリーが必ず出力され、カク
ンタ６の内容が加算器７によシ＋１される。従って、カ
クンタ６の内容は、初期値−１が補正され、商を示す。
一方、この演算サイクルの演算動作と並行してレジスタ
５の内容が調べられ、この時０であるから、演算サイク
ルの繰プ返し。
５の内容が調べられ、この時０であるから、演算サイク
ルの繰プ返し。
は指示されず、レジスタ１にセットされた中間剰余の桁
ずらし等の処理が指示される。この桁ずらし等必要な処
理が行なわれ之後は、新た全問の桁を求める友め前記と
同様の動作が行なわれる。
ずらし等の処理が指示される。この桁ずらし等必要な処
理が行なわれ之後は、新た全問の桁を求める友め前記と
同様の動作が行なわれる。
以上の実施例では、除算開始時の初期設定において、−
１としたため、カクンタ６の最終的な値が商となったが
、必ｒしもこの方法をとる必要はない。０に初期設定し
ておいて、最後に最終的な値から−１するようにしても
よいし、キャリーが０となった時をもってカワンタ６の
値を商として取込むようにしてもよい、以上の如？１０
進除算装蟹によれば、商が１（１＝ｔＬＬ２．・・・・
・９）であるとすると、１＝２サイクルで１０進除算の
１桁の商と中間剰余を求めることができるから、平均”
！’ （ｉ＋２）１０ １＝０ ＝＆５ｆイクルの処理ステップが実行できる。
１としたため、カクンタ６の最終的な値が商となったが
、必ｒしもこの方法をとる必要はない。０に初期設定し
ておいて、最後に最終的な値から−１するようにしても
よいし、キャリーが０となった時をもってカワンタ６の
値を商として取込むようにしてもよい、以上の如？１０
進除算装蟹によれば、商が１（１＝ｔＬＬ２．・・・・
・９）であるとすると、１＝２サイクルで１０進除算の
１桁の商と中間剰余を求めることができるから、平均”
！’ （ｉ＋２）１０ １＝０ ＝＆５ｆイクルの処理ステップが実行できる。
これに対し、第１図の９ストア方式では、１桁。
の商が（２１＋３）がかかるから、平均１ Ｘ （１０
１＝０ ２１＋３）＝１２？イクルの処理ステ、プを要し、また
１１２図（−０，（→のノン・リストア方式では、１桁
の商か（２１＋２ ）サイクルがかかるから、平均１！
０１１ｏ（２１＋２）；１１サイクルを要する。
１＝０ ２１＋３）＝１２？イクルの処理ステ、プを要し、また
１１２図（−０，（→のノン・リストア方式では、１桁
の商か（２１＋２ ）サイクルがかかるから、平均１！
０１１ｏ（２１＋２）；１１サイクルを要する。
従って第４図の１０進除算装置によれば、従来に比べて
約２倍近く高速になることが判る。
約２倍近く高速になることが判る。
以上本発明の一実施例について説明したが、本発明によ
れば、第６図に示し友ように中間剰余と除数との加算と
いう一つの処理手順のみを反復させることのみによシ、
１桁の商と中間剰余とを得ることができるので、従来の
方式と比較して、除算動作を高速に行なえる効果がある
。
れば、第６図に示し友ように中間剰余と除数との加算と
いう一つの処理手順のみを反復させることのみによシ、
１桁の商と中間剰余とを得ることができるので、従来の
方式と比較して、除算動作を高速に行なえる効果がある
。
第１図は従来のリストア方式によ９１桁の商と中間剰余
を求める１０進除算の原理を示した図、第２図（イ）、
（０）は従来のノン・リスト１方式によシ、１桁の商と
中間剰余を求める１０進除算の原理を示した図、第３図
は本発明による１０指除算方式によ）、１桁の商と中間
剰余とを求める原理を示した図、ｓＩ４図は本発明の一
実施例となる１０進除算装置の機能的ブロック図、第５
図は第４図の装置の演算サイクルを説明するための図で
ある。 第４図において １．２．５・・・レジスタ、３・・・選択回路、４・・
・演算器、６・・・カクンタ、７・・・加算器。
を求める１０進除算の原理を示した図、第２図（イ）、
（０）は従来のノン・リスト１方式によシ、１桁の商と
中間剰余を求める１０進除算の原理を示した図、第３図
は本発明による１０指除算方式によ）、１桁の商と中間
剰余とを求める原理を示した図、ｓＩ４図は本発明の一
実施例となる１０進除算装置の機能的ブロック図、第５
図は第４図の装置の演算サイクルを説明するための図で
ある。 第４図において １．２．５・・・レジスタ、３・・・選択回路、４・・
・演算器、６・・・カクンタ、７・・・加算器。
Claims (1)
- 【特許請求の範囲】 １、 被除数あるいは中間剰余、除数及び演算結果のキ
ャリーをそれぞれ格納する第１．２．３のレジスタと、
前の演算のキャリーが１である場合には除数の補数を、
キャリーが０で６る場合には除数を選択する回路と、当
該選択回路の出力を一方の入力とし前記第１のレジスタ
の内容を他方の入力とし前の演算のキャリーをそのイニ
シャルキャリーとする１０進加算器と、キャリー１が少
なくとも連続的に出力される回数を計数するカクンタと
を有し、２つ前の演算におけるキャリーが１である時前
記１０進加算器に演算を行なわせて当該演算結果ｔ−前
記第１のレジスタにセ、トシ、８ｆｒ紀カクンタの内容
に基づいて商を求めるようにしたことを特徴とする１０
進除算装置。 ２、特許請求の範囲第１項記載の１０進除算装置におい
て、前記第３のレジスタ反びカクンタの初期値をそれぞ
れｌ、−ＩＫして除算動作を開始するようにしたことを
特徴とする１０進除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14231381A JPS5844537A (ja) | 1981-09-11 | 1981-09-11 | １０進除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14231381A JPS5844537A (ja) | 1981-09-11 | 1981-09-11 | １０進除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844537A true JPS5844537A (ja) | 1983-03-15 |
| JPS6244660B2 JPS6244660B2 (ja) | 1987-09-22 |
Family
ID=15312446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14231381A Granted JPS5844537A (ja) | 1981-09-11 | 1981-09-11 | １０進除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844537A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144936A (en) * | 1976-05-28 | 1977-12-02 | Fujitsu Ltd | Decimal system division system |
| JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
-
1981
- 1981-09-11 JP JP14231381A patent/JPS5844537A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144936A (en) * | 1976-05-28 | 1977-12-02 | Fujitsu Ltd | Decimal system division system |
| JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244660B2 (ja) | 1987-09-22 |
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