SU633015A1 - Цифровое устройство дл вычислени показательных функций - Google Patents

Description

Изобретение относитс  к из(./г9ритепьной и вычислительной технике и может быть использовано в геофизической и радиолокационной аппаратуре в качестве специализированных вычислителей 0л  обработки измерительной информации,

Известны ци4ровые устройства дл  извлечени  квадратного корн , содержащие параллельный сумматор, дешифратор счетчик циклов и сдвигающий регистр tlj. Эти устройства не позвол ют возводить числа в целую и дробную степень. Известны также устройства дп  вычислени  степенных функций, содержашие реверсивный счетчик циклов, триггер, вентиль, генера;тор импульсов, множительно-делительное устройство и суммирующий счетчик. Наиболее близким к изобретению техническим решением  вл етс  цифровое устройство дл  вычислени  показательных функций, содержащее дешифратор, первые два вхо- да которого соединены с шинами показател , степени, счетчик, выход которсио соединен с первой выходной шиной и через два последовательно соединенных сумматора - со второй выходной шиной и первыми входами элементов И первой группы, входна  шина устройства соединена с первыми входами элементов И второй группы и через третью группу элементов И - со вторыми входами второго сумматора 2, Однако оно характериэуетх  невозможностью возводить числа в . пюбую степень, спожностью, cxeNfbi, сложностью организации циклов вычислений, недостаточным быстродействием и значительными погрешност ми.

Целью изобретени   вл етс  расширение класса решаемых задач, заключающего в вычислении показательных функций с дробным показателем степени. В описываемом устройстве это достигаетс  тем, что оно содержит элементы И, э ементы ИЛИ, блок сравнени , элементы И четвертой группь и триггер, вход через первый элемент И соединен с тактовой шиной , первый выход триггера соединен со входом счетчика   управл ющим входом второго сумматора, второй выход триггера соединен с первыми входами второго и

третьего элементов И, выходы эпементов И первой и второй группы через поспедоватег1Ь ю соединенные группы первых элементов ИЛИ, блок сравнени , группу вторых-элементов ИЛИ в четвертую группу элементов И подключены к выходам счетчике , первый выход блока сравнени  через Гюспедоватепьно соединенные четвертый элемент И и третий элемент ИЛИ, а второй выход блока сравнени  через третий элемент ИЛИ подкшочены к третьему выходу дешифратора и второму входу первого элемента И, первый выход дешифратора соединен со вторыми входами элементов И второй и четвертой групп, второй выход дешифратора соединен со вторыми входами первой н третьей групп элементов И, вторыми входами четвертого и п того элементов И, третий и четвертый выходы дешифратора через второй и третий элементы И подключены соответственно к управл ющим входам первого сумматора, выходы которого через п тый элемент И соединены со вторыми входами группы вторых элементов ИЛИ„

На чертеже представдена функциональна  схема описываемого устройства

Оно содержит входные шины 1 и 2 по казателей степени tn к п соответственно , дешифратор 3s входную шину 4s счетчик 5, первый и второй параппельные сумматоры 6 и, 7, схему .8 cpaBHekHHj четвертую группу элементов И 9 группу вторых элементов ИЛИ 10 вторую груп пу элементов И 11, группу первых элементов ИЛИ 12, второй элемент И 13, тактовую шину 14, первый элемент И 15 триггер 16,,. третий элемент ИЛИ 17, п тый элемент И 18, третью группу элеметов И 19j перзую группу элементов И 2О, третий элемент И 21 и четвертый элемент И 22,

Устройство реализует апгоритмЫ; основанные на решении в целых числах уравнений и неравенств. Суть их различных значений тип состоит в следутошем

- к

fri - 1 . Г: - S

-1

,

m - -f, n 2 X

Первый при котором

) 3::;4ЛО;- 2Яс;ТСЯв

з,пг 3 ( + 1

(S.)

()-f($0.

-t ,п-э C4)

ir-f

.

N -первый номер, при котором неравентво (4) выполн етс 

т-3, п-2 :yrVF

Вычисление данной функции реализуетс  посредством последовательного выполнени  рассмотренных выше операций (3) и (2),

т-2, п-3 y-4G

Вычисление этой функции реализуетс  посредством последовательного выполнени  рассмотренных выше операций (l) и (4).

Принцип действи  устройства рассмотрим в изложенном выше пор дке дл  различных значений Ж и П . , hr-f

В исходном положении счетчик 5 и сумматоры 6 и 7 наход тс  в нулевом состо ни. После поступлени  кодов т и f на дешифратор 3 последний подключает разр дные выходы счетчика 5 через элементы И 9 ИЛИ 10 и первым разр дным входам схемы 8 сравнени , входную шину 4 - через элементы И 11 и ИЛИ 12 ко вторым разр дным входам схемы 8 сравнени , разрешает прохождение тактовой частоты через элемент И IS на вход триггера 16, а также подключает второй импульсный выход триггера управлени  к третьему управл ющему входу сумматора 6 через элемент И 13 Триггер управлени  поочередно управл ет, или сложением в счетчике 5 и по первому входу сложением в сумматоре 7 кодов с сумматора 6, или по третьему входу сложением единиц в сумматоре 6. Происходит процесс вычислени  в соответствии с выражением (l) до получени  равных кодов на первых и вторых разр дных входах схемы 8 сравнени , котора , зафиксировав это через элемент ИЛИ 17 и элемент И 15, запрешает поступление тактовой частоты на вход триггера управлени  Процесс вычисгшни  заканчиваетс , и на выходной шине 23 фиксируетс  значение

:( х n , исходном положении счетчик и сумматоры ка;;:с.к;тс  s н падвоы состо нии. После поступлени  кодов in , И на дешифратор последний разрешает запись кода X через элементы И 19 по вторым раз- р дным входам в сумматор 7, подключает разр дные выходы сумматора 6 через

элементы И 18 и элементы ИЛИ 1О к первым разр дным входам схемы сравнени , разр дные выходы сумматора / через sne.vfeHTbi И 2О и эпементы ИЛИ 12 ко вторым разр дным входам схемы сравнени , выход Меньше схемы сравнени  через эпементы Н 22 к первому входу элемента ИЛИ 17, а также подкшочает второй импульсный выход триггера утхравлени  к третьему управл ю щему входу сумматора 6 через элемент И 13, переводит сумматор 7 на вычитание и разрешает прохождению тактовой частоты через элемент И 15 на вход триггера управлени . Триггер управлени  поочередно управл ет или сложением в счетчике и вычитанием из кода в сумматоре 7 по первому входу кодов с сумматора 6, или сложением единиц в суммато ре б по третьему входу Происходит прэ цесс вычислени  в соответствии с выражением (2) до получени  первого отрица тельного остатка либо нул „ Это состо ние фиксирует схема сравнени  и через элемент ИЛИ 17 и элемент И 15 запрещает поступление тактовой частоты на вход триггера управлени . Процесс вычис лени  заканчиваетс  и.на выходной шине 24 фиксируетс  значение s-n-i. В исходном поп.оженйн счетчик и сумматоры наход тс  в нупевоч. состо нии, Поспе поступлени  кодов №, и на дешифратор последний подключает разр дные выходы счетчика к первым разр дным входам схемы сравнени , а входную шин кода X - ко вторым разр дным входам схемы сравнени  (также, как и в случае m 2, п 1), подключает второй импульсный выход триггера управлени  через элемент И 21 к первок-гу и второму управл ющим входам сумматора 6, а так же разрешает прохождение тактовой частоты на вход триггера управлени . Триг гер управлени  псс..5реако управп ет йлн сложением в счетчике и по первому входу сложением в сумматоре 7 кодов с сумма тора 6, или одновременно по первому и BTopois входам - спожение л в суммато-ре 6 кодов со счетчика. Процесс вычислени  протекает в соответствии с выражением (3) до получени  равных кодов на первых и вторых разр дных входах схе мы сравнени , котора  зафиксировав это запрещает поступпение тактовой частоты на вход триггера управлени  Процесс вы чиспени  заканчиваетсЯэ и на выходе 24 фиксируетс  значение у- f m:-f,ri-3 о6 в искойном положении счетчик п сумматоры наход тс  в нулевом состо лиш После поступлени  кодой fTl , И на дешифратор поспрдний (анапогично спучато т 1, П 2) fsaGjieMiiaoT запись кода % в сум- s;aTop 7j подключает разр дные выхода сумматора в к первык разр дным входам схемы срапиени , разр дные выходь сумматора 7 - ко втopы разр дным BxDAa vi сравнени , выход Меньше схемы сраапени  -- к первому входу элемента И;ЛИ 17. переводит сумматор 7 на вычитанле, s также (аналогично случаю И 3, h i) подключает второй импупьСГЬй триггера управпени  rt парволгу Л BTOpoKiy управл ющим входам сум.;аторЕ 6 н разрешает прохождение тактовой ъчстогы на вход триггера управлениЯг Триггер зправлени  поочередно втравл ет млн сложенне%-( в счетчике и вычитанием из кода X в сумматоре 7 по nepBovi) входз кодов с сук{ штора 6, или одновре 1енно по nepBONsy и второму входам - сложением в сумматоре 6 кодов со счетчика Происходит процесс вычислени  в соответствии с выражением (4) до погг1чени  первого отрицательного остатка Это состо ние фиксирует схема сравнени  ii запрещает поступление TaicTOBof част-оты на вход триггера управпенн с Процесс вычислени  заканчиваетс  п на выходе 24 фиксируетс  значенгие. Bbi4iicneH;ie функции s-x дп  случаев (, ) и (, ) осушествп етс  а два этапа. В первом этапе число возводитс  в куб (ипи квадрат), а во втором извлекаетс  квааратный (или к бич-ескнй) корень Б соответствии с изложенной ччетодгткой А с г-- Кге ктй V.5 i: т-е..ки ко-экономи че ской зффекглВЕОст;; лвп ютс ; стоимость устройстЕа точность вычислений и .его быстродействие. Стоикюсть устройства в первом пр :бп ;жекки опредеп етс  копичествсгч и сто И ,ОСТЬЮ составных эпемен- тов : стоимостью изготовпени  Как известно , номенклатура сюставных элементов описываемого устройства меньше, чем у известного При приблизительно равной стоимостн тнпа испогеьзуемых элементов , сток,5оегь описываемого устройстве ;. ст-опмостн известного Точность вычиспенЕЙ описываемым устройством опредегыетс  тем обсто тепьством, что в качестве основной операпии дп  вы- чиспекй  ф5нк|тии -рр ( 1П 192,3, П

1,2,З) используетс  одна арифметическа  операци  (сложение). Известно, что погрешность сумматора при выполнении этой операции равна О и имеетс  топько погрешность кодировани , В известном устройстве основную операцию перемножени  сомножителей выполн ет множительно- делительное устройство, где источником погрешности  вл етс  суммирующий интегратор; здесь же происходит и накоппение погрешности. Быстродействие устройства определ етс  временем, необходимым дл  вычислени  степенной функции, а дл  реализации этого вычислени  достаточно выполн ть только X операций еложени  (вычитани ), так кик слагаемые получаютс  сразу в параллельном коде на выходе сумматора Быстродействие известного устройства определ етс  временем , необходимым на операции сумм,ровани , временем дл  записи последовательного кода X в счетчик и временем счета счетчиками. Дл  вычислени  функций в нем только операций суммиро .вани  необходимо выполн ть 2 Х,так как суммирование параллельных кодов в реверсивных счетчиках осуществл етс  последовательно.

Таким образом быстродействие описываемого устройства значительно повы- шаетс  по сравнению с известным..

Claims (2)

1. Формула изобретени 

   Цифровое устройство дп  вычислени  показательных функций, содержащее дешифратор , первые два входа которого соединены с шинами показател  степени, счетчик, выход которого соединен с первой Выходной шиной и через два последовательно соединенных сумматора - со второй выходной шиной и первыми входами элементов И первой группы, входна  шина устройства соединена с первыми

   входами элементов И второй гдгппы и.

   через третью группу элементов И - со вторыми входами второго сумматора, о т пичаюшеес  тем, что, с целью расширени  класса решаемых задач, заключающегос  в вычислении показательных функций с дробным показателем стелени, устройствосодержит элементы И, элементы ИЛИ, блок сравнени , элементы И четвертой группы и триггер j вход которого через первый элемент И соединен с тактовой шиной, первый выход триггера соединен со входом счетчика и управл ющим входом второго сумматора, второй выход триггера соединен с первыми входами второго и третьего элементов И, выходы элементов И первой и второй группы через последовательно соединенные группу первых элементов ИЛИ, блок сравнени , группу вторых элементов ИЛИ и четвертую группу элементов И подключены к выходам счетчика, первый выход блока сравнени  через последовательно соединенные четвертый элемент И и третий элемент ИЛИ, а второй выход блока сравнени  через третий элемент ИЛИ подключены к третьему входу дешифратора и второму входу первого элемента И, первый выход дещифрато- ра соединен со вторыми входами элементо И второй и четвертой групп, второй выход дешифратора соединен со вторыми входами первой и третьей групп элементов И, вторыми входами четвертого и п того элементов И, третий и четвертый выходы дешифратора через второй и третий элементы И подключены соответственно к управл51юшим входам первого сумматора , выходы которого через п тый элемент И соединены со вторыми входами группы : вторых элементов ИЛИ.

   Источники информации, прин тые во внимание при экспертизе:

   1,Авторское свидетельство СССР № 239665, кл. Q 06 F 7/38, 1970.
2. 2.Авторское свидетельство СССР № 491129, кл. G 06 F 7/38, 1072,