SU922760A2 - Цифровой функциональный преобразователь - Google Patents

Description

(5) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

,1 . , ,

Изобретение относитс  к цифровой вычислительной технике и может найти применение дл  аппаратной реализ ацИи вычислени  функций.

По основному авт.св. № известен цифровой преобразователь, содержащий блок анализа, первый и второй сумматоры-вычитатели , первый и второй регистры и блок управлени , причем выход первого регистра соединен с первым входом первого сумматора-вычитателр, выходы блока управлени  соединены с управл ющими входами первого и второ го регистров и тактовыми входами первого и второго сумматоров-вычитателей , выходы которых соединены с входами блока анализа, первый выход которого подключён ко входу блока управлени , а второй выход соединен с управл ющими входами первого и второго сумМаторов-вычитателей.выход второго регистра соединен с первым входом второго сумматора-вычитател ,вторые входы первого и второго сумматоров-вычитателей соединены с информационными входами соответственно второго и первого и  вл ютс  входами преобразовател .

Преобразователь предназначен дл  вычислени  функции частного суммы квадратов на сумму двух аргумен- тов t1 .

Недостатком известного преобразова10 тел   вл етс  то, что он не предназначен дл  вычислени  других функций.

Цель изобретени  - расширениефункциональных возможностей за счет дополнительного вычислени , кроме частIS ного суммы квадратов на сумму двух аргументов,также частного разности аргументов на их сумму.

Поставленна  цель достигаетс  тем, что в преобразователь введены

Claims (1)

10 третий и .четвертый сумматоры-вычитатели и блок хранени  констант, причем вход блока хранени  констант соединен с первым выходом блока управлени , второй выход которого соедин с тактовыми входами третьего и четв того сумматоров-вычитателей, первые входы которых соединены с выходом блока хранени  констант, установочный вход которого соединен с входом установки в единицу преобразовател  выход блока анализа соединен с упра л ющими входами сумматоров-вычитате лей, вторые входы которых соединены с входом установки в ноль преобразо вател . На чертеже приведена блок-схема преобразовател . Преобразователь содержит сумма- торы-вычитатели 1-4, регистры 5-6, блок 7 хранени  констант, блок 8 анализа и блок 9 управлени . Входами преобразовател   вл ютс  информационные вхоДы регистра 5 (дл аргументе ч) и регистра 6 (дл  аргумента :(} , установочный вход блока 7 хранени  констант дл  записи единицы) и вторые входы сумматоров вычитателей 3- (дл  установки нул ). Стартовый импульс (начало вычислени ) подаетс  на второй вход блока 9 управлени . Выходами преобразовател   вл ютс  выходы сум аторов-вычитателей 1-i. Сумматор-вычитатель 1- может быть выполнен из одноразр дного сум матора-вычитател  и накопительного сдвигового регистра. Первый вход Одноразр дного сумматора  вл етс  первым входом сумматора-вычитател , второй вход которого  вл етс  инфо мационным входом регистра, выход которого  вл етс  выход сумматоравычитател . Выход младшего разр да регистра соединен с другим входом одноразр дного сумматора-вычитател , выход которого соединен с входом старшего разр да регистра. Тактовый вход соединен с входом сдвига регистра . Управл ющий вход соединен с входом одноразр дного сумматоравычитател , сигнал на котором управл ет режимом сложени -вычитател  по первому входу. Сумматор-вычитатель может быть реализован так же на параллельной комбинационной схеме. Регистр 5 или 6 содержит регистр и элементы. И и ИЛИ. Выход (от младшего разр да) регистра соединен через элемент И со своим входом (вход старшего разр да). Выходы блока управлени  Э через элемент ИЛИ соединены с входом сдвига регистра. При параллельном выполнении регистр может быть реализован в виде сдвигающей матрицы. Блок 8 анализа может содержать схему сравнени , входы которой  вл ютс  входами блока 8. Первый и второй выходы схемы сравнени  через первый и второй элементы И соединены с входами триггера. Третий выход схемы сравнени  ( равенство ) соединен через третий элемент И с первым выходом блока 8 анализа. Вторые входы всех элементов И соединены с вторым выходом блока 9 управлени . Блок 7 хранени  констант вида 2 может быть реализован на сдвиговом рециркул ционном регистре,старший разр д которого соединен со схемой установки единицы, а на вход сдвига регистра подаютс  сдвигающие тактовые импульсы (второй выход блока 9 управлени ). Блок 7 хранени  констант может быть реализован в виде одностороннего запоминающего устройства. Работа данного преобразовател  основана на одновременном решении системы рекуррентных разностных уравнений в интерационном процессе..где п - число разр дов аргумента. Все уравнени  решаютс  одновременно (х в сумматоре-вычитателе 2; у, в сумматоре-вычитателе 1; 2 в сумматоре-вычитателе 3; Un сумматоре-вычитателе , оператор q;определ етс  в блоке В анализа, величина .U+i получаетс  в регистре 5, величина получаетс  в регистре 6, величина 2 формируетс  в блоке 7 формировани  констант) , причем каждое из уравнений может 5 вычисл тьс  либо послеловательно, либо параллельно. Вычислени  в предлагаемом преобразователе осуществл ютс  следующим образом. Перед началом работы в регистр 5 умматор-вычитатель 2 устанавливает ,. 9 первый аргумент х , в регистр 6 и в сумматор-вычитатель 1 устанавливаетс  второй аргумент у. При после;Довательном принципе вычислени  в бло 7формировани  констант заноситс  единица (старший разр д регистра бл ка 7) . На вторые входы сумматоров-вы читателей 3- подаетс  сигнал установки нулевого значени . Затем на блок 9 управлени  подаетс  стартовый импульс. С первого выхода блока 9 управлени  на регистры 5-6 и блок 7 хранени  констант подаетс  тактовый импульс, который сдвигает значени  регистров на оДин двоичный разр д вправо от двоичной зап той . Затем тактовые, импульсы свторого выхода блока 9 управлени  прод вигают содержани  регистров 5-6 и регистры блока 7 на входы соответствующих сумматоров-вычитателей 1-1 8последних производитс  сложение или вычитание поступающих операндов . с предыдущими значени ми. Режим сложени -вычитани  на следующей итерации определ етс  по. разности X; - у в блоке 8 анализа : В случае положительной разности ( х - у-7,0) с второго выхода GrloKa анализа выдаетс  сигнал q- (в виде уровн  напр жени ), который определ ет сложение в сумматорахвымитател х 1 и 3 и вычитание-в сумматорах-вычитател х 2 и k. При отрицательной разности в сумматорахвычитател х 2 и выполн етс  сложе ние, а всумматорах-вычитател х 1 и 3 выполн етс  вычитание. Изменение сигнала q. производитс  после выполнени  каждой итерации в момент по влени  тактового импульса на первом выходе блока 9 управлени . При выполнении п итераций или при равенстве содержани  в сумматорах-вычитател х 1 и 2 вычислени  заканчиваютс  и блок управлени  перестает выдавать тактовые импульсы Дл  большинства значений аргументов X и вычислени  заканчиваютс  на итерации, номер которой j значитель но меньше значени  п . В сумматорах-вычитател х содержитс  значение функции (х + у)/ K + У) V в сумматоре-вычитателе 3 содержитс  значение функции (х - у)/ /(х + у) , а в сумматоре-вычитателе А содержитс  значение функции (у - xj/ /(X + у) . Максимальное врем  вычислени  одновременно трех указанных функций в предлагаемом преобразователе при использовании последовательных сумматоров- вычитателей в тактах равно n{n+m+1) ,гдеm -число дополнительных разр дов perVicTpoB и сумматоров дл  компенсации Иогреш-.. ности усечени  чисел при сдвиге. Максимальное врем  вычислени  при параллельном вычислении каждой итерации (при использовании параллельных сумматоров-вычитателей ) в тактах равно Точность .вычислени  определ етс  длиной разр дной сетки преобразовател  и соответственно числом итераций . Повышение точности приводит к увеличению аппаратурных затрат и увеличению времени вычислени . По сравнению с известным предлагаемый преобразователь обладает расширенными функциональными, возможност ми , поскольку обеспечивает одновременно с вычислением функции ( ) / ( X-t- ) также вычисление функций (х - у)/Чх + у) и (у х)/ /(х + у), причем врем  вычислени  остаетс  прежним. Расширение функциональных возможностей достигаетс  путем минимальных затрат, путем добавлени  только двух сумматоров-вычитателей и блока формировани  констант. Предлагаемый преобразователь предназначен дл  аппаратной реализации вычислени  указанных функций, которые наход т широкое применение в измерительной технике (дл  подсчета коэффициента модул ции, определени  относительных погрешнрстей), в радиолокационной технике например, при нормировании сигналов условных оши бок , при автосопровождении и т.д.), в специализированных вычислител х дл  научных расчетов и управлени  технологическими процессами и физическими объектами. Формула изобретени  Цифровой функциональный преобразователь по авт.св. № , о т личающийс  тем, что, с целью расширени  функциональных воз можностей путем дополнительного вычислени  разности аргументов на их сумму, в него введены тpetий и четвертый сумматоры-вычитатели и блок хранени  констант, примем вход блока хранени  констант соединен с первым выходом блока управлени , второй выход которого Соединен с тактовыми входами третьего и четвертого сумматоров-вычитателей, пер вые входы которых соединены с выI Старт Ф 08 ходом блока хранени  констант, установочный вход которого соединен с входом установки в единицу преобразовател , выход блока анализа соединен с управл ющими входами сумматоров-вычитателей , вторые входы которых соединены с входом установки в ноль преобразовател . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № , кл. G06 F 15/31, 16.11.78 (прототип).