SU579615A1 - Устройство дл умножени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

1

Изобретение относитс  к области цифровой вычислительной техники и может найти применение дл  аппаратной реализации операции умножени  в различных системах автоматики, управлени , измерени  и контрол .

Известно двоичное устройство делени , содержащее два одноразр дных сумматора-вычитател , три регистра сдвига, блок формировани  констант, блок анёшиза знака, блок анализа сходимости , блок сброса и блок управлени  {l} .

б таком устройстве невозможно выпол нение операции умножени .

Наиболее близким решением к изобретению  вл етс  специализированное арифметическое устройство, содержащее первый и второй регистры сдвига, выходы которых соответственно соединены со входами первого и второго суммато-. ров-вычитателей, выходы которых соответственно соединены со входами этих регистров сдвига. Выход третьего регистра сдвига соединен со вторым входом первого сумматора-вычитател  2. Такое устройство имеет недостаточное быстродействие.

Целью изобретени   вл етс  повышение быстродействи .

Цель достигаетс  тем, что предложенное устройство дополнительно содержит блок анализа сходимости, блок фор .мировани  констант и блок управлени , вход которого соединен с первым выходом блока ансшиэра сходимости, второй выход KOTQporo соединен со входами управлени  сумматоров-вычита елей . Второй выход второго регистра сдвиги соединен со входом блока анализа сходимости. Выход третьего регистра сдвига соединен со своим входом . Выход блока формировани  I OHCтант соединен со вторым входом второго сумматора-вычитател , а выходы блока управлени  - с управл кхцими входами регистров сдвига и входом блока формировани  констант.

На чертеже представлена структурна  схема устройства дл  умножени .

Устройство содержит одноразр дные сумматоры-вычитатели 1 и 2 комбинационого типа, регистры сдвига 3-5, блок формировани  констант б, блок анализа сходимости 7 и блок управлени  8,

Выходы первого и второго регистров сдвига 3 и 4 соединены с первыми входами сумматоров-вычитателей 1 и 2 соответственно . Выходы которых соединены соответственно со входами этих регистров , выход третьего регистра сдвига 5 соединен со своим входом и вторым входом сумматора-вычитател  1. На второй вход сумматора-вычитател  2 подсоединен выход блока формировани  констант . Второй выход регистра сдвига 4 соединен со входом блока анализа сходимости , первый выход которого соединен со входом блока управлени , а второй - со входами управлени  сумматороввычитателеЯ 1 и 2. Выходы блока управлени  соединены с управл ющими входами регистров сдвига 3-5 и входом блока формировани  констант,

В качестве блока формировани  констант вида 2 может быть использовано одностороннее запоминающее устрой-, ство или рециркул ционный регистр сдвига с логическим управлением .

Блок анализа сходимости предназначен дл  анализа сходимости процесса вычислени  и определени  на каждой итерации очередной цифры псевдочастного , . Блок анализа сходимости содержит цифровую схему сравнени , два триггера и логические элементы.

Блок управлени  содержит генератор тактовых сдвигающих импульсов, счетчик и логические элементы.

Входами устройства дл  умножени   вл ютс  входы  чеек разр дов регистра сдвига 4 дл  сомножител  X и входы  чеек разр дов регистра сдвига 5 дл  сомножител  У. Выходом устройства  вл ютс  выходы  чеек разр дов регистра сдвига 3.

Процесс операции умножени  основан на одновременном решении системы разностных рекуррентных соотношений, например , дл  ДВОИ.ЧНОЙ системы счислени :

. I ори npK Xj, 0 . 2bt-Zj+ Yf , -0,1,...,n , 15}лкл вычислени  выполн етс  итера ционным путем и состоит из п +1 итераций , где п -число разр дов одного из сомножителей. Кажда  итераци  вычисл етс  последовательно за «-i- m так тов, где m - число дополнительных разр дов дл  компенсации погрешности усечени  чисел при сдвиге. Устройство работает следующим образом . Первоначально в регистр сдвига 3 заноситс  нулевое значение, в регистр сдвига 4 - значение сомножител  X, в

регистр 5 - значение сомножител  У. в любой итерации с выхода блока управлени  выдаетс  сери  тактовых сдвигающих импульсов дл  сдвига содержимого регистра сдвига 5, а также продвижени  содержимого редгистров сдвига ci и 4 и подачи очередной константы вида 2 из блока формировани  констант на входы сумматоров-вычитателей 1 и 2.

0

Результаты каждой итерации записываютс  с выходов сумматоров-вычитателей 1 и 2 младшими разр дами вперед в освобождающиес  при сдвиге старшие разр ды регистров сдвига 3 и 4 и про5 двигаютс  в сторону младших разр дов. В конце каждой итерации определ етс  очередна  цифра qj . При c;,j 1 сумматор-вычитатель 1 работает в режиме сложени , а сумматор-вычитатель 2 .р режиме вычитани , при с. -1 соответственно в режиме вычитани  и сложени . После выполнени 

п +1 итераций или при равенстве содержимого регистра сдвига 4 нулю в регистре сдвига 3 находитс  значение произведени  ХУ. Дл  подавл ющего большинства значений сомножителей итерационный процесс сходитс  на итерации, номер которой меньше п . В этом случае с первого выхода блока анализа сходимости выдаетс  сигнал останова, и блок управлени  перестает выдавать тактовые сдвигающие импульсы на следующей итерации. Благодар  асинхрон-, ному режиму работы быстродействие устройства повышаетс  примерно вдвое

Максимальное врем  выполнени  операции умножени  в тактах равно (n+4)

Claims (2)

1.Авторское свидетельство СССР 497585, кл. G 06 F 7/39, 2.01.74.

2.Байков В. Д., Смолов В. Б. Операционное устройство. Апггаратурна  реализаци  элементарных функций

в ЦВМ , Л., Издат. Ленинградского университета, 1975 г., стр. 71-72, фиг. 22-5а.