SU1003080A1 - Конвейерное устройство дл вычислени функций синуса и косинуса - Google Patents

Description

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в быстродействуюйдах специализированных ЦВМ дл  вычислени  функций синуса и косинуса.

Известно устройство дл  вычислени  функций вида содержащее регистр аргумента,- блок модификации аргумента, два сумматора, ключ, два блока пам ти, мультиплексор, блок умножителей, два регистра, доинфратсф нул  и блок управлени . Дл  получени  одного результата в данном устройстве необходимо выполнить три врем емких операции умножени  и три операции сложени  ij.

Недостатком этого устройства  вл етс  низкое быстродействие.

Наиболееблизким по технической сущности к изобретению  вл етс  тригонометрический вычислитель, содержащий три сумматора, два блока сдвига , четыре регистра, блок посто нной пам ти дл  хранени  коэффициентов, блок управлении. На вычисление тригонометрической функции в данном устройстве от п-разр дного аргумента требуетс  затратить п тактов, причем в каждом такте необходимо выполнить операцию выборки константы из блока ,

посто нной пам ти, операцию сдвига промежуточного результата в блоке сдвига, операцию суммировани , нет:-. сколько операций записи в регистры, операцию анализа знаков промежуточных результатов.

Быстродействие данного устройства;;

10

Т. «2,5 nt (см) ,

где t -- врем  суммировани  двух чисел на сумматоре Г21. ; Недостатками известного устройст15 ва  вл ютс  низкое быстродействие и большие объемы дорогосто гдах ПЗУ дл  хранени  констант и микропрограмм блока микропрогратимного управлени .

20

Целью изобретени   вл етс  повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в конвейерное устройстве дл  вычислени  функций синуса и ко25 синуса, содержащее входной регистр, два промежуточных регистра, входной сумматор, два выходных сумматора и блок управлени , причем пр вюй выход входного регистра соединен с

30 1 первым входом входного руммато а.

пр мые выходы первого и второго промежуточных регистров соединены с первыми входами соответствующих выходных суммато ров, дополнительно введены два входных коммутатора, два выходных коммутатора, два выходных регистра, триггер и (п-2) блоков .вычислени  итерации {где п - разр дность аргумента), причем первый и второй входы блока управлени   вл ютс  входом задани  размерности маесива и входом пуска соответственно, выход блока управлени  соединен с синхровходами входного регистра, промежуточных регистров, триггера, выходных регистров и блоков вычислени  итерации, выход старшего разр да входного регистра соединен с управл ющими входами первого и второго входных коммутаторов, выходы которых соединены соответственно с первым информационным входом блока вычилени  итерации и вторым входом входного сумматора,первый и второй информационные входы первого входного коммутатора соединены с входами соответст-венно пр мого и обратного кодов на чальных условий вычислени  косинуса устройства, первый и второйинформационные входы второго входного коммутатора соединены, с входами соответственно qpHMoro иобратного кодов константы 0,25 устройства, вхо пр мого кода начальных условий вычислени  косинуса которого соединен со вторым информационным входом бло- ка вычислени  итерации, третий информационный вход которого соединен с выходом входного сумматора, выходы с первого по третий -го блока вычислени  итерации (,2,...,n-3) соединены соответственно с первого по третий информационными входами (i+1)-ro блока вычислени  итерации, выходы с первого по третий (п-2)-го блока вычислени  итераций соединены с информационными входами соответственно первого и второго промежуточных регистров и триггера, выход которого соединен с управл ющими входами выходных коммутаторов, первые и вторые информационные входы которых соединены с пр мыми и инверсными выходами соответствующих промежуточных регистров, выходы первого и второго выходных.коммутаторов соединены со вторыми входами .соответ ственно второго и первого выходных сумматоров, выходы которых соединены с информационными входами соответст-v вующих выходньгх регистров, при этом блок вычислени  итерации (1«1,2,... п-2) содержит три регистра, три «ом мутатора и три сумматора, причем синхровход блока соединен с синхровходами первого, второго и третьего ре гистров информационнее входы которых соединены с соответствующими информационными входами блока, выход старшего разр да третьего регистра соединен с управл ющими входами первого, второго и третьего коммутаторов, пр мые выходы первого и второго регистров соединены с первыми информационными входами соответствующих коммутаторов и первыми. входами соответствующих сумматоров, инверсные выходы первого и второго регистров соединены со вторыми информационными входами соответствующих коммутаторов, выходы перврго и второго коммутаторов соединены со вторыми входами соответственно второго и первого сумматоров, первый и второй информационные входы третьего коммутатора соединены с входами соответственно пр мого, и обратного кода константы arctg2 % выход третьего коммутатора и пр мой выход третьего регистра соединены соответственно с первым и вторым входами третьего сумматора, выходы первого, второго и третьего сумматоров соединены с соответствуквдими выходами блока, причем блок управлени  содержит генератор импульсов, триггер, элемент И, элемент ИЛИ-НЕ и счетчик установочный вход которого соединен ,с первым входом блока, второй вход которого соединен с первым входом триггера, второй вход которого через элемент ИЛИ-НЕ соединен с выходом счетчика, счетный вход которого соединен с выходом элемента И и выходом блока управлени , выходы триггера и генератора импульсов соединены со входами элемента И,

На фиг. 1 дана блок-схема устройства; на фиг. 2 - блоктсхема блока управлени .

Ковейерное устройство дл  вычислени  функций синуса и косинуса со ,держит входной регистр 1, входные комутаторы 2 и 3, входной сумматор 4, блок 5 вычислени  итерации,регистры 6,7 и 8 блока вычислени  итера:ции коммутаторы 9, 10 и 11 блока вычислени  итерации, сумматоры 12, 13 и 14 блока вычислени  итерации, промежуточные регистры 15, 16, триггер 17, коммутаторы ,18 и 19 выходные, сумматоры 20 и 21 выходные, регистры 22 и 23 выходные , выход 24 блока 25 управлени . Блок 25 управлени  содержит триггер 26, генератор 27 импульсов, элемент 28 И, счетчик 29, элемент 30. ИЛИ-НЕ, входы 31 и 32 блока управлени .

Алгоритм вычислени  функций и cos Ч описываетс  следующими ите .рационными Формулами Y:

Х,ч-. .Y.. г-

, х,Ч1 arctg2-; t ; которые при начальных значени х .. e 1/-i oTTTrUfo f дают после n итераций Xj, и с точностью , I Устройство работает следующим образом. По входу 31 в счетчик 29 блока 25 управлени  загружаетс  число, равное -длине обр: батываемого массива . По сигналу Пуск,поступающему по ВХОДУ 32, триггер 26 устанавливаетс  в состо ние 1 и сигнал с его выхода пропускает на выход элемента И 28 импульсы, вырабатываемые генератором 27 импульсов, которые по выходу 24 поступают на регистры устройства. Регистры устройства построены на D-триггерах, поэтому запись инфо мации в регистры производитс  по переднему фронту импульса записи. По первому импульсу во входной регистр 1 записываетс  значение операнда if , представленное в обрат ном коде в форме с фиксированной за п той . .Сигнал с выхода старшего разр да регистра 1, определ ющий знак управл ет прохождением информации через коммутаторы 2 и 3. Бели знак V положительный, то через коммутатор 2 пропускаетс  значение х, сфо мированное на входе монтажным способом , а через коммутатор 3 значени ПХ4, представленное в обратном коде и также сформированное монтажным способом. Если знак V отрицательный то черюз коммутаторы 2, 3 проход т xj, и Л:/4, сформированное на их входах монтажным способом. На сумматоре 4 формируетс  значение V С приходом из блока управлени  второго импульса в регистр 6 первог блока 5 вычислени  итерации записываетс  значение с выхода коммутатор 2, в регистр 7-значение х, а в регистр 8 - значение с выхода суммато ра 4. Одновременно в регистр 1 пост пает следующий операнд массива. Над вторым операндом производ тс операции, аналогичные выполн емым в первом такте над первым операндом, т.е. над вторым операндом выполн ет с  перва  итераци . Над первым операндом в первом блоке 5 вычислени  итерации выполн етс  втора  итераци В зависимости от знака V, , записанного в регистре 8, через коммутато|ры 9, 10 и 11 проход т соответствую щие пр мые или обратные значени  ре гистров 6 и 7г а также значени  arct 2 в пр мом или обратном коде . На сумматора 12 формируетс  зна чение Y, на сумматоре 13 - Xj, на сумматоре 14 Сдвиг значений х и Y,, на один разр д вправо, т.е. их умножение на 2 , осуществл етс  путем соединени  выходов регистров 6 и 7 с соответствующими входами коммутаторов 9 и 10 со сдвигомна радр д вправо, т.е. k-й разр д регистра соедин етс  с (К+1)-м разр дом комму татора. С приходом третьего импульса ре-зультаты вычислений, полученные в .первом блоке 5 вычислени  итерации, записываютс  в регистры второго вычислительного блока 5, вычислени  итерации, а в первый бло.; 5 записываютс  результаты из первой ступени конвейера. Во входной регистр 1 поступает значение третьего операнда обрабатываемого массива. В первой ступени выполн етс  перва  итераци  над третьим операндом, во второй втора  итераци  над вторым операндом , в третьей - треть  итераци  над первым операндом. В дальнейшем, с приходом каждого импульса, результаты предыдущих блоков 5 вычислени  итерации поступают в последующие блоки, а во входной регистр поступает новый операнд и т.д., причем в К1ЖДОМ следующем блоке значени  из регистров б и 7 пос .тупают на коммутаторы 9 и 10 со (СДВИГОМ на один разр д вправо большим, чем в предыдущем блоке, а в выражени х арктангенсов, которые формируютс  монтажным способом на входах коммутаторов 11, степень двойки возрастает на единицу. С приходом п-го импульса в регистры 15 и 16 записываютс  значени  из сумматоров 12 и 13 (п+2)-го блока, а в триггер 17 поступает значение знакового разр да сумматора 14. По сигналам с выходов этого триггера из регистров 15 и 16 через коммутаторы 18 и 19 на сумматоры 20 и 21 поступают значени  и Хц / сдвинутые на (п-1)-разр дов вправо. На сумматооах 20 и 21 формируютс  первые результаты Yy, и х, которые по приходу (п+1)-го импульса записываютс  в выходные регистры ; 22, 23 и из них поступают на выход устройства. В дальнейшем, с приходом каждого нового импульса,.на выходе по вл етс  новый результат. Вместе с поступлением на регистры стройства тактовые импульсы из элемента И 28 поступают на счетчик 29, и с поступлением каждого импульса из содержимого счетчика вычитаетс  единица . Как только содержимое счетчика станет равным нулю, что указывает на окончание обработки всего массива чисел, элементсэм ИЛИ-НЕ 30 вырабатываетс  сигнал, который поступает. на триггер 26 исбрасывает его в О Сигнал с выхода этого триггера зап .рещает прохождение тактовых иг/шуль/ сов УЗ генератора 27 через элемент И 28. на ре1:истры устройства и работа прекращаетс . Предлагаемое устройство работает по конвейерному принципу, поэтому в каждом такте в него можно вводить новый операнд, а на выходе получать новый результат вычислени . При обработке массивов чисел быстродействие устройства определ етс  дпитель ностью такта обработки данных которое равно задержке в одной ступени конвейера устройства и определ етс  выражением v.- ч/о t - врем  суммировани  на сум маторе; t. - задержка информации комму татором. Видно, что по быстродействию пре лагаемое устройство значительнЬ пре восходит известное. В предлагаемом устройстве при обработке массивов чисел быстродействие повышено в { .s2,5 п раз См KW Кроме того, в предлагаемом устройстве нет необходимости хранить в ПЗУ константы, количество которых равно 2п, поскольку они подаютс  монтажным способом, а также не нужно ПЗУ дл  хранени  микропрограгФ сложного блока микропрограммного управлени , так как управление устройством осуществл етс  от простого  блока управлени . «формула изобретени  1. Конвейерное устройствр дл  вычислени  функций синуса и косинуса, содержащее входнойрегистр, два про межуточных регистра, входной сумматор , два выходных сумматора и блок управлени , прг1чем пр мой выход входного регистра соединен с первым .входом входного сумматора, пр мые выходы первого и второго .пpoмeжy гoч ных регистров, соединены с первыми входами соответствующих выходных сумматоров, о т лги чающеес  тем, что, с целью повышени  быстродействи  устройства при вычислении функций дл  массива чисел, в него введены два входных коммутатора, два выходных коммутатора, два выход ных регистра,: триггер И (п-2) блоков вычислени  итерации (где п - разр д ность аргумента), причем первый и второй входы блока управлени   вл ютс  аходом задани  размерности мас сива и. входо пуска соответственно, выход блока управлени  соединен с ;синхровходами входного регистра. промежуточных регистров, триггера, выходных регистров и блоков вычисле ни  итерации, выход старшего разр да входного регистра соединен с уп-: равл ющими входами и второго входных коммутаторов, выходы ко|Торых соединены соответственно .с ;первым информационным входом блока вычислени  итерации и вторым входом входного сумматора, первый и второй информационные входы первого входного коммутатора соединены с .входами соответственно пр мого и обратного кодов начальных условий вычислений косинуса у.стройства, первый и второй информационные входы второго входного коммутатора соединены с входами соответственно пр мого и обратного кодов константы 0,25У2Г устройства, вход пр мого кода начальных условий вычислени  косинуса которого соединен с вторым информационным входом блока вычислени  итерации, третий информационный вход которого соединен с выходом входного сумматора, выходы с первого по третий i го блока вычислени  итерации (i 1 , 2,. ..., п-3) соединены соответственно с первого по третий информационными входами {И-1)-го блока вычислени  итерации, выходы с первого по треТий (п-2)-го блока вычислени  итераций соединены с информационными входами соответственно первого и второго промежуточных регистров и триггера, выход которого соединен с управл ющими входами выходных коммутаторов , первые и вторые информационные входы которых соединены с пр мыми и инверсными выходами соответствующих промежуточных регистров выходы первого и второго выходных коммутаторов соединены с вторыми входами .соответственно второго и первого выходных сумматоров, выходы которых соединены с информационными входами соответствующих выходных регистров. 2. Устройство поп.1,-отлич ающе е:с  тем, что -й блок вычислени  итерации (1 1, 2, .. . п-2) содержит три регистра, три коммутатора и три сумматора, причем синхровход блока соединен с синхровходами первого, второго и третьего регистров, информационные входы которых соединены с соответствующими информационными входами блока, выход старшего разр да третьего регистра соединен с управл ющими входами первого, второго и третьего коммутаторов, пр мые выходы первого и второго регистров соединены с первыми информационнь ми входами соответст .вующих коммутаторов и первыми входами соответствующих суммаjropoB , инверсные выходы первого и

второго регистров соединены с вторы ,ми информационными входами соответствующих коммутаторов, выходал первого и второго коммутаторов соединены с вторыми входами соответственно вто- рого и первого сумматоров, первый и второй информационные входы третьего коммутатора соединены с ьходами соответственно пр мого, и обратного кода константы arctg2 , выход третьего коммутатора и.пр мой выход третьего регистра соединены соответственно с первым и вторым входами третьего сумматора, выходы первого, второго и третьего сумматоров соединены с соответствующими выходами блока.

3. Устройство по п.1,отличаю щеес  тем, что блок управлени  содержит генератор импульсов,

WJf

триггер, элемент И, элемент ИЛИ-НЁ и счетчик, установочный вход которого соединен с первым входом блока, втсРрой вход которого соединен с первым входом триггера, второй вход которого через элемент ИЛИ-НЕ соединен с выходом счетчика, счетный вход которого соединен с выходом элемента И и выходом блока управлени , выходы триггера и генератора импульсов соединены с входами элемента И.

Источники информации, прин тые во внимание при экспертизе

1.Авторское свидетельство СССР № 760111, кл. G 06 F 15/31, 1978.

2.Оранский А..М, Аппаратные методы в цифровой вычислительной технике . Минск, BIV, 1977, с. 132,

рис. 5.20 Опрототип ).

Claims (3)

1. формула изобретения _ . .

   1. Конвейерное устройство для вычисления функций синуса и косинуса, содержащее входной’регистр, два про· межуточных регистра, входной сумматор, два выходных сумматора и блок управления, причем прямой выход входного регистра соединен с первым входом входного сумматора, прямые выходы первого и второго промежу'гочн ных регистров, соединены с первыми входами соответствующих выходных : сумматоров, о т л; и чающееся тем, что, с целью повышения быстродействия устройства при вычислении функций для массива чисел, в него введены два входных коммутатора, два выходных коммутатора, два выход· ных регистра,: триггер И (п-2) блоков вычисления итерации (где п - разрядность аргумента), причем первый и ₍ второй входы блока управления являются входом задания размерности массива и входом пуска соответственно, .выход блока управления соединен с ;синхровходами входного регистра, промежуточных регистров, триггера, выходных регистров и блоков вычисления итерации, выход старшего разряда входного регистра соединен с уп-: равняющими входами первого и второго входных коммутаторов, выходы которых соединены соответственно.с дервым информационным входом блока (вычисления итерации и вторым входом входного сумматора, первый и второй информационные входы первого входного коммутатора соединены с .входами соответственно прямого и обратного кодов начальных условий вычислений косинуса устройствапервый и второй информационные входы второго входного коммутатора соединены с входами соответственно прямого и обратного кодов константы 0,251? устройства, вход прямого кода начальных условий вычисления косинуса которого соединен с вторым информационным входом блока вычисления итерации, третий информационный вход которого соединен с выходом входного сумматора, выходы с первого по третий i-го блока вычисления итерации (i = 1 , 2,. ..., п-3) соединены соответственно с первого по третий информационными .входами (1+1)-го блока вычисления эд итерации, выходы с первого по третий (п-2)-го блока вычисления итераций соединены с информационными входами соответственно первого и второго промежуточных регистров и _ триггера, выход которого соединен с 3*’, управляющими входами выходных коммутаторов, первые и вторые информационные входы которых соединены с прямыми и инверсными выходами соответствующих промежуточных регистров 40 'Выходы первого и второго выходных коммутаторов соединены с вторыми входами соответственно второго и первого выходных сумматоров, выходы которых соединены с информационными входами соответствующих выходных регистров.
2. 2. Устройство по п.1,- о т л и ч ающе е:ся тем, что i-й блок вычисления итерации (i = 1, 2, ... η-2) содержит три регистра, три коммутатора и три сумматора, причем синхровход блока соединен с синхровходами первого, второго и третьего регистров, информационные входы которых соединены с соответствующими информационными входами блока, выход старшего разряда третьего регибтра соединен с управляющими входами первого, второго и третьего коммутаторов, прямые выходы первого и второго регистров соединены с первыми информационными входами coot вет ст дующих коммутаторов и первыми входами соответствующих сумма65 (торов, инверсные выходы первого и второго регистров соединены с вторыми информационными входами соответствующих коммутаторов, выхода первого и второго коммутаторов соединены с вторыми входами соответственно вто— рого и первого сумматоров, первый и второй информационные входа третьего коммутатора соединены с ьходами соответственно прямого, и обратного кода константы arctg2~'¹ , выход третьего коммутатора и.прямой выход треть-¹⁰ его регистра соединены соответственно с первым и вторым входами третьего сумматора, выхода ‘первого, второго и третьего сумматоров соединены с соответствующими выходами блока. 15
3. 3. Устройство по п.1,отличающееся тем, что блок управления содержит генератор импульсов, триггер, элемент И, элемент ИЛИ-НЕ и счетчик, установочный вход которого соединен с первым входом блока, втсАрой вход которого соединен с первым входом триггера, второй вход которого через элемент ИЛИ-HE соединен с выходом счетчика, счетный вход которого соединен с выходом элемента И и выходом блока управления, выходы триггера и генератора импульсов соединены с входами элемента И.