SU682895A1 - Устройство дл вычислени степенных функций - Google Patents

Description

1

Изобретение относитс  к области цифровой вычислительной техники и может найти применение дл  аппаратного вычислени  функций в специализированных вычислител х ,

Известно устройство 1, выполн ющее онерацию возведени  в степень путем последовательного вычислени  двух элементарных функций.

Схема этого устройства сложна, функциональные возможности его ограниченные.

Наиболее близким по технической сущности к предложенному  вл етс  устройство 2 дл  определени  функции , содержащее щесть сдвиговых регистров, регистр , выход которого соединен со входами первого и второго сдвиговых регистров, блок управлени , выходы которого подключены ко входам сдвиговых регистров и входу блока пам ти, сумматоры, блоки анализа сходимости и знака. Вход последнего подключен к выходу первого разр да третьего сдвигового регистра, а выход - к первым входам первого, второго и третьего сумматоров. Второй и третий входы первого сумматора соединены с выходами (соответственно ) блока пам ти и третьего сдвигового регистра, а выход - со входом третьего сдвигового регистра. Второй и третий входы второго сумматора соединены с выходами второго и четвертого сдвиговых регистров , а его выход - со входом четвертого сдвигового регистра. Второй и третий входы третьего сумматора соединены с выходами соответственно п того и первого сдвиговых регистров, а его выход - с первым входом четвертого сумматора, второй вход которого и выход подключены (соответственно ) к выходу и входу щестого сдвигового регистра. Выход четвертого сдвигового регистра соединен со входом п того сдвигового регистра.

Известное устройство имеет ограниченный класс решемых задач.

Цель изобретени  - расширение класса рещаемых задач за счет возможности определени  функции .

Дл  реализации цели устройство содержит п тый, щестой и седьмой сумматоры, седьмой и восьмой сдвиговые регистры, первый и второй блоки сдвига. Выход блока анализа знака соединен с первым входом шестого сумматора, выход регистра - со входом седьмого сдвигового регистра, выход которого подключен к первОлМу входу п того сумматора, второй вход которого соединен с выходом первого блока сдвига, а выход - со вторым входом шестого сумматора , третий вход которого соединен с выходом второго блока сдвига, а выход - с

первым входом седьмого сумматора. Второй вход последнего св зан с выходом восьмо о сдвигового регистра, вход которого соединен с выходом седьмого сумматора. Выходы шестого и четвертого сдвиговых регисгров соединены (соответственно) со входами первого и второго блоков сдвига. Ьыходы блока управлени  соединены с управл ющими входами седьмого и восьмого сдвиговых регистров и со вторыми входами первого и второго блоков сдвига.

Такое схемное решение обеспечивает вычисление в одной структуре одновременно произведени  двух аргумептов, произведени  одного аргумента на квадрат второго и произведени  одного аргумента на третью степень второго.

На чертеже изображена блок-схема описываемого устройства. Устройство содержит сумматоры 1-4, сдвиговые регистры о-10, регистр 11, блок 12 пам ти, блок i3 анализа знака, блок 14 анализа сходимости, блок 15 управлени , сумматоры 16-18, сдвиговые регистры 19-20, блоки 21-22 сдвига.

В качестве сумматоров 1-4 и 16-18 могут быть применены одноразр дные сумматоры-вычптатели комбинационного типа. Блок 12 пам ти представл ет одностороннее запоминающее устройство с поразр дной выборкой значени  константы вида 2-U+1J каждым тактовым импульсом. Ьлок 13 анализа знака содержит триггер и логические элементы. Блок 14 анализа сходимости представл ет собой цифровую схему сравнени  дл  сравнени  содержани  сдвигового регистра о с логическим нулем. Блок 15 управлени  содерл ит генератор тактовых импульсов, распределитель, логические элементы. Блоки 21-22 сдвига могут содержать сдвиговые регистры и сумматор.

Входами устройства  вл ютс  дл  аргумента X - входы разр дов регистра И, дл  аргумента у - входы разр дов сдвигового регистра 5. Выходами устройства  вл ютс  дл  функции х,у -выход сдвигового регистра 7, дл  функции ху - выход сдвигового регистра 10 и дл  функции ху- - выход сдвигового регистра 20.

В описываемом устройстве реализуетс  разностно-итерационный алгоритм, который позвол ет заменить операции возведени  в квадрат и куб с последующими умножени ми одновременно выполн емыми операци ми псевдоделепи  и псевдоумножени  с сохранением посто нной величины одного из операндов. Этот алгоритм может быть представлен в виде системы рекуррентных соотношений, например, дл  двоичной системы счислени  с фиксированной зап той: - у.

Wj.. 1 у ,-i Wj - I)

I +1 при ш. ssO q, - Sign ),-

I -1 при

0.

гл}„

U. Q

,.i Uj-{- qjX-2-(Jи„

xy

z, Q

Zj+i - Zj + qjUj2 J + л: X X2-20-+1);

,

1/y+i ,, qjZj. 3.2-(/4-) + + 6,.3-2-2(+1) 4- ..д;2-зач1)1/  -у

где j 0, 1, 2,... n (n -число разр дов).

Рекуррентные соотношени  вычисл ютс  одновременно (параллельно) в итерационном процессе. Каладое рекуррентное соотношение в описываемом устройстве вычисл етс  последовательно за п-{-т тактов, где / 2 {Iog2rt} число дополнительных защитных разр дов дл  компенсации погрешности усечени  чисел при сдвиге.

Вычисление указанных функций в описываемом устройстве выполн етс  следующим образом.

Первоначально в регистр 11 (и в сдвиговые регистры 8, 9 и 19) заноситс  значение первого аргумента х, в сдвиговый регистр 5 - значение второго аргумента у. сдвиговые регистры 6, 7 и 10 и 20 устанавливаютс  в нулевое состо ние.

В любой /-Й итерации с выхода блока 15 управлени  выдаютс  последовательности (серии) тактовых импульсов, которые сдвигают соответствующие значени  в сдвиговых регистрах 6, 8, 9, 19 и блоках 21-22 сдвига и продвигают содержани  сдвиговых регистров 6-10, 19-20 и блоков 21-22 на соответствующие входы сумматоров 1-4, 16-18, а также поразр дно выдают константу 2(-+ с выхода блока 12 пам ти на второй вход сумматора 1. С выходов сдвигового регистра 6 и блока 22 выдаютс  значени  Uj2 и t/j 3 ) соответственно. С выходов сдвиговых регистров 8, 9 и 19 выдаютс  значени  , ) и соответственно. С выхода блока 22 сдвига выдаетс  значени  2j 3 2-04-1). р. зультаты каждой итерации с выходов сумматора 1, 2, 4 и 18 записываютс  младшими разр дами вперед в освобождающиес  при сдвиге старшие разр ды сдвиговых регистров 5, 7, 10 и 20 и продвигаютс  к началу этих сдвиговых регистров. По знаку содержани  сдвигового регистра 5 в конце каждой итерации определ етс  очередна  (дл  следующей итерации) цифра оператора qj, котора  при положительном содержании сдвигового регистра 5 (.) определ ет вычитание в сумматоре 1 и сложение в сумматорах 2, 3 и 17. При отрицательном содержании сдвигового регистра 5 (gj - 1) режим работы сумматоров 1-3

и 17 замен етс  на обратный, сумматоры 4, 16 и 18 всегда работают только в режиме сложени .

Процесс вычислени  заканчиваетс  при равенстве нулю содержани  сдвигового регистра 5. При этом с выхода блока 14 анализа сходимости выдаетс  сигнал, останавливающий работу блока 15 управлени  на следующей итерации. Дл  большинства значений аргументов х li у процесс вычислени  заканчиваетс  на итерации с номером меньше значени  / л.

В конце вычислени  в сдвиговом регистре 7 содержитс  значение произведени  двух аргументов (), в сдвиговом регистре 10 - значение произведени  первого аргумента на квадрат второго (), в сдвиговом регистре 20 - значение произведени  первого аргумента на куб второго (), а в сдвиговых регистрах 5, 6, 8, 9 и 19- нулевые значени .

Предложенное устройство позвол ет значительно расширить класс решаемых задач по сравнению с устройством-прототипом, при одновременном упрощении устройства и повышени иего быстродействи .

Claims (2)

1.Авторское свидетельство СССР .NO 234753, кл. G 06F 7/38, 1969.

2.Авторское свидетельство СССР АО 521570, кл. G 06F 15/34, 1972 (прототип).