SU1089578A1 - Устройство дл извлечени квадратного корн - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ. КВАДРАТНОГО КОРПЯ, содержащее сумматор , отличающеес  тем, что, с целью повышени  быстродействи , в него введены два коммутатора, регистр и делитель, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра и первым информационным входом первого коммутатора, выход которого соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с входом задани  подкоренного числа устройства и входом делимого делител , вход делител  которого соединен с выходом первого коммутатора , выход второго коммутатора соединен с входом регистра, второй информационный вход первого коммутатора соединен с выходом сумматора, управл ющие входы первого и второго коммутаторов соединены с шиной пуска (Л устройства.

Description

00

со

ел

00

(PUd,f Изобретение относитс  к вычислительной технике и может быть использовано в узлах, где необходимо с заданной точностью вычисл ть квадратны корень из исходного числа. Известно устройство, содержащее матрицу одноразр дных сумматоров, сумматор по модулю 2, элементы ИЖ, элементы ME, дополнительные сумматор и элементы И fl3. Недостатком данного устройства  в л ютс  большие аппаратурные затраты. Наиболее близким по технической сущности к предлагаемому  вл етс  устройство, содержащее регистр oneранда , сумматор-вьнислитель, регистр результата, триггер, выходы регистра операнда .Соединены с входами первого слагаемого сумматора-вычислител с входами второго слагаемого которого соединены выходы регистра результата , выход сумматора-вычислител  соединен с входами регистра операнда 121. Недостатком данного устройства  вл етс  низкое быстродействие, кото рое приводит к большому времени вычислени  при большом количестве верных цифр результата. Цель изобретени  - повьшение быст родействи . Поставленна  цель достигаетс  тем, что в устройство дл  извлечени  квадратичного корн , содержащее сумма тор, дополнительно введены два коммутатора , регистр и делитель, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра и первым информационным входом первого коммутатора, выход которого соединен с первьм информационным входом второго коммутатора , второй информационный вход которого соединен с входом задани подкоренного числа устройства и в одом делимого делител , вход делител  которого соединен с выходом первого коммутатора, выход второго коммутатора соелинен с входом регистра, вто рой информационньй вход первого коммутатора соединен с выходом сумматора , управл ницие входы первого и второго коммутаторов соединены с шиной пуска устройства. - На фиг. 1 приведена блок-схема устройства; на фиг. 2 - одна из схем конкретной реализации .коммутатора. Устройство на фиг. 1 содержит второй коммутатор 1, регистр 2, сумматор 3, первый коммуtaTop 4, делитель 5. Коммутатор 1 (фиг. 2) содержит элементы ИЛИ 6 и 7, элемент И 8, инвертор 9, коммутатор 10. Устройство работает- следующим образом . В исходном состо нии содержимое регистра и делител  равно нулю. Подкоренное число поступает на второй вход коммутатора 1 и на вход делимого делител  5. В коммутаторе 1 осуществл етс  первое приближенное вьмисление корн . Реализаци  комйу гатора 1 зависит от того, как точно необходимо вычислить первое приближенное значение корм . Работа коммутатора 1 сводитс  к коммутации сдвинутого на п разр дов входного числа, п зависит от величины исходного числа. Конкретна  реализаци  одного из вариантов коммутатора 1 дл  чисел от 1 до 255 приведена на фиг. 2. В taблицe приведены некоторые значени  входного числа N, приближенные значени  корн  М и погрешность преобразовани . Во всех остальных случа х дл  входных чисел 1 - 255 погрешность преобразовани  первого приближенного значени  корн  не превьш1ает 50%. в зависимости от требований, предъ вл емых к устройству, можно примен ть различные схемы анализатора . Первоначально приближенное значание корн  по сигналу Пуск через коммутатор поступает на вход (Регистра 2 и записываетс  в него. После окончани  сигнала Пуск коммутатор переключаетс  и разрешает прохождение числа с выхода коммутатора 4 на вход регистра 2. Во врем  первой итерации в регист 2 записываетс  первое приближенное .. . Г итераци  1) 86:10,,00 Ц итераци  п 8.00+10. 75 9,375 ) 1) 86:9,,173 111 итераци  п 9,375+9,173 9,274 i; 2 2) 86:9,,274

Дл  дес тичного кода, начина  со второй итерации, на вькоде делител  вычисл ютс  две верные цифры. С 40 каждой новой итерацией число верных цифр удваиваетс .

Таким образом, точность вычислени  квадратичного корн , определ етс  числом разр дов всех узлов уст- 5 ройства и количеством интераций,т.е. чем болвше разр дна  сетка устройства или больше количество итераций,тем точнее вычисл етс  подкоренное выражение.

По сравнению с прототипом предлагаемое устройство позвол ет повысить быстродействие более чем в 3 раза, т.е. дл  получени  шестнадцати 0,ерных цифр прототипу необходимо 1 тактов, а предлагаемому устройству требуетс  5 тактов, причем такты по времени выполнени  в обоих устройствах совпадают. С ростом числа верхних цифр результата преимущество изобретени  становитс  все бойее ощутимым. 01010110:01010,1100000 01000,0000000 1) 01000,0000000 01010,1100000 10010,1100000 10010,1100000:010,,0110000 2) 01010,110:01001,0110000 01001,0010110 1) 01001,0110000 01001,0010110 10010,1000110 10010,1000110:010,000 0100160100011 (9,274) 2) 01010110:01001,0100011 1001,0100011 (9,274) 784 значение корн . Затем подкоренное выражение делитс  на первое приближенное значение корн . Перва  итераци  закончена. So врем  второй и последующих итераций на сумматоре 3 вычисл етс  среднее арифметическое частного и приближенного значени  корн . Среднее арифметическое (делитбль) подаетс  на вход делител  5 и через teoMмутатор 1 на вход регистра 2. Пример. Двоичный код

На Вход делимого де/гител

(риг. 2

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ. КВАДРАТНОГО КОРПЯ, содержащее сумматор, отличающееся тем, что, с целью повышения быстродействия, в него введены два коммутатора, регистр и делитель, выход которого соединен с входом первого слагае- мого сумматора, вход второго слагаемого которого соединен с выходом регистра и первым информационным входом первого коммутатора, выход которого соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с входом задания подкоренного числа устройства и входом делимого делителя, вход делителя которого соединен с выходом первого коммутатора, выход второго коммутатора соединен с входом регистра, второй информационный вход первого коммутатора соединен с выходом сумматора, управляющие входы первого и второго ’ коммутаторов соединены с шиной пуска устройства.

   Фи&Л

   1 1089578 ' 2