SU448459A1 - Цифровое устройство дл логарифмировани двоичных чисел - Google Patents

Description

1

Изобретение относитс  к вычислительной технике, в частности к специализированным вычислительным устройствам, и предназначено дл  преобразовани  двоичных чисел по логарифмической зависимости. Это устройство может быть применено дл  нахождени  логарифмов по основанию двух чисел, представленных двоичным кодом.

Известно, что на выполнение длинных операций умножени  и делени  в ЭЦВМ затрачиваетс  значительно больше времени чем на выполнение операций суммировани . Дл  ускорени  реализации длинных операций (умножени , делени , извлечени  квадратных корней, возведени  в степень) целесообразно использовать предварительное логарифмирование операндов, производство над ними более простых, коротких операций с последующим потенцированием результата. В этом случае такие операции как деление и умножение свод тс  к алгебраическому суммированию преобразованных операндов.

Благодар  этому существенно повыщаетс  эффективность вычислительного процесса и обеспечиваетс  уменьшение аппаратурных затрат при конструировании специализированных вычислителей, предназначенных дл  решени  лекальных задач управлени , контрол , регулировани , однако вычисление логарифмов обычным программным методом занимает значительное врем . Табличный метод логарифмировани   вл етс  наиболее быстродействующим , но требует запоминающего устройства больших объемов.

Известно устройство дл  преобразовани  двоичных кодов, предназначенное дл  логарифмировани  и потенцировани  двоичных кодов. Оно имеет простую конструкцию и надежность в работе, однако не обеспечивает высокой точности вычислений.

Цель изобретени  - повышение быстродействи  и точности выполнени  операции логарифмировани .

Это достигаетс  тем, что в устройство, кроме регистра, сдвигающего регистра и схемы управлени , введены триггер, схемы «ИЛИ и «И и запоминающий блок, причем выход сдвигающего регистра соединен с входом первого сумматора, выход которого св зан с входом сдвигающего регистра, другие выходы первого сумматора соединены с входом схемы «ИЛИ, с входом схемы «И и первым ходом управлени ; выход схемы «ИЛИ св зан с вторым входом схемы управлени  и другим

входом схемы выход схемы «И соединен с третьим входом схемы управлени , выходы которого подключены соответственно к входам управлени  триггера, запоминающего блока, обоих сумматоров и регистров, а выход

запоминающего блока соединен с входом регистра , выход которого подключен к входу второго сумматора.

На чертеже показана блок-схема предлагаемого устройства.

Сумматор 1 соединен со сдвигающим регистром 2, выход которого подключен к входу сумматора; другими выходами сумматор св зан с входом схемы «ИЛИ 3, входом схемы «И 4 и входом схемы 5 управлени , выход схемы «ИЛИ 3 соединен с вторым входом схемы управлени  и другим входом схемы «И 4. Выход схемы «И 4 подключен к третьему входу схемы управлени . Выход запоминающего блока 6 св зан с входом регистра 7, выход которого соединен с входом второго сумматора 8. Выход схемы управлени  подключен к входам сдвигающего регистра 2, регистра 7, запоминающего блока 6, триггера 9, сумматора 1 и сумматора 8.

В табл. 1 и 2 показаны состо ни  сумматоров и сдвигающего регистра дл  случаев определени  логарифмов чисел А: 7,844 и ,123 соответственно. Числа в устройстве представл ютс  в форме с фиксированной зап той, обмен информацией между отдельными блоками осуществл етс  параллельным кодом.

Известно, что двоичное число х в нармализованной форме имеет вид

,-2/г,(1)

где X-мантисса нормализованного числа (при этом 0,). Логарифмирование дает

og.,x - Qg.,.(2)

Отсюда видно, что логарифм числа х равен сумме логарифма мантиссы этого числа х и значени  показател  степени у двойки, численно равного количеству сдвигов числа х при его нормализации, т. е. при приведении его к виду (1).

Можно выбрать такую последовательность значений логарифмов

«. Iog,(l + 2-), а, log,(l 4- ,-2-2 ),. ..,

« log,(,

что дл  любого значени  мантиссы Хо находитс  така  последовательность |ь |2, |з. |г при (при ,l}), что определ ема  ими сумма стремитс  к значению

(3)

Iog -21og.(l + r2-)

При этом

оооэ

2 log. (1 + у 2-/) 2 (1 + 2-0У 1/ 1

Применением признаков сходимости Далам00

бера или Кощи к р ду 2 1о&2(1 ) под/ 1 тверждает сходимость исходного р да.

Алгоритм определени  необходимой последовательности li, 2, , Е; находитс  потенцированием уравнени 

.x, П(.

(4)

Подбор .значений |j (/ 1, 2, 3,.. .,/г) производитс  с .помощью сумматора и сдвигающего

Ю регистра последовательным образованием произведений л;о(); Xo(l+2-i); Xo(l-f2-2); А:О( 1+2-1) () и анализом их значений с помощью логических элементов устройства .

15 Устройство работает в два этапа: этап нормализации числа X и приведени  его к виду (1) и этап определени  значений Xj по уравнению (4). При этом справедливо

оо

20Xj Xk x,(c.2-i).

в случае Xh. в уравнении (4) сомножитель (1+2-) сохран етс , а из запоминающего блока в сумматор 4 заноситс  констаНта

а, 10g,(l + 2-).

Если же xk, то обращени  к запоминающему блоку дл  извлечени  константы « не происходит, а в уравнении (4) сомножитель

() замен етс  н следующий очередной (1 +2-(+1)).

В исходном состо нии  чейки сумматоров и регистров наход тс  в нулевом положении. В СумматСТр 1 заноситс  двоичное число х.

5 Схема «ИЛИ 3 анализирует состо ние разр дов сумматора 1, отведенных дл  записи целой части числа и наход щихс  слева от двоичной зап той. В зависимости от значени  целой части числа х схема «ИЛИ 3 воздейст-,

0 вует на вход схемы управлени , с выхода которой поступает соответствующий сигнал на вход триггера 9 и устанавливает его либо в минус (цела  часть числа ), либо в плюс (цела  часть числа ).

5 Операци  нормализации числа х осуществл етс  следующим образом.

Необходимость нормализации и направление сдвига числа х в сумматоре 1 определ етс  схемами 3 и 4. Если цела  часть числа

0 л: , то как минимум на один или несколько входов схемы «ИЛИ 3, у которой количество входов соответствует количеству  чеек сумматора 1, отведенных дл  целой части числа х, поступает сигнал, соответствующий единичному состо нию одной или нескольких  чеек сумматора. Выходной сигнал схемы «ИЛИ подаетс  на вход схемы 5 управлени , с ее выхода поступают импульсы, производ щие сдвиг числа х в сумматоре 1 вправо до тех

0 пор, пока старщий значащий разр д числа х займет первую справа от зап той  чейку сумматора 1. Выход этого разр да сумматора соединен с входом схемы управлени  и при по влении единицы в этом разр де схема управлени  прекращает подачу импульсов сдвига,

Та5лии,а 1

ТаЗли.и,а Z

Если цела  часть числа х равна нулю, возможны два случа  в зависимости от значени  (1 или 0) старшего разр да дробной части числа . Когда этот разр д равен единице, с выхода этой  чейки сигнал поступает на вход схемы управлени  как запрещающий дл  импульсов сдвига. Операци  нормализации не производитс , так как число х представлено в нормализованной форме.

Во втором случае с этого разр да сумматора (наход щегос  в нулевом состо нии) сигнал запрета на вход схемы управлени  не поступает и с ее выхода на вход сумматора I подаютс  импульсы, производ щие сдвиг числа X влево до по влени  единицы в  чейке сумматора, отведенной дл  старщего разр да дробной части числа х. При по влении единицы в этом разр де на вход схемы управлени  поступает сигнал запрета, соответствующий окончанию процесса нормализации числа.

Количество сдвигов при нормализации числа X подсчитываетс  старщими разр дами сумматора 8, наход щимис  слева от двоичной зап той. Разр ды сумматора 8, наход щиес  справа от зап той, предназиачены дл  фиксировани  значени  мантиссы логарифма числа X. На этом заканчиваетс  первый этап работы устройства.

Второй этап работы устройства состоит из р да последовательных щагов, каждый из которых обеспечивает постепенное наращивание членов произведени  уравнени  (4). Первый щаг: мантисса нормализованного числа х из сумматора 1 переписываетс  в сдвигающий регистр 2 с сохранением содержимого сумматора . Содержимое регистра 2 сдвигаетс  вправо на один разр д и подсуммируетс  к содержимому сумматора 1.

л:, г 0-f дго. 2-1 - „ (1 + 2-1).

11рил:1 1, что анализируетс  схемой «ИЛИ 3, из запоминающего -блока производитс  выборка первой константы ai Iog2(l+2), значение которой заноситс  в регистр 7 и передаетс  в сумматор 8 в пр мом коде, если число X, логарифм которого определ етс , меньще единицы, как в дополнительном коде при . Преобразование в дополнительный код П| оизводитс  в регистре 7. Если результат суммировани  , то выборки первой конгтанты «1 не происходит.

Направление второго шага определ етс  значением Xi, которое анализируетс  схемой «ИЛИ 3. Если , то содержимое сумматора 1, равное л;о(1-4-2-1), передаетс  в регистр 2 и сдвигаетс  вправо на два разр да. После этого содержимое регистра 2, равное дго-(1+2-1)-2-2, передаетс  на сумматор 1 дл  подсуммировани . В результате в сумматоре 1 оказываетс  число

д:, д:„ (1+2-М (1+2-2).

Если содержи.мое сумматора 1 после первого шага Xi оказываетс  больше единицы, то в

уравнении (4) член (l+2-i) должен быть заменен следующим за ним членом (1+2-). Дл  этого содержимое регистра 2 Хо-2- сдвигаетс  вправо на один разр д и полученное значение вычитаетс  из содержимого сумматора I

х,х„(1+2-)-х,,а + 2-).

Третий шаг по аналогии с вторым шагом начинаетс  с анализа результата, полученного на втором шаге. Если , следует выборка из запоминающего блока очередной «онстанты a2 log2(l+2) и передача ее в сумматор 8, а содержимое сумматора 1 вводитс  в регистр 2 и сдвигаетс  на три разр да вправо с последующим подсуммированием с содержимым сумматора дл  получени  следующего значени  Xj

а+2-(1+2-2) (1+2-3 или д:з--- о (1+2-2) (1 + 2-3).

Если в результате второго шага получено

, ранее хранившеес  в регистре 2 число

л;о( 1+2-1)2-2 (при.1:,1) или Xo2-2 (при .:)

сдвигаетс  вправо еще на один разр д и иодсуммируетс  к содержимому сумматора 1

X, х,(+ 2-1)(1 + 2-2) X,(1 + 2-) X X 2-3 „ (1 + 2-(1 + 2-3 ) или

X, „ (1 + 2-2) - .to -2-3 „ (1 + 2-3).

Последующие шаги происход т аналогично описанным и начинаютс  с анализа содержимого сумматора 1, полученного при предыдущем шаге.

После выполнени  всех шагов вычислени  в сумматоре 8 фиксируетс  значение |log2.5c|. Дл  обеспечени  высокой точности вычислеНИИ количество шагов следует брать равным / (длине разр дной сетки регистров). При этом длина разр дной сетки сумматора 1 составл ет величину /+f, где f - часть длины разр дной сетки дл  представлени  целой части числа X. В этом случае длина разр дной сетки сумматора 8 не должна быть меньше (/+)+ разр дов дл  характеристики логарифма и / разр дов мантиссы. В табл. 3 приведен р д констант дл  устройства с .

Погрешность е при вычислении логарифма состоит из погрешности при определении | и погрешности |д, при суммировании Р констант () из-за неточности их представлени , где Р - количество шагов вычислени .

Погрешность при апределении |,- состоит из -погрешностей AI и AS. Погрешность AI возникает из-за ограниченности разр дной сетки регистра 2, в результате чего при сдвиге содержимого регистра часть разр дов может выйти за его пределы, что при каждом шаге может внести погрешность, не превышающую единицы младшего разр да. Погрешность Да возникает от замены бесконечного произведени  (4) конечным, ограниченным Р.

Полную погрешность можно оценить выражением

1- + А, + Д,1,5(2- + Я-2-0. Среднее врем  вычислени  логарифма составл ет

t,f (P + n + l)-T,

где Т - период тактовых импульсов;

п - количество сдвигов при нормализации числа X.

Так, например, дл  устройства с разр дной сеткой в 24 разр да (, ) абсолютна  погрешность вычислений ,0013, а среднее врем  вычислени  наибольшего числа X, которое можно записать в сумматор 1 с данной разр дной сеткой, составл ет пор дка сотни тактов.

Дл  вычислени  логарифма с погрешностью, не превосход ш,ей ,0013, на универсальной ЦВМ с использованием библиотеки стандартных программ необходимо около 2500 тактов . Предлагаемое устройство имеет более высокое быстродействие по сравнению с известными .

Предмет изобретени 

10

Цифровое устройство дл  логарифмировани  двоичных чисел, содержашее регистр, сдвигаюш,ий регистр и схему управлени , выход которой соединен С управл юш.им входом регистра и сдвигающего регистра, отличающеес  тем, что, с целью повышени  быстродействи  и точности, оно содержит триггер, схему «И, схему «ИЛИ, два сумматора и

запоминающий блок причем выход сдвигающего регистра соединен с входом первого сумматора , выход этого сумматора соединен с входом сдвигающего регистра, другие выходы первого сумматоры соединены с входом схемы «ИЛИ, с входом схемы «И и первым входом схемы управлени ; выход схемы «ИЛИ соединен с вторым выходом схемы управлени  и другим входом схемы выход схемы «И соединен с третьим входом схемы управлени , выходы которой соединены соответственно с входами управлени  триггера, запоминающего блока, обоих сумматоров и регистров, а выход запоминающего блока соединен с входом регистра, выход которого подключен к входу второго сумматора.