JPS6120134A - 平方根計算装置 - Google Patents
平方根計算装置Info
- Publication number
- JPS6120134A JPS6120134A JP9133485A JP9133485A JPS6120134A JP S6120134 A JPS6120134 A JP S6120134A JP 9133485 A JP9133485 A JP 9133485A JP 9133485 A JP9133485 A JP 9133485A JP S6120134 A JPS6120134 A JP S6120134A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- square root
- instruction
- bits
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/552—Powers or roots, e.g. Pythagorean sums
- G06F7/5525—Roots or inverse roots of single operands
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Executing Machine-Instructions (AREA)
- Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
- Superconductors And Manufacturing Methods Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は平方根計算装置に関する。本発明の装置は特に
、フル・ワード除算命令を欠くが、１回当り数ビットの
高さを生成する命令を有する縮小命令セット計算機（Ｒ
，ｌ５Ｃ）において有用である。
、フル・ワード除算命令を欠くが、１回当り数ビットの
高さを生成する命令を有する縮小命令セット計算機（Ｒ
，ｌ５Ｃ）において有用である。
フル・ワード除算能力は持たないが、少なくとも「１度
に１ビット」の除算命令を持つ種々の型の小規模なミニ
コンピユータ及びマイクロコンピュータ上で実現される
ように設計された、ニュートン・ラグノン反復法によっ
て、平方根を計算するための時間を減少させ、且つその
効率を高める方式が開示されている。本発明の概念を甲
いれば、各反復時に、正確であることがわかっている桁
数と同じだけの結果桁が生成される。この概念を用いれ
ば、計算時間の５０チの節約が実現できる。
に１ビット」の除算命令を持つ種々の型の小規模なミニ
コンピユータ及びマイクロコンピュータ上で実現される
ように設計された、ニュートン・ラグノン反復法によっ
て、平方根を計算するための時間を減少させ、且つその
効率を高める方式が開示されている。本発明の概念を甲
いれば、各反復時に、正確であることがわかっている桁
数と同じだけの結果桁が生成される。この概念を用いれ
ば、計算時間の５０チの節約が実現できる。
ニー・シー・エム・サインプランφノーテイス誌（ＡＣ
Ｍ ５ＩＧＮＰＬＡＮ Ｎ０ＴＩＣＥＳ）、第１７巻、
第４号、（１９８２年４月号）、３９〜４７頁の「８０
１ミニコンピユータ」と題する論文は、ある実験的な計
算機について一般的な解説を行なっている。この計算機
の動作特性は、命令及びデータ用の別個のキャッシュを
有する高速メモリ・サブシステムにかなりの程度に依存
しており、且つ、最も一般的に使われる機械動作を提供
する非常に基本的な命令セットを有している。それらの
命令の多くは単一のマシン・サイクル中に実行される。
Ｍ ５ＩＧＮＰＬＡＮ Ｎ０ＴＩＣＥＳ）、第１７巻、
第４号、（１９８２年４月号）、３９〜４７頁の「８０
１ミニコンピユータ」と題する論文は、ある実験的な計
算機について一般的な解説を行なっている。この計算機
の動作特性は、命令及びデータ用の別個のキャッシュを
有する高速メモリ・サブシステムにかなりの程度に依存
しており、且つ、最も一般的に使われる機械動作を提供
する非常に基本的な命令セットを有している。それらの
命令の多くは単一のマシン・サイクル中に実行される。
命令セットを構成している種々の１サイクル命令の中に
は、商の１ビットを計算する命令を含めて、全ての計算
命令が含まれている。
は、商の１ビットを計算する命令を含めて、全ての計算
命令が含まれている。
本発明はそのようなマシン・アーキテクチャにおいて特
に有用である。
に有用である。
米国特許第３６３１２３０号は、平方根機能をハードウ
ェア的に実現する事を開示しているが、この文献の方法
は除算を避け、シフトと加算を用いるように設計されて
いる。
ェア的に実現する事を開示しているが、この文献の方法
は除算を避け、シフトと加算を用いるように設計されて
いる。
米国特許第３６３１２３０号は、シフタ及び加算器を用
いて、フル・ワード除算及びいくつかの基本的な機能を
いかにして構成するかを示している。この発明の重点は
、上記機能を（例え実行に長時間を要する命令であって
も）Ｉ命令で構成する事に置かれている。このアプロー
チは、加算回路と長い命令時間を用いているので、縮小
命令セット計算機（Ｒ，Ｉ Ｓ Ｃ）の概念とは対極的
である。
いて、フル・ワード除算及びいくつかの基本的な機能を
いかにして構成するかを示している。この発明の重点は
、上記機能を（例え実行に長時間を要する命令であって
も）Ｉ命令で構成する事に置かれている。このアプロー
チは、加算回路と長い命令時間を用いているので、縮小
命令セット計算機（Ｒ，Ｉ Ｓ Ｃ）の概念とは対極的
である。
本発明は、単純な除算命令と少量のハードウェアを用い
て、米国特許第３６３１２３０号に開示された装置に匹
敵する性能で平方根機能を実行する。
て、米国特許第３６３１２３０号に開示された装置に匹
敵する性能で平方根機能を実行する。
米国特許第３８２９６７１号は２つの平方数の和の平方
根を計算するための回路を開示している。
根を計算するための回路を開示している。
しかしながら、この発明は単一の数の平方根を計算する
問題には応用できない。
問題には応用できない。
米国特許第３２３４３６９号は、高等学校で頻繁に教え
られている開平方法のノ・−ドウエア化を述べている。
られている開平方法のノ・−ドウエア化を述べている。
この方法はニュートン・ラプソン法よりも緩やかに収束
する。また米国特許第３２３４３６９号の特定の実施例
は開平問題にしか使えない大量の付加的ハードウェアを
用いており、Ｒ１ｌ５Ｃアーキテクチヤの概念に反して
いる。
する。また米国特許第３２３４３６９号の特定の実施例
は開平問題にしか使えない大量の付加的ハードウェアを
用いており、Ｒ１ｌ５Ｃアーキテクチヤの概念に反して
いる。
本発明の目的は、フル・ワード除算命令を持たないが、
少なくとも商の１ビットを計算する除算命令を有するＲ
・ＩＳＯ計算機を用いて、数の平方根を計算する事であ
るっ 本発明によれば、短かい時間に高精度で平方根を計算す
ることができ、その時間はフル・ワードの除算命令を有
する複雑命令セット計算機（ｃＩＳＣ）による時間にま
さっている。
少なくとも商の１ビットを計算する除算命令を有するＲ
・ＩＳＯ計算機を用いて、数の平方根を計算する事であ
るっ 本発明によれば、短かい時間に高精度で平方根を計算す
ることができ、その時間はフル・ワードの除算命令を有
する複雑命令セット計算機（ｃＩＳＣ）による時間にま
さっている。
本発明の目的は、「１度に１ビット」の除算ステップ動
作を用いたニュートン・ラプソン平方根近似法を実行す
る方法によって達成される。この方法は正確であること
がわかっている結果のビットのみを各反復時に１ビット
除算命令を用いて計算する。従って、不必要な計算動作
が節約される。
作を用いたニュートン・ラプソン平方根近似法を実行す
る方法によって達成される。この方法は正確であること
がわかっている結果のビットのみを各反復時に１ビット
除算命令を用いて計算する。従って、不必要な計算動作
が節約される。
数Ｘの平方根は、推定値２を作成し、ニュートン・ラプ
ソン反復（近似）法により、下記の改良された推定値２
゜を得る事によって計算される。
ソン反復（近似）法により、下記の改良された推定値２
゜を得る事によって計算される。
ｆｎ＝０．５ （ｆ＋Ｔ） （１）もしも
各反復時に２がｎビットの精度まで正確ならば、（１）
式によって計算される２゜は少なくとも２０ビットまで
正確である。この事は平方根に関するニュートン・ラグ
ノン反復法の公知の特徴である。公式（１）は所望の精
度を得るために、以前に式（１）から得られた２ｎの値
を２として用いて、必要なだけ反復して適用されろう加
算ステップは単純であり、２による除算（０，５の乗算
）は単純なシフト動作により行なわれるので、このアル
ゴリズムの時間を消費する部分は除算である。
各反復時に２がｎビットの精度まで正確ならば、（１）
式によって計算される２゜は少なくとも２０ビットまで
正確である。この事は平方根に関するニュートン・ラグ
ノン反復法の公知の特徴である。公式（１）は所望の精
度を得るために、以前に式（１）から得られた２ｎの値
を２として用いて、必要なだけ反復して適用されろう加
算ステップは単純であり、２による除算（０，５の乗算
）は単純なシフト動作により行なわれるので、このアル
ゴリズムの時間を消費する部分は除算である。
フル・ワードの除算命令を欠いているが、１ビットの除
算命令を有するＩＢＭ８０１のような計算機上では、通
常フル・ワードの除算は、フル・ワード中に存在するビ
ット数と同じだけの回数の１ビット除算を行なう事によ
って達成される。
算命令を有するＩＢＭ８０１のような計算機上では、通
常フル・ワードの除算は、フル・ワード中に存在するビ
ット数と同じだけの回数の１ビット除算を行なう事によ
って達成される。
次に、ＪＴを計算する時に１ビット除算の数を大体半分
位に減少させる方法を説明する。世し、推定値ｆｉｔｎ
ビットまでの精度で知られていると仮定する。（例えば
０．５ ＜ｘ ＜１．０の場合、ｆ＝（１／２）Ｘ＋１
／２ （２）Ｖｉ４ビットの精ｉｔで正し
い。）この場合、２ｎは２０ピツトまで正しく（例えば
ｎ ＝ ４の場合８ビット）、これは２０回の１ビット
除算ステツプ（フル中ワード除算の３２ビット・シミュ
レーションではない）しか用いないで計算できる。同様
に次の反復により４０ビットだけの精度が得られるが、
これには４０回の除算命令しか必要でない。
位に減少させる方法を説明する。世し、推定値ｆｉｔｎ
ビットまでの精度で知られていると仮定する。（例えば
０．５ ＜ｘ ＜１．０の場合、ｆ＝（１／２）Ｘ＋１
／２ （２）Ｖｉ４ビットの精ｉｔで正し
い。）この場合、２ｎは２０ピツトまで正しく（例えば
ｎ ＝ ４の場合８ビット）、これは２０回の１ビット
除算ステツプ（フル中ワード除算の３２ビット・シミュ
レーションではない）しか用いないで計算できる。同様
に次の反復により４０ビットだけの精度が得られるが、
これには４０回の除算命令しか必要でない。
ＩＢＭシステム／３７０で使われているような浮動小数
点形式の場合、良好な初期推定値は：ｑ 上記推定値は少なくとも４ピツ）（ｎ＝４）の精度を与
える。
点形式の場合、良好な初期推定値は：ｑ 上記推定値は少なくとも４ピツ）（ｎ＝４）の精度を与
える。
もし２４ビットの結果が必要ならば、（３）式を初期推
定値として用いれば、（８，１６及び３２ビットの計算
も実行可能ではあるが）後続する除算は６．１２及び２
４ビット順次に計算するだけでよい。即ち全部で４２の
除算ステップしか必要でない。これは、１度に１ビット
のアルゴリズムを用いた・・−ドウエアにフル・ワード
の浮動小数点除算が組み込まれている場合に２つの浮動
小数点除算に必要な時間よりも少ない。もし、平方根を
計算して良好な６４ピツトの結果を得たいとすると、（
３）式を初期推定値として用いれば（ｎ＝４）、（１）
式を用いた後続する反復計算は８．１６．３２及び６４
回の１ビット除算ステツプを必要とするであろう。
定値として用いれば、（８，１６及び３２ビットの計算
も実行可能ではあるが）後続する除算は６．１２及び２
４ビット順次に計算するだけでよい。即ち全部で４２の
除算ステップしか必要でない。これは、１度に１ビット
のアルゴリズムを用いた・・−ドウエアにフル・ワード
の浮動小数点除算が組み込まれている場合に２つの浮動
小数点除算に必要な時間よりも少ない。もし、平方根を
計算して良好な６４ピツトの結果を得たいとすると、（
３）式を初期推定値として用いれば（ｎ＝４）、（１）
式を用いた後続する反復計算は８．１６．３２及び６４
回の１ビット除算ステツプを必要とするであろう。
同様に、もしＲＩ Ｓ Ｃ計算機かにビットの精度で商
を計算するならば、（１）式の反復計算を行なうのに２
ｎ／に回のそのような除算ステップしか必要でない。
を計算するならば、（１）式の反復計算を行なうのに２
ｎ／に回のそのような除算ステップしか必要でない。
図は上述の方式の要約である。ブロック１は、Ｘの大き
さに基いて周知の方法によって初期推定値＜ｔｏ）を決
定する手段に関する。この手段は定数計算のみを含み、
除算を含まない。ブロック２は、基本的なニュートン・
ラプソン公式（１）の最初の適用であり、２ｎ回の１ビ
ット除算（ＤＶＳ）演算により２０ビットの精度まで遂
行される。明らかに、ｎの元の値は、ｔｏに関する初期
推定値によって与えられる正確なビットの数であり、通
常３又は４ピツトである。推定値は常に４ピツトの精度
を与えるが、この一般的なフローチャートにおいてｎは
３であるように示されている。これはしばしば２４ビッ
トの精度を得る事が望まれるからである。この場合、Ｍ
＝３が矛も経済的な唱算である。ブロック３は、基本公
式を再適用し、計算されたビット数を２倍にする。ここ
では４０回の１ビット除算が行なわれる。
さに基いて周知の方法によって初期推定値＜ｔｏ）を決
定する手段に関する。この手段は定数計算のみを含み、
除算を含まない。ブロック２は、基本的なニュートン・
ラプソン公式（１）の最初の適用であり、２ｎ回の１ビ
ット除算（ＤＶＳ）演算により２０ビットの精度まで遂
行される。明らかに、ｎの元の値は、ｔｏに関する初期
推定値によって与えられる正確なビットの数であり、通
常３又は４ピツトである。推定値は常に４ピツトの精度
を与えるが、この一般的なフローチャートにおいてｎは
３であるように示されている。これはしばしば２４ビッ
トの精度を得る事が望まれるからである。この場合、Ｍ
＝３が矛も経済的な唱算である。ブロック３は、基本公
式を再適用し、計算されたビット数を２倍にする。ここ
では４０回の１ビット除算が行なわれる。
ブロック４は、基本的な計算の事後の反復を表わし、反
復回数は結果に望１れる精度によって決定される。これ
は、ｋを回数とすれば、関係式２ｋｎ ≧（必要な精
度のビット数）によって容易に決定される。
復回数は結果に望１れる精度によって決定される。これ
は、ｋを回数とすれば、関係式２ｋｎ ≧（必要な精
度のビット数）によって容易に決定される。
ブロック４からの出力は、システムによって要求される
浮動小数点形式に適合するように、丸められ正規化され
る。
浮動小数点形式に適合するように、丸められ正規化され
る。
次に示すのは、８０１ミニコンピユータにおいて使われ
る除算ステップ命令及びシステム内におけるその動作の
影響についての詳細な説明である。
る除算ステップ命令及びシステム内におけるその動作の
影響についての詳細な説明である。
そのような除算ステップ命令を用いた全体的なミニコン
ピユータ・アーキテクチャの動作のより詳細な説明につ
いては、１９８３年６月３０日付の米国特許出願第５０
９７４４号（特願昭５９−１２５４４２）を参照された
い。完全なフル・ワード除算を説明する数値例及び条件
レジスタのＣＡビット及びＭＱレジスタに関するアーキ
テクチャも示されている。
ピユータ・アーキテクチャの動作のより詳細な説明につ
いては、１９８３年６月３０日付の米国特許出願第５０
９７４４号（特願昭５９−１２５４４２）を参照された
い。完全なフル・ワード除算を説明する数値例及び条件
レジスタのＣＡビット及びＭＱレジスタに関するアーキ
テクチャも示されている。
次に示すものけ、付録Ａに含まれる多数の単純な機械動
作の一般的な説明であり、８０１ミニコンピユータのア
ーキテクチャによる命令を説明している。この資料を用
いれば、通常の技能を有するプログラマは容易に本発明
の原理を、狭い幅の（即ちフル・ワードよりも狭い）除
算ステップ動作をその命令セット中に持つ任意のＲ，Ｉ
Ｓ Ｃミニ／マイクロ・プロセッサに応用できるであ
ろう。
作の一般的な説明であり、８０１ミニコンピユータのア
ーキテクチャによる命令を説明している。この資料を用
いれば、通常の技能を有するプログラマは容易に本発明
の原理を、狭い幅の（即ちフル・ワードよりも狭い）除
算ステップ動作をその命令セット中に持つ任意のＲ，Ｉ
Ｓ Ｃミニ／マイクロ・プロセッサに応用できるであ
ろう。
下記の説明中で、Ｒ，Ｔは命令の実行結果を受は取る目
的レジスタ、Ｒ，Ｓはソース・レジスタ、Ｂ・Ａは第１
オペランド・レジスタ、Ｒ，Ｂけ第２オペランド・レジ
スタ、Ｄは即値フィールド、ＢＩはレジスタ・ビット又
はトラップ・マスクを指定する即値フィールドを意味す
る。
的レジスタ、Ｒ，Ｓはソース・レジスタ、Ｂ・Ａは第１
オペランド・レジスタ、Ｒ，Ｂけ第２オペランド・レジ
スタ、Ｄは即値フィールド、ＢＩはレジスタ・ビット又
はトラップ・マスクを指定する即値フィールドを意味す
る。
アドレスのロード、Ｄ形式
％式％）
和（Ｒ，Ａｌ０）＋ＤがレジスタＲ，Ｔにロードされる
。
。
条件コード：
セット：なし
アドレスのロード、Ｘ形式
％式％
和（Ｒ，Ａ ｌ Ｏ）十Ｒ，ＢがレジスタＲ，Ｔにロー
ドされる。
ドされる。
条件コード：
セット：なし
く１２）
上部アドレスのロード、ＵＬ形式
％式％
和（Ｒ＝ＡＩＯ）十薬２の引数がレジスタＲ，Ｔに置か
れる。第２の引数は、ビットｏ〜１５が１６ビットのＵ
Ｌフィールドで、ビット１６〜３１が０で形成される。
れる。第２の引数は、ビットｏ〜１５が１６ビットのＵ
Ｌフィールドで、ビット１６〜３１が０で形成される。
条件コード：
セット：なし
ロード、Ｄ形式
％式％（）
（Ｒ，Ａｌ０）＋Ｄによってアドレスされる文字を含む
ワードがレジスタＲ，Ｔにロードされる。
ワードがレジスタＲ，Ｔにロードされる。
条件コード：
セット：なし
真分岐、Ｄ形式
％式％
その位置がＢＩフィールドによって指定されるビットが
、Ｒ，ＡがＯでなければＲ，Ａから選択され、Ｒ・Ａが
０であればＣＲ，から選択される。もしも、そのビット
が１であれば、次の命令のアドレスはこの命令のアドレ
スと符号拡張されたＤフィールドとの和によって計算さ
れる。もしもそれが０であれば、命令実行は連続的に行
なわれる。
、Ｒ，ＡがＯでなければＲ，Ａから選択され、Ｒ・Ａが
０であればＣＲ，から選択される。もしも、そのビット
が１であれば、次の命令のアドレスはこの命令のアドレ
スと符号拡張されたＤフィールドとの和によって計算さ
れる。もしもそれが０であれば、命令実行は連続的に行
なわれる。
条件コード：
セット：なし
偽分岐（実行型）、Ｄ形式
％式％
その位置がＢＩフィールドによって指定されるビットが
、もしＲ，Ａが０でなければレジスタＲ，Ａから選択さ
れ、もしＲ，Ａが０であればＣＲ，がら選択される。も
しもそのビットが０であれば、次の命令のアドレスはこ
の命令のアドレスと符号拡張されたＤフィールドとの和
によって計算される。もし１であれば、命令の実行は連
続的に行なわれる。
、もしＲ，Ａが０でなければレジスタＲ，Ａから選択さ
れ、もしＲ，Ａが０であればＣＲ，がら選択される。も
しもそのビットが０であれば、次の命令のアドレスはこ
の命令のアドレスと符号拡張されたＤフィールドとの和
によって計算される。もし１であれば、命令の実行は連
続的に行なわれる。
従属（５ｕｂｊｅｃｔ ） 命令は、テストされるビ
ットの値にかかわりなく実行される。
ットの値にかかわりなく実行される。
条件コード：
セット：なし
真分岐、Ｘ形式
％式％
その位置がＢＩフィールドで指定されるビットが、Ｒ，
Ａが０でないならばＲ，Ａから、Ｒ，ＡがＯならばＣＲ
，から選択される。もしもそのビットが１ならば、次の
命令のアドレスはＲ，Ｂレジスタの内容にセットされる
。もしもそれが０であれば、命令の実行は連続的に行な
われる。
Ａが０でないならばＲ，Ａから、Ｒ，ＡがＯならばＣＲ
，から選択される。もしもそのビットが１ならば、次の
命令のアドレスはＲ，Ｂレジスタの内容にセットされる
。もしもそれが０であれば、命令の実行は連続的に行な
われる。
条件コード：
セット：なし
真分岐（実行型）、Ｄ形式
％式％
その位置がＢＩフィールドで指定されるビットが、Ｒ，
ＡがＯでないならばレジスタＲ，Ａから、ＲｌＡがＯな
らばＣＲ，から選択される。もしもそのビットが１であ
れば、次の命令のアドレスはこの命令のアドレスと符号
拡張されたＤフィールドとの和によって計算される。も
しもそれが０であれば、命令の実行は連続的に行なわれ
る。
ＡがＯでないならばレジスタＲ，Ａから、ＲｌＡがＯな
らばＣＲ，から選択される。もしもそのビットが１であ
れば、次の命令のアドレスはこの命令のアドレスと符号
拡張されたＤフィールドとの和によって計算される。も
しもそれが０であれば、命令の実行は連続的に行なわれ
る。
従属命令は、テストされるビットの値にかかわりなく実
行される。
行される。
条件コード：
セット：なし
偽分岐、Ｄ形式
％式％
その位置がＢＩフィールドで指定されるビットが、Ｒ，
ＡがＯでなければレジスタＲ，Ａから、Ｒ，ＡがＯであ
ればＣＲ，から選択される。もしもそのビットがＯであ
れば、次の命令のアドレスはこの命令のアドレスと符号
拡張されたＤフィールドとの和である。もしもそれが１
であれば、命令実行は連続的に行なわれる。
ＡがＯでなければレジスタＲ，Ａから、Ｒ，ＡがＯであ
ればＣＲ，から選択される。もしもそのビットがＯであ
れば、次の命令のアドレスはこの命令のアドレスと符号
拡張されたＤフィールドとの和である。もしもそれが１
であれば、命令実行は連続的に行なわれる。
条件コード：
セット：なし
偽分岐（実行型）、Ｘ形式
％式％
その位置がＢＩフィールドで指定されるビットが、Ｒ，
ＡがＯでなければレジスタＲ，Ａから、Ｒ，Ａが０であ
ればＣＲ，から選択される。もしもそのビットが０であ
れば、次の命令のアドレスはＲ，Ｂレジスタの内容にセ
ットされる。もしもそれが１であれば、命令実行は連続
的に行なわれる。
ＡがＯでなければレジスタＲ，Ａから、Ｒ，Ａが０であ
ればＣＲ，から選択される。もしもそのビットが０であ
れば、次の命令のアドレスはＲ，Ｂレジスタの内容にセ
ットされる。もしもそれが１であれば、命令実行は連続
的に行なわれる。
従属命令はテストされるビットの値にかかわりなく実行
される。
される。
条件コード：
セット：なし
ＭＱからロード、Ｘ形式
％式％
ＭＱレジスタがレジスタＲ，Ｔにロードされる。
条件コード：
セット：なし
即値加算、Ｄ形式
％式％
Ｒ，Ａ 十りから計算された値がレジスタＲ，Ｔに置か
れる。
れる。
条件コード：
セット：ＬＴ、ＢＱ、ＧＴ、ＬＧ、ＬＬ、ＯＶ、ＣＡ、
ＣＤＩＣ４〜Ｃ２８、Ｓ 加算、Ｘ形式 ％式％ Ｒ・Ａ 十Ｒ，Ｂから計算された値がレジスタＲ，Ｔに
置かれる。
ＣＤＩＣ４〜Ｃ２８、Ｓ 加算、Ｘ形式 ％式％ Ｒ・Ａ 十Ｒ，Ｂから計算された値がレジスタＲ，Ｔに
置かれる。
条件コード：
セット： ＬＴ、 ＥＱ、、ＧＴ、ＬＧ、ＬＬ、ＯＶ、
ＣＡ、ＣＤ１ｃ４〜Ｃ２８、Ｓ 即値回転・マスク挿入、Ｍ形式 ％式％ ジスタＲ，Ｓの内容が、Ｓ Ｈ位置左へ回転される。回
転されたデータは、生成されたマスクの制御の下にレジ
スタＲ，Ａに挿入される。
ＣＡ、ＣＤ１ｃ４〜Ｃ２８、Ｓ 即値回転・マスク挿入、Ｍ形式 ％式％ ジスタＲ，Ｓの内容が、Ｓ Ｈ位置左へ回転される。回
転されたデータは、生成されたマスクの制御の下にレジ
スタＲ，Ａに挿入される。
条件コード：
セット： ＬＴ、ＥＱ、ＧＴ、Ｔ、Ｇ
Ｏにセット：ＬＬ
即値回転・マスクとＡＮＤ
Ｒ，ＩＮＭ Ｒ，Ａ、Ｒ，Ｓ、ＳＨ％ＭＡＳＫ０
６ １１ １６
２１ ３ルジスタＲ９Ｓの内容がＳＨ
位位置へ回転される。
６ １１ １６
２１ ３ルジスタＲ９Ｓの内容がＳＨ
位位置へ回転される。
回転されたデータは、生成されたマスクと論理積を取ら
れ、結果はレジスタＲ，Ａ Ｋ置かれる。
れ、結果はレジスタＲ，Ａ Ｋ置かれる。
条件コード：
セット： ＬＴ、ＥＱ、ＧＴ、ＬＧ
Ｏにセット：ＬＬ
即値長左シフト
ＬＳＬＩＱ Ｒ，Ａ、Ｉ（Ｓ、ＳＨ
ｏ ６ １１
１６ ２１ ３ルジスタＲ，Ｓが左
にＮビット回転される。但しＮｔｉＳＨによって指定さ
れるシフトの大きさである。回転されたワードはＭＱレ
ジスタに記憶される。３２−Ｎ個の１の後にＮ個のＯが
続いたマスクが生成される。次に回転されたワードは、
生成されたマスクの制御の下に、ＭＱレジスタの以前の
内容とマージされる。（１であるようなマスクの各ビッ
トに関して、回転されたワードの各ビットが使われる。
１６ ２１ ３ルジスタＲ，Ｓが左
にＮビット回転される。但しＮｔｉＳＨによって指定さ
れるシフトの大きさである。回転されたワードはＭＱレ
ジスタに記憶される。３２−Ｎ個の１の後にＮ個のＯが
続いたマスクが生成される。次に回転されたワードは、
生成されたマスクの制御の下に、ＭＱレジスタの以前の
内容とマージされる。（１であるようなマスクの各ビッ
トに関して、回転されたワードの各ビットが使われる。
０であるようなマスクのビットに関しては、以前のＭＱ
の各ビットが使われる。）マージされたワードはＲ，Ａ
に記憶される。
の各ビットが使われる。）マージされたワードはＲ，Ａ
に記憶される。
条件コード：
セット： Ｉ、Ｔ、ＥＱ、ＧＴ、ＬＧ
Ｏにセット：ＬＬ
右シフト
ＳＲ，Ｒ，Ａ、 Ｒ，Ｓ、 Ｒ，Ｂ
レジスタＲ，Ｓが３２−Ｎビット左へ回転される。
但しＮはレジスタＲ，Ｂのビット２７〜３１で指定され
たシフト量である。Ｒ，Ｂのビット２６がゼロの時は、
Ｎ個の０に３２−Ｎ個の１が続いたマスクが生成される
。Ｒ，Ｂのビット２６が１の時は、全部Ｏのマスクが生
成される。回転されたワードと生成されたマスクとの論
理積はＲ，Ａに記憶される。
たシフト量である。Ｒ，Ｂのビット２６がゼロの時は、
Ｎ個の０に３２−Ｎ個の１が続いたマスクが生成される
。Ｒ，Ｂのビット２６が１の時は、全部Ｏのマスクが生
成される。回転されたワードと生成されたマスクとの論
理積はＲ，Ａに記憶される。
条件コード：
セット：ＬＴ、ＥＱ、ＧＴ、ＬＧ
Ｏにセット：ＬＬ
除算セットアツプ、Ｘ形式
％式％
Ｒ，Ｓの内容がＭＱレジスタにロードされる。キャリー
・ビットは、後続する除算ステップ命令が正しく実行さ
れるように、Ｒ，Ａ及びＲ，Ｂの符号の関係を反映する
ようにセットされる。
・ビットは、後続する除算ステップ命令が正しく実行さ
れるように、Ｒ，Ａ及びＲ，Ｂの符号の関係を反映する
ようにセットされる。
条件コード；
ＣＡけ、Ｒ，ＡとＲ，Ｂの符号が一致すれば１にセット
され、不一致であれば０にセットされる。
され、不一致であれば０にセットされる。
他の全ての条件ビットは変化しない。
除算ステップ
ＤＶＳ Ｒ，Ｔ、 Ｒ，Ａ、 Ｒ，Ｂｏ ６
１１ １６ ２］ ２６
３１ＣＡが１であればレジスタＲ，Ａの内容が（Ｒ，Ｂ
ＩＩ（ＭＱのビット０））から減算され、ＣＡがＯであ
ればレジスタＲ，Ａの内容が（Ｒ，Ｂ １１ （ＭＱ、
のビット０））に加算される（記号＋１ｉｉ連結を表わ
す）。結果の３２下位ビットはレジスタＲ，Ｔ Ｋロー
ドされる。ＭＱは左に１位置シフトされ、 ＭＱのビッ
ト３１け、Ｒ，Ａのビット０が結果の符号に等しければ
１にセットされ、そうでなければ０にセットされる。
１１ １６ ２］ ２６
３１ＣＡが１であればレジスタＲ，Ａの内容が（Ｒ，Ｂ
ＩＩ（ＭＱのビット０））から減算され、ＣＡがＯであ
ればレジスタＲ，Ａの内容が（Ｒ，Ｂ １１ （ＭＱ、
のビット０））に加算される（記号＋１ｉｉ連結を表わ
す）。結果の３２下位ビットはレジスタＲ，Ｔ Ｋロー
ドされる。ＭＱは左に１位置シフトされ、 ＭＱのビッ
ト３１け、Ｒ，Ａのビット０が結果の符号に等しければ
１にセットされ、そうでなければ０にセットされる。
条件コード：
＝ 命令終了後のＭＱのビット３１
他の全ての条件ビットは変化しない。
付録Ａは、１度に１ビットの除算命令しか持たないミニ
コンピユータで平方根を計算するためのＩＢＭ８０１用
のアセンブリ言語プログラムである。これは標準的なＩ
ＢＭシステム３７０浮動小数点形式で表現された、小数
部分と指数部分とを持ち、小数部分が０．０６２５と１
．０の間にある数（３１数）の平方根を計算するように
設計されている。余分の指数、及び上記範囲外に小数部
分が来る場合の対策並びに負の引数等の他の特別の条件
に対する対策が行なわれている。
コンピユータで平方根を計算するためのＩＢＭ８０１用
のアセンブリ言語プログラムである。これは標準的なＩ
ＢＭシステム３７０浮動小数点形式で表現された、小数
部分と指数部分とを持ち、小数部分が０．０６２５と１
．０の間にある数（３１数）の平方根を計算するように
設計されている。余分の指数、及び上記範囲外に小数部
分が来る場合の対策並びに負の引数等の他の特別の条件
に対する対策が行なわれている。
プログラミング・ノート：
（１）Ｒ・Ｂ、 Ｒ・Ａ及びＭＱは、２つの異なったレ
ジスタ及びＭＱレジスタの初期値を表わすものとする。
ジスタ及びＭＱレジスタの初期値を表わすものとする。
Ｒ１゜はｎ回の連続しｆＣ，ＤｖＳ動作（Ｒ，ＴはＲｌ
Ｂであると仮定する）の後のＲ，Ｂの内容を表わし、Ｑ
ｏはｎ回のＤＶＳ動作の後のＭＱの下位ｎビットの内容
を表わす（３２ビットの品質を保つためにＱ の上位ビ
ットが反復される）。この時、もし−２” ＜、 ｌ
（Ｒ，Ｂ ｎＭＱ）÷Ｒ，Ａ ｌ ＜２” １ ｎく３
２であれば、 ＲＢ Ｉｆ ＭＱｏ、、、ｎ １ ”” （Ｑ ０３
ｏＩｆ ］ ） Ｘ Ｒ１Ａ＋Ｒ１゜ （２）Ｒ，ＢＩＩＭＱｏは３３ビットなので、結果の符
号はＲ，Ｔの上位ビットとは異なっている可能性がある
。
Ｂであると仮定する）の後のＲ，Ｂの内容を表わし、Ｑ
ｏはｎ回のＤＶＳ動作の後のＭＱの下位ｎビットの内容
を表わす（３２ビットの品質を保つためにＱ の上位ビ
ットが反復される）。この時、もし−２” ＜、 ｌ
（Ｒ，Ｂ ｎＭＱ）÷Ｒ，Ａ ｌ ＜２” １ ｎく３
２であれば、 ＲＢ Ｉｆ ＭＱｏ、、、ｎ １ ”” （Ｑ ０３
ｏＩｆ ］ ） Ｘ Ｒ１Ａ＋Ｒ１゜ （２）Ｒ，ＢＩＩＭＱｏは３３ビットなので、結果の符
号はＲ，Ｔの上位ビットとは異なっている可能性がある
。
（３）オーバーフロー・ラッチは、最初のＤＶＳ。
後、商が拳−のレジスタに収容するには大きすぎる事を
示すためにセットされる。これは次の場合にけ不正確に
セットされる。即ち、２つの負数の商が＋２３１の時は
それはセットされず、また商が−２３１の時はセットさ
れる。これらの例外的な場合はソフトウェアによって検
出されなければならない。
示すためにセットされる。これは次の場合にけ不正確に
セットされる。即ち、２つの負数の商が＋２３１の時は
それはセットされず、また商が−２３１の時はセットさ
れる。これらの例外的な場合はソフトウェアによって検
出されなければならない。
（４）非回復ＤＶＳ命令は、３２回の連続したＤＶＳ命
令の後に被除数Ｒ，ＢＩＩＭＱと除数Ｒ，Ａに対して次
の関係を有する商Ｑ及び剰余Ｒ１を生成する。
令の後に被除数Ｒ，ＢＩＩＭＱと除数Ｒ，Ａに対して次
の関係を有する商Ｑ及び剰余Ｒ１を生成する。
Ｒ，ＢＩＩＭＱ＝（Ｑ ＩＩＩ）ｘＲ，Ａ＋Ｒ。
正規のシステム／３７０の商ｑ及び剰余「、即ち、
Ｒ，ＢＩＩＭＱ＝ （Ｑ Ｉｔ ｌ ） ＸＲ，Ａ
−１−ｒ ； ｌ ｒ ｌ ＜１Ｒ，Ａ ｌ ５ｒｎ （ｒ） ＝ｓＳ’ｎ （Ｒ，Ｂ） ｒキ０
の時を得るために、２つの場合を考える。
−１−ｒ ； ｌ ｒ ｌ ＜１Ｒ，Ａ ｌ ５ｒｎ （ｒ） ＝ｓＳ’ｎ （Ｒ，Ｂ） ｒキ０
の時を得るために、２つの場合を考える。
１．９が正の時。もしＱ３□＝１であれば、Ｒ２の符号
けＲ，Ａの符号、従って被除数の符号と一致する。
けＲ，Ａの符号、従って被除数の符号と一致する。
Ｑ １１１＝Ｑ なので、結果は代数的に正し
い。
い。
もしＱ３１＝０であれば、Ｒ１の符号は正規のものでは
ない。これは、Ｒ，ＡをＲ５に加算しＱ １１１か
ら１を減算する事によって、そのようにできる。
ない。これは、Ｒ，ＡをＲ５に加算しＱ １１１か
ら１を減算する事によって、そのようにできる。
しかしＱ ＝０なので、Ｑ ｌ１ｌ−１＝Ｑ＋
１１Ｏ−３０ 一１＝Ｑである。予後にＲ，＝ Ｒ，Ａであれば、Ｒ，
−〇にセットし、Ｑを１だけ増加する。
１１Ｏ−３０ 一１＝Ｑである。予後にＲ，＝ Ｒ，Ａであれば、Ｒ，
−〇にセットし、Ｑを１だけ増加する。
２、 ４が負の時。もしＱ３１＝１であれば、Ｒ１の符
号けＲ，Ａの符号に一致し、従って被除数のとは一致し
ない。Ｒ１の符号を正規のものにするために、Ｒ１から
Ｒ，Ａを減算する。次に、Ｑ、＝ Ｑ、ｏ−３ｏ １１
１なので、Ｑは１だけ増加させなければならない。
号けＲ，Ａの符号に一致し、従って被除数のとは一致し
ない。Ｒ１の符号を正規のものにするために、Ｒ１から
Ｒ，Ａを減算する。次に、Ｑ、＝ Ｑ、ｏ−３ｏ １１
１なので、Ｑは１だけ増加させなければならない。
もしＱ３、＝０ならば、Ｒ１は正しい符号を有するが、
Ｑ＋１＝Ｑ Ｉｌｌ なので、Ｑは１だけ増加
させなければならない。最後に、もしＲ，（上記のよう
に訂正されたものとして）が−Ｒ，Ａに等しいならば、
Ｒ１をゼロにセットし、商を１だけ減少させる。（コー
ディングに関する事として、畢初にＲ１を正しい符号を
持つようにする。次に、もしＩ’（、＝−Ｒ，Ａであれ
ば、Ｒ１はＯに、ｑはＱにセットされる。Ｑから減算す
る必要はない。
Ｑ＋１＝Ｑ Ｉｌｌ なので、Ｑは１だけ増加
させなければならない。最後に、もしＲ，（上記のよう
に訂正されたものとして）が−Ｒ，Ａに等しいならば、
Ｒ１をゼロにセットし、商を１だけ減少させる。（コー
ディングに関する事として、畢初にＲ１を正しい符号を
持つようにする。次に、もしＩ’（、＝−Ｒ，Ａであれ
ば、Ｒ１はＯに、ｑはＱにセットされる。Ｑから減算す
る必要はない。
ァ、＜と。Ω
４薗−匡ロー
ね
図は本発明の平方根計算装置の実施例の概略図である。
出 願人 インターカショナノイビジネス・マシーンズ
・コーボレＬクタン引数（Ｘ） 平方根計Ｘ装置
・コーボレＬクタン引数（Ｘ） 平方根計Ｘ装置
Claims (2)
- （１）ニュートン・ラプソン逐次近似法により引数ｘの
平方根を計算する装置であって、 （ａ）１度にフル・ワードよりも少ない数のビットの除
算を行なう命令を実行しうる手段と、 （ｂ）第１の式ｇ＝ｐｘ＋ｑ（ｐ及びｑは引数の大きさ
に関係する所定の定数）により、引数ｘの平方根の初期
推定値ｇを計算する手段と、 （ｃ）現在知られている平方根の推定値ｇ（旧）から新
しい推定値ｇ（新）を、第２の式ｇ（新）＝０．５×（
ｇ（旧）＋ｘ／ｇ（旧））によって計算する手段であっ
て、上記第２の式の除算部分を計算する時は、高々上記
ｇ（新）の精度に等しい桁まで上記数ビット除算命令を
反復して行なう手段と、 を含み、所望の桁数の精度の平方根の推定値が得られる
まで、上記の新しい推定値を得る手段を反復して用いて
平方根を計算する平方根計算装置。 - （２）上記除算命令が１ビット除算命令である特許請求
の範囲第（１）項記載の平方根計算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62649584A | 1984-06-29 | 1984-06-29 | |
| US626495 | 1984-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120134A true JPS6120134A (ja) | 1986-01-28 |
Family
ID=24510602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9133485A Pending JPS6120134A (ja) | 1984-06-29 | 1985-04-30 | 平方根計算装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0166999A3 (ja) |
| JP (1) | JPS6120134A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195523A (ja) * | 1990-11-28 | 1992-07-15 | Nec Corp | 平方根計算装置 |
| JP2009259142A (ja) * | 2008-04-21 | 2009-11-05 | Mitsubishi Electric Corp | 演算装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757467A (en) * | 1986-05-15 | 1988-07-12 | Rca Licensing Corporation | Apparatus for estimating the square root of digital samples |
| US5341321A (en) * | 1993-05-05 | 1994-08-23 | Hewlett-Packard Company | Floating point arithmetic unit using modified Newton-Raphson technique for division and square root |
| US6356265B1 (en) * | 1998-11-12 | 2002-03-12 | Terarecon, Inc. | Method and apparatus for modulating lighting with gradient magnitudes of volume data in a rendering pipeline |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714250B2 (ja) * | 1978-03-08 | 1982-03-23 |
-
1985
- 1985-04-30 JP JP9133485A patent/JPS6120134A/ja active Pending
- 1985-06-05 EP EP85106938A patent/EP0166999A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714250B2 (ja) * | 1978-03-08 | 1982-03-23 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195523A (ja) * | 1990-11-28 | 1992-07-15 | Nec Corp | 平方根計算装置 |
| JP2009259142A (ja) * | 2008-04-21 | 2009-11-05 | Mitsubishi Electric Corp | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166999A3 (en) | 1989-07-19 |
| EP0166999A2 (en) | 1986-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5042001A (en) | Method and apparatus for performing mathematical functions using polynomial approximation and a rectangular aspect ratio multiplier | |
| US4484259A (en) | Fraction bus for use in a numeric data processor | |
| US3828175A (en) | Method and apparatus for division employing table-lookup and functional iteration | |
| US6138135A (en) | Propagating NaNs during high precision calculations using lesser precision hardware | |
| US5184318A (en) | Rectangular array signed digit multiplier | |
| USRE33629E (en) | Numeric data processor | |
| JP7096828B2 (ja) | 入力オペランド値を処理するための装置及び方法 | |
| US6295597B1 (en) | Apparatus and method for improved vector processing to support extended-length integer arithmetic | |
| JPH0863353A (ja) | 掛け算累算命令を使用したデータ処理 | |
| US4594680A (en) | Apparatus for performing quadratic convergence division in a large data processing system | |
| US5144576A (en) | Signed digit multiplier | |
| JPH05250146A (ja) | 整数累乗処理を行なうための回路及び方法 | |
| US7752250B2 (en) | Rounding floating point division results | |
| JP2822399B2 (ja) | 対数関数演算装置 | |
| JPS6120134A (ja) | 平方根計算装置 | |
| CN113454915A (zh) | 在锚定数据元素中编码特殊值 | |
| JPH04355827A (ja) | 開平演算装置 | |
| US5822233A (en) | Digital arithmetic calculator and digital computer using non-redundant (2N+1) notation system with a radix of (2N+1) | |
| Fenwick | Introduction to computer data representation | |
| JPH0687219B2 (ja) | 制御方法 | |
| CN113424452A (zh) | 锚定数据元素转换 | |
| US7136891B2 (en) | Arithmetic and relational operations | |
| Schulte et al. | A software interface and hardware design for variable-precision interval arithmetic | |
| US11704092B2 (en) | High-precision anchored-implicit processing | |
| JP3541086B2 (ja) | 除算結果、及び開平算結果に正確な丸め処理を行う方法、及び装置 |