SU742929A1 - Устройство дл вычислени корн -ой степени - Google Patents

Description

Изобретение относится к цифровой вычислительной технике и может найти применение для аппаратной реализации операций вычисления корней N —й степени из частного и произведения двух аргументов при работе в реальном масштабе времени ^{5 * * * *} или при большой частоте обращения к этим операциям.

Известно устройство для извлечения корней N-ой степени, содержащее датчик Холла, дроссели, усилитель, электронную ^{10 * * * *} лампу и резистор [1]

Однако это устройство позволяет получить результат только в аналоговой форме (в виде напряжения или тока),

Наиболее близким к -предлагаемому ¹⁵ по технической сущности и постигаемому результату является устройство для извлечения корня N -ой степени, содержащее блок управления, выходы которого сое дийены со входами сдвига соответственно с первого по (N+l)-bift регистров, выходы первого по ( N -1)-ый регистров соединены соответственно, с первыми входами с первого по (N-l)-bift сумматоров-вычитателей, выходы которых соединены, соответственно, со входами первого по (N-l>brfl регистров [21 .

К недостаткам этого устройства относится невозможность одновременно вычиопить корни N —й степени из частотного и произведения степеней двух аргументов.

Цель изобретения — расширение класса · решаемых задач за счет возможности извлечения корня N —й степени одновременно из частного двух аргументов и произведения их степеней.

Поставленная цель достигается тем, что устройство содержит N-ый по (N+2)-ofl· сумматоры-вычитатели, N блоков сдви- > га, блок формирования констант, блок анализа, первый выход которого соединен с управляющими входами со второго по (N + 2)-ft сумматоров-вычитателей, второй выход - оо входом блока управления, а вход — со вторым выходом первого регистра, выходы N-го по (W + 1 )-й регистров соединены с первыми входами, соответст— венно, N -го по (Н+ 1)-й сумх<гт>ров~вы~· читателей, выходы которых со© пн йены соответственно со входами ссответствукхдих регистров, выход (Ν + 2)-ιτ> сумматор?то ? -читателя соединен со вторым входом паевого сумматора-вычитлтою-. втооц бюы формирования констант о п со вторым

ВХОДОМ ВТОРОГО СуММйТО/ птатоля, первый выход первого блоха сдвига соелпне н со вторым входом третвого суммптора··· W вычитателя, второй выход - с третьим входом четвертого сумматора-вычитателя, 'ί-ый выход - с (i+l)-biM входом, (i+2)-ro сумматора-вычитателя (ί --1 -Ν) (N•*1 )-ый выход cN -ым входом (N+l)-ro 1.5 сумматора-вычитателя, N -ый выход - с Н-ым входом (N+2)-ro сумматора-вычптдтедя, вторые выходы с третьего по (Ν+ 1) ый регистров соединены с первыми входами со второго по М ~й блоков сдвига, 20 первый выход второго блока сдвига соединен со вторым входом четвертого сумматора- вычитателя l-ый выход - со вторым входом •(t+3)-ro сумматора-вычитателя (/!-2)-ой выход - Со вторым входом (N-1-1 )-го сумматора»25 вычитателя, (М~1)~ый выход - с первым входом (Н +2) -го су м М ато р a-в ычит ате пя, t -ый выход третьего блока сдвига соединен с третьим входом (с+4)-гх> суммато pa-вы цитате пя, (м-з) —ЫЙ ВЫХОД — С: 3Q третьим входом (N+l)-ro сумматора-вычи» таТеля, (N-2)-0ii выход . — со вторым входом (N+ 2)—го сумматора-вычитателя, первый выход 1-то блока сдвига соединен с 1 -ым входом (t+2)-ro сумматора-выч:я«'35 татоля, второй выход — cl -ым входом (l.,;. 3)-гр сумматора-вычитателя, третий выход с L —ым входом (<- + 4)-го сумматора-вычит ате ля, (N- ί. +1 )-ый выход - с (L-l)-bJM входом (N+2)-ro сумматор»· ₄₀ вычитателя, выход N-го блока сдвига соединен с · (N-I)-wm входом $f+2)--rc сумматора-вычитателя, выходы блока уп ^: равнения соединены соответственно со ту: РЫМИ входами блоков сдвига И ВХОДОМ дд . блока формирования констант,

На чертеже представлена блок-схема, устройства для вычисления корня N-й степени»

Устройство содержит одноразрядные сумматоры-вычитатели 1.1-1 N +2, регистры 2,1-2, N+1, блоки 3.1-3,N сдвига, блок 4 формирования констант, блок 5 анализа и блок 6 управления.

Входом устройства для аргумента X является вход регистра 2,1, для аргумента У - вход блока 3 j. сдвига. Выходами усгройстве являются выходы регистров 2.2-2. N-г1, причем в регистре 2,2 содержится, корень· N -й степени из частлого аргумента X н У, а в регистрах '2,3-2. N-ii --.'держатся соответственно произведения степеней с первой по

- ?Ч ~1 )--ю аргументов, причем сумма по- хэ-зателей степеней двух аргументов равна величине N,

Сумматоры-вычитатели 1.1-1. N+ 2 являются о дноразрядными ко мб ин анионными схемами, Число входов сумматоров-вычитателей 1.1-1.S равно двум, Число входов сумм аторов-вычиг атепей 1.4-1 .N+1 равно уменьшенному на единицу их порядковом;’ номеру. Число входное сумматороввычитатепей 1.N + 2 равно величине N. Сумматор-вычитатель 1.1 работает по второму входу только в реиотме вычитания. Режим работы по соответствующим · входам сумматоров-вычитателей 1.2-1. N + 2 определяется сигналом, подаваемым на их вход управления, Первый выход регистров 2.1-

2.N + 1 выполнен от младшего разряда, вторые входы — от всех разрядов. Блоки 3.1-3, N являются устройствами для сдвига v, умножения на постоянные коэффициенты содержания соответствующих регистров, Эти блоки могут быть выполнены либо на регистрах сдвига и одноразрядных сумматорах, либо на матричных схемах., Блок формирования констант 4 вида 2“<1 может быть выполнен либо в виде одностороннего запоминающего устройства, либо в вице рециркуляционногю регистра сдвига и т.п. Блок 5 анализа выполнен в вице цифровой схемы, сравнения и триггера с логическими элементами. Второй выход блока 5 является выходом схемы сравнения регистра 2.1 с логическим нулем, на первый вход которой подаются выходы разрядов регистра 2,1, крош знакового. Последний пстоится порто логические элементы на толстое, выход которого является первым выходе·!-· блока 5. Блок 6 управления содержит, например, генератор тактовых импульсов. распределитель, .счетчик, логические тосыетгг'ъь β основу вычисления корня N-й степени из фршкцто тотод-азн дриыиип одновременного решения в. итерационно?/ процессе системы разносе л; · рекуррентных соотношений, например для двоичной а?стомы счисления: /ох.л то 4 -У^ы-г^уЯ'²-.

• тоу'Ча/-* yij· • . _у...χ,^ο.

В устройстве' эти рекуррентные соотношения вычисляются параллельно. Максимальное число итераций равноп+1,_ где п- число разрядов аргумента.

Первоначально все регистры 2.1-2.N+1 ₂₅ устанавливаются в нулевое состояние. В регистр 2.1 заносится код аргумента X, в блок сдвига 3.1 - код аргумента У.

Вычисления, удобно пояснить, приняв значение показателя корня конкретной величине, напримерЫ-5. В этом случае при- ³⁰ веденная на чертеже блок-схема полностью соответствует необходимой структуре, причем!-=5, в алгоритм вычисления описывается следующей системой рекур-’ рентных соотношений: 35 ^χο=θ· -5-гЭД ·ιο·2.-^ζή^ ω_Γ •10 -г+Uj -5 -2^+¾ 4Z'⁵ⁱ . Xn о ,- ί + 4 При

Z_o = 0, =

GV0. = у£j_₄=G>j+<^jUj-22-^4·ΐ\ω_Λ·^^.

v₀~-o.

•У 2'^ V_n*W .

Первое рекуррентное соотношение реализуется в сумматорах—вычитателях 1.1 и 1.7 (на чертеже Ι,Ν +2). Второе логическое управление - в блоке 5 анализа. Третье рекуррентное соотношение ее апизуется в сумматоре—вычитателе 1.2. Четвертое рекуррентное соотношение - в сумматоре-вычитателе 1.3. Пятое рекур рентное соотношение реализуется в сумматоре-вычитателе 1.4. Шестое рекуррентное соотношение реализуется в сумматоревычитателе 1.5 (на чертеде 1. I). Седьмое рекуррентное соотношение осуществляется в сумматоре-вычитателе 1.6 (на черте же 1. М +1).

На первой -итерации }=О с первого выхода блока 5 анализа выдается сигнал ^0=4-1 ( так как содержание регистра

2.1 или значение аргумента X всегда положительное), который определяет сложение по вторым входам в сумматорах-вычитателях 1,2-.1.7 по четвертым входам в сумматорах-вычитателях 1,5+1.7 и по пятому входу сумматора-вычитателя 1.7. На еле,дующих итерациях значение сигнала C^’_L зависит от знака содержания регистра 2.1, при =-1 по указанным входам сумматоров-вычитателей 1.2- 1.7 выполняется вычитание.

В любой j- -ой итерации с выходов блока 6 управления выдается серия (последовательность) тактовых импульсов, которая сдвигает соответствующие значения в блохах сдвига3.1-3.5 (на чертеже 3.Ϊ-3.Ν), продвигает содержания регистров 2.1-2.6 (на чертей® 2,1 —2.N + 1) на входы сумматоров-вычитателей 1.1-1.6 (на чертеже 1.1-1. N + l). С первого выхода блока

3.1 сдвига 3.4 на второй вход сумматоравычитателя 1.3 поступает значение У· 2.'^» со второго выхода на третий вход сумматора-вычитателя 1.4-значенне У ’2/4 , с третьего входа на четвертый вход сумматора—вычитателя 1.5 (на чертеже 1-1)— значение У - 2.^_i J с четвертого входа на пятый вход сумматора-вычитателя 1,6, (на чертеже 1.N + 1)- значение 4'2 J и с пятого выхода на пятый вход сумматора-вычитателя, 1.7 (на чертеже 1.14-2)величина У · . Со второго выхода регистра 2,3 на вход блока сдвига подается величина Uj . С первого выхода блока 3.2 сдвига на второй вход сумматора-вычитателя 1.4 поступает значечение XJ] · 2 · 2,~1 ,со второго выхода на второй вход сумматора—вычитателя 1.5- значение Uj-3.2'^г4, с третьего вы- . хода на второй вход сумматора-вычитателя 1,6-значение Uj 4,2^-J<J ., с четвертого выхода на первый выход сумматора-вычитателя 1.7— значение Ц} »5· 2“^. Со второго выхода регистра 2,4 на вход блока 3.3 сдвига подается величина СЦ|‘. С первого выхода блока 3.3 сдвига на третий вход сумматора— вычитателя 1,5 поступает значение WJ· 3*2 , со второго выхода на третий вхоп сумматора-вычитателя 1,6- значение (fl) j-6 -2²J, с третьего выхода па второй вхоп сумматора-вычитателя 1.7-значение Wj. · 10’2 Со второго выхода регистра 2,5 (па черте»® 2 ) на выход блока 3.4 сдвига (на. чертеж®

3. L -1) подается величина V.j . С пер» вого выхода блока 3.4 сдвига на четвертый вхоп сумматора-вычитателя 1,6 поступает значение Vj , со второго щ выхода на третий вход суммотора-вычитателя 1.7 - значение Vj 10’2’л1. Со второго выхода регистра 2,6 (па чертеже 2bUl) на вход блока 3.5 сдвига (на чертеже 3. N ) подается величина С емко·· да блока 3,5 сдвига на четвертый вход сумматора-вычитателя 1.7 поступает значение Sj · 5.2.-J. С выхода блока формирования констант 4 на второй вход суммажора-вычитателя 1.2 подается величина ₃₀ 2. Результаты операции в сумматоревычитателе 1.7 подают па второй (вычитающий). вход сумматора-вычитателя 1,1.

С выходов сумматоров-вычитателей 1.11.6 результаты .алгебраического суммиро- 25 вания’ подаются младшими разрядами вперед на входы старших регистров 2.1+2.6 соответственно и продвигаются по мере освобождения разрядов при сдвиге к началу этих регистров. После окончанияj-ой <>0 итерации в регистрах 2,1-2,6 содержатся промежуточные результаты. После выполнения каждой итерации в блоке 5 анализа определяется значение сигнала по знаку содержания регистра 2.1, а также производится сравнение этого содержания с нулем. Особенностью данного алгоритма является то, что при нулевом содержании регистра 2.1 процесс вычисления закончен и в регистрах 2.2 - 2.6 содержатся точные значения вычисляемых корней N-й степени из функций, причем этот момент для большинства значений · аргументов наступает на итерации, номер которой меньше и . При пулевом значении в регистре 2.1 со второго выхода блока 5 анализа выдается сигнал останова и блок 6 управления перестает выдавать тактовые импульсы на следующей итерации.

После выполнения цикла вычисления, со— стоящего из πι-l итераций или при нулевом содержании регистра 2,1 в регистре 2.2 содержится значение корня пятой степени из эргу мента X, деленного на аргумент У, в регистре 2,3~ значение корня пятой степени из аргумента X, умноженного на четвертую степень аргумента У, в регистре 2,4-значение корня пятой степени из квадрата X, умноженного на куб аргумента У, в регистре 2,5 - значения корня пятой степени из куба аргумента X, умноженного на квадрат аргумента У, *в регистре 2,6 значение корня пятой степени из четвертой степени аргумента X, умноженного на аргумент У.

Максимальное время вычисления одновременно всех указанных корней равно в тактах. Т $ TL (+| (-1) · Аргументы X и У могут быть представлены в системе счисления с фиксированной запятой.с пределами от величины больше нуля до единиц ы.

В таблице приведен числовой пример вычисления указанных корней для аргументов X = 0,0156 25 и У = 0,5. В колонках таблицы последовательно приведены _ номер итерации, содержание регистра 2.1, значение оператора j, ₊ для следующей итерации и содержания регистров 2.2 + 2.6 соответственно.

•О - 0,484375 ~ 1 1

1 0,5

Окончание процесса вычисления для этого случая происходит на второй итерации, длительность процесса равна 30 тактам для двенадцатиразрядното аргумента в предположении, что формирование значений в блоках сдвига 3,1-3,5 осуществляется за один такт. Точность вычисления определяется длиной разрядки сетки устройства.

0,5 0,5 0,5 0,5

0,25 0,125 0,6 25 0,03125

Время вычисления даже одного результата в предложенном устройстве значительно меньше времени вычисления в известных аналогичных устройствах, причем использование асинхронного режима (прерываете процесса вычисления при равенстве нулю содержания регистра 2.1) дополнительно сокращает время вычисле пия. По сравнению с известными устройст9 вами предлагаемое устройство позволяет опновременно вычислять корни N -й степени из частного двух аргументов и произведения их степеней (сумма степеней аргументов всегда равна вепичинеН). 5

Параллельно—последовательная структура предлагаемого устройства обладает’ простотой схемных решений из стандартных цифровых элементов и может быть изготовлена в виде одной БИС, обладает ми-^° нимальными аппаратурными затратами с высоким быстродействием.

Данное устройство используется в качестве специализированного вычислительного блока (спецпроцессора) в уп- ¹⁵ равняющих или вычислительных системах для работы в реальном масштабе времени, в вычислительных машинах для научных расчетов, в настольных вычислителяхи т п

Claims (2)

1.Авторское свидетельство СССР К9 127862, кл.с Об F 7/38, 1957.

2.Авторское свидетельство СССР № 491946, кл.С06 F 7/38, 1973.

В Тицапк -- ; - - ,

..,„,.1..