SU651341A1 - Устройство дл умножени - Google Patents

Description

1

Изобретение относитс  к вычислительной технике, может быть использовано в электронных вычислительных машинах.

Известно устройство дл  умножени , содержащее регистр множител , накапливающий регистр, сумматор, регистр множимого с блоком парафазного приема кода 1, которое анализирует триггер -младщего разр да регистра множител  и, если этот триггер находитс  в состо нии «единица, выполн ет сложение и сдвиг регистра множител  вправо, и если он в «нулевом состо нии - только сдвиг регистра множител . Вторым тактом код накапливающего регистра сдвигаетс  вправо.

Таким образом, указанное устройство выполн ет умножение только на один разр д множител , что не отвечает современным требовани  к быстродействию ЭВМ.

Известно также устройство дл  умножени , содержащее сумматор, регистры множимо ,го и множител , переносов и частичных произведений, логический элемент преобразовани  множимого, а также триггер запоминани , два дополнительных младщих разр да и один дополнительный старший разр д сумматора, два дополнительных младщих разр да регистра переносов и систему св зей дополнительного оборудовани  с основным 2.

В этом устройстве происходит умножение на два разр да множител , что повышает быстродействие схемы. Однако наличие дополнительного оборудовани  сумматора и регистров, расшир ющее разр дную сетку, специфично только дл  умножени  и не может быть использовано при выполне-нии других операций обработки информащхи. При использовании подобных устройств в процессоре ЭВМ дополнительное оборудование сумматора и регистров нарушает регул рность структуры, затрудн ет их реализацию средствами микроэлектроники и снижает коэффициент использовани  аппаратуры.

Наиболее близко к предлагаемому устройство дл  умножени  п-разр дных чисел, содержащее регистры множимого и множител , информационные входы которых соединены со входами устройства, сдвигающий регистр, выход которого подключен ко входу регистра множител , выходы регистра множимого и сдвигающего регистра подклк)чены к первому и второму входам сумм;атора-вычитател , первый выход которого (ОЧен К управл гющейу входу сдвигающего регистра, второй - ко входу регистра переноса, третий - ко входу счетчика, блока управлени , регистра-множител , первому входу сдвигающего регистра 3. Однако в св зи с тем; чть бтрицательные операнды в известном устройстве представлены в дополнительном коде и отрицательный результат согласно принципам работы должен быть представлен в дЬполт нительном коде, а устройство ориентировано на умножение модулей чисел с получением модул  результата, необходимы дополнительные действи  по анализу знаков операндов и перевод их в пр мой код, а также по анализу знака результата и перевод полученного модул  отрицательного результата в дополнительный код. Кроме того, отсутствие дополнительного разр да сумматора вынуждает масщтабировать операнды (уменьшать множитель в 2 раза) и выполн ть дополнительный цикл умножени  на младший разр д множител  после окончани  основного цикла. Указанные дополнительные действи  значительно снижают быст родействие устройства. Цель изобретени  - повышение быстродействи  схемы. Достигаетс  данна  цель тем, что в устройство введены элементы И-НЕ, первый вход которого подключен к выходу регистра переноса, второй вход - к четвертому выходу сумматора-вычитател , выход элемента подключен ко второму входу сдвигающего регистра, группа элементов И-НЕ и два буферных регистра, причем выходы п-1, п-2, п-3 разр дов регистра множител  подключены к информационным входам первого буферного регистра и к первым входам элементов И-НЕ группы, вторые входы которых подключены к выходу счетчика , выходы элементов И-НЕ группы подключены к информационным входам трех младших разр дов второго буферного регистра , информационный вход старшего разрйд  которого подклк)Чен к выходу счетчика, информационные выходы буферных регистров подключены ко входам блока управлени , третий выход сумматора-вычитател  подключен к управл ющим входам буферных регистров: Введение элемента И-НЕ, включенного между регистром переноса и старшим разр дом сдвигающего регистра, позвол ет распростран ть значений переноса из арифметического блока в качестве знака промежуточного результата и устран ет масштабирование операндов. Введение двух буферных регистров, на которые заноситс  значение трёх разр дов йможитёл , позвол ет совместить В одном такте анализ разр дов множит л  и сдвиг множител , использу  управл ющие регистры поочередно. Анализ трех разр дов мно жител  и распространение значени  пере . . , носа в качестве знака промежуточного произведени  позвол ет умножать числа, представленные в дополнительном коде,с получением отрицательного результата сразу в дополнительном коде. Это устран ет необходимость предварительного анализа сомножителей и, вз ти  дополнительного кода результата. Таким образом,.введение дополнительных регистров и вентилей и указанных св зей между ними приводит к ускорению умножени  вследствие изъ ти  подготовительньтх и заключительньгх действий, а также совмещени  анализа цифры множител  с его сдвигом. На чертеже приведена функциональна  схема предлагаемого устройства Устройство содержит сумматор-вычитателн 1, регистр множимого 2, сдвигающий регистр 3, регистр переноса 4, элемент И- НЕ 5, регистр множител  б, состо щий из разр дов 7-9, буферный регистр 10, состо щий из разр дов 11 -13, группу элементов И-НЕ 14-16, буферный регистр 17, состо щий из разр дов 18-20, блок управлени  22, счетчик 23. С помощью устройства происходит умножение на два разр да множител  с учетом третьего, причем отрицательные операнды берутс  в дополнительном коде со знаком, а отрицательный результат получаетс  в дополнительном коде автоматически. Устройство работает следующим образом . Непосредственно перед выполнением цикла умножени  на регистр множимого 2 помещают множимое со знаком, на регистр множител  6 - множитель со знаком с внеш-него входа 24. Сдвиговый регистр 3 устанавливают в нуль. Операнды со знаком «минус представлены в дополнительном коде, т. е. с «единицей в старшем разр де. Сдвиговый регистр 3 и регистр множител  6 образуют сдвигающий регистр двойной длины. В подготовительном такте содержимое регистра множител  6 по сигналу из блока управлени  22 сдвигаетс  на два разр да влево, и на счетчик 23 заноситс  константа К количества циклов. К -1, где п - разр дность множит л . Содержимое группы разр дов 7-9 регистра множител  6 через элементы И-НЕ 14-16 по сигналу из блока управлени , 22 принимаетс  на разр ды 18-20 буферного регистра 17. При этом ввиду отсутстви  сигНала со счетчика 23, свидетельствующего о его нулевОм состо нии, в старший разр д буферного регистра 17 заноситс  значение «нуль, а элементы И-НЕ 14-16 открыты. Положение группы разр дов регистра множител  6 выбирают следующим образом . . Разр д 7  вл етс  п-1-вым, разр д 8  вл етс  п-2-м, разр д 9  вл етс  п-3-ьим, где п - разр дность регистра множител  6.

Таким образом, предварительно в разр д 18 буферного регистра 17 заноситс  «нуль, в разр д 19 - последн   цифра множител , в разр д 20 - предпоследн   его цифра. Множитель сдвигом на два вправо возвращаетс  в исходное состо ние. На этом этап загрузки буферного регистра заканчиваетс .

Таблица выполн емых действий в зависимосги ог состо ни  управл ющих регистров

Умножение происходит путем многократного выполнени  действий, приведенных в таблице. Оно состоит из элементарных операций: либо сложени  суммы частных произведений , расположенной на сдвиговом регистре 3, и MHokHNforo, расположенного на регистре множимого 2, либо вычитани  множимого из суммы частных произведений и операций сдвига результата на двойном сдвигателе, образованном сдвиговым регистром 3 и регистром множител  6. Сложение и вычитание выполн нэтс  сумматором-вычитателем 1 по сигналам из блока управлени  22.

В каждом такте умножени  происходит синхронный сдвиг содержимого сдвигового регистра 3 и регистра 6 множител , причем младшие разр дь произведени  переход т из сдвигового регистра 3 в регистр 6 множител , замеща  множитель. Выдвигаемые разр ды множител  тер ютс . Особенность сдвига заключаетс  в том, что он выполн етс  с распространением значени  знакового разр да суммы частных произведений вправо (так называемый арифметический сдвиг)..Если при сложении или вычитании содержимого регистра множимого 2 и сдвигающего регистра 3 переполн етс  сумматор арифметического блока 1, то по управл ющему выходу этого блока сигнал поступает на элемент И-НЕ 5 и открывает его, и значение переноса сумматора, зафиксированное в регистре переноса 4, поступает на сдвигающий регистр 3 и распростран етс  при сдвиге в качестве значени  знакового разр да суммы частных произведений. Переполнение сумматора-вычитател  определ ют следующим образом. Переполнени  нет, если при арифметическом действии одновременно отсутствовали переносы в стар ц5ий разр д сумматора арифметического блока 1 и из старщего разр да сумматора в регистр переноса 4. Если же был перенос в старщий разр д сумматора, а из него переноса не .бь1ло, или не было переноса в старщий разр д, а изнего был, така  ситуаци  определ етс  как переполнение, и сумматорвычитатель по управл ющему выходу вырабатывает сигнал на элемент И-НЕ 5. При этом Состо ние регистра переноса 4, фиксирующего перенос, может быть как «единичное , если был перенос из сумматора по первому , информационному выходу арифметического блока 1, или «нулевое, если переноса не было. Управление процессом умножени  производитс  блоком 21, например микропрограминым , с помощью буферных регистров 10 и 17. В первом такте умножени  значение буферного регистра 17 принимаетс  в блок управлени  22, и последний вырабатывает последовательность сигналов, реализующих действи  по таблице. При этом в младшем разр де 18 второго буферного регистра 17 всегда находитс  нуль. Одновременно блок управлени  22 подает сигнал на буферный регистр 10 дл  приема значени  группы разр дов множител  регистра 6, и в разр дах 12 и 13 буферного регистра 10 фиксируютс  два очередных разр да множител , а в разр де 11 старший разр д предыдущей пары разр дов множител . Во втором цикле умножени  блок управлени  22 вырабатывает последовательность сигналов, реализующих действи  по таблице в соответствии с состо нием буферного регистра 10, причем значение счетчика 23 дополнительно уменьшаетс  на единицу. Одновременно с анализом состо ни  буферного регистра 10 на буферный регистр 17 принимаетс  следующа  пара разр дов множител  и старший разр д предыдушей пары (на которую происходит умножение в .этот самый момент). Таким образом значени  очередных разр дов множител  занос тс  за такт до умножени  на них. Это позвол ет сохранить значение старшего разр да пары цифр множител , не ввод  дополнительных разр дов в регистр множител  6. Умножение продолжаетс  до тех .пор, пока в такте анализа буферного регистра 10 значение счетчика 23 не станет нулевым. Сигнал из счетчика 23 заносит в разр д 21 буферного регистра 17 единицу и запрещает прием через элементы И-НЕ 14-16 в остальные разр ды того же регистра содержимого группы разр дов регистра множител  6. В последнем цикле умножени  значение буферного регистра оказываетс  1000, и блок управлени  22 прекращает умножение . Запрет приема в разр ды 18-20 буферного регистра 17 делаетс  в цел х экономии  чеек пам ти микропрограммнбго блока управлени  22. Предлагаемое устройство имеет существенньгё преимущества по сравнению с известными , так как позвол ет повысить быстродействие вычислительных машнн путем ускорени  выполнени  широко распространенной операции умножени . При реализации изобретени  в вычислительной машине фактически не возникает

Claims (3)

1. 8 НУЖДЫ во внедрении специфической аппаратуры , так как все перечисленные блоки и регистры устройства используютс  и при выполнении других операций системы команд . Кроме того, ввиду значительного упг рощени  управлени  оборудованием при выполнении операции зна.чительно снижаетс  объем микропрограмм, если используетс  микропрограммный принцип управлени . Формула изобретени  Устройство дл  умножени  п-разр дных чисел, содержащее регистры множимого и множител , информационные входы которых соединены со входами устройства, сдвигающий регистр, выход которого подключен ко входу регист|эа множител , в.ыходы регистра множимого и сдвигающего регистра подключены к первому и второму входам сумматора-вычитател , первый выход которого подключен к управл ющему входу сдвигающего регистра, второй - ко входу регистра переноса, третий ко входу счетчика , блока управлени , регистра множител , к первому входу сдвигающего регистра, отличающеес  тем, что, с целью повышени  быстродействи  схемы, в нее введены элемент . И-НЕ, первый вход которого подключен к выходу регистра переноса, второй - к четвертому выходу сумматора-вычитател , выход элемента И-НЕ подключен ко второму входу сдвигающего регистра, группа элементов И-НЕ и два буферных регистра , причем выходы п-1, п-2, п-3 разр дов регистра множител  подключены к информационным входам первого буферного регистра и к первым входам элементов И-НЕ группы, вторые входы которых подключены к выходу счетчика, выходы элементов И-НЕ группы подключены к информационным входам трех младших разр дов второго буферного регистра, информационный вход старшего разр да которого подключен к выходу счетчика, информационные вы-ходы буферных регистров подключены ко входамблока управлени , третий выход сумматоравычитател  подключен к управл ющим входам буферных регистров. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 318941, G 06 F 7/50, 12.07.68.
2. 2.Авторское свидетельство СССР № 357561, G 06 F 7/30, 23.06.70.
3. 3.Флорес А. Opt-анизаци  вычислительных машин, М., «Мир, 1972, с. 309-311.

   Д

   Зпгг: