DE2730793A1 - Multiplikationseinrichtung fuer im komplementcode dargestellte zahlen - Google Patents

Multiplikationseinrichtung fuer im komplementcode dargestellte zahlen

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DE2730793A1
DE2730793A1 DE19772730793 DE2730793A DE2730793A1 DE 2730793 A1 DE2730793 A1 DE 2730793A1 DE 19772730793 DE19772730793 DE 19772730793 DE 2730793 A DE2730793 A DE 2730793A DE 2730793 A1 DE2730793 A1 DE 2730793A1
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Valerij Fedorovitsch Gusev
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IVANOV GENNADIJ NIKOLAEVITSCH
JARMUCHAMETOV AZAT USMANOVITSCH
KONTAREV VLADIMIR JAKOVLEVITSCH
KREMLEV VJATSCHESLAV JAKOVLEVITSCH
KRENGEL GENRICH ISAEVITSCH
SCHAGIVALEEV MANSUR ZAKIROVITSCH
SCHTSCHETININ JURIJ IVANOVITSCH
Original Assignee
IVANOV GENNADIJ NIKOLAEVITSCH
JARMUCHAMETOV AZAT USMANOVITSCH
KONTAREV VLADIMIR JAKOVLEVITSCH
KREMLEV VJATSCHESLAV JAKOVLEVITSCH
KRENGEL GENRICH ISAEVITSCH
SCHAGIVALEEV MANSUR ZAKIROVITSCH
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
    • G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
    • G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA

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Description

Die Erfindung betrifft Ziffernrechenmaschinen, insbesondere Multiplikationseinrichtungen für im Komplementcode dargestellte Zahlen und kann bei Zentraleinheiten von elektronischen Rechenmaschinen verwendet werden.
Von den bekannten Multiplikationseinrichtungen für im Komplementcode dargestellte Zahlen kommt der Erfindung als technische Lösung eine Multiplikationseinrichtung für Zahlen (A. Plores "Organisation von Rechenmaschinen", Verlag "Mir", Moskau, 1972,S. 309 bis 311) am nächsten, die ein Speicherregister für den Multiplikator und ein Speicherregister für den Multiplikanden enthält, das mit einem Eingang des Rechen-
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werke verbunden ist, dessen anderer Eingang an einen Ausgang eines Schiebe registers angeschlossen ist. Der Informationseingang dec Schic bTcgist era ist mit dem Infoririationsausgang des Rechenwerks und ein Stcuereingang des Sch Ιοί·'-· registers mit dem »Steuerwerk verbunden. An das Steuer-
ι\ι':Γ CiC Γ
werk sind auch/Zählereingang ,/struerßiiigang des ßpe icherregicters i'ür den Multiplikator, dosscn. Infoiu-.-itlonaeingang mit dem Verschiebuugsregiütcr verbunden iöt, und/Steuereingang des mit einem Übertragsregister verbundenen Keehnmverks angeschloGsen.
Gemäß der Arbeitsv.cise von Heclienü :;::c]iinenf bei denen die bekannte l'ultiplikatiorißcinr.i.chturjg für Zahlen rn;;r-: cndot v.'ird , Diü.'ison die Operanden im Koiuplewontcodo dargestellt werden, weshalb eine vorJieidge Analyse des Vox'zeichens des Produkts und noiner Speicherung durch ein Flip-Flop vorgenommen wird.
Dann werden die Absolutwerte der Multiplikanden ermittelt, die in das Register für den Multiplikanden bzw. daß Register für den Multiplikator eingetragen werden. Für einen Eultiplikationszyklus wird es mit einer Stelle des Multiplikators multipliziert. In den Zähler wird eine der Stellenzahl des Multiplikators gleiche Konstante der Zyklenzahl der Multiplikation eingetragen.
Die Multiplikation wird mittels einer mehrfachen Ausführung von durch den Wert der niedrigsten Stelle des Multiplikators im vorliegenden MultiplikaticntiZj uius üesi/iuiinten Operationen vorgenommen. Wenn der Inhalt der niedrigsten Stelle des Multipli-
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kators ein 11L" ist, so erfolgen eine Addition vom Multiplikanden zu einem im :;oh:i oot register ^o:,·:. leLc^'c· Teilprodukt und eine Einschreibung eines neuen Teilprodukts in das '--h;ol·' register mit einer Verschiebung um eine Stolle nach recht.1.. Ist der Inhalt der niedrigsten stelle dos L'uiülplil.ators eint.· "0"^ so erfolgt nur eine Verschiebung dos Tei.l.produkts vv.i eine C tülle nach rechts und keine Addition. Gleich . .-:o i t ig erfolgt eine Vox·- Schiebung des Multiplikators um eine SLe]Ie nach rechts, die ausgestoßene Stelle geht verloren, und f-.uJ.Jf den Plata der freigegebenen höchsten Stelle des Speicherr.'^.iMÜors für den Multiplikator wird die niedrigste Stelle des Produkts aus dem .>·;:.!.'--
br.-register ubernoi<ii;ien. Nach der Ausführung eines I,!u.'l tlplikations.'^klus wird vom Zählerinhalt eiuu Kins subtrabiort. Der Multiplikationsvorgnng wird so lange fortgesetzt, bis der Zühl.erinhalt gleich Mull gev.'orden ist. Nach Op&rationsende bei der Multiplikation befindet sich dns höchste Wort des Produkts im
Schic V: register und das niedrigste Wort im Speicherregister für den I.iultiplikator. Auf Grund der Vorüeichcnana]yae für das Produkt von Zahlen wird dor ohalhone Absolutwert der negativen Zahl in den Komplettentcode übersotzt.
Die genannte Einrichtung führt also die Multiplikation nur mit einer Stelle des lailt.iplikatocü fur einen l.'.ultiplikationszyklus aus, was den an die Schnellwirkung der Zentraleinheit einer EDVA gestellten modernen Forderungen nicht gureoht wird. Darüber hinaus v;erden zusützlic))« Oj-ir-rationoii '/.lit· Vorzei-
7 ,ι') R H ;-i / OH Γ) Η
L JNSPECTEO
chonanalyse für die Operanden und deren Übersetzung in den direk ten Code sowie eine Oborset^uur der- erhaltenen Absolutwertes des negativen JM'gebnis.ses auf Grund der Vorivöichenuna-lyse für das Produkt iii den Komplement code bonot-i;, t,, All das 'verursacht oirion zuRÜtrilichon Zeitaufwand, van di!" Sehne 1!wirkung der Einrichtung boträchtlieu heTul>si'.t?.L·,
Ziel der vor] icf-'.nd.-'.ii i.i'Ci ridunü IrA. cü, d.io Schnell': ' μ i'" der Zt±nl;raJ.·::ii\\:<. It von l'il&lrt.-.Töncnreclio.nuiajcliinoa zu erhöhen.
Der .liriiru'.anr, Hffjl die Aui^ctbo :/.u;'vrun:io, t;ine Multiplika-
inrichtum'i für äia Koi)!pJ.o;-iOijtc oc'k· ciarr;estollte Zahlen iJU Gclialion, deren AuifüliTunc <;:> gestattet, die Multiplikation mit zv'i-i Gtellcn dei; Ivullj pliha Lorj unter· .Bcruckuichtigui^ eiiioi· dritten für einen I.;ultiplil:atjonsz,7kliiä vorzunehmen und auHerdeiü öiri negatives Ergebnis im Koiüpleiiuuiteocle ohne zuyütaliche Bereelinurj^cn zu er-juitteln.
Die gestellte Aufrabe wird daduroh gelöst, daß bei der Multiplikationseinriehturg für im Kouipiejuentcodo dax-gectellte Za)"ilen, die ein üpeieborregiater fur den luultix)liicator und ein ijj.uicjierrügi.ster für den Multiplikanden enthält, das mit einem Eingang des Kechenwerka gekoppelt ist, dessen anderer Eint';ang an einen Ausgang eines :k;liicl-r v(!gi:iters angeschlossen ist,
wobei der 1 nforinationseingang dos i>.hj.eb·' registers mit
den Inforipation.'jaungang des Keclienwerks verbunden ist, ein ütou-
des f'chiel ο registeis on daa Steuerwerk angc-
Oo ν ci':r
schlossen 1st, an <):<-.i. V.fihlcre i ngang, /:;t;c uorein^i-ng des Spnic
709883/0858 ORIGINAL
registers für den Multiplikator dessen Informationseingang mit ι
der dem Verschiebungsregister verbunden ist, und/steuereingang des mit einem Übertragnregister verbundenen Rechenwerks angeschlossen sind, gemäß der Erfindung SpeicherregiGter für die vorgegebene Stellenzahl des Multiplikators vorgesehen sind, die Inforiüationseingänge des einen von ihnen mit dom Speicbcrregir.ier für den Multiplikator und die Iniormatiorisausgänge und dei* otwuereingang dieses Registers mit dein Steuerwerk verbunden sind, viobci die Informationseingänge des anderen »Speichorre^iaters für die vorgegebene Stellenzahl des Multiplikators wit deu Ausgängen einer Gruppe von UND-NICHT-Elementen gekoppelt sind, deren Eingänge an das Speicherregister für den Multiplikator und Steuereingänge an den Ausgang des Zählers angeschlossen sind, der mit dem anderen Speicherregister für die vorgegebene ßtellenzani des Multiplikators verbunden ist, dessen Stcuercingang und Informationsausgänge an das Steuerwerk angekoppelt cind, und daß die Einrichtung ein UMD-NICHT-Eleiuent enthält, dessen Steu-
cTc.'.-f.en
ereingang an den Steuerausgang des Rechenwerks,/Informationsdo .';.'. ο η eingang an das Übertragsregister und /Ausgang mit dem anderen
Steuereingang des Verschiebungsregisters gekoppelt ist.
Die vorliegende Erfindung wird nachstehend anhand des in der Zeichnung dargestellten Ausführungsbeispiels
näher erläutert, in der eine Blockschaltung der Multiplikationseinrichtung für im Komplementcode dargestellte Zahlen wiedergegeben ist.
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Die Lultiplikationseinrichtung für im Komplementcode dargestellte Zahlen enthält ein Speieberregister 1 für den Multiplikator und ein Speicherregister 2 für den Multiplikanden, das mit einem Eingang 3 des Rechenwerks 4 verbunden ist. Der Eingang 5 den Rechenwerks 4 ist mit einem Ausgang eines Schieberegisters G gekoppelt. Der Inforinationseingang 7 des Sch.U:~[.;-".reQir.<tuTs 6 ist rait dem Informationsausgang des Rechenwerks 4 verbunden. Der Ausgang des Steuerwerks 8 ist mit dem Slcuereing.'.Uig 9 des Sch:'.-.!^registers G, mit dem Eingang 10 eines Za.h3.ers 11, mit dem Eingang 12 des Registers 1, mit einem IJingang 13 des Rechenwerks 4 und mit den Steuereingängen 14 und 15 von Speicherregistern 16 bzw. 17 für die vorgegcbene Stellen zahl des Multiplikators verbunden. Der Informationseingang 18 des Registers 1 ist mit dem Schieberegister 6 gekoppelt. Die Ausgänge einer Gruppe von Stellen 19» 20, 21 des Registers 1 sind mit den Informationseingaben von Stellen 22, 23, 24 des Registers 17 und über eine Gruppe von UND-NJCUT-Ulementen 25,26,27 mit den Informationseingängen von Stellen 28,29,30 des Registers 16 gekoppelt. Die Informationsausgänge der Stellen 22 und 28,23 und 29,24 und 30 der Register 16 und 17 sind vereinigt und mit dem Steuerwerk 8 verbunden. Der Ausgang des Zählers 11 ist mit den Steuereingängen der Gruppe der UND-NICUT-Elemente 25,26,27 und mit dem Eingang 31 der höchsten Stelle 32 des Registers 16 verbunden. Der Ausgang der Stelle 32 des Registers 16 ist mit einem Eingang 33 des Steuerwerks 8 verbunden.
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Der Eingang eines Übertrogsregistors 34 ist mit dem Rechenwerk 4 gekoppelt. Der Informationseingang 35 eines UND-NICHT-Eleraents 36 ist mit dem Übertragsregister 34, sein Steuereingang 37 mit dem Steuerausgang des Rechenwerks 4 verbunden. Der Ausgang des UND-NICHT-Elements 36 ist mit einem Steuereingang 3ü des Cc-biobc.) registers 6 verbunden.
Mit Hilfe der vorliegenden Multiplikationseinrichtung für im Komplementeode dargestellte Zahlen wird mit zwei Stollen des Multiplikators unter Berücksichtigung einer dritten für einen i.Iultiplikationszyklus multipliziert, wobei die negativen Operanden im Kompleraentcode mit dem Vorzeichen übornoiMBon werden und sich das negative Multiplikationsrosultat gleichfalls im Komplementcode ergibt.
Die Einrichtung arbeitet v;ie folgt. Unmittelbar vor der Ausführung der Operation einer Multiplikation von Zahlen wird in das Eegister 2 der Multiplikand mit dem Vorzeichen, in das Register 1 der Multiplikator mit dem Vollzeichen eingetragen. Daß
Schieberegister 6 wird in den "O"-Zustand gebracht. Das Register 6 und das Register 1 stellen ein Schieberegister doppelter Lange dar.
Im Vorbereitungstakt wird der Inhalt des Registers 1 auf ein am Steuereingang 12 eintreffendes Signal des Steuerwerks 8, beispielsweise für eine f.likroprogrammsteuerungj um zwei Stellen nach links verschoben. In den Zähler 11 wird eine der Zyklenzahl der Multiplikation gleiche Konstante eingetragen.
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Die Konstaate wird nach der Besiehung:
üii 11 ult, wob ei
I: eine Konstante der Zyklen zahl der Multiplikation und
π rl ic; Stellenzabi des Multiplikator«
bedeuten.
Die Signale von den Ausgängen der Gruppe der Stellen 19» 20 und 21 des Registers 1 kommen am Eingang der Gruppe der
UND-NlClEMvLeiiiente 25,26 und 2? an. Ist der Inhalt des Zählers 11 ungleich Null, co gelangt an die Steuereingänge der Gruppe der UND-WICIIT-Iillemento 25,26,27 ein Signal, das den Durchgang dieser Information freigibt.
Vom Ausgang der Gruppe der UND-NICHT-Elemente 25, 26 und 27 wird die Information in dio entsprechenden Stellen 28,29,
30 des Registers 16 auf ein am Steuereingang 14 des Registers 16 vom Steuerwerk 8 eintreffendes Signal eingeschrieben.
Dasselbe Signal vom Steuerwerk 8 setzt die Stelle 32 des Registers 16 auf Null, denn der Inhalt des Zählers 11 ist ungleich Null.
Die Lage der Gruppe der Stellen 19, 20 und 21 des Registers 1 wird wie folgt gewählt:
Die Stelle 21 lot die (n-1)-te Stelle des Registers 1;
die Stelle 20 ist die (n-2)-te Stelle des Registers 1; die
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Stelle 19 ist die (n-3)-te Stelle des Registers 1, wo η die Nummer der niedrigsten Stelle de« Registers 1 bedeutet.
In die Stelle 30 des Registers 16 wird also eine "Null11, in die Stelle 29 die letzte Ziffer des Multiplikators, in die Stelle 28 die vorletzte Ziffer des fwultiplikators eingeschrieben.
Dann wird das Register 1 auf ein Signal vom Steuerwerk ß um zwei Stellen nach rechts verschoben und kehrt in den Ausgnngczustand zurück.
Im ersten Multiplikationszyklus gelangt die Information vom Ausgang oes Registers 16 in das Steuerwerk 8, das eine durch den Inhalt des Registers 16 festgelegte Signalfolge erzeugt. Gleichzeitig gibt das Steuerwerk 8 ein am Steucreingang 15 des Registers 17 ankommendes Signal ab, das eine Einschreibung der Information in die Stellen 22,23,24 dea Registers 17 freigibt. Diese Information kommt von den entsprechenden Stellen 19,20,21 des Registers 1. Hierbei sind in den Stellen 22 und 23 des Registers 17 die zwei nächsten Stellen des Multiplikators und in der Stelle 24 des Registers 17 die höchste Stelle des vorhergehenden Stellenpaares des Multiplikators fixiert.
Die Multiplikation erfolgt durch eine mehrfache Ausführung von in der Tabelle angegebenen und durch eine vom Steuerwerk 8 in Abhängigkeit vom Inhalt der Register 16 und I7 erarbeitete Signalfolge bestimmten Operationen.
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Tabelle
r-jIt von .Stollen der Ausführung von j.lementaroperationen gister 16 und 1?
32 28 29 30
22 23 2'\
0 0 0 0 Verschiebung um 2 Stellen nach rechts
0 0 0 L Addition, Verschiebung um 2 Stellen
nach rechts
0 0 L 0 Addition, Verschiebung um 2 Stellen
nach rechts
O 0 L L Verschiebung um 1 Stelle nach rechts,
Addition, Verschiebung um 1 Stelle nach
rechts OLOO Verschiebung um 1 Stelle nach rechts,
Subtraktion, Verschiebung um 1 Stelle
nach rechts OLOL Subtraktion, Verschiebung um 2 Stellen
nach rechts OLLO Subtraktion, Verschiebung um 2 Stellen
nach rechts
OLLL Verschiebung um 2 Stellen nach rechts I* 0 0 0 Ende des Multiplikationszyklus
Auf durch das Steuerwerk 8 erzeugte, an den Steuereingängen des Rechenwerks 4, dem Steuereingang 9 des Verschiebungsregis-
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ters 6, dem Steuereingang 12 des Registers 1 ankommende Signale
die
werden/in der Tabelle angegebene-: elementaror-Operafcionen ausgeführt. D.h.j es erfolgen entweder eine Addition dcß Inhalts des Registers 2 zu einem im Schieberegister 6 .-rt.-rpe.ichertr.n Teilprodukt und eine Verschiebung der Suu-me um zwei Stellen nach rechts, oder eine Subtraktion des Inhalts des Registers 2 vom Teilprodukt und eine Verschiebung des neuen Teilprodukts um zwei Stellen nach rechts usw.
In jedem Kultiplikationszyklus erfolgt eine simultane Verschiebung des Inhalts des Schiebe registers 6 und dc3 Speichorregistere 1 für den Multiplikator, wobei die herausgeschobenen niedrigsten Stellen des Multiplikators verlorengehen, während die niedrigsten Stellen des Produkts aus dem Schieberegister 6 in das Register 1 übernommen werden, wobei sie den Multiplikator ersetzen.
Die Besonderheit der Verschiobeoperation besteht darin, daß sie mit einer Fortpflanzung des Wertes der Vorzeichenstelle der Summe der Teilprodukte bei der Verschiebung nach rechts ausgeführt wird.
Falls bei der Ausführung der Addition oder Subtraktion des Inhalts des Registers 2 und des Schieberegisters 6 ein Überlauf in dem (in Fig. nicht gezeigten) Summator des Rechenwerks 4 auftritt, erscheint am Steuerausgang des Rechenwerks 4 ein am Steuereingang 37 des UND-NICHT-Klenients 36 ankommendes Signal. Dieses Signal gibt den Durchgang über das UND-NICHT-
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-Element 36 eines am Eingang 35 vom Ausgang des Übertragsregisters 34 eintreffenden Signals frei. Das Signal gelangt vom Ausgang des UND-NICIIT-Elements 36 zum Steuereingang 38 des Schieberegisters 6 und wird als Vorzoichenbit eingespeichert.
Dies gestattet es, im Kociplemontcode dargestellte Zahlen mit sofortigem Erhalt eines negativen Ergebnisses im Kompleincntcode zu multiplizieren.
Der Überlauf im Summator des Rechenwerks 4 wird auf folgende Weise festgestellt: Eg liegt kein Überlauf vor, wenn bei der Ausführung einer Rechenoperation gleichzeitig Überträge in die höchste Stelle des Summators des Rechenwerks 4 und von der höchsten Stelle des ßummators des Rechenwerks 4 in das Übertragsregister 34 stattgefunden haben oder nicht. Wenn aber ein Übertrag in die höchste Stelle des Suimnators stattgefunden hat und von dieser keiner, oder wenn es keinen Übertrag in die höchste Stelle des Summators und von der höchsten Stelle doch einen gegeben hat, so wird solch eine Situation als Überlauf im Summator definiert. In diesem Fall wird am Steuerausgang des Rechenwerks 4 ein überlaufsignal des Summators gebildet.
Im zweiten Multiplikationszyklus liefert das Steuerwerk 8 eine Folge von Signalen, die es gestatten, Elementaroperationen entsprechend dem Inhalt des Registers 1? auszuführen. Gleichzeitig wird vom Inhalt des Zählers 11 eine Eins abgezogen und in das Register 16 eine Information vom nächsten Stellenpaar des Multiplikators und von der höchsten Stelle des vorhergehenden Paares übernommen, mit dem zum gegenwärtigen Zeitpunkt multipliziert wird.
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Die Werte der nächsten Stellen dea Multiplikators werden also in das Register 16 oder 17 ein<m Takt vor der Multiplikation mit ihnen übertrugen. Diec gestattet es, den Wert der höchsten Stelle des Ziffernpaures dec Multiplikators zu erhalten, ohne Zusatzstellen in das Register 1 einzuführen.
Der Multiplikationsvorgang dauert v>o lange an, bis der Inhalt des Zählers 11 gleich Null geworden ist. Ein die llulleinstellung des Inhalts des Zählers 11 anzeigendes Signal gelangt auf den Eingang 31 des Register« 16 und stellt auf ein Signal vom Steuerwerk 8 die Stelle 32 des Registers 16 in einen 11L"-Zustand ein und sperrt den Durchgang der nächsten Stellen des Multiplikators über die Gruppe der UND-NICIIT-Elemcnte 25,26,27. Deshalb wird der Wert des Registers 16 im letzten !.!ultiplikationszyklus LOOO betragen, und das Steuerwerk 8 Uitfrt den l'ultiplikationsvorgang ab.
Die erfindungsgemäße Multiplikationsei nrichtung für Zahlen gestattet es, die Schnelligkeit der Zentraleinheit von Rechenmaschinen durch Verkürzung der Ausführungszeit der weit verbreiteten Operation der Multiplikation zu erhöhen.
Bei der Realisierung der Erfindung in einer Rechenmaschine entsteht praktisch keine Notwendigkeit, eine spezielle Apparatur einzuführen, denn alle aufgezählten Einheiten und Register der Einrichtung werden auch bei der Ausführung der anderen Operationen des Befehlssystems benutzt.
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Leerseite

Claims (1)

  1. PATENTANSPRUCH
    Multiplikationseinriclitung für im Komplementcode dargestellte Zahlen, die ein Speicherregister für den Multiplikator und ein Speicherregister für den Multiplikanden enthält, das mit einem Eingang des Rechenwerks gekoppelt ist, dessen anderer Eingang an einen Ausgang einee Schieberegisters angeschlossen ist, wobei der Informationseingang des Schieberegisterc mit dem Informationsausgang des Rochenwerks verbunden ist
    und ein Steuereingang des Schiebe registers an das Steu-
    der der
    erwerk angeschlossen ist, an das/Zähloreingang, /Steuereingang des Speicherregiflters für den Multiplikator, dessen Informations-
    der eingang mit dem Schieberegister verbunden ist, und/Steuereingang des mit einem Übertragsregister verbundenen Rechenwerks angeschlossen sind, dadurch gekennzeichnet, daß . . sie Speicherregister (16, 17) für die vorgegebene Stellenzahl des Multiplikators enthält, die Informationseingänge des einen (17) von ihnen mit dem Speicherregister (1) für den Multiplikator und die Informationseingänge und der Steuereingang (15) dieses Registers (17) mit dem Steuerwerk (8) verbunden sind, wobei die Informationseingünge des anderen Speicherregisters (16) für die vorgegebene Stellenzahl des Multiplikators mit den Ausgängen einer Gruppe von UND-NICHT-Elementen (25,26,27) gekoppelt sind, deren Eingänge an das Speicherregister (1) für den Multiplikator und Steuereingänge an den Ausgang des Zählers (11) angeschlossen
    709883/0850
    ORIGINAL INSPEpTED
    sind, der mit dem anderen Speicherregister (16) für die vorgegebene Stellenzahl des Multiplikators verbunden ist, dessen Steuereingang (14) und Informationsausgänge an das Steuerwerk (0) angeschlossen sind, und daß die Einrichtung ein UND-NICHT-Element
    (36) enthalt, dessen Steuereingang (37) an den Steuerausgang des
    dessen
    Rechenwerks (4),/Informationseingang (35) an das tfbertragsregis-
    dessen
    ter (34) und/Ausgang mit dem anderen Steuereingang (38) des Verschiebungsregisters (6) gekoppelt ist.
    7 (j '! R 8 3 / 0 8 5 8
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* Cited by examiner, † Cited by third party
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PL199449A1 (pl) 1978-03-28
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