DE1184122B - Addiervorrichtung - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Internat. Kl.: G 06 f

Deutsche Kl.: 42 m -14

Nummer: 1184 122

Aktenzeichen: J 22897IX c/42 m

Anmeldetag: 21. Dezember 1962

Auslegetag: 23. Dezember 1964

Es ist bereits eine große Datenverarbeitungsanlage beschrieben worden, in der die Datenwörter in Abschnitte, sogenannte Bytes, unterteilt sind. Die Verarbeitung erfolgt byteweise nacheinander. Die zu verarbeitende Bytelänge kann mit Hilfe einer Kennzeichnung in den Befehlen gewählt werden.

Verarbeitung in Bytes wählbarer Länge verleiht diesem bekannten System eine beträchtliche Flexibilität. Man benötigt dabei weniger Befehle, weil viele in herkömmlichen Anlagen nötige Befehle, die die Verarbeitung von Teilen von Befehlen oder Datenwörtern steuern, entfallen können.

Die vorgenannte Datenverarbeitungsanlage ist zwar in den Grundzügen beschrieben, Einzelheiten der Schaltung sind jedoch nicht bekanntgeworden. Die vorliegende Erfindung gibt eine Lösung an, wie Abschnitte von Datenwörtern nacheinander addiert werden können, wobei die Länge der Abschnitte frei gewählt werden kann.

Die Erfindung betrifft eine Addiervorrichtung, die nacheinander gleiche, in ihrer Länge durch die Befehle wählbare Abschnitte (Bytes) verarbeitet.

Gekennzeichnet ist die Erfindung dadurch, daß für jede mögliche Länge der binär zu verarbeitenden Bytes je eine Und-Schaltung vorgesehen ist, die jeweils ein Ausgangssignal abgibt, wenn ein die Bytelänge und ein einen Übertrag aus der jeweils höchsten Stelle des bei der Addition errechneten Bytes angebendes Eingangssignal vorhanden sind, und daß die Ausgänge der Und-Schaltungen vorzugsweise über eine Oder-Schaltung mit einer Verriegelungsschaltung verbunden sind, die den Übertrag beim folgenden Zyklus, bei dem das nächste Byte verarbeitet wird, der niedrigsten Stelle des Addierers zuführt.

Die Erfindung wird an Hand der nachstehenden Zeichnungen beschrieben:

F i g. 1 ist ein Blockdiagramm eines Datenverarbeitungssystems, in dem ein bevorzugtes Ausführungsbeispiel der Erfindung enthalten ist;

Fig. 2 zeigt eine Schaltung, die in dem bevorzugten Ausführungsbeispiel nach Fig. 1 verwendet wird;

F i g. 3 stellt typische Taktimpulse dar, die in dem System von Fig. 1 verwendet werden;

F i g. 4 veranschaulicht einen Rechenzyklus, in dem System von Fig. 1;

Fig. 5 zeigt ein Befehlsformat;

Fig. 6 ist ein Diagramm einer Schaltmatrix, die in dem System von F i g. 1 verwendet wird;

Fig. 7 stellt eine Schaltoperation in der Matrix von F i g. 6 dar;

Addiervorrichtung

Anmelder:

International Business Machines Corporation,

New York, N. Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. E. Böhmer, Patentanwalt,

Böblingen (Württ.), Sindelfinger Str. 49

Als Erfinder benannt:

Lewis Edward King, Poughkeepsie, N. Y.

(V. St. A.)

Beanspruchte Priorität:
V. St. v. Amerika vom 28. Dezember 1961
(162 893)

F i g. 8 zeigt eine andere Schaltmatrix, die zur Realisierung der Erfindung verwendet wird;

Fig. 9 stellt eine Schaltoperation in der Matrix von Fig. 8 dar;

Fig. 10 zeigt eine Addierergruppe, die in dem System von Fig. 1 verwendet wird;

Fig. 11 zeigt eine Kombination von Addierergruppen wie der in F i g. 10 gezeigten;

Fig. 12 veranschaulicht eine weitere Schaltmatrix, die in dem System von F i g. 1 benutzt wird.

Allgemeine Beschreibung

Das Datenverarbeitungssystem von Fig. 1 verarbeitet veränderliche Felder von binären oder dezimalen Informationen. Die veränderlichen Felder werden byteweise verarbeitet. Ein Byte ist eine kleine Einheit dezimaler oder binärer Daten. Ein binäres Feld wird in Bytes zu 1 bis 8 Bits und ein dezimales Feld in Bytes zu 1 bis 4 Bits verarbeitet. Binäre und dezimale Addieroperationen mit veränderlicher FeIdlänge werden von einer serienweise arbeitenden Recheneinheit (SAU) 101 ausgeführt, die aus den Schaltungsblöcken unter der Linie 101a besteht.

Außerdem enthält das System von Fig. 1 eine parallel arbeitende Recheneinheit 102, in der Mantissenoperationen mit Gleitkomma und binäre Multiplizier- und Dividieroperationen mit veränderlicher Feldlänge ausgeführt werden.

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Befehle und Daten werden aus einem Haupt- 112 und hat hundertachtundzwanzig Stellen, die aber

speicher (nicht gezeigt) über die Leitung 103 emp- alle den sich ergebenden Operanden enthalten,

fangen, und die Ergebnisse werden zum Speicher Die drei Grundeinheiten des Serienrechners 101

über die Leitung 104 durch eine Steuereinheit 105 sind das Speicherregister 112, das den Operanden zurückübertragen. Befehle gelangen über die Leitung 5 aus dem Hauptspeicher enthält, das Akkumulator-

107 zu einer Befehls- und Indexierungseinheit 106. register 116, das den anderen Operanden enthält, . .... In der Einheit 106 wird jeder Befehl entschlüsselt, und die logische Schaltung 117, in der die beiden und wenn festgestellt wird, daß ein Befehl auszufüh- Operanden rechnerisch oder logisch verknüpft wer-

ren ist, wird der Befehl zu einer Vorausschaueinheit den können. Nach Fig. 1 werden die Daten aus dem

108 gesendet, wo eine weitere Entschlüsselung er- io Akkumulatorregister 116 und dem Speicherregister folgt. Die Vorausschaueinheit 108 stellt fest, ob der 112 in die logische Schaltung 117 geleitet, wo Addi-Befehl für die serienweise arbeitende Recheneinheit tionen, Subtraktionen oder andere logische Opera-

101 oder für die parallel arbeitende Recheneinheit tionen stattfinden. Das Ergebnis wird je nach der

102 bestimmt ist. Ein Befehl für den Serienrechner Operation wieder in das Akkumulatorregister 116 101 wird über die Ausgangsübertragungsleitung 109 15 oder das Speicherregister 112 eingespeichert. Zum in das Ausführungsregister 110 übertragen. Beispiel werden bei einer Addition Informationen

Nach dem Übertragen eines Befehls zum Register aus dem Akkumulatprregister 116 und dem Speicher-HO wird ein Operand erhalten. Beim Entschlüssen! register 112 in einer Addiereinheit 118 verknüpft, des Befehls bestimmt die Befehls- und Indexierungs- und das Ergebnis wird wieder in das Akkumulatoreinheit 106, welcher Operand benötigt wird und wo 20 register 116 eingespeichert. Wenn statt dessen die sich der Operand im Hauptspeicher befindet. Die Operation »Addieren zum Hauptspeicher« lautet, Befehls-und Indexierungseinheit 106 löst automatisch findet die Rechnung in der logischen Einheit 117 eine Hauptspeicher-Leseoperation aus, damit Infor- statt, und die Daten werden in das Speicherregister mationen aus dem Speicher über die Steuereinheit 112 anstatt in das Akkumulatorregister 116 zurück-105 zur Vorausschaueinheit 108 übertragen werden. 35 übertragen.

Wenn die Vorausschaueinheit 108 feststellt, daß der Die Daten in dem Akkumulator- und Speicherserienweise arbeitende Rechner 101 bereit ist, eine register können in jedem beliebigen Speicherort Operation auszuführen, und daß der Operationscode stehen und jedes beliebige Format haben. Damit verim Ausführungsregister 110 steht, sendet die Voraus- schiedene Feldlängen und Felder in verschiedenen schaueinheit 108 den Operanden über die Ausgangs- 30 Speicherorten verarbeitet werden können und die Übertragungs-Sammelleitung 111 zu einem Speicher- Schaltung so klein wie möglich gehalten werden kann, register 112. In dem in Fig. 1 gezeigten Ausfüh- sind besondere Mittel zum Steuern der Entnahme aus rungsbeispiel hat das Speicherregister eine Länge von dem Akkumulator- und Speicherregister nötig. Daten hunderachtundzwanzig Stellen, obwohl bei der Ver- werden aus dem Akkumulator- oder dem Speicherarbeitung von Feldern veränderlicher Länge der 35 register unter der Steuerung zugeordneter Schaltgrößte Operand aus dem Speicher, der verarbeitet matrizen 119 bzw. 120 zu jeweils 16 Bits ausgelesen, werden kann, 64 Bits enthält. In diesen 64 Bits kann Die aus den 16-Bit-Gruppen benötigten Informatiojedoch eine Wortgrenzüberschreitung enthalten sein. nen werden durch die Bitadressensteuerung 121 für Damit jeder Fall von Wortgrenzüberschreitungen das Akkumulatorregister und die Bitadressensteuewahrgenommen werden kann, muß daher das 40 rung 122 für das Speicherregister ausgewählt Aus Speicherregister 112 hundertachtundzwanzig Stellen jedem Register 112 und 116 werden 16 Bits ausumfassen. Hierdurch wird der mögliche Fall berück- gelesen, aber für jede Operation werden nur 8 Bits sichtigt, daß ein Feld eine Länge von z. B. 64 Bits ausgewählt. Diese werden ate das ausgewählte Byte hat und das höchststellige Bit des ausgewählten bezeichnet. Der Rest jeder 16-Bit-Gruppe ist das Feldes das letzte Bit eines Kernspeicherwortes ist. Es 45 sogenannte Restbyte.

ist dann nötig, ein Kernspeicherwort auszulesen, um Ausgewählte Bytes aus den Akkumulator- und

das eine Bit in der höchsten Stelle zu erhalten, und Speicherregistern werden durch die logische Einheit außerdem muß zur Erlangung der anderen 63 Bits 117, wo die Rechenfunktionen stattfinden, zu einer das nächste Kernspeicherwort ausgelesen werden. In Einspeicherungs-Schaltmatrix 123 übertragen. Hier oder aus dem Serienrechner 101 übertragene Infor- 50 wird eine Einspeicherungssteuerung entweder von mation wird stets durch das Speicherregister 112 ge- der Bitadressensteuerung 121 über Leitung 124 oder leitet. Bei der Rückkehr in den Hauptspeicher ge- von der Bitadressensteuerung über Leitung 125 auslangen die Daten aus dem Register 112 über die geführt, je nachdem, ob die Einspeicherung in das Sammelleitung 113 in eine arithmetische Prüfeinheit Akkumulatorregister 116 oder in das Speicherregister 114, wo bestimmte Prüfungen der Information aus- 55 112 erfolgen soll. Es ist nur eine Einspeicherungsgeführt werden, und dann über die Sammelleitung Schaltmatrix nötig, weil bei keiner Operation des 115 in die Vorausschaueinheit 108. In der Voraus- Serienrechners 101 eine gleichzeitige Einspeicherung schaueinheit 108 wird die Operation geprüft, um zu in das Akkumulator- und das Speicherregister erbestimmen, wo die Information im Hauptspeicher forderlich ist. Daher genügt ein Satz von Schreibeingespeichert werden muß. Die Vorausschaueinheit 60 leitungen für beide Register. Die in den Bitadressen- 108 bewirkt dann, daß die Daten zusammen mit der Steuerungen 121 und 122 enthaltenen Informationen betreffenden Hauptspeicheradresse zur Speicher- werden von dem Befehl im Ausführungsregister 110 Sammelleitungs-Steuereinheit 105 geschickt werden. abgeleitet. Das Register HO enthält Datendefinitions-Für die meisten Operationen des Serienrechners felder, aus denen hervorgeht, wo die Informationen ist zusätzlich zu dem erwähnten Operanden ein 65 i_n dem Akkumulator- und Speicherregister beginnen, zweiter Operand nötig. Der zweite Operand steht wieviele der Informationen in jedem Zyklus zu vergewöhnlich im Register 116, das ein Akkumulator- arbeiten sind und wann das Verarbeiten der Informaregister ist. Das Register 116 gleicht dem Register tionen beendet sein soll.

Impulsverteiler

Ein Impulsverteiler 124 (Fig. 1) empfängt Haupttaktimpulse über die Sammelleitung 125 und liefert verschiedene Ausgangsimpulse auf den Leitungen 126 bis 129. Die Eingangsimpulse zum Impulsverteiler 124 sind A-A-A-, B-B-B- und A -A -A -Vorimpulse (Fig. 3). Mit Hilfe dieser Eingangsimpulse wird eine Anzahl von Ausgangsimpulsen erzeugt.

Der verfrühte A-A-A-Vorimpuls oder verfrühte Abtastimpuls leitet dem Serienrechner 101 ein Weiterschaltsignal zu, so daß der nächste Datenzyklus gleich beginnt. Jetzt werden als Vorbereitung für den Beginn des Datenzyklus die Ausleseadressen auf den laufenden Stand gebracht. Der A-A-A-Vorimpuls und der A-A-A-Impuls erzeugen zusammen ein Zeitsteuersystem für jeden Datenverarbeitungszyklus des Serienrechners. Das Verriegelungstor 141 wird benutzt, um Informationen festzuhalten oder eine Veränderung des Ausgangssignals aus der logischen Einheit des Serienrechners 101 während der Abtast- oder Einspeicherungszeit zu verhindern. Gleichzeitig werden die Signale auf den Steuerleitungen verändert und die Auslese-Bitadressenregister für den nächsten Zyklus auf den laufenden Stand gebracht.

Die B-A-Zeitimpulse (Fig. 3) werden vom Serienrechner 101 benutzt, um Informationen an andere Einheiten weiterzuleiten. Damit andere Einheiten die Information durch Abtasten mit einem A -Impuls annehmen können, muß der Serienrechner 101 sein Signal vor dieser Zeit oder mit einem B-A-Zßitimpuls zu dem Empfänger weiterleiten.

Bei allen Befehlen für den Serienrechner 101 wird die Operation durch aufeinanderfolgendes Verarbeiten von Datenbytes ausgeführt, bis das vollständige Feld verarbeitet ist. Jedes Datenbyte wird zur A -Impulszeit aus dem Rechenregister herausgezogen. Die Daten werden durch die logische Einheit 117 geschickt, die aus offenen Torschaltungen oder einer Schaltung besteht, die keine Register enthält, welche Zwischeneinstellimpulse benötigen. Dann werden die Informationen beim nächstfolgenden A -Impuls wieder in das Register eingespeichert. Die Verarbeitung jedes Datenbytes wird als Zyklus bezeichnet. Der Zyklus dauert von einem A -Impuls bis zum nächsten A-Impuls. Fig. 4 zeigt, wieviel Zeit etwa nötig ist, damit die Daten durch jeden Bereich des Datenweges gelangen.

Serienweise arbeitende Recheneinheit

Operationen oder Befehle, die in Serienrechner

101 ausgeführt werden, können in mehrere verschiedene Kategorien eingestuft werden. Die größte Kategorie ist die ganzzahliger Rechenbefehle. Diese Kategorie läßt sich in Addierbefehle und kombinierte Operationsbefehle aufteilen. Die Addierbefehle, nämlich »Addieren«, »Addieren zum Speicher«, »Speichern«, »Laden« und »Vergleichen«, werden vollkommen in Serienrechner 101 ausgeführt. Die kombinierten Operationen werden teilweise im Serienrechner 101 und teilweise im Parallelrechner

102 ausgeführt. Der für schnelle Berechnungen mit Gleitkomma ausgelegte Parallelrechner 102 multipliziert und dividiert mit hoher Geschwindigkeit. Der Serienrechner 101 ist so ausgelegt, daß er diese Geschwindigkeit im Parallelrechner 102 ausnutzt, um die Multiplikation und Division für den Serienrechner 101 auszuführen. Daher ordnet bei den kombinierten Operationen »Multiplizieren«, »Multiplizieren und Addieren« und »Dividieren« der Serienrechner 101 lediglich die Daten in ein Format ein, das es dem Parallelrechner 102 ermöglicht, sie zu verarbeiten. Die zweite größere Kategorie von Operationen umfaßt die logischen Verknüpfungen, nämlich Befehle zum Ausführen von Und-, Oder- und anderen logischen Funktionen zwischen Daten aus Hauptspeicher

ίο und Akkumulator.

Ein typisches Befehlsformat für ganzzahlige Rechenoperationen ist in Fig. 5 dargestellt. Jeder Befehl für den Serienrechner 101, dar dem in F i g. 5 gezeigten Typ angehört, wird zum Ausführungsregister 110 übertragen, um im Decoder 130 entschlüsselt zu werden. Die Bedeutung einiger Bitstellen in dem Befehl von Fig. 5 wird nachstehend angegeben:
Stelle 0 enthält eine 1, wenn in dem Operanden

ao eine Wortgrenzüberschreitung WBC vorkommt, Dieses Bit hat die Wirkung, 64 zur Bitadresse des Befehls zu addieren, wenn der Operand zwei Wörter überlappt. Um die Wirkung zu veranschaulichen, sei eine bestimmte Bitadresse betrachtet. Der Befehl gibt

2S^: Bit 50 mit der Feldlänge 24 an. In der Befehls- und Indexierungseinheit 106 wird die Feldlänge zur Bitadresse addiert und ergibt eine abgewandelte Bitadresse 10, die die Einerstelle des Feldes bezeichnet und die Bitadresse ist, die im Ausführungsregister 110 ankommt. Wenn eine Wortgrenzüberschreitung vorkommt, bewirkt das· Bit in Stelle 0, daß 64 zu dem vorstehenden Wert addiert wird, woraus sich eine Gesamtadresse 74 ergibt.
Die Stellen 3 bis 8 enthalten Feldlängeninformationen.

Die Stellen 9 bis 11 geben die Bytegröße an.
Die Stellen 12 bis 18 geben das Feld an, in dem das rechte Ende des ausgewählten Bytes des Akkumulatorregisters 116 liegt.

Die Stellen 19 bis 24 enthalten die Bitadresse des rechten Endes des Operanden im Speicherregister. Diese Information wird durch das WBC-Bit abgewandelt, das in der Stelle 0 liegt.

Stelle 30 zeigt an, ob die Operation binär oder dezimal ausgeführt werden soll.

Die Stellen 31 bis 35 enthalten den Operationscode. Alle Operationen werden im Entschlüsseier 140 entschlüsselt. Jeder Operationscode veranlaßt die Erregung einer Leitung, die nur dem betreffenden Befehl zugeordnet ist, sowie mehrerer Leitungen, die gemeinsam mit anderen Operationen benutzt werden.

Akkumulator- und Speicherregister

Akkumulator- und Speicherregister bestehen aus hundertachtundzwanzig Speicherstellen. Die Speicherstellen sind von 0 am höchststelligen Ende bis 127 am niedrigststelligen Ende numeriert. In dem System von Fig. 1 ist daSi Akkumulatorregister 116 ein adressierbarer Speicherort. Die linke Hälfte des Akkumulatorregisters ersetzt den Kernspeicherort 8 und seine rechte Hälfte den Kernspeicherort 9. Das Speicherregister 112 ist nicht adressierbar und nur von der Vorausschaueinheit 108 und der Rechenprüfeinheit 114 aus zugänglich. Jedes Register enthält 16 Bytes zu je 8 Bits. Die Register sind in Bytes unterteilt, um die Verarbeitung der Daten und die Prüfung zu erleichtern.

Auslesesteuerung (Fig. 6, 7, 8)

Wie erwähnt, werden 16 Bits aus jedem Register in eine erste Ebene der zugeordneten Schaltmatrix 119, 120 übertragen. Diese Bits werden stets auf Bytegrenzen ausgelesen .Wenn eine Bitstelle im rechten 8-Bit-Byte einer 16-Bit-Gruppe liegt, geht sie in eine Stelle in der ersten Ebene der Schaltmatrix. Wenn sie im linken Byte einer Gruppe liegt, geht

einheit nicht benötigt. Im vorliegenden Beispiel, bei dem die in der Rechenoperation zu verwendende Bytegröße gleich 8 ist, sind die ausgewählten und Restbytes gleich groß. Unter bestimmten Bedingungen wäre es möglich, daß das ausgewählte Byte aus weniger als 8 Bits besteht, z. B. aus nur einem Bit. In diesen Fällen nimmt die Größe des Restbytes zu, und zwar im selben Maße, wie die Größe des gewählten Bytes abnimmt. Das Restbyte nimmt nicht an

es in eine andere Stelle der ersten Schaltmatrixebene. io den Rechenvorgängen in der logischen Einheit 117

Beim Auslesen aus dem Akkumulator-oder Speicherregister während einer Operation »Addieren« ist es z. B. nötig, nur wenige Bits aus den insgesamt möglichen hundertachtundzwanzig auszuwählen. Jede Auslese-Schaltmatrix besteht aus zwei verschiedenen Schaltungen, einer ersten Ebene (Fig. 6) und einer zweiten Ebene (F i g. 8).

Die Aufgabe der Schaltmatrix der ersten Ebene (Fig. 6) besteht darin, zwei Bytes der insgesamt

teil, sondern wird zurückgehalten, um die logische Einheit 117 herumgeführt und vor dem Einspeichern in das Akkumulator- oder Speicherregister wieder mit dem Ergebnis kombiniert.

Der rechte Teil oder das ausgewählte Byte der Schaltmatrix der zweiten Ebene wird in jedem Falle in die logische Einheit 117 eingegeben. Der linke Teil oder das Restbyte wird den Umgehungsschaltungen 131 und 132 (Fig. 1) zugeleitet. Es ist jeweils

16 Bits auf Bytegrenzen ausgelesen werden.

F i g. 7 zeigt die Wirkungsweise der Schaltmatrix der ersten Ebene. Hier ist das Akkumulatorregister

Einspeicherungs-Schaltmatrix

Im vorliegenden Beispiel einer »Addieren«-Operation sind die acht rechten Bits das ausgewählte Byte und die acht linken Bits das Restbyte. Diese

16 Bytes im Akkumulator- oder Speicherregister aus- 20 nur eine der Umgehungsschaltungen 131 oder 132 zulesen. Die beiden ausgelesenen Bytes werden durch aktiv, was von dem Register bestimmt wird, in das die Bitadresse in dem zugeordneten Bitadressen- die Einspeicherung erfolgt. Für das Einspeichern in register, z. B. Register 601 (F i g. 6), bestimmt. Bei das Akkumulatorregister ist die ΛΒ-Umgehungs-Operationen des Serienrechners 101 werden jeweils schaltung 131 aktiv und für das Einspeichern in das höchstens 8 Bits verarbeitet, um aber sicherzustellen, as Speicherregister die Umgehungsschaltung 132. In daß die benötigten 8 Bits ausgewählt werden, müssen dasjenige Register, welches das Ergebnisregister ist,

werden daher jeweils die gleichen Restbits wieder eingespeichert, die ausgelesen worden sind, und dazu noch die neuen Ergebnisbits. Daher werden die Ausin 16 Bytes zu je 8 Bits unterteilt, die mit A₀ bis B₇ 30 gangssignale der logischen Einheit 117 mit den Restbezeichnet sind. bits in einer Kombinations-Verriegelungsschaltung Es sei nun ein bestimmtes Beispiel für die binäre 133 kombiniert, deren Ausgangssignale in die EinOperation »Addieren« betrachtet, und zwar sei an- speicherungs-Schaltmatrix 123 gelangen,
genommen, daß die Adresse der niedrigsten Stelle
des benötigten 8-Bit-Bytes 75 ist. Im Akkumulator- 35
register liegt die Adresse 75 im Byte B₁, aber die
benötigten 8 Bits sind nicht vollständig in einem einzigen Byte enthalten. Daher ist es erforderlich, beide
Bytes B₀ und B₁ in die Stellen 0 bis 15 der Schaltmatrix der ersten Ebene zu übertragen. Das benötigte 40 Informationen müssen umgeordnet werden, um in Byte liegt in der Mitte dieser Gruppe, d. h. in den dasselbe Format zurückgebracht zu werden, das sie Adressen 68 bis 75 des Akkumulatorregisters oder bei der Entnahme aus dem Akkumulatorregister den Stellen 4 bis 11 der Schaltermatrix der ersten hatten. Zu diesem Zweck müssen die Informationen Ebene (Fig. 6). verschoben werden. Das wird von der Einspeiche-Die Addiereinheit 118 (F i g. 1) kann diese Bits in 45 rungs-Schaltmatrix 123 ausgeführt, die näher in ihrer gegenwärtigen Lage nicht verwenden. Damit Fig. 12 dargestellt ist. Die Einspeicherungs-Schaltdas ausgewählte Byte von der Addiereinheit 118 ver- matrix 123 verschiebt das Ergebnis in der Kombinaarbeitet werden kann, müssen die Daten am äußer- tions-Verriegelungsschaltung nach links, bis es die sten rechten Ende des 16-Bit-Feldes stehen. Die Um- richtige Stelle einnimmt, um wieder in den adressier-Ordnung dieses Feldes in der Weise, daß das ausge- 50 ten Speicherort des Akkumulator- oder des Speicherwählte Byte an das rechte Ende des Feldes gelangt, registers eingespeichert zu werden. Die Einspeicheist die Aufgabe der Schaltmatrix der zweiten Ebene
(Fig. 8), die eine Schiebeoperation ausführt. Der
Betrag der Verschiebung wird durch die niedrigsten
Bits der Adresse bestimmt. Im vorliegenden Falle 55
zeigt die Adresse 75 an, daß die Einerstelle des ausgewählten Bytes einen Abstand von vier Stellen vom
rechten Ende des Bytes B₁ hat. Daher ist in der
Schaltmatrix der zweiten Ebene (Fig. 8) eine

Rechtsverschiebung um vier Stellen nötig, um das 60 adresse eines der ursprünglichen Operandbytes ist) ausgewählte Byte in bezug auf die Eingänge der werden entschlüsselt, um die Größe der Verschiebung

rungs-Schaltmatrix 123 kehrt die vorher von der Auslese-Schaltmatrix der zweiten Ebene ausgeführte Verschiebung wieder um.

Gemäß Fig. 12 empfängt die Einspeicherungs-Schaltmatrix 123 16 Bits aus der logischen Einheit 117, wobei das Ergebnisbyte die am weitesten rechte liegenden Stellen besetzt. Die vier niedrigststelligea Bits der Bitadresse des Ergebnisbytes (die die Bit-

Addiereinheit 118 richtig auszurichten. F i g. 9 zeigt, wie das zwischen den Schaltmatrizen der ersten und zweiten Ebene stattfindet.

Nach der Verschiebung sind die rechten acht Stellen aus der Schaltmatrix der zweiten Ebene das ausgewählte Byte, und die linken acht Stellen bilden ein Restbyte, das aus Bits besteht, die die Addier-

zu bestimmen. Diese Bits in den niedrigsten Stellen bestimmen die Datenregistersteile des niedrigsten Bits der 16 Bits des Ergebnisbytes.

Wie bei der Byteentnahme ist das Ergebnisbyte in 16 Bits eingebettet, die ursprünglich aus dem Register ausgelesen worden sind, und alle sechzehn werden wieder in ihre ursprünglichen Stellen eingespeichert,

ίο

wobei das Ergebnisbyte an die Stelle des ursprünglichen Operandbytes tritt.

Addiereinheit

118 in der logischen Einheit 117 ist ein 12stelliger Addierer mit schneller Übertragsweiterleitung. Er ist in Fig. 10 und 11 im einzelnen veranschaulicht.

Die Durchlaufzeit, die ein Übertrag in einem großen herkömmlichen Addierer braucht, ist in einer schnell arbeitenden Rechenmaschine nicht mehr zulässig. Daher werden Übertragsvorausschauschaltungen verwendet. Der Addierer mit Übertragsvorausschau hat eine höhere Arbeitsgeschwindigkeit durch zusätzliche Schaltungen, die imstande sind, vorherzusagen, wieviele Stellen von einem Übertrag betroffen sein werden, und den Übertrag fast gleichzeitig in alle betroffenen Stellen einzuführen. Fig. 10 zeigt die logische Schaltung einer vierstelligen Addierergruppe mit Übertragsvorausschau.

Die Oder-Schaltungen 01, 02 usw. bestimmen, ob ihre jeweiligen Addiererstellen einen Übertrag weiterleiten, d. h. einer der Eingänge A oder B erregt ist. Eine im Weiterleitungszustand befindliche Addiererstelle leitet jeden Übertragseingang zur nächsten Stelle weiter, und wenn diese im Weiterleitungszustand ist, wird der Übertrag auch zur nächsthöheren Stelle weitergeleitet. In Fig. 10 sei angenommen, daß die ^-Eingänge der Stellen 1, 2 und 3 erregt sind und ein Übertrag CO in Stelle 1 eingeführt wird. Der Übergang CO wird fast gleichzeitig in die Stellen 2, 3 und 4 über Und-Schaltungen A1, A 2 und A 3 eingegeben. Die Ubertragungsweiterleitung zu Addiererstellen innerhalb einer Gruppe wird als erste Ebene der Ubertragsvorausschau bezeichnet.

Obwohl es deutlich ist, daß der Addierer mit Übertragsvorausschau ,schneller arbeitet als der konventionelle Addierer, nimmt die Zahl der für Vorausschauzwecke nötigen Schaltungen mit zunehmender Größe des Addierers schnell zu. Aus diesem Grunde ist der Addierer mit Übertragsvorausschau in Gruppen von Addiererstellen unterteilt. Die Addierergruppen werden von Übertragsvorausschauschaltungen in derselben Weise wie einzelne Addiererstellen geprüft. Wenn also alle Stellen einer Addierergruppe im Weiterleitungszustand sind, wird ein in die betreffende Gruppe eingebrachter Übertrag CO sofort zur nächsten Gruppe weitergeleitet. Fig. 11 zeigt die Logik der Übertragsweiterleitung von Gruppe zu Gruppe innerhalb eines Teils eines großen Addierers. Die Übertragsweiterleitung von Gruppe zu Gruppe wird als zweite Ebene der Übertragsvorausschau bezeichnet. In beiden Ebenen der Übertragsvorausschau wird die gleiche Logik verwendet. Die Logik der ersten Ebene steuert den Übertrag von Stelle zu Stelle: ^innerhalb einer Gruppe und die Logik der zweiten Ebene den Übertrag von Gruppe zu Gruppe. •Wie Fig. 11 zeigt, hat der Addierer 118 drei 4stellige Gruppen von Addierern mit Übertragsvorausschau. Als einzelne Funktion kann in dem Addierer 118 die Addition ausgeführt werden. Der Serienspeicher 101 subtrahiert durch Addieren entweder des Zehner- oder des Zweier-Komplements, je !nachdem, ob es sich um eine dezimale oder eine binäre Operation handelt. Daher müssen Echt-Komplement-Einheiten vorgesehen werden, die die Informationen ohne Änderung für »Addier«-Operationen geradlinig weiterleiten. Dies sind die Echt-Komplement-Schaltungen 133 und 134 in Fi g. 1. Wenn eine »Subtrahieren«-Operation angezeigt ist und dezimal gerechnet werden soll, erzeugt die Echt-Komplement-Einheit das Neunerkomplement der Zahl. Wenn binär gerechnet werden soll, bildet die Echt-Komplement-Einheit das Einer-Komplement der Zahl. In den Addierer 118 wird im ersten Zyklus der Subtraktion ein Übertrag eingegeben, um "entweder das Neuneroder das Einer-Komplement zu bilden. Weil der Addierer 118 grundsätzlich binär arbeitet, liegt das

ίο Ausgangssignal stets in binärer Form vor. Daher muß der Ausgang dezimal korrigiert werden, wenn dezimal gerechnet wird. Das geschieht in der Dezimal-Korrektureinheit 135 (Fig. 1). Bei binären Operationen wird die dezimale Korrektur unterdrückt, und das Ausgangssignal des Addierers 118 wird statt dessen über eine binäre Echt-Komplement-Schaltung 136 geleitet. Bei Operationen'des Serienrechners 101 ist es bis zur Verarbeitung des letzten Bytes unbekannt, ob das Resultat eine echte oder eine Komple-

ao mentzahl ist. Wenn daher das letzte Byte verarbeitet wird, werden die Maschinenschaltungen abgefragt, um festzustellen, ob das Ergebnis echt oder komplementär ist. Wenn es echt ist, ist die Operation beendet. Wenn es ein Komplement ist, wird das ganze Ergebnis wieder aus dem entsprechenden Register ausgelesen, in der dem betreffenden Register zugeordneten Echt-Kompleme^t-Ejnheit wieder komplementiert, durch den 'Addierer118 geleitet und wieder in das Ergebnisregister 116 oder 117 eingespeichert.

Bei Operationen des Serienrechners 101 werden nur die acht rechten Stellen des 12stelligen Addierers benutzt. Die akkumulierte Summe wird der Dezimal-Korrektureinheit 135 oder der Echt-Komplement-Schaltang436 zugeführt. In Dezimaloperationen verläuft der Pfad vom Addierer 118 aus durch die Dezimal-Korrekturschaltung 136 in die Kombinations-Verriegelungsschaltung 133 und .weiter in die Einspeicherungs-Schajtmatrix 123.. Die binäre Echt-Komplementeinheit 136 wird in Gleitkommaopera* tionen und in binären.Operationen des Serienrechners 101 verwendet.

Wie beschrieben, gelangen 8-Bit-Bytes in den 12stelligen Addierer. Bei binären Operationen werden 8 Bits normalerweise aus dem Akkumulatorsowie dem Speicherregister durch die Echt-Komplement-Einheiten zum AddieretfttlS übertragen. Wenn bei der binären Operation die: angegebene Feldlänge nicht ein Vielfaches von 8 ist, enthält das letzte sowohl aus dem Akkumulator^ Ms auch dem Speicherregister verwendete Byte weniger als 8 Bits. Bei Dezimaloperationen werden,aus 4 Bits bestehende Bytes verwendet. In diesem Ealle sind die vier linken Bits, die aus dein Speicherregister 112 in den Ad-» dierer gelangen, stets Nullen,iDie vier höchststelligen Bits, die aus .dem Akkumulatorregister 116 in clen Addierer 118 übertragen "werden,' werden nicht gesperrt, sondern diese SteUenwwerden nicht aus dem Addierer 118 hinausübertrageö. Bei einer Dezimaloperation ist es möglich, eine\1infer 4 liegende Bytegröße anzugeben. In diesem Fälle werden in den höchsten Stellen stehende Nullen zum Byte aus dem Speicherregister hinzugefügt*Y'und dieses erweiterte Byte wird mit einem normalen Byte aus dem Akkumulatorregister kombiniert......y,

Übertragsauswäbleinheiten

Unter Bezugnahme auf die- vorstehende Beschreibung sei nun eine typische Operation nach der Er^

409 759/311

Claims (1)

11 12

findung betrachtet. Wie schon erwähnt, arbeitet der eingespeicherte Ergebnis über den Addierer 118 wie-

Serienrechner 101 entweder binär oder dezimal ent- der beim nächstfolgenden Zyklus eingespeichert, um

sprechend der Bitstelle 30 des Befehls. den eben festgestellten Übertrag weiterzuleiten.

Dem Addierer 118 in F i g. 1 ist eine Übertrags- Um die Erfindung weiter zu veranschaulichen, sei

Maskenschaltung 137 zugeordnet, die eine Oder- 5 angenommen, daß eine dezimale Addieroperation

Schaltung 138 speist. Einen weiteren Eingangsimpuls stattfinden soll. In diesem Falle ist die Dezimalüber-

empfängt die Oder-Schaltung 138 aus der Dezimal- trag-Torleitung 211 als Ergebnis der Entschlüsselung

Korrektureinheit 135. Der Ausgangsimpuls der Oder- des zugehörigen Befehls aktiv.

Schaltung 138 wird einer Übertrags-Verriegelungs- An einer Dezimaloperation sind Bytes mit einer

schaltung 139 zugeleitet, deren Ausgangsimpuls xo Länge von 4 Bits beteiligt. Daher kann ein Übertrag

wiederum über Leitung 140 zum Addierer 118 zu- während jedes Addierzyklus aus der vierten Stelle

rückkehrt. Die Übertrags-Maskenschaltung 137, die stattfinden.

Übertrags-Verriegelungsschaltung 139 und die züge- Es seien folgende Operanden und Stellenbezeich-

ordneten Schaltungen sind in Fig. 2 genauer darge- nungen angenommen:

stellt. 15 _ „ . , _{0 Λ}

Die Übertrags-Abdeckschaltung 137 wird durch ^{Melle 4 ό l L}

Eingangsimpulse aus dem Addierer 118 und einer Wert 8 4 2 1

Veränderliche-Feld-Länge-Schaltung 141 gesteuert. Operand aus dem Akkumulatorregister 0 10 1 (5)

Die Schaltung 141 liefert verschiedene Steuer- und Operand aus dem Speicherregister .... 0101 (5) Torsignale zur Übertrags-Maskenschaltung 137. ao

Mit den Schaltungsanordnungen von F i g. 2 wird Ergebnis 1 0 1 0 (10)

während jedes Arbeitszyklus eine entsprechende

Übertragsbestimmung gemacht, die ohne Rücksicht Beim Addieren der dezimalen Operanden 0101

auf die betreffende Betriebsart oder Bytegröße in (5) und 0101 (5) ist das Ergebnis 1010 oder der

nachfolgenden Zyklen verwendet wird. 35 Dezimalwert 10.

Zur Erläuterung der Erfindung sei angenommen, Die Ausgangssignale des Addierers 118 gelangen

daß eine Festkommaaddition einer binären 18 zu zu einer Dezimal-Korrektureinheit 135 (Fig. 1), die

einer binären 18 ausgeführt wird. Die Bitanordnung ihrerseits Ausgangssignale zu der Oder-Schaltung 138

ist wie folgt: sendet, die der Oder-Schaltung207 in Fig. 2 ent-

16 8 4 2 1 30 spricht.

Byte aus dem Akkumulatorregister 10 0 10 ^{Wenn da}s Ergebnis aus dem Addierer 118 1-Bits

Byte aus dem Speicherregister .... 1 0 0 1 0 ^{in de}° Stdlen 2 und 4 enthält, wie in dem vorge-

^J nannten Ergebnis, werden die zum Und-Tor 214

Jedes dieser Bytes hat die Länge von 5 Bits. Die (F i g. 2) führenden Leitungen 212 und 213 erregt,

richtigen Bytes werden durch die Schaltermatrizen 35 Die Leitung 211 ist schon durch die Erkennung der

119 und 120 ausgewählt, und die Restbytes gelangen dezimalen Betriebsart erregt worden, und daher sen-

zu den Umgehungsschaltungen 131 und 132. Bei den det das Tor 214 ein Ausgangssignal über Leitung

ausgewählten Bytes liefert der Addierer 118 folgende 215 zu der Oder-Schaltung 207. Die Übertrags-Ver-

Ausgangssignale: riegelungsschaltung 208 wird daher eingestellt, um

übertrag 16 8 4 2 l 40 festzuhalten, daß ein Übertrag in dem eben beendeten

Ergebnis 1 0 0 1 0 0 Zyklus aufgetreten ist.

Das Und-Tor 216 liefert einen ebensolchen Aus-Aus der fünften Stelle des Addierers 118 ist ein gangsimpuls für das Ergebnis 1100, während das Übertrag entstanden. Wie Fig. 2 zeigt, ist, da die Und-Tor217 ein Ausgangssignal für einen tatsäch-Bytegröße gleich 5 ist, die Auawahl-5-Leitung 201 45 liehen Übertrag aus der Stelle 4 eines Dezimalbytes aktiv. Durch einen Übertrag aus der Stelle 5 des liefert.

Addierers 118 wird auch die Leitung 202 aktiv. Die Patentansprüchebinäre Torleitung 218 ist aktiv als Ergebnis der Ent-

schlüsselung des betreffenden Befehls. Die Leitungen 1. Addiervorrichtung, die nacheinander gleiche, 201 und 202 führen zu einer Und-Schaltung 203, und 50 in ihrer Länge durch die Befehle wählbare Abwenn beide aktiv sind, erregt ein Ausgangsimpuls schnitte (Bytes) verarbeitet, dadurch geauf Leitung204 über eine Oder-Schaltung205 den kennzeichnet, daß für jede mögliche Länge einen Eingang 206 einer Oder-Schaltung 207. Die der binär zu verarbeitenden Bytes je eine Und-Oder-Schaltung 207 steuert eine Verriegelungsschal- Schaltung (203) vorgesehen ist, die jeweils ein tang 208. Die Verriegelungsschaltung 208 ist eine 55 Ausgangssignal abgibt, wenn ein die Bytelänge Steuereinheit, die speichert, ob ein Übertrag aus der und ein einen Übertrag aus der jeweils höchsten höchsten Stelle des betreffenden Bytefeldes aufge- Stelle des bei der Addition errechneten Bytes antreten ist. Ein Torimpuls auf der Übertrag-1-Tor- gebendes Eingangssignal vorhanden sind, und leitung 209 hält die Verriegelungsschaltung 208 im daß die Ausgänge der Und-Schaltungen (203) Einstellzustand, falls ein Ausgangssignal aus der 60 vorzugsweise über eine Oder-Schaltung (205) mit Oder-Schaltung 207 erschienen ist. Dann wird der einer Verriegelungsschaltung (208) verbunden Ausgangsimpuls der Verriegelungsschaltung 208 an sind, die den Übertrag beim folgenden Zyklus, Klemme 210 zu der niedrigsten Stelle des Addierers bei dem das nächste Byte verarbeitet wird, der 118 übertragen, um spätere Addieroperationen zu niedrigsten Stelle des Addierers (118) zuführt,
steuern. 65 2. Addiervorrichtung nach Anspruch 1, da-

Wenn nur ein Addierzyklus mit zwei Bytes statt- durch gekennzeichnet, daß, um auch die Verfindet und ein Übertrag in der beschriebenen Weise arbeitung von aus vier Bits bestehenden deziaufgetreten ist, wird das in das Akkumulatorregister malen Bytes zu ermöglichen, der dezimale Über-

trag in an sich bekannter Weise mit Hilfe von drei Und-Schaltungen (214, 216, 217) ermittelt wird, von denen der ersten ein Übertrag aus der vierten Stelle, der zweiten die Stellen vier und drei und der dritten die Stellen vier und zwei des bei der Addition ermittelten Bytes zugeführt werden, daß die Ausgangssignale aus den Und-Schaltungen (214, 216, 217) für dezimale Überträge in einer Oder-Schaltung (207) mit den Aus-

gangssignalen aus den Und-Schaltungen (203) für binäre Überträge zusammengefaßt werden und danach der Verriegelungsschaltung (208) zugeführt werden und daß über je einen weiteren Eingang den Und-Schaltungen (203) für binäre Überträge ein die binäre Rechnung und den Und-Schaltungen (214, 216, 217) für dezimale Überträge ein die dezimale Rechnung anzeigendes Signal zugeführt wird.

Hierzu 3 Blatt Zeichnungen