DE2814078A1 - Addierschaltung mit zeitweiliger zwischenspeicherung des uebertrags - Google Patents

Description

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j Anmelderin: International Business Machines,

j Corporation, Armonk, N. Y. 10504 ·

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Addierschaltung mit zeitweiliger Zwischenspeicherung ¹ des Übertrags

Die Erfindung betrifft eine neuartige Addierschaltung mit zeitweiliger Zwischenspeicherung des Übertrags, eine Schaltungsanordnung, wie sie unter dem Namen "Carry Save Adder" (CSA) bekannt geworden ist. Addierschaltungen dieser Art unterscheiden sich von anderen Addierschaltungen dadurch, daß die Übertragsbits und Kalbsumiaenbits, die sich bei jeder ' Addition ergeben, nicht unmittelbar kombiniert oder zusammengefaßt werden, sondern für sich jeweils zwischengespeichert werden, so daß sie durch die Addierschaltung in der nächstfolgenden Addition wiederum benutzt werden können, wenn an deren Eingängen die zwischengespeicherten Übertrags- und HaIbsummenbits (die im folgenden der Einfachheit halber als Summenbits bezeichnet werden sollen) und die Bits eines Operanden liegen, der von den zwischengespeicherten Übertrags- und Summenbits abgezogen oder zu diesen hinzu addiert werden soll._;

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Addierschaltungen dieser Art werden normalerweise in sehr .schnell arbeitenden Multiplizierschaltungen eingesetzt, wo sie viel schneller arbeiten als Addierer mit von Stufe zu ;Stufe weiter gegebenem übertrag, da diese Addierschaltungen ; I mit zeitweiliger Zwischenspeicherung des Übertrags das rela-Itiv zeitaufwendige Verfahren zur Kombination der Überträge , mit den Summenbits zwischen aufeinanderfolgenden Additionen in einer Multiplikation nicht durchführen, sondern diese ; Aufgabe bis zum letzten Zyklus der Multiplikationsoperation j zurückstellen. Es wurde ebenfalls bereits vorgeschlagen, j derartige Addierschaltungen mit zeitweiliger Zwischenspei- '

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cherung des Übertrags bei Divisionsoperationen einzusetzen, wobei dieser Vorschlag eine Kombination einer Multiplizier-Dividierschaltung aufzubauen gestattet, die nur eine einzige Addierschaltung dieser Art enthält, die sowohl für Multiplikation als auch für Division eingesetzt werden kann.

Äddierschaltungen dieser Art haben, so wie sie derzeit im allgemeinen eingesetzt werden, einen Nachteil, der ihre Brauchbarkeit verringert hat, trotz der oben erwähnten überlegenen Geschwindigkeit. Bei der Durchführung von Additionen, Komplementbildung und Spaltenverschiebungen kommt es oft vor, daß eis Übertrags- oder Summenbit am Ausgang einer Bitposition des Addierers der gleichen Bitposition eingangsseitig wieder zugeführt werden muß„ Wegen dieser Forderung nach erneuter Einspeisung von Übertrags- oder Suirsiaenbits war es bisher üblich, derartige Addierschaltungen doppelt vorzusehen und dieses Paar von Äddierschaltungen miteinander abwechselnd zu betreiben, so daß ein ausgangsseitiges Bit einer Bitposition in einer Addierschaltung des Paares, falls erforderlich, dem Eingang der entsprechenden Bitposition in dem anderen Addierer des Paares zugeführt werden konnte, ohne daß dabei eine i unerwünschte Wechselwirkung zwischen dem Ausgangsbit und dem ; ,wieder eingespeisten Bit in der gleichen Bitposition dieser fAddiersehaltung aufgetreten wäre. Durch diese Verdoppelung I I der Addierschaltung wird ein Kostenelement in die Betrachtung '■ ι eingeführt, das gegen die zu erwartende höhere Geschwindigkeitj einer üblichen Addierschaltung mit zeitweiliger Zwischenspeicherung von Teilresultaten (CSA) abgewogen werden muß. Während es einerseits wünschenswert ist, statt zweier solcher Addierschaltungen nur eine einzige derartige Addierschaltung mit einer Reihe von Bitpositionen zu benutzten, um die oben beschriebenen Ergebnisse zu erzielen, so müßte dies doch erreicht werden, ohne daß dabei die Fähigkeit der Addierschaltung, für alle erforderlichen Funktionen einsetzbar

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zu sein, beeinträchtigt wird. Insbesondere müßte ein Weg gefunden werden, wie das Problem der Wiedereinspeisung ausgangsseitig in einer Bitposition auftretender Ausgangsbits in der gleichen Bitposition gelöst werden kann, ohne daß

. dafür die doppelte Anzahl von Bitpositionen zur Verfügung 'gestellt werden muß«

Wenn eine solche Addierschaltung als Teil der Divisionsschaltung benutzt wird, dann tritt die zusätzliche Forderung auf, daß die Addierschaltung zusätzlich Information liefern muß, die in einem logischen Vorausschaunetzwerk dazu benutzt werden kann, um aus den verschiedenen Ausgangswerten zu bei stimmen, ob eine vorgesehene Komplementärsubtraktion bei einer Division ohne Gefahr einer Überziehung durchgeführt werden ;kann. Zu diesem Zweck muß jede Bitposition des CSA zwei Arten ivon Ausgangsbits liefern: 1. Verriegelte Summen- und über-Itragsausgangsbits, die nur zu vorbestimmten Taktzeiten eingestellt oder geändert werden können und zu allen anderen Zeitpunkten stabil sind und 2. nicht verriegelte Summen- und Übertragsbits (die nachfolgend als Vorsummen- bzw. Vorübertragsbits bezeichnet werden sollen), deren jeweilige Werte zu jedem Zeitpunkt durch den Augenblickswert der derzeit an der entsprechenden Bitposition des CSA liegenden Eingangssignale bestimmt wird, wobei diese Signale zu Verhinderung einer Überziehung für eine probeweise Bestimmung eingesetzt werden. Die bisher bekannten Addierschaltungen mit zeitweilige]: Zwischenspeicherung können verriegelte und nichtverriegelte Ausgangssignale nicht gleichzeitig aus der gleichen Bitzelle liefern.

Zusammenfassung der Erfindung

Aus diesen Ausführungen läßt sich die der Erfindung zugrunde liegende Aufgabe dahingehend ableiten, daß eine Addierschaltunc

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mit zeitweiliger Zwischenspeicherung von Übertragswerten und Zwischensummenbits geschaffen werden soll, mit der die oben angegebenen arithmetischen Operationen durchgeführt werden können, wobei gleichzeitig die Addierschaltung in einfachster und wirtschaftlichster Weise aufgebaut werden kann. Ein wesent+ liches Merkmal der hier offenbarten Addierschaltung besteht in der Verwendung von durch Impulsflanken umschaltbaren bistabilen Kippschaltungen als Ausgangsstufen der Addierschaltung. Jede Bitposition der Addierschaltung enthält dabei zwei dieser durch Impulskanten umschaltbaren bistabilen Kippschaltungen, ■ deren eine als Summenkippschaltung zur Darstellung der Summenbitwerte und die andere als Übertragskippschaltung zur Darstellung der Übertragsbitwerte wirkt. Jede dieser Kippschaltungen hat ein Verriegelungsteil zum Abspeichern des Aus- j gangsbits, dessen Wert nur durch die Vorderflanke eines Takt- ; impulses eingestellt oder geändert werden kann, im übrigen aber in dem Intervall zwischen aufeinanderfolgenden Taktim- · pulsen stabil oder unveränderbar ist. Die Kippschaltung weist |

, außerdem einen Teil auf, an dem ein nicht verriegeltes Aus- j , gangsbit auftritt, wobei der Wert eines solchen Bits von dem derzeit am Eingang der gleichen Bitposition zugeführten Bit

j abhängt und jederzeit in Abhängigkeit von einer Veränderung derartiger Eingangsbitwerte veränderbar ist. Jeder der ver-

; riegelten Summen- und Übertragsausgangsbitwerte einer CSA-

Bitposition kann ohne Störung dieses Ausgangswertes der gleichen oder jeder anderen CSA-Bitposition zugeführt werden. Die nicht verriegelten Summen- und übertragsausgangsbitwerte einer jeden CSA-Bitposition, die als Vorsummen- bzw. Vorübertragswerte bezeichnet werden, werden in Abhängigkeit von EingangsSignalen erzeugt, die aus verriegelten Summen- und Übertragsbits von ausgewählten CSA-Bitpositionen zusätzlich einem Operandenbit bestehen, wenn ein Operand betroffen ist, sonst aber ein Ftill-Nullbit. Die Vorsummen- und Vorübertragsbits der verschiedenen CSA-Bitpositionen stehen

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j als Eingangssignale für eine der Dxvisionsvorausschau diejnende logische Schaltung zur Verfügung, die durch Prüfung vorausbestimmen kann, ob eine vorgesehene komplementäre .Subtraktion bei einer Division ohne überziehen durchgeführt ι werden kann, und daher bestimmt, ob eine solche in Aussicht genommene Subtraktion tatsächlich durchgeführt werden sollte • oder nicht.

Die Erfindung wird nunmehr anhand eines Äusfuhrungsbeispiels in Verbindung mit den beigefügten Zeichnungen im einzelnen _jbeschrieben. Die unter Schutz zu stellenden Merkmale der _;Erfindung sind den ebenfalls beigefügten Patentansprüchen im einzelnen zu entnehmen.

In den Zeichnungen zeigt:

Fig. 1 ein Blockschaltbild zur Darstellung des Datenflusses in einem Prozessor, bei dem eine erfindungsgemäß aufgebaute Addierschaltung mit

j zeitweiliger Zwischenspeicherung des über-

; trags einsetzbar ist,

Fign. 2 bis 5 vereinfachte Darstellungen der bei verschiedenen Verschiebeoperationen und Additionsoperationen auftretender Datenflüsse, die durch die erfindungsgemäß aufgebaute Addier- ; schaltung (CSA) durchgeführt werden können,

iFig. 6 schematisch die Darstellung einer typischen j Position der neuen Addierschaltung,

Fig. 7 ein logisches Blockschaltbild des Aufbaus einer CSA-Bitposition gemäß Fig. 6, |

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Fign. 8 bis 10 vereinfachte Diagramme der vorgenannten CSA-Bitposition zur Darstellung der verschiedenen Funktionen der darin verwendeten, durch Impulsflanken betätigbaren Kippschaltungen.

Beschreibung der bevorzugten Ausführungsforin der Erfindung

Fig. 1 zeigt das Blockdiagramm eines Teils einer arithmetischen Vorrichtung, die eine Addierschaltung 20 mit zeitweiliger Zwischenspeicherung des Übertrags (CSA) verwendet. In dieser Ansicht ist die Addierschaltung für eine verbesserte Klarheit der Darstellung teilweise auseinander gezogen gezeigt. In der Praxis ist diese Addierschaltung gemäß Fig. 1 in einem Gleitkommarechner untergebracht, der diese Addierschaltung 20 zur Durchführung von Multiplikation, Division und anderen arithmetischen Operationen verwendet, wobei die Vielseitigkeit des CSA 20 durch die neuartigen Merkmale erreicht wird, die im folgenden beschrieben werden und die zum Teil in Fig. 1 dargestellt sind. Teile des Gleitkommarechners, die sich nicht mit der vorliegenden Erfindung befassen, sind in dieser Darstellung weggelassen. In diesem Zusammenhang sei darauf hingewiesen, daß die Erfindung in ihrer Anwendung nicht auf Gleitkommarechner beschränkt ist. Die Prinzipien der Erfindung könnten bei anderen Arten von Prozessoren in gleicher Weise eingesetzt werden.

In dem hier betrachteten Prozessor werden die einkommenden _:'Daten, jeweils 8 oder 16 Bits parallel, in ein 56 Bit-Schiebe- :register 22 eingespeichert, das die Bits in ihrer richtigen I Reihenfolge, beginnend mit der am äußersten linken Ende lie-Igenden, mit Null bezeichneten Bitposition höchster Ordnung und; in Richtung auf niedrigere Ordnungen fortschreitend, aufnimmt, wobei die entsprechende Rangordnung in umgekehrter Beziehung i

zur Zahl der Bitposition steht. Der Vollbereich von 56 Bit-

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Positionen wird nur dann aktiv eingesetzt, wenn mit doppelter Genauigkeit gearbeitet wird.

Die im Schieberegister 22 eingespeicherte Zahl wird dann nach einem sogenannten F-Register 24 übertragen, von dem die Zahl dann in wahrer oder komplementärer Form nach den Dateneingangsklemmen des CSA 20 weiter übertragen wird. Bei einer Division wird beispielsweise der Dividend beim Beginn der Operation im Einerkompliment in das CSA 20 eingegeben und der Divisor wird im F-Regiester 24 gespeichert. Bei Durchführung der Divisionsoperation wird der ursprüngliche Wert des Dividenden durch komplementäre Subtraktion des Divisors vom Dividenden fortschreitend verringert, wodurch eine Folge von Teilrestwerten abnehmender Größe gebildet wird. Bei einer Multiplikationsoperation wird der Multiplikand im F-Register 24 abgespeichert und wird wiederholt zu dem in CSA 20 entwickelten Teilprodukt hinzuaddiert, wie dies durch die Ziffern des Multiplikators bestimmt wird. Addition und Subtraktion sind einfache Operationen, die hier nur nebenbei erwähnt werden sollen.

Wie in Fig. 1 gezeigt, kann der CSA 20 drei verschiedene Eingangssignale aufnehmen, nämlich ein Summeneingangssignal, ^eIn Übertragseingangssignal und ein Dateneingangssignal. In !manchen Fällen kann das Eingangssignal aus einer Folge von Null-Bits bestehen. Es sind jedoch drei Eingangsbitfolgen ι erforderlich, unabhängig davon, ob sie aus signifikanten

j Werten bestehen oder nicht. Das Summeneingangssignal wird [durch Summenausgangsverriegelungsschaltungen 26 (vorzugsweise ides CSA 20, obgleich in Fig. 1 getrennt davon dargestellt) igeliefert, die als Ergebnis einer durch CSA 20 durchgeführten Addition Halbsummenbits speichern. Für eine leichter ver-I ständliche Beschreibung werden im folgenden diese Halbsummenbits als Summenbits bezeichnet, und wenn immer dieser Aus-

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druck verwendet wird, so sei damit gesagt, daß damit Summenbits gemeint sind, die nicht notwendigerweise die Auswirkung von übertragen mit enthalten, die durch die Addition erzeugt werden könnten und die in den meisten Fällen von solchen Übertragen getrennt sind.

In gleicher Weise wird ein Übertragseingangssignal für den CSA 20 durch die Übertragsausgangsverriegelungsschaltungen 28 geliefert, die vorzugsweise ein Teil des CSA 20 sind, obgleich sie hier in Fig. 1 getrennt davon dargestellt sind. Die durch Addition erzeugten Überträge werden dabei gerettet, d.h., sie werden nicht unmittelbar mit den durch die gleiche Addition erzeugten Summenbits kombiniert. Mindestens einige der in jedem Zyklus einer Multiplikation- oder Divisionsoperation des Prozessors erzeugten übträge können bis zu dessen nächsten Zyklus gespeichert werden. Wenn immer aus irgendeinem Grund die Überträge mit den Summenbits kombiniert werden sollen, dann müssen diese beiden Bits wiederum dem Eingang des CSA 20 zugeleitet werden.

In vielen Fällen ist es notwendig, daß eine Folge von Aus- ! gangssummenbits oder Ausgangsübertragsbits um eine Spalte ' verschoben wird, bevor sie der Eingangsseite des CSA wie- , der zugeführt werden können. Die Verschiebung einer Folge ι von Summenbits wird durch Sununenbittorschaltungen 29 bewirkt, die, von den Bedingungen abhängig, eine Linksverschiebung oder Rechtsverschiebung der Summenbitfolge bewirken oder in man- · chen Fällen (wie bei einer Addition oder Komplementbildung) ' keine Verschiebung bewirken. Das Verschieben einer Übertrags- J j bitfolge wird durch übertragsverschiebetorschaltungen 30 beiwirkt, die je nach den Umständen die Übertragsbitfolge nach ι links um zwei Bitpositionen, eine Bitposition nach links oder überhaupt nicht verschieben. Im folgenden sollen die verschiedenen Bedingungen, unter denen diese Verschiebungen

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jstattfinden, beschrieben werden. In der hier beschriebenen IAusführungsform sind die Verschiebetorschaltungen 29 und 30 jin Wirklichkeit ein Teil des CSA 20, sind jedoch in Fig. 1 ;getrennt dargestellt.

Wenn im Verlauf einer arithmetischen Operation das F-Register 24 nach den Dateneingangsklemmen des CSA 20 durchgeschaltet ißt, dann liefert es die in diesem Register eingespeicherten Daten als ein zu den Summen- und Übertragseingängen zu addierender Operand. Wenn dieser Operand nicht in das CSA 20 eingegeben werden soll, dann wird das F-Register vom CSA abgetrennt, und am Dateneingang liegt unter dieser Bedingung eine Folge von blinden Nullen.

In Fig. 1 ist angegeben, daß das CSA 20 eine Folge von 56 Bitpositionen, beginnend mit der Bitposition höchster Ordnung und bis zur Bitposition 55 niedrigster Ordnung, auf v/eist, wobei die Numerierung in umgekehrter Beziehung zur Rangordnung steht. Fign. 6 und 7 zeigen als Blockschaltbild bzw. als !ausgeführte Schaltung die Bauelemente einer einzigen Bitpo-'sition N im CSA und die damit verbundenen Eingangs/Ausgangsleitungen. Die gleiche Art von Schaltung ist für jede der weiteren CSA-Bitpositionen vorgesehen. Diese Schaltung wird im einzelnen jetzt beschrieben.

'Wie bereits erwähnt, enthalten die Ausgangssignale des CSA j20 verriegelte Summenbits und verriegelte Übertragsbits, und I der CSA 20 liefert außerdem nicht verriegelte Vorsummen- und iVorÜbertragsbits, was bedeutet, daß die Werte dieser Vorsum-Imen- und Vorübertragsbits unter bestimmten Bedingungen verändert werden können, ohne daß dabei die verriegelten Summen- und übertragswerte geändert werden. Bei einer Division werden diese nicht verriegelten Vorsummen- und Vorübertragsbits, die zur Unterscheidung von den verriegelten Summen- und Übertragsbits S und C mit PS und PC bezeichnet werden, einem

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logischen Netswerk 32 für Vorausschau zugeleitet, welches durch ein rekursives oder logisches Verfahren das Muster der Vorsummen- und Vorübertragsbits analysiert und daraus bestimmt, ob der im F-Register 24 liegende Divisor von dem derzeitigen Wert des Teilrestes ohne überziehen subtrahiert werden kann.

Die Vorausschau bei Division wird hier im einzelnen nicht beschrieben, da sie kein wesentlicher Bestandteil der Erfindung ist, die sich lediglich damit befaßt, wie die Vorsummen- und Vorübertragsbits durch das CSA 20 für das logische Netzwerk 32 erzeugt werden und nicht mit der Art und Weise, wie diase Bits tatsächlich durch dieses Netzwerk verarbeitet werden. Das Ausgangssignal DOK dieses Netzwerkes 32 ist eine Eins, wenn die Subtraktion ohne Überziehen durchgeführt werden kann. Diese Bedingung wird bekanntlich als Zustand "Division erfolgreich" der Vorrausschau bezeichnet. Eine erfolglose Substraktion wird durch ein DOK-Bit von Null gekennzeichnet.

Es sei nunmehr auf die durch die Verschiebetore 29 und 30 in Fig. 1 durchgeführten Funktionen hingewiesen, die tatsächlich in der Schaltung des CSA 20 mit enthalten sind. In verschiedenen Fällen können Spaltenverschiebungen erforderlich sein. Bei einer Division können beispielsweise die jeweiligen Größen von Dividend und Divisor nicht im richtigen Verhältnis zueinander stehen, so daß der Dividend in bezug auf den Devisor einer Reihe von Rechtsverschiebungen unterzogen wer- :den muß, um die notwendige ursprüngliche Ausrichtung der Operanden zu erreichen. Dies tritt dann auf, wenn das äußerste :linke hexadezimale Zeichen des wahren Wertes des Dividenden jgrößer ist als das äußerste linke oder einzige merkliche !hexadezimale Zeichen des Divisors, woraus folgt, daß der Dividend um eine Hexadezimalposition (d.h. 4 Bitpositionen) relativ zum Divisor vor Beginn der Division verschoben werden muß. Diese Funktion ist als Rechtsausrichtung bekannt.

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Es kann andere Fälle geben, bei denen eine Rechtsverschiebung ; erforderlich ist, um die Ausgangsbits des CSA mit den entsprechenden Speicherzellen im Speicher auszurichten, wenn das Resultat einer arithmetischen Operation abgespeichert werden soll. Wenn diese Funktion in einem Addierer mit zeitweiliger Speicherung des Übertrags durchgeführt wird, so erfordert jede Rechtsverschiebung, daß die Summen-(S)-Bits : um eine Position nach rechts verschoben werden, ohne daß dabei die übertrag-(C)-Bits verschoben werden. Diese Operation ist im kleinen Maßstab in Fig. 2 dargestellt, die bei einer Rechtsverschiebung den Datenfluß in und aus zwei benachbarten CSA-Bitpositionen zeigt. Die Unterschrift "Verschiebe Summe R1 und übertrag LO" zeigt an, daß das Summenbit in jeder CSA-Position, wie z.B. N-1, nach der Position mit der nächst höheren Nummer (d.h. mit der nächst niedrigeren Ordnung) nach rechts verschoben wird, wie z.B. nach N. Der hier benutzte Ausdruck LO zeigt an, daß keine Verschiebung stattfindet, und übertrag LO bedeutet, daß daß Ausgangs- :

;Übertragsbit einer jeden CSA-Position der Eingangsseite der ; gleichen CSA-Bitposition wieder zugeführt wird. Während die- ; j ses Schiebevorgangs ist das F-Register abgetrennt, so daß in jeder CSA-Bitpositon am Dateneingang eine Null eingegeben ', 'wird. Während einer Rechtsverschiebung bestehen dabei die 'Eingangesignale einer jeden Bitposition aus dem Summenbit von der nächsthöheren Bitposition (nach links), dem übertrags- :bit der augenblicklichen Bitposition und einem Null-Daten- ^!

;bit aus dem abgetrennten F-Register. Diese Eingangssignale j !liefern zusammen neue Ausgangssignale S und C in jeder Bit- j position des CSA. j

Linksverschiebungen sind häufig bei Multiplikation oder Divi- ι sion oder bei anderen Spaltenverschiebungen erforderlich. Eine Linksverschiebung, wie sie beispielsweise in einfacher Form in Fig. 3 dargestellt ist, besteht aus einer Linksver-

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Schiebung des Summenbits einer jeden CSA-Position um eine Position und einer Linksverschiebung des übertragsbits einer jeden CSA-Position um zwei Positionen.

Diese Operation ist mit der Beschriftung "Verschiebe Summe L1 und Übertrag L2" versehen. Während einer Linksverschiebung wird daher jede CSA-Bitpositon, wie z.B. N, eingangsseitig das Summenbit der nächst niedrigeren Position, wie z.B. N-1, und das Übertragsbit der übernächst niedrigeren Position, wie z.B. N+2, zusammen mit einem Nulldatenbit vom abgetrennten F-Register, zugeführt. Diese Eingangssignale werden miteinander kombiniert und liefern für jede CSA-Bitposition neue Werte von S und C.

Obgleich die Rechts- oder Linksverschiebung hier so dargestellt ist, daß sie jeweils nur um eine Bitposition erfolgt, so soll doch damit ebenso eine Verschiebung um mehrere Bitpositionen eingeschlossen sein, die dann schaltungsmäßig entsprechend auszuführen wären.

Wenn eine normale Addition durchgeführt werden soll, wie sie teilweise in Fig. 4 dargestellt ist, dann bestehen die Eingangssignale einer jeden CSA-Bitposition, wie z.B. N, aus dem Summenbit S der gleichen Position, dem Übertragsbit C der nächst niedrigeren Position, wie z.B. N+1, und einem Datenbit (d.h. einem Operandenbit) aus der entsprechenden Position des F-Registerε. Als Ergebnis dieser Addition werden neue Werte von S und C erzeugt, und diese neuen Werten werden \ taktmäßig in den Summen bzw. Übertragsverriegelungsschal-

!tungen (Fig. 1) abgespeichert.

Wenn bei einer Division eine Voraussschauoperation durchgeführt werden soll, dann gibt es dabei einen einleitenden I Verfahrensschritt, bei dem eine Addition durch den CSA 20

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durchgeführt wird. Die nutsbaren Ausgangssignale dieser Addition sind dann das Vorsummen- (PS)- und das Vorübertrags-(PC)-Bit, die dem logischen Netswerk 32 für Vorausschau, wie dies in Fig. 5 angedeutet ist, zugeführt werden. Die Werte PS und PC sind nicht verriegelt» Die als Eingangssignale für den CSA dienenden Werte S und C sind verriegelt und bleiben verriegelt, während die Vorausschauoperation durchgeführt wird. Das Ausgangssignal des logischen Netzwerks ■ 32 ist ein Signal DOK, das durch einen Wert 1 oder 0 anzeigt, ob die beabsichtigte Subtraktion erfolgreich durchgeführt 'werden kann oder nicht. Ganz allgemein gesagt, liefert das Metzwerk eine Voraussage darüber,, ob eine vorgesehene Subtraktion durch die Addierschaltung ohne Überziehen durchgeführt werden kann oder nicht.

Fig. 6 zeigt echeraatisch die bevorzugte Ausführungsform jeder Bitposition in der Addierschaltung des CSA 20 in Fig. 1. (Diese Konstruktion wird im. Zusammenhang mit Fign. 7 bis 10 inoch im einzelnen besahrieben werden») In jeder CSA-Bitpo- ;sition, Fig. 6, sind zwei durch Impulsflanken betätigbare Kippschaltungen vom Typ D dargestellt und zwar die Summen- :kippschaltung 34 und die Übertragskippschaltung 36. Jede · der Kippschaltungen 34 und 36, Fig. 6 enthält eine Verriege- ' lungsschaltung, die in Abhängigkeit von einem Taktimpuls einen.

i Wert einspeichert. Somit enthält die Summenkippschaltung : 34 eine Sumrcenverriegelungsschaltung 26^, die in der in Fig. , '·,1 mit 26 bezeichneten Gruppe von Summenverriegelungsschal- ! tungen enthalten ist. Die Übertragskippschaltung 36 enthält j eine Übertragsverriegelungsschaltung 28_N, die in der in ; Fig. 1 mit 28 bezeichneten Gruppe von Übertragsverrlegelungs- ; Schaltungen enthalten ist. Die CSA-Bitpositionen weisen auch ! verschiedene EingangsSteuerschaltungen auf, einschließlich der Verschiebetore, die In Fig. 1 mit 29 und 30 bezeichnet sind.

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Die Kippschaltungen jeder Bitposition der Äddierschaltung sind dabei so angeordnet, daß immer beim Anlegen eines Taktimpuises der Verriegelungsteil jeder Kippschaltung gemäß den an der Kippschaltung bei der Vorderflanke des Taktimpuises anliegenden Eingangsdatensignal eingestellt wird, d.h. su dem Zeitpunkt, wenn die Spannung auf der Taktleitung 38, Fig. 6, von niedrigem auf hohes Potential umschaltet. Die Verriegelungsschaltung spricht nicht auf Eingangssignale an, die zu anderen Seiten als zu den Auftrittszeitpunkten der Vorder flanke der Talstimpulse eintreffen. Somit wird also jede Verriegelungssschaltung einen bei Auftreten der Vorderflanke eines Taktimpuises darin eingespeicherten Bitwert mindestens bis zum Auftreten der Vorderflanke des nächsten Taktimpulses speichern, unabhängig davon, wie sich die Eingangssignale während der Zwischenzeit verändern. Somit sind die Ausgangsseitlg auftretenden Werte von Surame (S) und Übertrag CG}, die in den ¥erriegelungsschaltungen 26 und 28, Fig. 1 eingespeichert sind, zwischen den Taktimpulsen stabil.

Die Summen und tlbertragskippschaltungen 34 und 36, Fig. 6 liefern außerdem unverriegelte Ausgangssignale in Form der

jVorsummen- und Vorübertragsbits,
i

Zum Zeitpunkt der Vordesflanke eines jeden Taktimpulses sind diese unverriegelten Vorsummen- und Vorübertragswerte mit den Summen- und übertragswerten, die in den Summen- und Übertragsverriegelungsschaltungen eingespeichert sind, identisch, doch können während der zwischen zwei aufeinanderfolgenden Taktimpulsen liegenden Zeit die PS- und FC-Bits ihre Werte in Abhängigkeit von einer Veränderung der eingangsseitig zugeführten Daten verändern, während dagegen die Werte des S- und C-Bite während dieses Intervalls, unabhängig von Veränderungen der eingangsseitig zugeführten Datenwerte, konstand bleiben werden. Wie bereits erwähnt, werden die Bits

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PS und PC bei einem Vorausschauverfahren eingesetzt, das in dem logischen Netzwerk 32, Fig. 1 durchgeführt wird.

Verschiebefunktionen der in Fign. 2 bis 5 dargestellten und zuvor beschriebenen Art werden in Abhängigkeit von einer impulsmäßigen Betätigung verschiedener nach den Eingangssteuerungen einer jeden CSA-Bitposition, Fig. 6, führender Leitungen durchgeführt. Soll der CSA beispielsweise eine Addition durchführen (unabhängig davon ob dies nun eine gewöhnliche Addition gemäß Fig. 4 oder eine Addition vor einer Vorausschauoperation gemäß Fig. 5 ist), wird eine Steuerleitung 40, die mit Verschiebe übertrag L1, Summe LO, Fig. 6, bezeichnet ist, angesteuert. Dadurch wird die Schaltung in jeder Bitposition N des CSA für die Aufnahme eines über Leitung 41 ankommenden, aus dem Summenbit S_n, das von ider Summenverriegelungsschaltung der gleichen CSA-Bitposition N kommt, ankommenden Summeneingangssignals in Verbindung mit einem über Leitung 42 ankommenden, aus dem Übertragsbit der Ausgangsübertragsverriegelungsschaltung der CSA-Bitposition N+1 (die nächst niedrigere Bitposition) bereitgestellt. Abhängig von den Betriebsbedingungen kann die N-te Bitposition des F-Registers über Leitung 44 an die Summen- und übertragskippschaltungen der CSA-Bitposition N ein wertiges Eingangssignal liefern oder nicht. Wenn ein Operand zu dem derzeit in dem CSA eingespeicherten Wert hinzuaddiert oder effektiv von diesem abgezogen werden soll, dann wird das F-Register nach dem CSA durchgeschaltet. Wenn jedoch eine Addition durchgeführt wird, bei der nur die Summen- und Übertragseingangssignale benutzt werden, ohne irgendeinen wesentlichen Beitrag des F-Registers, dann wird das F-Register abgetrennt, so daß sichergestellt ist, daß an jeder der CSA-Bitpositionen auf der vom F-Register kommenden Leitung 44 nur blinde Nullen als Eingangssignale liegen.

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Spaltenverschiebungen werden als besondere Arten von Additionen durchgeführt. Wenn der CSA eine Verschiebung des darin gespeicherten Inhalts nach links vornehmen soll, dann wird dies dadurch erreicht, daß alle verriegelten Sununenbits S um eine Bitposition nach links und gleichzeitig alle verriegelten Übertragsbits C um zwei Bitpositionen nach links verschoben werden, worauf dann die zusammentreffenden Summen- und Übertragsbits bei jeder CSA-Bitposition zur Erzeugung neuer S- und C-Ausgangsbits miteinander addiert werden, während das F-Register, wie dies in Fig. 3 gezeigt ist, zu diesem Zeitpunkt abgetrennt ist. Für eine Linksverschiebung wird die Steuerleitung 46, die mit "Verschiebe Summe L1, übertrag L2" in Fig. 6 bezeichnet ist, angesteuert. Dadurch wird jede CSA-Bitposition N bereitsgestellt und kann nunmehr über Leitungen 47 bzw. 48 das verriegelte Summenbit von der CSA-Bitposition N+1 und das verriegelte Übertragsbit von der CSA-bitposition N+2 aufnehmen. Zur Durchführung einer Rechtsver- J Schiebung wird die in Fig. 6 mit "Verschiebe Übertrag LO, Summe R1" bezeichnete Steuerleitung 50 angesteuert, so daß an der i CSA-Bitposition N als Eingangssignale über Leitungen 51 bzw. 52 das verriegelte Summenbit von CSA-Bitposition N-1 (die j nächst höhere Position) und das verriegelte Übertragsbit ;von der gleichen Bitposition N aufgenommen wird, während das ¹F-Register zu diesem Zeitpunkt abgetrennt ist. Diese Rechtsverschiebung ist ebenfalls in Fig. 2 dargestellt.

Wenn es erforderlich ist, die Summen- und Übertragskippschaltungen einer jeden Bitposition des CSA auf Null zurückzustellen, dann wird die Rückstelleitung 54, Fig. 6 entsprechend angesteuert. Soll aus irgendeinem Grund der im CSA eingespeicherte Wert invertiert werden, dann wird die in Fig. 6 mit "Komplementsumme" bezeichnete Leitung 56 angesteuert, wodurch die in den Summenverriegelungsschaltungen des CSA eingespeicherten Bits in ihre Einer-Komplementwerte umgewandelt werden. Die Summenverriegelungsschaltungen 26

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des CSä, Fig. 1 speichern das Endergebnis einer durch diese ^!Addierschaltung durchgeführten arithmetischen Operation, während die Übertragsverriegelungsschaltungen 28 am Ende des < letzten Zyklus in der Operation Nullen einspeichern.

Dies war eine ziemlich kurze Beschreibung der Arbeitsweise der neuen Addierschaltung mit zeitweiliger Speicherung des Übertrags unter verschiedenen Betriebsbedingungen. Die interne Arbeitsweise dieser Addierschaltung wird nunmehr in Verbindung der die Einzelheiten zeigenden Schaltungen gemäß Fig. 7 bis 10 beschrieben. Aus Fig. 7 sieht man, daß jede :Bitposition M des CSA 23 NAND-Glieder und ein NOR-Glied enthält, die in der Zeichnung durch die entsprechenden Symbole !dargestellt sind. Diese 24 Torschaltungen sind in der Lage, ί alle Operationen, wie Addition, Verschiebung, Komplement- \bildung und ähnliche, die durch die CSA-Bitpositionen unter !verschiedenen Bedingungen durchgeführt werden müssen, durch-• zuführen. Wie noch im einzelnen dargelegt werden wird, sind einige dieser Torschaltungen Teile von durch Impulsflanken betätigbaren Kippschaltungen, wie z.B. die Summenkippschaltung 34 und die Übertragskippschaltung 36 in Fig. 6, und andere dieser Torschaltungen sind in verschiedenen Steuerschaltungen und Datenverarbeitungsschaltungen enthalten, die mit der Summenkippschaltung und der Übertragskippschaltung zusammenarbeiten. Die Summen- und Übertragsverriegelungsschaltungen 26_N und 28_N der jeweiligen CSA-Bitposition N bestehen aus den Bauelementen, die als Ausgangstorschaltungen der durch Impulsflanken gesteuerten Kippschaltungen und 36, die zur Darstellung von Summen- und Übertragsbitwerten eingestellt werden, die ausschließlich durch Eingangssignale bestimmt werden, die zeitlich mit den Vorderflanken von über Steuerleitung 38 zugeführten Taktimpulsen zusammenfallen. Die verriegelten Summen- (S) und Übertrags-(C)-Werte können normalerweise in dem zwischen aufeinanderfolgenden Taktimpulsen liegenden Zwischenraum nicht verändert werden, unab-

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hängig von den an den Eingängen des CSä während dieser Zeit auftretenden Änderungen.

Andere in Fig. 7 gezeigte Torschaltungen, die von den vorgenannten Verriegelungsschaltungen getrennt angeordnet sind, liefern die oben erwähnten Vorsummen- und Vorübertragsbits (PS und PC)a die entweder gleichzeitig oder aber unabhängig von äen über Leitung 38 ankommenden Taktimpulsen erzeugt werden können, je nach den su dem Zeitpunkt vorherrschenden Bedingungen. Eine Veränderung der unverriegelten Werte PS und PG kann zwischen den Taktimpulsen eintreten, ohne daß dadurch die verriegelten Werte von S und C beeinflußt werden. Die Werte PS und PC treten nur solange auf, als die Eingangssignale, die diese werte erseugt haben, immer noch am Eingang des CSA liegen. Dies sind somit nur zeitweilige erzeugte Impulse, die sofort benutzt werden müssen, wenn sie überhaupt benutzt werden.

Die in Fig. 7 dargestellte CSA-Schaltung spricht auf verschiedene Dateneingangssignale an, die aus der unten angegebenen Liste entsprechend der zu diesem Zeitpunkt durch den CSA durchzuführenden bestimmten Operation ausgewählt werden.

Eingangsleitung

Fign. 6 und 7 Beschreibung des Eingangssignals

41 Ein Summeneingangssignal von der glei-

Bitposition

160 Ein invertiertes Summeneingangssignal

von der gleichen Bitposition

47 oder 51 Ein Summeneingangssignal von einer

anderen Bitposition

52 Ein Übertragseingangssignal von der

gleichen Bitposition

BC 976 Ö27 809 8 45/0Θ7

42 oder 48 Ein Übertragseingangssignal von einer

anderen Bitposition

44 Ein Operandeneingangssignal vom

F-Register

44 (abgeschaltet) Ein Null-Eingangssignal vom F-Register

Während der Durchführung einer gegebenen CSA-Funktion werden, wie im Zusammenhang mit den Fign. 2 bis 5 bereits erläutert, nur bestimmte dieser Eingangssignale benutzt.

Bevor mit der Einzelbeschreibung des CSA 20 in Fig. 7 begonnen werden soll, soll zunächst eine mehr elementare Beschreibung dieser CSA-Schaltung im Hinblick auf die Fign. 8, 9 und 1O gegeben werden, die insbesondere die im CSA benutzten, durch die Impulsflanken umschaltbaren Kippschaltungen betref- ; fen. Fig. 8 zeigt in vereinfachter Form die Grundschaltung einer durch Impulsflanken betätigten Kippschaltung. Jede der Summen- oder Übertragskippschaltungen 34 und 36 (Fign. 6 ' und 7) enthält mehrere NAND-Glieder, wie z.B. die NAND-Glieder 12O bis 124, die gemäß Fig. 8 angeordnet sind. Das in die Kippschaltung einzugebende Datenbit wird über eine Gruppe _; von Datentoren 125 zugeleitet, die gemäß den Größen der je- j weiligen Eingangsbits (Summeneingangsbit, Übertragseingangsbit und das Operanden- oder F-Registereingangsbit, falls vorhanden) mit den Eingangsdaten gewisse logische Verarbeitungs- _; ^: i

operationen durchführen. Die Quellen der eingangsseitig zu-,geführten Datenbits hängen von der Art der durch den CSA ; I durchzuführenden Funktion ab, und die Auswahl der Datenquellen; !wird in Abhängigkeit von einem derzeit anliegenden Steuer- _; !signal durch die Eingangssteuerung 126 vorgenommen. Wenn i j beispielsweise das aktive Steuersignal eine Verschiebung ' j nach rechts fordert, dann liegen an jeder CSA-Position N ein Summenbit S_n-1, ein Übertragsbit C_n und ein Operandenbit 0 (F-Register). Wenn das Steuersignal eine Linksverschiebung fordert, dann sind die eingangsseitig zuzuführenden

Ε/Ο

28U078

Bits ein Summenbit S_n+1 und ein Übertragsbit C_n+2 und kein Operandenbit. Wenn eine Additionsoperation (Verschiebe Übertrag L1, Summe LO) gefordert ist, dann sind die ausgewählten ; Eingangssignale ein Summenbit S_n, ein übertragsbit C_n+1 und ; ein Operandenbit F_n oder kein Operandenbit je nach dem Zweck der Addition. Für die Bildung einer Komplementsumme ist das einzige wirksame Eingangssignal das Komplementsummenbit S , [ während zu diesem Zeitpunkt das Operandenbit und das Übertrags-* bit O sind. !

Sobald durch die Eingangssteuerung 126, Fig. 8 die Auswahl aus den eingangsseitig zuzuführenden Daten getroffen ist, verarbeiten die Datentore 125 diese eingangsseitig zugeführten Datenbits entsprechend ihren Werten unter Berücksichtigung ihres Ursprungs. Die Datentore 125 erzeugen mehrere> Ausgangsbits, deren eines in invertierter Form eine Exklusiv- ; ODER-Verknüpfung der Eingangsbits und ein anderes in inver- , tierter Form die UND-Verknüpfung der Eingangsbits darstellt. j Der Komplementwert jedes dieser Bits muß dann am Ausgang ! der entsprechenden Summen- oder Übertragskippschaltung auftreten, wobei die Exklusiv-ODER-Verknüpfung durch die Summenkippschaltung und die ÜND-Verknüpfung durch die Übertragskippschaltung dargestellt wird. Die nachfolgende Beschreibung trifft auf beide Arten von Kippschaltungen zu. Für die Zwecke der Erfindung ist es ferner erforderlich, daß an jeder Kippschaltung die Ausgangssignale sowohl in verriegelter, als auch in unverriegelter Form auftreten, wobei das verriegelte Auegangssignal zwischen Taktimpulsen unverändert bleibt, während das unverriegelte Ausgangssignal zwischen j Taktimpulsen sich ändern kann.

Jim normalen Ruhezustand der Kippschaltung Fig. 8, d.h., wenn also kein Taktimpuls oder Rückstellimpuls anliegt, ist die Taktleitung 38 negativ, so daß eine logische O am Eingang der NAND-Glieder 121 und 122 liegt, während an der

Rückstelleitung 54 ein positives Signal oder eine logische Eins als Eingangssignal an den NAND-Gliedern 124 und 125 liegt J (wobei die Rückstelleitung nur dann ein negatives Potential

!annimmt, wenn eine Rückstellung der Kippschaltung durchge- ■ führt wird). Mit einem Takteingang auf Null liefern die Torschaltung 121 und 122 ausgangsseitig eine logische Eins.

Das Ausgangssignal des NAND-Gliedes 121 liegt an den Eingängen der NAND-Glieder 120, 122 und 123.

;Wenn gemäß Fig. 9 am Ausgang der Datentore 125 ein 1-Bit •auftritt, so wird dieses dem Eingang des NAND-Gliedes 120 !zugeführt. Wenn beide Eingangssignale des NAND-Gliedes 120 ieine Eins sind, dann tritt am Ausgang von 120 eine Null auf, j so daß als unverriegeltes Ausgangsbit eine Null auftritt. Das Ausgangssignal Null des NAND-Gliedes 120 wird außerdem j einem der Eingänge des NAND-Gliedes 121 in Fig. 9 zugeführt. [Wenn ein Taktimpuls den NAND-Gliedern 121 und 122 zugeführt ^!wird, dann nimmt die Taktleitung eine logische Eins an, iso daß nunmehr beide Eingänge des NAND-Gliedes 122 auf Eins j liegen. Das Ausgangssignal des NAND-Gliedes 122 geht daher j nach Null und liegt als Eingangssignal am NAND-Glied 124, das wiederum ausgangsseitig eine Eins abgibt, die als Eingang am NAND-Glied 123 liegt. Beide Eingänge des NAND-Gliedes 123 sind nunmehr Eins, so daß das Ausgangssignal des NAND-Gliedes 123 eine Null ist, und dies ist das verriegelte Ausgangsbit. Die NAND-Glieder 123 und 124, die miteinander kreuzgekoppelt sind, halten sich von selbst mindestens solange, bis der nächete Taktimpuls an die Kippschaltung angelegt wird und unabhängig von allen Veränderungen, die in diesem Intervall bei den in Fig. 9 gezeigten Betriebszuständen im Wert des unverriegelten Ausgangssignals auftreten können. Eine vom Ausgang des NAND-Gliedes 122 nach einem geeigne-j ten Punkt in dem Netzwerk der Datentore 125 führende Leitung 128 sperrt kurzzeitig jede Veränderung am Ausgang der Datentore 125, während eine Null über das NAND-Glied 122 in die

BC 976 027

809845/0878

Verriegelungsschaltung eingegeben wird.

Wenn gemäß Fig. 10 am Ausgang der Datentore 125 eine Null auftritt, so liegt diese am Eingang des NAND-Gliedes 120, so daß an dessen Ausgang eine Eins auftritt. Das NAND-Glied 120 liefert somit eine Eins als unverriegeltes Ausgangssignal, die außerdem am Eingang des NAND-Gliedes 121 zugeführt wird. Wird die Taktleitung impulsmäßig aufgetastet, dann liegt ein Taktimpuls als logische Eins am Eingang des NAND-Gliedes 121, so daß nunmehr beide Eingänge des NAND-Gliedes 121 auf Eins liegen. Am Ausgang des NAND-Gliedes 121 tritt daher eine Null auf, die wiederum dem Eingang des NAND-Gliedes 123 zugeführt wird, so daß das NAND-Glied 123 ausgangsseitig eine verriegelte Eins erzeugt. Die am Ausgang des NAND-Gliedes 121 auftretende Null liegt außerdem an Eingang des NAND-Gliedes 122, so daß an dessen Ausgang wiederum eine Eins auftritt, wodurch das NAND-Glied 124 einen zum NAND-Glied 123 komplementären Betriebszustand annimmt. Die NAND-Glieder 123 und 124 behalten diesen stabilen Zustand mindestens bis zum nächsten Taktimpuls bei, unabhängig von irgendwelchen Änderungen, die im Wert des unverriegelten Ausgangssignals auftreten können.

Die vorangegangene Beschreibung erläutert, wie die Kippschaltungen arbeiten. Betrachtet man nunmehr erneut Fig. 7, ,so sieht man, daß die NAND-Glieder 130 bis 136 der Eingangssteuerung 126 der CSA-Bitposition gemäß Fig. 8 entsprechen. 'Die NAND-Glieder 138 bis 144, Fig. 7 entsprechen den Datenjtoren 125 in Fig. 8. Die NAND-Glieder 145 bis 149, Fig. 7 !Stellen die Summenkippschaltung dar, die in Fig. 8 durch die Torschaltungen 120 bis 124 gebildet ist. Die Übertragskippschaltung, die aus den NAND-Gliedern 150 bis 154 in Fig. 7 besteht, entspricht dabei den NAND-Gliedern 120 bis 124 in Fig. 8.

^{976 O27} 809845/0878

Es soll hier kein Versuch unternommen werden, in allen Einzelheiten die innerhalb der verschiedenen Teile der in Fig. 7 ^; dargestellten komplexen Schaltung unter allen möglichen Be- ; triebsbedingungen ablaufenden Funktionen zu beschreiben. Es werden jedoch einige wichtige Funktionsabläufe beschrieben, ^: und der Betriebszustand aller Datentore und Kippschaltungstore wird für jede mögliche Kombination von Eingangssignalen während der verschiedenen, durch die CSA durchzuführenden Funktionen (Addition, Rechtsverschiebung und Linksverschiebung, Komplement) dargestellt. Wenn diese Darstellungen im Zusammenhang mit den zuvor gegebenen Erläuterungen betrachtet werden, dann hat man damit eine ausreichende Offenbarung für die Arbeitsweise der Addierschaltung mit zeitweiliger Zwischenspeicherung des Übertrags (Carry Save Adder). In der nachfolgenden Beschreibung wird hauptsächlich auf Fig. 7 bezug genommen, ergänzt durch eine gelegentliche Bezugnahme auf Fig. 6.

Addition

Eine Addition wird mit oder ohne an den CSA angeschlossenes F-Register durchgeführt. Ist das F-Register abgetrennt, dann liegt auf der vom F-Register kommenden Leitung 44 in Fig. 7 eine Null. Im anderen Fall wird über Leitung 44 ein Eingangsbit F von der N-ten Bitposition des im F-Register abgespeicherten Operanden der CSA-Bitposition N zugeführt.

Zum Einleiten einer Addition wird die Steuerleitung 40 betätigt. Dadurch werden die NAND-Glieder 131 und 134 aufge-I tastet und liefern Ausgangssignale, die das Einerkomplement j des über Leitung 42 ankommenden Übertragsbits C_n+1 und des iüber Leitung 41 ankommenden Summenbits S„ darstellen. Das Ausgangssignal des NAND-Gliedes 131 wird an einem der Verbindung spunk te des eine negative ÜND-Verknüpfung 156 darstellenden Netzwerks, Fig. 7 angelegt. Ein Netzwerk dieser

^BC976027 8098AS/0878

Art ist so aufgebaut, daß bei einem negativen Eingangssignal für dieses Netzwerk das Ausgangssignal des Netzwerks negativ ist. In gleicher Weise wird das Ausgangssignal des NAND-Gliedes 134 einem der Verbindungspunkte eines als negatives ODER-Glied arbeitenden Netzwerks 158 zugeführt. Die beiden Ausgänge der ODER-Netzwerke 156, 158 liegen einerseits am NOR-Glied 139 und außerdem am NAND-Glied 138.

Die Anordnung ist dabei so getroffen, daß dann, wenn die ursprünglichen Summen- und übertrags-Eingangsbits gleiche Werte haben, die entsprechenden Ausgangssignale der NAND-Glieder 138 und 139 gleiche Werte aufweisen, die diesen ursprünglichen Eingangswerten entsprechen. Haben das Eingangssummenbit und das Eingangsübertragsbit verschiedene Werte, danii tritt am Ausgang des NAND-Gliedes 138 ein positives Ausgangssignal und am Ausgang des NOR-Gliedes 139 ein negatives CO) Ausgangssignal auf.

Anstatt nunmehr alle innerhalb der verschiedenen in Fig. 7 gezeigten, während einer Addition ablaufenden Schaltvorgänge im einzelnen darzustellen, wird anschließend eine Tabelle gebracht, die die von den Datentoren 138 bis 144, von den Kippschaltungstoren 145 bis 154 und von den NOR-Gliedern 156 und 158 für jede mögliche Kombination von Summeneingangs-,₍ Ubertragseingangs- und Divisoreingangsbits erzeugten Aus- ί gangssignale darstellen. Einige dieser Betriebszustände j sind unter den Bedingungen dargestellt, die nur dann auf- '■ treten, wenn, wie angegeben, der Taktimpuls am CSA anliegt. _; Mit geringfügigen Abwandlungen kann diese Tabelle auch zur Darstellung der Ausgangssignale der Torschaltungen für andere CSA-Operationen (Rechts- und Linksverschiebung und Komplementär summe) herangezogen werden, wie dies noch beschrieben wird.

^EC976027 8 0 9845/0 67

Tabelle der Ausgangssignale der Tore bei Addition

,Eingangssignale der CSA-Bitposition N

Suntmeneingangssignal (S.J Übertragseingangssignal ( Operand-Eingangssignal (F O1O1O1O1 0 0 1 10 0 1 1 0 0 0 0 1 1 1 1

PS

Ausgangssignale der Tore

; ODER 156

ODER 158

NAND 138 ί NOR 139

NAND 140

: NAND 141

: NAND 142

NAND 143

NAND 144

NAND 145

NAND 146

NAND 147

NAND 148

NAND 149

NAND 150

NAND 151

NAND 152 . NAND 153

NAND 154

*Nur zur Taktzeit, sonst 1.

PC

1	1	O	O	1	1	O	ο
1	O	1	O	1	O	1	O
0	1	1	1	O	1	1	1
0	O	O	1	O	O	O	1
1	1	1	1	1	O	O	O
1	1	1	O	1	1	1	O
1	1	1	1	1	1	1	O
1	O	O	1	1	1	1	1
1	1	1	1	O	1	1	1
0	1	1	O	1	O	O	1
1	ο*	ο*	1	ο*	1	1	ο*
0*	1	1	ο*	1	ο*	ο*	1
O	1	1	O	1	O	O	1
1	O	O	1	O	1	1	O
O	O	O	1	O	1	1	1
1	1	1	ο*	1	ο*	ο*	ο*
0*	ο*	ο*	1	ο*	1	1	1
O	O	O	1	O	1	1	1
1	1	1	O	1	O	O	O

-BC 976 027

809845/0678

Die die Verriegelungsschaltungen bildenden logischen Schaltkreise 148, 149, 153 und 154, die die Summen- und Übertragsausgangssignale liefern, behalten ihre Einstellungen nach Ende des Taktimpulses und nach Abfallen der Dateneingangssignale bei. Die NAND-Glieder 145 und 150, die für Zwecke der Vorausschau, Vorsummen- und VorÜbertragsausgangssignale liefern, gehen nach Abfallen der Dateneingangssignale alle auf ein Ausgangssignal Null zurück, da es nicht erforderlich ist, daß diese logischen Schaltkreise weiterhin Ausgangssignale liefern, nachdem die Vorausschauoperation abgeschlossen ist. Am Ende des Taktimpulses gehen die NAND-Glieder 146, 147, 151 und 152 alle auf den Ausgangszustand 1.

Obgleich die Vorsummen- und Vorübertragsausgangssignale (PS) bzw. (PC) der Addierschaltung in der Hinsicht beschrieben wurden, daß sie insbesondere bei einer Division für die Voraussage des Ergebnisses vorgesehener Subtraktionen besonders nützlich sind, so können diese Ausgangssignale doch ganz allgemein als Ausgangssignale der Addierschaltung ange- ; sehen werden, die unmittelbar auf Veränderungen der eingangs-'seitig zugeführten Signale ansprechen, unabhängig davon, ob solche Veränderungen zu einer vorbestimmten Taktzeit erfolgen oder nicht.

I Schiebeoperation
i

I Rechtsverschiebungen und Linksverschiebungen sind besondere [Arten von Additionen, die sich von der soeben beschriebenen normalen Additionsoperation nur dadurch unterscheiden, daß die Summen- und Übertragseingangsbits von anderen Bitpositionen abgeleitet werden und daß der Operandeneingang immer Null ist (F-Register abgeschaltet). Beispielsweise wird für eine Rechtsverschiebung (Fig. 2) die mit "Verschiebe übertrag LO, Summe R1" bezeichnete Steuerleitung 50 in Fign. 6 und 7 erregt, wodurch das NAND-Glied 130, Fig. 7 bereitgestellt

^{130 976} °²⁷ 809845/0878

wird, so daß dann, wenn das Eingangsbit (C_n in diesem Fall) eine Eins ist, ein negatives Ausgangssignal (O) abgegeben wird bzw. bei C„ = 0 ein positives (Eins) Ausgangssignal erzeugt wird. Die Erregung der Steuerleitung 50 betätigt auch das NAND-Glied 133, das dann ausgangsseitig eine Null liefert, wenn das Summeneingangsbit (S_n-1) eine Eins ist oder umgekehrt. Jedes durch die NAND-Glieder 130 und 133 erzeugte Ausgangsbit Null durchläuft das negative ODER-Netzwerk 156 und/ oder 158 nach dem NOR-Glied 139 und/oder dem NAND-Glied 138. Von da an arbeiten die Datentore und die Kippschaltungstore in der gleichen Weise, wie zuvor beschrieben, und erzeugen die endgültige Vorsumme (PS_n) den Vorübertrag (PC_n), die

Summe (S ) und den übertrag (C ) als Ausgangssignale der CSA-Bitposition N.

Die Tabelle der Ausgangssignale der logischen Schaltkreise für die Addition ist außerdem auf eine Rechtsverschiebung anwendbar, vorausgesetzt, daß die folgenden Änderungen in der Tabelle vorgenommen werden:

a) Das Summeneingangsbit ist in diesem Fall S_n-1 statt S_n und das Übertragseingangsbit ist C_n, statt C_n+1.

b) Alle Spalten, die Eingangsbitkombinationen enthalten, in denen das Operandenbit (F_n) eine Eins ist, sollten nicht beachtet werden, da sie für die hier betrachtete Schiebeoperation nicht anwendbar sind.

Die durch diese Rechtsverschiebung erzeugten Summen- und Übertragsausgangsbits werden zur Taktimpulszeit in die Summen- und Übertragsverriegelungsschaltungen eingespeichert.

Eine Linksverschiebung (Fig. 3) wird durch Erregung der mit "Verschiebe übertrag L1, Summe L2" bezeichneten Steuerleitung

~9T5~ÜZ7

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28KQ78

46 Fign. 6 und 7 durchgeführt, wodurch das NAND-Glied 132 Fig. 7 dann ausgangsseitig eine Null abgibt, wenn das eingagsseitig zugeführte Übertragsbit (C_n+2 in diesem Fall) eine Eins ist oder ausgangsseitig eine Eins liefert, wenn C - Null ist. Durch Ansteuern der Leitung 46 wird auch das NAND-Glied 135 betätigt und liefert dann ausgangsseitig eine Null, wenn das eingangsseitig zugeführte Summenbit (S_n+1) eine Eins ist, oder liefert im anderen Fall ausgangsseitig eine Null. Jedes durch die NAND-Glieder 132 und 135 erzeugte Ausgangssignal Null wird über die negativen ODER-Netzwerke 156 und/oder 158 dem NAND-Glied 138 und dem NOR-Glied 139 zugeleitet. Von diesem Punkt an arbeiten die Datentore und die Kippschaltungstore in genau der gleichen Weise wie zuvor für die Addition beschrieben, vorausgesetzt, daß die Änderungen in der oben gegebenen Tabelle der Ausgangssignale der Tore bei Addition vorgenommen werden:

a) In diesem Fall ist das Summenbit S_n+1# statt S„ und das Ubertragsbit ist C₊₂ 1 statt C_n+1.

b) Alle Spalten, die eingangsseitige Bitkombinationen enthalten, die ein Divisorbit F = 1 enthalten, sollten nicht beachtet werden.

Die durch diese Linksverschiebung erzeugten Summen- und Übertragsbits werden durch Taktimpulse in die Summen- und Übertragsverriegelungsschaltungen eingespeichert.

Komplementsummenbildung

Wie bereits erwähnt, kann es Fälle geben, bei denen es erwünscht ist, daß am Ende einer arithmetischen Operation das Komplement der in den Summenverriegelungsschaltungen des CSA eingespeicherten Zahl gebildet wird. Wenn dieses Ergebnis gewünscht wird, wird die mit "Komplementsumme" bezeichnete

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Steuerleitung 56, Fign. 6 und 7 erregt. Dadurch wird das NAND-Glied 136, Fig. 7 einer jeden CSA-Bitposition N betätigt und erzeugt ein Ausgangssignal, das die invertierte Form des komplementären Summenbits S^ darstellt, das in der Summenverriegelungsschaltung 26_N der entsprechenden CSA-Bitkombination abgespeichert ist. Dieses komplementäre Summenbit wird vom Ausgang des NAND-Gliedes 149, Fig. 7, das das Komplement von S„ speichert, über eine Leitung 160 nach der Summeneingangsklemme des NAND-Gliedes 136 geleitet. Das Ausgangesignal des NAND-Gliedes 136, das den Wert des dann in der Summenverriegelungsschaltung eingespeicherten Summenbits S_n darstellt, wird über das negative ODER-Netzwerk 156 dem NAND-Glied 138 und dem NOR-Glied 139 zugeleitet.

Bei einer solchen Summenkomplementbildung gibt es keine wertigen Übertrags- oder Operanden-Eingangssignale. Da der Übertragseingang Null ist, tritt am Ausgang des ODER-Netζwerkes 156 eine Eins auf, die den Torschaltungen 138 und 139 zugeleitet wird, und damit diese Schaltkreise in der Weise betätigen, daß dann, wenn S„ Null ist, das NAND-Glied 138 ausgangsseitig eine Eins und das NOR-Glied 139 ausgangsseitig I eine Null liefert, daß aber dann, wenn der Wert von S_n « 1 ist, das NAND-Glied 138 ausgangsseitig eine Null abgibt, während am Ausgang des NOR-Gliedes 139 eine Eins auftritt. Als Ergebnis ist der ausgangsseitig auftretende Wert, der schließlich in die Summenverriegelungsschaltung 26., zur Zeit des nächsten Taktimpulses eingegeben wird, das Komplement des zuvor dort abgespeicherten Summenbits S„.

Die Ausgangssignale dieser Datentore und Kippschaltungstore Fig. 7 lassen sich dann, wenn durch den CSA eine Komplementsummenbildung durchgeführt wird, durch die oben genannte Tabelle der Auegangssignale der Tore bei Addition darstellen, wenn die Tabelle wie folgt abgewandelt wird:

ΚΓΊ576 027

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a) Alle Spalten, in denen das Übertragseingangssignal und/oder das Operandeneingangssignal eine Eins ist/ sollten nicht beachtet werden.

b) In jeder der verbleibenden zwei Spalten ist das Summeneingangssignal das Komplement des ursprünglich in der Summenverriegelungsschaltung eingespeicherten Summenbits S_n.

Rückstellen

Während eines Rückstellvorgangs wird die Steuerleitung 54 mit negativem Potential beaufschlagt, so daß die NAND-Glieder 141, 143, 149 und 154 in Fig. 7 einen Zustand annehmen, bei dem ausgangsseitig ein positives (1) Signal auftritt, wenn eines der Glieder nicht bereits in diesem Zustand war. Dadurch gehen aber die NAND-Glieder 148 und 153 ausgangsseitig auf Null, so daß alle Summen- und Übertragsverriegelungsschaltungen zurückgestellt werden, wobei gleichzeitig !sichergestellt wird, daß die NAND-Glieder 145 und 150 in Betriebszustände übergehen, bei denen ausgangsseitig für das Vorsummen- und das Vorübertragsbit eine Null auftritt.

Weiterübertragung des Übertrags (Ripple Carry)

Am Ende einer Multiplikation oder einer Division mit einer Reihe von Additionen bzw. komplementären Subtraktionen können Überträge, die noch in den übertragsverriegelungsschaltungen 28 abgespeichert liegen, falls erwünscht, durch eine Weiterübertragung mit Addition, die ähnlich einer normalen Addition gemäß Fig. 4 abläuft, mit den in den Summenverriegelungsschaltungen 26 liegenden Summenbits kombiniert werden, mit der Ausnahme, daß nunmehr das F-Register abgeschaltet ist, so daß anstelle der Operandenziffern, die normalerweise den CSA-Bitpoeitonen zugeführt würden, nunmehr an deren Stelle blinde Nullen treten. Wenn durch eine solche Addition mit

BC y76 QVl

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. 35 - 28H078

Übertragsweitergabe der Inhalt aller Übertragsverriegelungsschaltungen nicht auf Null zurückgeführt wird, dann wird dieser Schritt so oft wiederholt, wie nötig ist, damit alle Übertragsschaltungen eine Null eingespeichert haben, so daß dann in den Summenverriegelungsschaltungen das endgültige Produkt einer Multiplikation oder der endgültige Rest, falls das erwünscht sein sollte, einer Division enthalten ist.

Eine partielle Weitergabe kann als Zwischenschritt von Multiplikations- oder Divisionsoperationen durchgeführt werden, wenn in dem Maschinenzyklus dafür genügend Zeit zur Verfügung steht.

Zusammenfassung der Vorteile

Die hier offenbarte Addierschaltung mit zeitweiliger Zwischenspeicherung des Übertrags ist in der Lage Addition, Linksverschiebung, Rechtsverschiebung und Komplementärsummenbildung mit nur einer geordneten Gruppe von Bitpositionen durchzuführen. Die wird durch die Tatsache ermöglicht, daß durch Impulsflanken betätigbare Kippschaltungen 34 bzw. 36, die Summen- bzw. Übertragsverriegelungsschaltungen 26 bzw. 28 enthalten, zur Darstellung der ausgangsseitigen Werte von Summen- und Übertragsbits benutzt werden, wodurch das verriegelte Ausgangsbit einer jeden Bitposition als Eingangssignal der gleichen Bitposition oder jeder anderen Bitposition in der gleichen Gruppe zugeführt werden kann, ohne daß dabei das verriegelte Ausgangsbit sich ändert, es sei denn bei der nächsten Taktzeit, wenn eine solche Änderung erwünscht ist. Die durch Impulsflanken betätigbaren Kippschaltungen 34 und 36 haben weitere Schaltungsteile (NAND-Glieder 145 bis 150, Fig. 7), die unverriegelte Vorsummen- und Vorübertragsausgangsbits liefern, deren Werte sich in Abhängigkeit von sich verändernden EingangsSignalen zu Zeitpunkten ändern können die nicht mit den Taktzeiten zusammenfallen,

BC 576Ί527 ~ ~

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Claims (7)

1. PATENTANSPRÜCHE

   •ι 1 V Addierschaltung für eine Datenverarbeitungsanlage mit zeitweiliger Speicherung des Übertrags zur Durchführung arithmetischer Operationen, mit einer Taktimpulsquelle und einem binären Operandenregister, wobei die Addierschaltung aus einer nach Bitstellen geordneten Anzahl von Stufen für die einzelnen Bitpositionen besteht* deren jede mindestens drei Eingänge aufweist und ausgangsseitig Summen- und Übertragsbits liefert, dadurch gekennzeichnet, daß jede Bitposition (N-1, N, N+1) ausgangsseitig ein Paar durch Impulsflanken umsteuerbare Kippschaltungen (34, 36) zur Darstellung der in der jeweiligen Bitposition erzeugten Summenbzw» Übertragsbits (S bzw. C, PS bzw. PC) aufweist, daß jede dieser Kippschaltungen eine durch die mit einem Taktimpuls zusammenfallenden Eingangssignale einstellbare Verriegelungsschaltung (26, 28) enthält, die ihre Einstellung zwischen aufeinanderfolgenden Taktimpulsen unabhängig von sich etwa ändernden Eingangssignalen aufrechterhält, so daß damit jede dieser Verriegelungsschaltungen (26, 28) ausgangsseitig taktgesteuert ein Summenbit bzw. ein Übertragsbit gespeichert hält, und daß schließlich jede Stufe eine auf ankommende Steuersignale (38, 40, 41, 42, 44, 46, 47, 48, 50, 51, 52) ansprechende Eingangssteuerung (126; 130 bis 136) enthält, die auf entsprechend einem Steuersignal ausgewählten, der in den Verriegelungsschaltungen der gleichen und/oder anderer Bitpositionen der Addierschaltung gespeicherten Summen- und Übertragssignalen gemäß einer durch ein Steuersignal (40, 50, 46, 56) bestimmten Operation anspricht und beim nächsten Taktimpuls bewirkt, daß die Summen- und Übertragsverriegelungsschaltungen einet

   ^BC 976 027 8 09845/0878

   ORSGiNAL IMSPECTED

   28H078

   jeden Bitposition entsprechend den eingangssseitig zugeführten Signalen eingestellt werden.
2. 2. Addierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die EingangsSteuerung (126) einer jeden Stufe Addiertorschaltungen (131, 134, 138, 139) enthält, die bei Anliegen eines eine Addition eines Operanden zum Inhalt der Addierschaltung einleitenden Steuersignals jede Bitposition der Addierschaltung für die Aufnahme eines derzeit in der Summenverriegelungsschaltung (26) der gleichen Stufe eingespeicherten Summenbits (SN) eines in der entsprechenden Stufe des F-Registers (24) eingespeicherten Operandenbits (PN) und, falls vorhanden, eines in der nächst niedrigeren Bitposition (N-1) in der Übertragsverriegelungsschaltung (28) abgespeicherten Übertragsbits betätigt.
3. 3. Addierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangssteuerung (126) Torschaltungen (130, 135, 138, 139) für eine Rechtsverschiebung enthält, die bei Anliegen eines eine Rechtsverschiebung des Inhalts der Addierschaltung anfordernden Steuersignals (Leitung 50) jede der Bitpositionen für eine Aufnahme eines derzeit in der Übertragsverriegelungsschaltung (28) der gleichen Bitposition (N) eingespeicherten Übertragsbits, eines an Stelle eines in der entsprechenden Stufe des F-Registers eingespeicherten Operandenbits einzuführenden Blindbits und eines gegebenenfalls in der Summenverriegelungsschaltung (26) der nächst höheren Bitpositon (N+1) eingespeicherten Summenbits betätigt.

   ^{BC 976 O27} 809846/0678
4. 4. Addierschaltung nach Anspruch 1, dadurch gekennzeich- '■ net, daß die Eingangssteuerung (126) Torschaltungen

   (132, 135, 138, 139) enthält, die bei Ansteuerung durch ein eine Linksverschiebung des Inhalts der Addierschal-i tung anfordernden Steuersignals (Ltg. 46) jede der ; Bitpositionen der Addierschaltung für die Aufnahme ] eines gegebenenfalls derzeit in der Summenverriege- ■ lungsschaltung (26) der nächstniedrigeren Bitposition : (N-1) eingespeicherten Summenbits (S_-1), eines gege- _; benenfalls derzeit in der Übertragsverriegelungsschaltung (28) der um zwei niedrigeren Bitposition (N-2) .-=.;" eingespeicherten Übertragsbits (C_n-2) und eines an die Stelle des in der gleichen Bitposition des F-Registers _t (24) eingespeicherten Operandenbits tretenden Blind- ; bits betätigt. '.■■
5. 5. Addierschaltung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Eingangssteuerung (126) Torschaltung^n (131, 134, 139,138) enthält, die bei Anlegen eines ' eine Weiterschaltung von Übertragsbits einleitenden Steuersignals jede der Bitpositionen (N) für die Aufnahme des derzeit in der Summenverriegelungsschaltung ι (26) der gleichen Bitposition (N) eingespeicherten ! Summenbits (S-,), eines gegebenenfalls in der Übertrags^ Verriegelungsschaltung (28) der nächst niedrigeren Bitposition (N-1) gespeicherten Übertragsbit (C_n-1) j und eines an die Stelle des in der gleichen Bitposition des F-Registers (24) eingespeicherten Operanden- i bits tretenden Blindbits betätigt.
6. 6. Addierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Summenverriegelungsschaltungen (26) Ausgänge für den wahren und den komplementären Wert des darin abgespeicherten Summenbits aufweist, daß die

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   Eingangssteuerung (126) Torschaltungen (136, 149, 139,. 138) enthält, die bei einem die Komplementbildung der \ in der Addierschaltung eingespeicherten Bits einleitenden Steuersignal (Ltg. 56) jede der Bitpositionen für die Aufnahme des Summen-Komplementbits der derzeit: in der Summenverriegelungsschaltung der gleichen Bitposition eingespeicherten Summenbits und von Blindbits an allen anderen Eingängen der Bitpositionen betätigt, so daß der nächste Taktimpuls alle Summenverriegelungs^· Schaltungen aller Bitpositionen auf den komplemen- j tären Wert des derzeit eingestellten Summenbits einstellt.
7. 7. Addierschaltung nach Anspruch 1, dadurch gekennzeich- j

   net, daß jede der bistabilen Kippschaltungen einer jeden Bitposition außer den Verriegelungsschaltungen I (26, 28) Schaltelemente (145, 150) für die Abgabe un- ι verriegelter Summen- und Übertragsbits (^pC_N, PS_n) auf- ' weist, deren Wert stets ausschließlich durch den Augenblickswert der am Eingang der jeweiligen Bitposition der Addierschaltung liegenden Eingangssignale bestimmt ist, die über eine Vorausschaulogik (32) für eine Voraussage über die Möglichkeit der Durchführung einer beabsichtigten Subtraktion oder Division über komplementäre Subtraktion einsetzbar sind.

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