DE1549461C3 - - Google Patents

Description

tiven, Bereich eintritt, ..wonach er erneut stellenverschoben subtrahiert wird (I.R.E. Transactions on Electronic Computers, Juni 1961, S. 169). Einrichtungen dieser Art erfordern aber einen erheblichen Steueraufwand,. da einerseits die wahlweise Steuerung von Subtraktionen und Additionen und andererseits jeweils entsprechende wahlweise Aufwärts- und Abwärtszählung des Quotienten sowie eine Unterdrückung der Quotientenerhöhung beim Vorzeichenwechsel des Dividendenrestes erforderlich ist. Bei Verwendung von Vielfachen des Divisors zur Verringerung der Zahl der notwendigen Iterationen wird diese Art von Steuerung so aufwendig,: daß sie nur noch in Ausnahmefällen gerechtfertigt ist. -

Aufgabe vorliegender Erfindung ist es, eine Divisionseinrichtung anzugeben, die in einfacher Weise unter Beibehaltung von Subtraktionsiterationen über die gesamte Divisionsoperation die Vornahme von Korrekturadditionen nach einer Nullunterschreitung des Dividendenrestes ohne zusätzliche Rechenzeit vermeidet. Gemäß der Erfindung wird dies dadurch erreicht, daß der Dividend doppelt gespeichert ist und daß eine Auswahlschaltung vorgesehen ist, die während jeder Iteration die Entnahme des Dividenden bzw. Dividendenrestes aus dem einen Dividendenspeicherplatz und die Rückspeicherung des um den Divisor verminderten Dividenden bzw. Dividendenrestes in den anderen Dividendenspeicherplatz steuert und deren Auswahlfolge nach jeder erfolgreichen Iteration umgeschaltet, nach jeder erfolglosen Iteration in Abhängigkeit vom Vorzeichenwechsel· des jeweiligen Dividendenrestes aber beibehalten wird.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind aus den Ansprüchen zu ersehen. Nachfolgend ist ein Ausführungsbeispiel der Erfindung an Hand von Zeichnungen beschrieben. Es zeigt

F i g. 1 ein Blockschaltbild einer gemäß der Erfindung ausgebildeten Divisionseinrichtung,

F i g. 2 ein detailliertes Blockschaltbild eines Teiles eines Speicheradreßregisters, wie es in der Divisionseinrichtung nach F i g. 1 verwendet wird, und

F i g. 3 ein Impulsdiagramm zur Erläuterung der Arbeitsweise der Einrichtung nach F i g. 1.

Die F i g. 1 zeigt eine Divisionseinrichtung, die ein Addierwerk 1, ein Akkumulatorregister 2, einen Speicher 3, ein Speicheradreßregister 4 und einen Quotientenzähler 5 umfaßt. Der Ausgang des Speichers 3 kann wahlweise über eine Torschaltung 6, eine Komplementierschaltung 7 oder eine Stellenverschiebeschaltung 8 mit dem einen Eingang des Addierwerkes 1 verbunden werden. Der zweite Operandeneingang des Addierwerkes 1 ist über eine Torschaltung 9 mit dem Ausgang des Akkumulatorregisters 2 koppelbar, der außerdem über eine Torschaltung 10 mit dem Eingang des Speichers 3 verbunden ist.

Der Aufbau von Addier- und Speicherwerken, Torschaltungen sowie Komplementierungs- und Stellenverschiebeschaltungen, wie sie die dargestellte Divisionseinrichtung verwendet, ist für sich bekannt, so daß auf eine Erläuterung dieser Teile, soweit dies nicht zur Erklärung der Wirkungsweise der Erfindung notwendig ist, zugunsten einer Erleichterung des Verständnisses der Prinzipien vorliegender Erfindung verzichtet wird. Angaben hierüber befinden sich beispielsweise in den Büchern von R. K. Richards _r »Arithmetic Operations in Digital Computers«, New York, 1955, und »Digital Computer Components and Circuits«, New York, 1957 (Verlag D. van Nostrand Comp.).
Die in Fig. 1 dargestellte Divisionseinrichtung arbeitet nach dem Prinzip der iterativen Subtraktion eines im Speicher 3 enthaltenen Divisorwertes Dv von einem ebenfalls im Speicher 3 gespeicherten Dividendenwertes Dd. Für jede Subtraktionsoperation,

ίο bei welcher der jeweilige Dividendenrest den Wert Null noch nicht unterschreitet, wird eine Eins in den Quotientenzähler 5 eingegeben. Bei einer Nullunter-

;,:■■ schreitung «wird der Inhalt des Quotientenzählers 5 über eine Torschaltung 11 zum Quotientenregister 12 übertragen, und der Divisor Dv wird in bezug auf den Dividenden um eine Wertstelle nach rechts verschoben. Hierzu ist zu bemerken, daß die Einrichtung binärdezimal verschlüsselt arbeitet, so daß eine Stellenverschiebung um eine Dezimalstelle einer Stellenverschiebung um eine binäre Tetrade, also um vier Binärstellen entspricht. ,

Bei einer Nullunterschreitung des Dividendenrestes darf keine Eins zum Inhalt des Quotientenzählers hinzugefügt werden. Außerdem muß auch sichergestellt werden, daß für die weitere Ausführung der Divisionsoperation nach der Divisor-Stellenverschiebung jeweils der letzte positive Dividendenrest verwendet wird. Bekannte Divisionseinrichtungen führen hierzu eine einmalige Rückaddition des Divisors zum Dividendenrest nach jeder Null-Unterschreitung durch. Um diese zusätzliche, wertvolle Rechenzeit erfordernde Additionsoperation zu vermeiden, sieht die Erfindung vor, in jeder Iterationsoperation den Dividendenrest der vorausgehenden Iterationsoperation so lange zu speichern, bis erwiesen ist, daß die betreffende Iterationsoperation nicht zu einer Nullunterschreitung des neuen Dividendenrestes geführt hat. Ist jedoch eine Nullunterschreitung aufgetreten, dann wird für die Weiterrechnung nicht der zuletzt gebildete (negative) Dividendenrest, sondern der Dividendenrest aus der vorausgegangenen Iterationsoperation verwendet.

Zu diesem Zweck werden zur Speicherung des Dividenden zwei Speicherplätze verwendet, die im

dargestellten Beispiel durch die Speicherfelder Dd-I und Dd-II im Speicher 3 verkörpert werden. Die

■-■■ Adressen dieser Speicherfelder unterscheiden sich lediglich im Inhalt einer einzigen Bitstelle. Dieser Bitstelle ist eine binäre Speicherstufe 16 im Speicheradreßregister 4 zugeordnet, die weitgehend den übrigen binären Speicherstufen dieses Registers gleicht. Der einzige Unterschied besteht darin, daß sie sowohl mit allen anderen Speicherstufen über den Eingang 17 auf eine vorbestimmte Adresse einstellbar ist als auch einzeln über separate Eingangsleitungen 18, 19 wahlweise auf einen der beiden Binärwerte Null oder Eins umschaltbar ist. Die Speicherstufe 16 entspricht vorzugsweise der niedrigsten Binärstelle der Adresse eines Speicherwortes, so daß sich die beiden Dividendenspeicherfelder Dd-I und Dd-II im Speicher 3 auf nebeneinanderliegenden Speicherworten befinden. In der gezeigten Ausführungsform ist daher dem Dividendenfeld Dd-I der Binärwert Null und dem Dividendenfeld Dd-II der Binärwert Eins in der Speicherstufe 16 zugeordnet, wie die strichlierten Linien 13 und 14,14' zeigen. Die rechts von ihr befindlichen niedrigstelligeren Binärstellen dienen in für sich bekannter Weise zur Adres-

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sierung der Speicherstellen innerhalb eines Wortes. Jede Und-Schaltung 30 besitzt zwei Eingänge, von Sie können die Adresse der ersten Stelle eines Spei- denen die ersten mit Dividenden-Adressenleitungen cherfeldes, z. B. des Dd-I-Feldes, bezeichnen, wenn 32 verbunden sind und die zweiten an eine allen Unddiese Stelle nicht mit der ersten Stelle des betreffen- Schaltungen 30 gemeinsame Taktimpulsleitung 33 den Speicherwortes übereinstimmt. . 5 angeschlossen sind. Die letztere Leitung erhält die ■ Die beiden Dividendenspeicherfelder Dd-I und Taktsignale tiA, 13A zugeführt. Die Adressenziffem Dd-U werden während einer jeden Iteration wechsel- werden in bekannter Weise durch je ein Paar zueinweise zur Entnahme des alten Dividendenrestes und ander komplementäre Signale 1, T oder 0, ü dargezur Einspeicherung des neuen Dividendenrestes auf- stellt. Es sind somit für jede Speicherstufe FF zwei gerufen, wobei die Reihenfolge des Aufrufes von der io Adressenleitungen 32-0 und 32-1 vorgesehen, von Stellung eines Dividendenfeld-Auswahl-Flipflops 20 denen die eine dem Null-Eingang und die andere dem bestimmt wird. Befindet sich der Flipflop 20 im Null- Eins-Eingang der Speicherstufe zugeordnet ist. Eine Zustand, so wird die Speicherstufe 16 über eine Null- entsprechende Anordnung bilden Divisor-Adressen-Ausgangsleitung 21, eine Torschaltung 22 und die leitungen 34 zusammen mit den Und-Schaltungen 31, Leitung 18 am Beginn einer Iteration zur Taktzeit 15 die durch eine gemeinsame Leitung 35 für eine Si- tlA in den Null-Zustand gestellt. Zugleich werden gnalübertragung konditioniert werden,
auch alle übrigen Adressenstellen des Dividenden, Die Speicherstufe 16 unterscheidet sich von den die für beide Dividendenspeicherfelder Dd-I und übrigen Speicherstufen FF dadurch, daß sie an Stelle Dd-II gemeinsam sind, über eine Torschaltung 15 in der Und-Schaltungen 30 je zwei Und-Schaltungen 36, das Register 4 eingegeben. Der Dividendenwert bzw. 20 37 und 38, 39 aufweist, von denen jede zwei Einder Dividendenrest, von dem während der betreffen- gänge besitzt. Die Und-Schaltungen 36 und 39 sind den Iteration der Divisor zu subtrahieren ist, wird dem Null-Eingang der Speicherstufe 16 über die in somit aus dem Dividendenfeld Dd-I entnommen. diesem Eingang liegende Oder-Schaltung 29 zuge-Nachdem diese Subtraktion ausgeführt ist, wird die ordnet, und die Und-Schaltung 37 und 38 sind Speicherstufe 16 zur Zeit t3A über eine Eins-Aus- 25 dem Eins-Eingang der Speicherstufe 16 über die in gangsleitung 23 des Flipflops 20 sowie über eine Tor- diesem Eingang liegende Oder-Schaltung 29 zugeordschaltung 24 und die Leitung 19 auf Eins gestellt. net. Die einen Eingänge der Und-Schaltungen 36, 38 Zusammen mit den übrigen Dividendenadressenstel- sind mit dem Null-Ausgang 21 und die einen Einlen bezeichnet der Inhalt des Registers 4 damit das gänge der Und-Schaltungen 37, 39 mit dem Eins-Dividendenfeld Dd-II, das zur Aufnahme des gebil- 30 Ausgang 23 des Dividendenfeld-Auswahl-Flipflops deten Differenzwertes dient. Dieser Differenzwert 20 verbunden. Außerdem werden die zweiten Einwird während der. folgenden Iteration als neuer Divi- gänge der Und-Schaltungen 36, 37 über eine Leitung dendenrest verwendet..Hierzu wird gegen Ende einer 40 und die entsprechenden Eingänge über eine Leijeden Iteration der Dividendenfeld-Auswahl-Flipflop tung 41 für eine Signalübertragung konditioniert. Be-20 umgeschaltet, so daß am Beginn der nächsten 35 findet sich der Flipflop 20 im Null-Schaltzustand und Iteration zur Zeit tiA über die Leitung 21, die Tor- tritt ein Taktimpuls tIA auf der Leitung 40 auf, so schaltung 22 und die Leitung 18 eine binäre Eins in wird eine binäre Null über die Und-Schaltungen 36, die Speicherstufe 16 eingestellt wird. Es geschieht so- 37 in die Speicherstufe 16 übertragen. Tritt dagegen mit eine Entnahme des Dividendenrestes aus dem beim gleichen Schaltzustand des Flipflops 20 ein Dividendenfeld Dd-II und eine darauffolgende Ein- 40 Taktimpuls t3A auf der Leitung 41 auf, so wird eine speicherung der gebildeten Differenz in das Dividen- binäre Eins über die Und-Schaltungen 38, 39 in die denfeldDd-I, das zur Zeitt3A durch Eingabe einer Speicherstufe 16 übertragen. In der gleichen Weise Null über die Torschaltung 24 in die Speicherstufe 16 wird durch den Taktimpuls ti A eine binäre Eins und und durch'Eingabe der übrigen Adressenstellen des durch den Taktimpuls t3A eine binäre Null zur Dividenden über die Torschaltung 15 in die übrigen 45 Speicherstufe 16 übertragen, wenn sich der Flipflop Speicherstufen, des Registers 4 auf eine Adressierung 20 im Eins-Schaltzustand befindet. Der Taktimpuls dieses Dividendenfeldes eingestellt worden ist. Der t IA bewirkt somit stets eine echte und der Takteben beschriebene Vorgang wiederholt sich so lange, impuls 13 A eine komplementierte Einstellung der bis während einer Iteration ein negativer Dividenden- Speicherstufe 16 entsprechend dem Schaltzustand des rest gebildet wird. In einem solchen Falle wird die 50. Flipflops 20. ·...·.■·
Umschaltung des Dividendenfeld-Auswahl-Flipflops Der Dividendenfeld-Auswahl-Flipflop 20 arbeitet 20 unterbunden, so daß in der folgenden Iteration als Binärzähler, indem er durch jeden Impuls, der nicht der während der laufenden Iteration gebildete am Ausgang einer Und-Schaltung 44 erscheint, seinen negative Dividendenrest, sondern der während der Schaltzustand ändert. Die Und-Schaltung 44 wird von vorhergegangenen Iteration erzeugte positive ,Divi- 55 einem Dividendenrest-Negativ-Flipflop 45 für die Erdendenrest verwendet wird. zeugung von Ausgangssignalen vorbereitet, wenn die-In welcher Weise die Einstellung der Speicherstufe ser einen Null-Zustand einnimmt. Die Und-Schaltung 16 erfolgt, ist aus F i g. 2 zu ersehen. Diese Figur zeigt 44 liefert daraufhin ein Ausgangssignal, wenn sie auf einen Ausschnitt des Speicheradreßregisters 4, das einem zweiten Eingang ein Taktsignal 14 A empfängt, für jede Registerstelle eine bistabile Speicherstufe FF 60 das stets am Ende einer Iteration auftritt. Der Flipaufweist, die beispielsweise durch einen herkömm- flop 45 wird über eine Leitung 46, eine Inverterschallichen Flipflop gebildet werden kann. Dem Null-Ein- tung 47 und eine Und-Schaltung 48 zur Zeit* 2 B gang und dem Eins-Eingang der Speicherstufen FF von der höchsten Stelle des Addierwerkes 1 getastet, ist je eine Oder-Schaltung 29 zugeordnet, welcher je Da das in bekannter Weise als binärdezimaler zwei Und-Schaltungen 30, 31 vorgeschaltet sind. Die 65 Paralleladdierer ausgebildete Addierwerk 1 Subtrak-Und-Schaltungen 30 entsprechen in ihrer Gesamtheit tionen in Form komplementärer Additionen ausführt, der Und-Schaltung 15 von Fig.l und dienen zur erscheint in der höchsten Addierwerkstelle stets ein Zuführung der Dividendenadresse zum Register 4. Eins4)bertrag, solange sich die gebildete

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ferenz im positiven Bereich befindet. Wird dagegen spiel also 221, aus dem FeIdDv über die Komple-

die Differenz negativ, dann tritt an Stelle des mentierschaltung 7 zum Addierwerk 1 übertragen.

Eins-Übertragssignals ein Null-Übertragssignal am Gleichzeitig wird der Dividend aus dem Akkumula-

Ausgang dieser Addierwerkstelle auf. Dieses torregister 2 über die Torschaltung 9 zum zweiten

Null-Übertragssignal dient als Anzeige eines nega- 5 Operandeneingang des Addierwerkes 1 übertragen,

tiven Dividendenrestes, das den Dividendenrest- das demzufolge die Differenz 69235—22100 bildet,

Negativ-Flipflop 45 in den Ein- bzw. Eins-Zustand die im Akkumulatorregister zwischengespeichert

stellt. In diesem Schaltzustand sperrt der Flipflop 45 wird.

die Und-Schaltung 44, so daß diese kein Taktsignal Zur Zeit tZA wird wiederum die gemeinsame

14 A zum Dividendenfeld-Auswahl-Flipflop 20 über- io Adresse der beiden Speicherfelder Dd-I und .EW-II

tragen kann. ■.;·...' . . von einer nicht dargestellten Quelle in das Speicher-

Die zeitliche Steuerung der Divisionseinrichtung adreßregister 4 eingegeben. Durch das Taktsignal erfolgt durch eine Taktgeberschaltung 50 (Fig. 1), t3A wird außerdem über die UND-Schaltung 24 und die in für- sich bekannter Weise ein Taktimpulspro- die Leitung 19 die Speicherstufe 16 des Speichergramm gemäß F i g. 3 erzeugt, solange ihr ein Steuer- 15 adreßregisters in der beschriebenen Weise entsignal auf einer Eingangsleitung 51 zugeführt wird. sprechend dem Komplement des Schaltzustandes des Innerhalb von vier Impulsphasen ti bis i4 werden je Flipflops 20 eingestellt. Gemäß der getroffenen Anzwei Taktimpulse (z.B. tiA und tiB erzeugt, von nähme befindet sich der Flipflop zu dieser Zeit im denen die B-Impulse gegenüber den A -Impulsen ver- Null-Zustand, so daß die Speicherstufe 16 auf Eins zögert beginnen, aber gleichzeitig mit diesen enden; 20 geisteilt wird. Der Inhalt des Speicheradreßregisters 4 Ein Durchlauf der Taktgeberschaltung durch alle vier kennzeichnet nun das Speicherfeld Dd-Il. Zur Zeit Impulsphasen steuert die Ausführung einer Iterations- t3B wird daraufhin die gebildete Differenz aus dem operation. Dementsprechend führt die Taktgeber- Akkumulatorregister 2 über die Torschaltung 10 als schaltung während einer Division stets so viele Um- neuer Dividendenrest in das adressierte Speicherfeld laufe aus, wie Subtraktionsiterationen erforderlich 25 Dd-II übertragen,
sind. . ,, - / - Da die gebildete Differenz (ist gleich neuer Divi-

Nachfolgend wird die Wirkungsweise der Divi- dendenrest) positiv ist, hat sich am Schaltzustand des sionseinrichtung an Hand des Divisionsbeispieles Dividendenrest-Negativ-Flipflops 45 nichts geändert. 69235: 221 beschrieben. Zu Beginn der Operation Er befindet sich somit nach wie vor im Null-Zustand, wird der Dividend 69235 im Speicher 3 doppelt gespei- 3? in dem er die Und-Schaltung 44 geöffnet und eine chert, und zwar einmal auf dem IW-I-FeId und ein- weitere Und-Schaltung 55 geschlossen hält. Zur Zeit mal auf dem Ddrll-Feld. Außerdem wird der Divisor t AA wird ein Taktimpuls an die zweiten Eingänge 221 in das Dv-FeId des Speichers 3 eingegeben. Die dieser Und-Schaltungen angelegt, wobei aber ledig-Speicherung erfolgt jeweils- so, daß die höchste Ziffer lieh die Und-Schaltung 44 ein Ausgangssignal erdes betreffenden Operanden in der höchsten Stelle 35 zeugt, das: zum Flipflop 20 gelangt und diesen in den des betreffenden Speicherfeldes steht. Danach wird Eins-Zustand umschaltet. Das Ausgangssignal der durch Anlegen eines Steuersignals auf Leitung 51 die Und-Schaltung'44, das die Bezeichnung 14 PA trägt, Taktgeberschaltung 50 wirksam gemacht zur Aussen- gelangt außerdem zum Eingang des: Quotientendung von Taktsignalen, womit; die Divisionsopefation Zählers 5 und schaltet diesen auf Eins. Das in der beginnt. Zur Zeit ti A wird-dem Speicheradressen- 40 Folge auftretende Taktsignale t4B bleibt in der ersten register 4 über eine Leitung 52 und die Und-Schal- Subtraktionsiteration unwirksam, da sich der Divitung 15 die gemeinsame Adresse der beiden Dividen- dendenrest noch im positiven Bereich befindet,
denfelder Dd-I, Dd-II. zugeführt. Gleichzeitig wird Nach Beendigung der 14 B-Phase beginnt ein neuer über die Und-Schaltung 22 in der beschriebenen Umlauf der Taktgeberschaltung 50, an dessen Anfang Weise die Stufe 16 des Registers entsprechend der 45 wiederum die Erzeugung eines t IA-Taktsignals steht. Stellung des Flipflops 20 eingestellt. Es sei angenom- Die vorausgehend beschriebene Operationsfolge läuft men, daß dieser Flipflop am Beginn der Divisions- somit in der gleichen Weise ab. Der einzige Unteroperation den Null-Zustand einnimmt, so. daß die schied besteht darin, daß in dieser Iteration zur Zeit Speicherstufe 16 auf Null gestellt wird. Durch den tiA die Speicherstufe 16 des Speicheradreßregi-Inhalt des Registers 4 ist nun das Dd-I-FeId des 50 sters 4 in den Eins-Zustand gestellt wird entsprechend Speichers 3 adressiert. Der Inhalt dieses Feldes wird der neuen Schaltstellung des Flipflops 20. Es wird daher zur folgenden Zeit tlB über die Torschaltung 6 daher für die durchzuführende Subtraktionsoperation und das Addierwerk 1 zum Akkumulatorregister 2 der zuletzt gebildete Dividendenrest aus dem Speiübertragen, Hierbei ist zu bemerken, daß die gezeich- cherfeld Dd-II genommen. Zur *3;4-Zeit wird die neten . Übertragungsleitungen vom Speicher 3 zum 55 Speicherstufe 16 auf das Komplement des vom Flip-Addierwerk 1 und von dort zum Akkumulator- flop 20 dargestellten Schaltzustandes, also auf Null register 2 sowie die Übertragungsleitungen von die^ eingestellt, so daß die in der zweiten Iteration gebilsem Register zurück zum Addierwerk 1 und zum dete Differenz als neuer Dividendenrest in das Spei-Speicher 3 in der Praxis jeweils so viele Adern auf- cherfeld Dd-I eingegeben wird,
weisen, wie die zu übertragenden Zahlenwerte Bit- 60 Die nachstehende Tafel zeigt den Ablauf der stellen besitzen. Dementsprechend sind die Torschal- Divisionsoperation. Es ist ersichtlich, daß sowohl die tungen 6, 9 und 10, die Komplementierschaltung 7 zweite als auch die dritte Iteration jeweils einen posi- und die Stellenverschiebeschaltung 8 jeweils für die tiven Dividendenrest ergeben. Während der vierten gleiche Stellenzahl auszulegen. Iteration (Subtraktion des Divisors 221 vom Dividen-

Zur Zeit ti A wird über eine Leitung 53 und eine 65 denrest 02935) tritt ein negativer Dividendenrest

Und-Schaltung 54 die Adresse des Speicherfeldes DV 180835 auf. In dem eine Subtraktion durch komple-

in das Speicheradreßregister 4 eingegeben. Zur fol- mentäre Addition ausführenden Addierwerk 1 wird

genden Zeit t2B wird der Divisor, im gewählten Bei- dies durch ein Null-Ausgangssignal auf einer Über-

Iteration

Dd-I-FeId

69235
- 221

25035
221

180835

00725

- 221

00725
221

00283

221

111839

Dd-II-FeId

: 69235
47135

- 221

02935

- 221

02935

- 221

198515

00504
221

00062
221

Quotient

2 3

30 31

310

311

312 313

Dd-Rest negativ, Dv und Quotient verschieben, Dd-Feldfolge wechseln

Dd-Rest negativ, Dv und Quotient verschieben, Dd-Feldfolge wechseln

trags-Ausgangsleitung 48 angezeigt. Dieses : Signal wird in der Inverterstufe 47 invertiert und gelangt über die Leitung 46. und die Und-Schaltung 48 zum Flipflop 45, der dadurch in den Eins-Zustand geschaltet wird. Der Flipflop 45 sperrt im Eins-Zustand die Und-Schaltung 44, so daß eine Umschaltung des Dividendenfeld-Auswahl-Flipflops 20 zur Zeit 14 A unterbunden wird. Außerdem wird im Eins-Schaltzustand des Flipflops 45 die Und-Schaltung 45 und eine weitere Und-Schaltung 56 konditioniert. Die Und-Schaltung 55 liefert zur Zeit tAA ein Ausgangssignal 14NA, welches!'über eine Oder-Schaltung 57 zur Und-Schaltung 54 gelangt. Über diese Und-Schaltung wird daher die Adresse des Divisorfeldes von der Leitung 53 über die Leitung 17 zum Speicheradreßregister übertragen. Hierbei ist zu bemerken, daß die Adressenleitungen 17, 52 und 53 ebenfalls aus jeweils so vielen Adem bestehen, wie die zu übertragenden Adressen⁷ Bitstellen aufweisen. Während der folgenden 14 B-Zeit erzeugt die Und-Schaltung 56 ein Ausgangssignali4NB, das die Stellenverschiebeschaltung 8 wirksam macht. Der adressierte Divisorwert wird daher nach seiner Entnahme aus dem Speicher 3 über die Stellenverschiebeeinrichtung 8 und das Addierwerk 1 zum Akkumulatorregister 2 geführt. Die Stellenverschiebeeinrichtung 8 bewirkt dabei eine Verschiebung des Divisors um eine Ziffernstelle nach rechts. Vom Akkumulatorregister 2 gelangt der stellenverschohene Divisor über die Torschaltung 10, die durch das Signal t4NB geöffnet worden ist, zurück zum Dv-FeId im Speicher 3.

Tafel

Erläuterungen Das Ausgangssignal 14 NA der Und-Schaltung 55 öffnet außerdem die Torschaltung 11, wodurch der Inhalt des Quotientenzählers 5 in das Quotientenregister 12 übertragen wird. Kurz darauf wird der In-

'-5 halt des Quotientenregisters durch das Signali4NB von der Und-Schaltung 56 um eine Ziffernstelle nach links verschoben, so daß die niedrigste Ziffernstelle des Quotientenregisters zur Aufnahme der nächsten Quotientenstelle vorbereitet ist. Das gleiche Signal t4NB stellt zur Vorbereitung der nächsten Iteration über die Leitung 57 den Flipflop 45 und den Quotientenzähler 5 in den Null-Zustand zurück.

Damit ist die erfolglose vierte Iteration der Divisionsoperation abgeschlossen, und es beginnt die fünfte Iteration. Da in der vierten Iteration der Schaltzustand des Flipflops 20 unverändert geblieben ist, wird in der fünften Iteration zur Zeit ίίΑ das gleiche Dividendenfeld über das Speicheradreßregister 4 adressiert, welches auch am Beginn der

ao vierten Iteration andressiert worden ist. Wie die Tafel zeigt, ist dies das Dd-II-FeId, in dem sich der positive Dividendenrest 02935 befindet. Es ist hieraus ersichtlich, daß die Divisionsoperation unmittelbar nach der erfolglosen vierten Iteration ohne eine Rückaddition des Divisors zum negativen Dividendenrest fortschreiten kann. Die Tafel zeigt, daß sich derselbe Vorgang bei der erfolglosen sechsten Iteration wiederholt. Auch in diesem Falle wird eine Umschaltung des Flipflops 20 zur Zeit t4A verhindert, wodurch während der siebten Iteration der gleiche Dividendenrest verwendet wird, der auch bereits in der sechsten Iteration versuchsweise verwendet wurde. Es handelt sich dabei um den Wert 00725, der sich im Dd-I-FeId befindet. Da aber die siebte Iteration bereits mit dem erneut in der beschriebenen Weise um eine Stelle nach rechts verschobenen Divisor ausgeführt wird, ist sie erfolgreich und ergibt einen positiven Dividendenrest von 00504.

Der weitere Verlauf der Divisionsoperation kann an Hand der Tafel verfolgt werden. Am Schluß der Divisionsoperation steht der Quotient 313 im Quotientenregister 12 und der letzte positive Dividendenrest 00062 im Dd-II-FeId des Speichers 3, von wo diese Werte als Resultat der Division weiterverwendet werden können. Die Zeit, zu^welcher die Division wegen Erschöpfung des Dividenden abzubrechen ist, kann in für sich bekannter Weise durch eine Zählung der Divisor-Stellenverschiebungen ermittelt werden. In einem solchen Falle wird bei Erreichen der vorgeschriebenen Anzahl Stellenverschiebungen die Eingangsleitung 51 der Taktgeberschaltung 50 stromlos, wodurch die weitere Erzeugung von Taktsignalen verhindert wird.

Das dargestellte Ausführungsbeispiel kann in verschiedener Weise abgewandelt werden, ohne den Rahmen der Erfindung zu verlassen. Zum Beispiel können an Stelle der Speicherfelder Dd-I, Dd-U und Dv drei separate Register vorgesehen sein, von denen eines zur Aufnahme des Divisors und zwei zur Aufnähme des doppelten Dividenden dienen. In einem solchen Falle können die Ausgangssignale der Torschaltungen 22 und 24 von F i g. 1 zur wechselweisen Steuerung von Torschaltungen in den Ausgängen der beiden Dividendenregister dienen. Es ist außer-

dem möglich, an Stelle der dargestellten parallelen Operandenverarbeitung eine byteweise seriale Operandenverarbeitung vorzuziehen. Ebenso ist es für die Verwendung der Erfindung unerheblich, ob die

Operanden rein binär oder binär dezimal verschlüsselt dargestellt werden. Eine weitere mögliche Abwandlung der Erfindung besteht darin, daß an Stelle des einfachen Divisors in für sich bekannter Weise ein Vielfaches des Divisors vom Dividenden bzw.

Dividendenrest subtrahiert wird. Auch in einem solchen Falle dient das Kriterium der Nullunterschreitung des Dividendenrestes zur Änderung der Ansteuerfolge der beiden Dividendenspeichersätze.

Hierzu 1 Blatt Zeichnungen

Claims (6)

1 2 7. Divisionseinrichtung nach den Ansprüchen 1 . bis 6, dadurch gekennzeichnet, daß zur Schalt- Fatentansprucne: zustandsänderung der bistabilen Auswahlsteuerschaltung (20) das am Ende einer jeden erfolg-

1. Divisionseinrichtung mit iterativer Subtrak- 5 reichen Iteration den Quotienten um Eins ertion eines gespeicherten Divisors von einem ge- höhende Signal dient.

speicherten Dividenden, dadurch gekenn- 8. Divisionseinrichtung nach den Ansprüchen 1 zeichnet, daß der Dividend doppelt gespei- und 2, dadurch gekennzeichnet, daß die Dividiert ist und daß eine Auswahlschaltung (20, 22, dendenspeicherplätze zwei separate Register 24, 16) vorgesehen ist, die während jeder Ite- io sind, von denen innerhalb einer jeden Iterationsration die Entnahme des Dividenden bzw. Divi- operation wahlweise das eine zur Wertabgabe dendenrestes aus dem einen Dividendenspeicher- und das andere zur Wertaufnahme dient, daß je platz (z. B. Dd-I) und die Rückspeicherung des ein Schaltzustand, der bistabilen Auswahlsteuerum den Divisor verminderten Dividenden bzw. schaltung (20) einem der beiden Register fest Dividendenrestes in den anderen Dividenden- 15 zugeordnet ist und daß jeweils das Register, das Speicherplatz (z. B. Dd-H) steuert und deren dem gerade vorliegenden Schaltzustand der Aus-Auswahlfolge nach jeder erfolgreichen Iteration wahlsteuerschaltung entspricht, für eine Wertumgeschaltet wird, nach jeder erfolglosen Itera- entnahme ausgewählt und das andere in der tion in Abhängigkeit vom Vorzeichenwechsel Folge für eine Wertaufnahme verwendet wird,
des jeweiligen Dividendenrestes aber beibehalten 20
wird.

2. Divisionseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Reihenfolge der
Dividendenspeicherplatz-Ansteuerung innerhalb
einer Iteration in Abhängigkeit vom jeweiligen 25

Schaltzustand einer bistabilen Schaltung (20) be- Die vorliegende Erfindung bezieht sich auf eine

stimmt wird, deren beide Schaltzustände je einem Divisionseinrichtung, die auf der Basis der itera-

der beiden Dividendenspeicherplätze zugeordnet tiven Subtraktion des Divisors vom Dividenden ar-

sind und die analog einem Binärzähler nach beitet.

Durchführung einer Iteration in Abhängigkeit 30 Bekannte Divisionseinrichtungen dieser Art führen

vom Vorliegen eines positiven Dividendenrestes eine fortgesetzte Subtraktion des Divisorwertes von

durch ein Taktsignal umgeschaltet wird. einem Dividendenwert durch, bis der bei jeder Sub-

3. Divisionseinrichtung nach Anspruch 1 traktionsiteration verminderte Dividend den Wert und 2, dadurch gekennzeichnet, daß die bistabile Null unterschreitet. Für jede Subtraktion wird dabei Auswahlsteuerschaltung (20) zwei den beiden 35 eine Eins in das Quotientenregister eingeführt. Schaltzuständen (0 und 1) zugeordnete, in fester Nachdem der Dividendenrest negativ geworden ist, Folge abtastbare Signalausgänge (21, 23) auf- muß die zuletzt vorgenommene Veränderung des weist, deren binäre Signalzustände als Adressen- Dividendenrestes und gegebenenfalls auch des komponenten zur Adressierung der Dividenden- Quotientenwertes wieder rückgängig gemacht werspeicherplätze dienen. 40 den, d. h., der Divisor muß zum Dividendenrest

4. Divisionseinrichtung nach Anspruch 1 bis 3, zurückaddiert werden, und der Quotient muß, sofern dadurch gekennzeichnet, daß die Dividenden- er bereits erhöht wurde, wieder um Eins reduziert Speicherplätze (Dd-I und Dif-II) zwei benach- werden. Erst dann kann nach Vornahme einer barte Felder des Arbeitsspeichers einer Daten- Stellenverschiebung die Division fortgesetzt werden. Verarbeitungsmaschine sind, deren Adressen sich 45 Es ist somit für jede Dividendenstelle eine Korrekturlediglich in einer einzigen Bitstelle unterscheiden, addition notwendig, die zusätzliche Maschinenzeit der die von der bistabilen Auswahlschaltung (20) erfordert.

gelieferten Adressenkomponenten zugeordnet Außerdem ist es bereits bekanntgeworden (deutsind, sches Patent 1 081 255), die Korrekturadditionen des

5. Divisionseinrichtung nach Anspruch 4, da- 50 Divisors zum Dividenden dadurch zu vermeiden, daß durch gekennzeichnet, daß die die Dividenden- vor jeder Iteration ein Vergleich zwischen dem Dispeicherplätze (Dd-I und Dd-II) unterscheidende visor und dem jeweiligen Dividendenrest vorgenom-Bitstelle (16) des Speicheradreßregisters (4) sepa- men wird, dessen Ergebnis anzeigt, ob eine erfolgrat ansteuerbar ist und daß dieser Bitstelle eine reiche Iteration ausführbar ist oder nicht, wobei im Eingabeschaltung (36 bis 39) zugeordnet ist, die 55 letzteren Fall eine Subtraktion unterlassen und sofort innerhalb einer Iteration zur Dividenden- bzw. eine Stellenverschiebung vorgenommen wird. Eine Dividendenrest-Entnahmezeit (ti) die Bitstelle solche Arbeitsweise macht zwar die Ausführung von entsprechend dem Schaltzustand der bistabilen Additionen überflüssig, sie erfordert aber für die am Auswahlsteuerschaltung (20) und zur Dividen- Beginn einer jeden Iteration notwendige Vergleichsdenrest-Einspeicherzeit (f3) entsprechend dem 60 operation kostbare Rechenzeit, die sich über die Komplement dieses Schaltzustandes einstellt. Gesamtzahl der während einer Divisionsoperation

6. Divisionseinrichtung nach den Ansprüchen 1 durchzuführenden Iterationen summiert.

bis 5, dadurch gekennzeichnet, daß die Schalt- Es ist ferner bei Divisionseinrichtungen, die mit

zustandsänderung der bistabilen Auswahlsteuer- iterativer Subtraktion des Divisors arbeiten, bekannt,

schaltung (20) durch den Übertragausgang 65 nach Errechnen eines Dividendenrestes kleiner Null

der höchsten Stelle der zur Ausführung der Ite- eine Stellenverschiebung vorzunehmen und zum

rationen verwendeten Subtrahieranordnung (1, 7) negativen Dividendenrest den Divisor iterativ zu

gesteuert wird. addieren, bis der Dividendenrest wieder in den posi-