DE1774825A1

DE1774825A1 - Rechenregister

Info

Publication number: DE1774825A1
Application number: DE19681774825
Authority: DE
Inventors: Thompson Bernhard George
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1967-09-15
Filing date: 1968-09-14
Publication date: 1971-11-04
Also published as: GB1229026A; US3521043A; FR1577142A

Description

IBM Deutschland Internationale Büro-Maschinen GeitlUthafi mbH

Böblingen, 11. September I968
km-hn

Anmelder in:

International Business Machines Corporation, Armonk, N. Y. 10 504

Amtliches Aktenzeichen:

Ne uanme ldun g

Aktenzeichen der Anmelderin: Docket 11 247
Rechenregister

Die Erfindung bezieht sich auf ein Rechenregister zur Ausführung von Additionen und Subtraktionen mit binär-dezimal-verschlüsselten Operanden, die bitweise serial dem als Schieberegister ausgebildeten und für jede Operandenstelle eine Stufe aufweisenden Register zugeführt werden.

Es sind bereits Akkumulatoranordnungen bekannt, die sich zur Ausführung von Additionen von als binär-dezimale Bitgruppen verschlüsselter Ziffern
eignen (R. K. Richarde, "Arithmetic Operations in Digital Computers", D. van Nostrand comp., New York, Seiten 238, 239). Diese Anordnungen bestehen aus einer Anzahl Binärzählern, von denen jeder durch einen Akkumulator-Flipflop dargestellt wird. Für jede Bitstelle, z.B. 1, 2, 4, 8
einer binär-dezimalen Gruppe ist ein derartiger Binärzähler vorgesehen,

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Über Torschaltungen werden die Binärzähler im Verlaufe einer Additionsoperation nacheinander an eine Eingangsscltaltung angeschlossen, auf der die Bits der zu addierenden Operanden-Bitgruppen serial und ineinandergeschachtelt auftreten. Z.B. wird der Binär zähler der Bitstelle 1 jeweils dann mit der Eingangsleitung verbunden, wenn für beide Operanden die Bits der Bitstelle 1 einer bestimmten binär-dezimalen Gruppe auf der Eingangsleitung auftreten. Der Obertrag saus gang eines jeden der Binärzähler ist mit dem Eingang des Binärzählers der nächsthöheren Bitstelle verbunden, und der Übertrageaue gang des Binärzählers der höchsten Bitstelle ist an einen weiteren Binär zähler angeschlossen, der zur Aufnahme der Gruppenüberträge dient und dessen Ausgang mit dem Eingang des Binär Zählers der niedrigsten Bitgruppe über eine nach Verarbeitung einer Bitgruppe zu öffnende Torschaltung gekoppelt ist. Außerdem besitzt diese Anordnung eine Pee udodezimale η Korrekturschaltung, über die die Bits der Korrektur äff er "6¹¹ stellenrichtig in die entsprechenden Binärzähler eingegeben werden, wenn der im Akkumulator enthaltene Wert größer ist als 9. Auf diese Weise wird sichergestellt, daß der Akkumulatorwert nur im Bereich zwischen 0 und 9 liegen kann, während der P se udodezimalen-Bereich von 10 bis 15 (bei Tetradenver Schlüsse lung) unterdrückt wird.

Ein Nachteil dieser bekannten Anordnung besteht darin, daß neben den

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Tor schaltungen zur serialen Dateneingabe für die Entnahme einer in den Binärzählern gebildeten Summe eine zusätzliche Abtasteinrichtung benötigt wird, die den Inhalt der Binär zähler parallel oder serial abtastet und an nachgeschaltete Einrichtungen weiterleitet. Weiterhin ist es nachteilig, daß zur Korrektur von Pseudodezimalen ein separater Additionsgang notwendig ist, der erst nach Verarbeitung der höchsten Operandenbitstelle beginnen kann. Es wird dadurch zusätzliche Zeit benötigt, die im wesentlichen von der Durchlaufgeschwindigkeit der gruppenweisen Überträge abhängt, bevor eine Entnahmeoperation beginnen kann. Außerdem ist es bei dieser Anordnung nachteilig, daß sie keine Möglichkeit zur Ausführung von Subtraktionen aufweist.

Es ist auch schon vorgeschlagen worden, einen für Additionen und Subtraktionen gleichermaßen geeigneten Akkumulator unter Verwendung eines Schieberegisters herzustellen. Die Akkumulator-Flipflops sind zu einer Schiebe register schleife geschaltet, die eine Stellenverschiebung entgegen der Richtung der Ubertragsausbreitung gestattet. Unter der Steuerung einer Taktgeberschaltung werden Schiebeimpulse derart synchron zu den zuzuführenden oder zu entnehmenden Datenbits der Schieberegisterschleife zugeleitet, daß sich jeweils diejenige Bitstelle des Re giß te rinhaltes in einem als gemeinsamer Dateneingang und Datenausgang dienenden Akkumulator-Flipflop befindet, für die Datenbits zugeführt oder entnommen werden. Bei dieser Anordnung sind nur für einen an den

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eingangs seitigen Akkumulator-Flipflop anschließenden Teil aller Akkumulator-Flipflops interne Übertrags verbindungen au den entgegen der Schieberichtung nachfolgenden Akkumulator-Flipflops vorgesehen. Die Taktgeberschaltung der Anordnung sieht vor, daß ein Akkumulati ons-Flipflop in drei Unterzyklen unterteilt ist, von denen zwei der Akkumulation der Bits der beiden Operanden und der dritte der Akkumulation eines konstanten Korrekturwertes zugeordnet ist.

Der Erfindung liegt die Aufgabe zu Grunde, ein Rechenregister anzugeben, bei dem die oben erläuterten Nachteile ebenfalls unter Verwendung eines Schieberegisters, aber auf eine andere Weise als bei dem vorgenannten älteren Vorschlag vermieden werden. Gemäß der Erfindung wird dies dadurch erreicht, daß eine separate, nicht in die Schiebekette einbezogene Registerstufe zur Aufnahme eines Übertrags bsw. Borgers vorgesehen ist, daß dieser Übertrags-Registerstufe und der Eingangsstufe des Registers je eine logische Verknüpfungsschaltung vorgeschaltet ist zur Bildung eines Übertrages/Borgers bzw. einer Binär summe aus dem einzugebenden Bit, einem in einer Aus gange stufe, des Registers enthaltenen Bit und dem Inhalt der Übertrags-Register stufe und dass unter Steuerung einer Taktgeber schaltung in einem ersten Teil eines Zifferninter* valles die Bits des einen Operanden in das Register eingegeben werden, in einem zweiten Teil des Ziffernintervalle β die ÄitS de S «weiten Operan den bei Zuführung zum Register mit dessen Inhalt kombiniert werden und in einem dritten Teil des gleichen Intervalle β die Bits des Resul-

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täte s über die Summenverknüpfung β-Schaltungen dem Register entnommen und dabei gegebenenfalls mit einem Tetraden-Korrekturwert kombiniert werden.

Das erfindungsgemäße Rechenregister hat den Vorzug, daß ein schrittweiser Ubertragsdurchlauf durch die einzelnen Stufen vermieden wird, da die gesamte Ubertragsausbreitung losgelöst von der Akkumulation der Operandenbits erfolgt. Ein weiterer Vorzug besteht darin, daß kein separater Additionsgang zur Tetradenkorrektur benötigt wird. Dies-e wird vielmehr in vorteilhafter Weise mit der Resultatentnahme kombiniert.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind aus den Ansprüchen zu ersehen. Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand von Zeichnungen beschrieben. Es zeigen:

Fig. 1: ein vereinfachtes Blockdiagramm der erfindungsgemäßen

Rechenregister-Schaltung,

Fig. 2a: eine Taktgeber schaltung für die Rechenregister-Schaltung

von Fig. 1,

Fig. 2b, 2c, 2d: Schaltungen zur Erzeugung verschiedener Steuersignale,

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die beim Betrieb der Anordnung von Fig. 1 benötigt werden,

Fig. 3: eine Schaltung zur Erzeugung von Schiebeimpulsen für die

Rechenregister-Schaltung von Fig. 1,

Fig. 4: ein detaillierteres Blockschaltbild einer bevorzugten Aue

führungsform der Rechenregieter-Schaltung von Fig« I,

Fig. 5a, -5f: eine Anzahl logischer Steuer schaltungen, wie sie zum Betrieb der Schaltung von Fig. 4 verwendbar sind,

Fig. 6: ein Impulsdiagramm zur allgemeinen-Erläuterung der Wir

kungsweise der Schaltungen von Fig. 2a und 4,

Fig. 7: ein Impulsdiagramm zur Erläuterung des Additionebeispie-

Ie s 9 + 3 und

Fig. 8: ein weiteres Impulsdiagramm zur Erläuterung des Subtrak

tionsbeispieles 3-9.

Der Akkumulator von Fig. 1 enthält ein Register 1, welches die Bitstufen

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Pl, P2, P4 und P8 umfaßt, eine Addier- oder Subtrahier schaltung 2, eine Übertrags-Borger-Schaltung 3, einen Übertrags speicher-Flipflop 4, eine Sechs-Addierschaltung 5 zur Korrektur von im Register 1 gebildeten binär-dezimal codierten Werten und eine Zehn-Eingabe schaltung 6, die während einer Subtraktionsoperation verwendet wird. Die Operanden werden bit- und ziffernweise serial verarbeitet. Die einzelnen Bits der Operanden werden über einen Anschluß 7 vom Speicher einer Datenverarbeitungsanlage erhalten, und die Bits der ermittelten Resultate werden über einen Anschluß 8 zu diesem Speicher zurückgeführt sowie in einem Flipflop 9 festgehalten. In jeder Operation werden die vom Speicher empfangenen Bits mit dem Inhalt der Übertrags-Speicherschaltung verglichen und ebenso der Inhalt des Registers 1 mit dem adressierten Bit. Das Register 1 ist als Schieberegister ausgebildet und dient zur Bildung von Summen, Differenzen und Überträgen während des ersten Teiles einer jeden Bitzeit sowie zur entsprechenden SteUenverSchiebung der gebildeten Summen oder Differenzen am Ende einer jeden Bitzeit. Während einer Subtraktion, die durch Komplementierung des Subtrahenden und nachfolgende Addition dee Minuenden ausgeführt wird, ermittelt die Schaltung 3 die Notwendigkeit eines Borgers. In Abhängigkeit von dem Vorhandensein eines Borgers aus der letzten Additions operation wird am Beginn der folgenden Additioneoperation von der Schaltung 6 der Wert 10 in das Register 1 eingegeben. Die Schaltung 3 ist so be-

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schaffen, daß der Borger in echter Darstellung abgeleitet wird. Während einer Addition oder Subtraktion wird der Auegang der Addier-Subtrahierschaltung 2 mit der Bitstelle P8 des Registers 1 verbunden. Die Bitstelle Pl dieses Registers dient als Re gig te raus gang.

Grund schaltungen

Der dargestellte Akkumulator macht Gebrauch von Flipflop- und Verriegellingsschaltungen, die aus einer Kombination von Und-, Oder- sowie Inverter-Schaltungen gebildet werden. Beispieleweise bestehen die Taktgeber schaltungen von Fig. 2a aus Flipflops TE, TF, TG, TH, TI und LI. Die Flipflop-Schaltungen werden durch Eingange signale gesteuert, die beiden Seiten zugefiihrt werden, während die eigentlichen Zustand sände run gen durch Umschaltsignale bewirkt werden, die in der Darstellung von unten den Flipflop-Blöcken zugeführt werden, Z.B. erhält der Flipflop TG Steuerimpulse über den Anschluß 10, über die Und-Inverter schaltung 11 und über den Anschlußpunkt 12 zugeführt. Die Flipflops ändern ihren Schaltzustand im allgemeinen bei Auftreten eines negativen Umschaltsignals an den unteren Eingängen. Der Flipflop TG ändert daher seinen Schaltzustand, wenn ein negativer Impuls am Anschlußpunkt 13 auftritt. Wenn das Potential zu diesem Zeitpunkt am Anschlußpunkt 10 niedrig ist, wird der Flipflop TG in seinen Ein-Zu-

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stand geschaltet, in welchem er ein hohes Potential am ausgangsseitigen Anschluß 14 liefert. Bei Vorliegen eines niedrigen Signalpotentials am Ausgang der Und-Inverter schaltung 11 wird dagegen der Flipflop TG durch einen negativen Impuls am Anschlußpunkt 13 in den entgegengesetzten Schaltzustand gebracht, in welchem er ein hohes Signalpotential am Anschluß 15 erzeugt. Zusammenfassend ist festzustellen, daß die Steuersignale an den linksseitigen Steuereingängen der Flipflops diese zur Einnahme des Ein-Zustandes vorbereiten, während die Steuersignale an den rechtsseitigen Eingängen die Flipflops zur Einnahme des Aus-Zustandes vorbereiten.

In einigen Fällen besitzen die Flipflops auch Gleichstromeingänge zur Steuerung ihrer S ehalt zustände. Diese Eingänge wirken unabhängig von den oben erläuterten Steuersignal-Eingängen. Dies ist z. B. beim Speicher-Flipflop S in Fig. 5e der Fall, wo die Und-, Oder-Inverter schaltung 35 einen Eingangsimpuls liefert, der den Flipflop S in den E in-Zustand schaltet ohne Rücksicht auf die Eingangs signale am Anschlußpunkt ^ 32b. Ein anderes Beispiel dieser Art ist der Anschlußpunkt 12 des Flipflop TG in Fig. 2a.

Der Übertrags-Flipflop CY in Fig. 4 weist einen Ubertrag-Nicht-Rückstellen-Eingang RCY auf, der bei Annahme eines niedrigen Potentials diesen Flipflop in den Aus-Zustand rückstellt, unabhängig von den üb-

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rigen Signaleingängen dieses Flipflop.

In Fig. 5c ist eine typische Verriegelungsschaltung dargestellt. Eine Und- Oder-Inverter schaltung 20 weist einen horizontalen Eingang auf, der über zwei vertikale Zweige eine Anzahl logischer Signalbedingungen zugeführt erhält. Die mit der Schaltung 20 verbundene horizontale Eingangsleitung bildet mit den vertikalen Zweigen eine Oder-Verknüpfung, während die vertikalen Zweige mit den an sie angeschlossenen Signaleingängen in Und-Verknüpfung stehen. Wenn alle Signaleingänge eines vertikalen Zweiges hohes Potential führen, dann nimmt der Ausgang der Schaltung 20 ein niedriges Potential ein. Der Isolier inverter 21 invertiert das von der Schaltung 20 erzeugte Signal erneut. Wenn angenommen wird, daß die Bedingungen nicht-binärdezimal-codierte Ziffer BCD, Α-schreiben AW, Bit 1 und Takt-Flipflop LI vorliegen, ist das Potential am Eingang der Schaltung 20 hoch, das Potential am Ausgang dieser Schaltung niedrig und das Potential am Anschluß 22, der " mit dem Ausgang der Schaltung 21 verbunden ist, wiederum hoch.Eine

Verriegelungs -Funktion wird erreicht, wenn das hohe Potential am Anschluß 22 zu einem Anschluß 22a zurückgeführt wird. Hierdurch wird gemeinsam mit dem A-schreiben-Taktsignal AW das hohe Potential am Eingang der Schaltung 20 aufrechterhalten, so daß eine Verriegelung des eingestellten Zustandes erfolgt, selbst wenn die vorerwähnten Signalbedingungen teilweise oder ganz abgeschaltet werden. Die übrigen Flip-

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flops und Verriegelungsechaltungen arbeiten in der gleichen Weise, wie sie vorausgehend anhand der Fig. 5c beschrieben wurde.

Taktschaltungen

Die Arbeitsweise des Taktgebers und sein Aufbau werden anhand der Fig. 2a und 6 erläutert. Ein Oszillator, wie beispielsweise ein Kristall-Oszillator, steuert zwei Flipflops TI und LI (Fig. 2a) entsprechend dem Gray-Code. Ein Oszillatoreingang des Flipflops LI versucht, den Zustand von LI bei jedem negativen Impuls zu ändern. Ein Nicht-Oszillator-Eingang zum Flipflop TI wirkt in der gleichen Weise. Die Flipflops TI und LI arbeiten daher komplementär und zeitlich überlappt in einer Weise, wie sie aus dem Impulsdiagramm von Fig. 6 ersichtlich ist.

Der Flipflop TH ändert bei entsprechender Konditionierung seinen Schaltzustand jedesmal dann, wenn das TI-Signal abfällt. Dies wird durch die mit dem Flipflop TH verbundenen Und-Inverter schaltungen 26 und 27 (Fig. 2a) gesteuert. Der Zeitpunkt der Ein- und Ausschaltung des Flipflop TH ist ebenfalls aus Fig. 6 ersichtlich.

Die Flipflops TE und TF arbeiten in Verbindung mit dem Flipflop TH entsprechend dem Gray-Code und definieren in Kombination die Folge

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der Bitzeiten 1, 2, 4 und 8 für die entsprechenden Bits der arithmetischen Operanden. Die Flipflops TE und TF arbeiten wie die Flipflops TI und LI mit der Ausnahme, daß die erstgenannten Flipflops durch die SP-Impulse angetrieben werden, wahrend die letzteren Flipflops durch die Oszillatorimpulse selbst betätigt werden. Die SP-Impulse werden durch die Schaltung von Fig. 3 erzeugt, wenn die Bedingungen Nicht TH, Nicht TI und LI vorliegen. Das Potential der Abtastimpulse SP fe verriegelt zusammen mit der Nicht TI-Bedingung die Und-Inverter schaltung 30 sowie die mit dieser verbundene Treiber-Inverter-Schaltung Die SP-Impulse werden daher vom Anschluß 32 zum Anschluß 32a rückgeführt und klingen ab, wenn das Signal Nicht TI abfällt, d.h. wenn der Flipflop TI in den Ein-Zustand übergeht. Der Abfall eines SP-Impuleee am Anschluß 32 zeigt das Ende einer Bitzeit an. Die Taktschaltungen von Fig. 2 definieren eine B-Wortzeit (Fig. 6), die aus vier Bitzeiten Bl, B2, B4 und B8 besteht, von denen jede einen Lese- und einen Schreibteil aufweist. Des weiteren definieren die Taktgeber schaltungen eine A-Wortzeit, von der die erste Hälfte die Entnahme der 1-2-4-8-Bits des zweiten Operanden umfaßt (Bitzeiten A1R-A8R) und die zweite Hälfte die Eingabe der 1-2-4-8 Bits des jeweiligen Summen- oder Differenzwertes in den Speicher umfaßt (Bitzeiten AlW-A8W), Die A-Wort- und B-Wortzeiten sind durch den Zustand des Flipflops TG {Fig. 2a) definiert. Aus Fig. 3 ist ersichtlich, daß eine de* Und »Schaltungen, welche die Bedingungen für die Erzeugung eines AbtaftÜmpulee« ans

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Anschluß 32 koordinieren, auf die Signalbedingungen TG, Nicht TI und LI anspricht. Dies ist speziell der Fall während der A1R-A8R-Zeiten in einem A-Wort-Teil des Taktzyklus von Fig. 6.

Verschiedene Steuersignale

Für die Operation des dargestellten Akkumulators sind verschiedene Steuersignale erforderlich. Durch die Schaltung von Fig. 2b wird ein Bit-8-Taktsignal erzeugt, das an verschiedenen Stellen der Anordnung Verwendung findet. In Fig. 4 wird dieses Signal mit dem Nicht-Subtrahieren-Signal und dem 6-Addieren-Signal zur Einstellung des Ubertragsflipflop CY verwendet. In Fig. 5f wird es kombiniert mit einem Nicht-TH-Signal und einer Programmanzeige, daß eine Subtraktion erforderlich ist, was durch ein Minuszeichen angezeigt wird. Die Schaltung von Fig. 5f dient zur Bildung eines Subtraktions-Steuersignals am Anschlußpunkt

Die Schaltung von Fig. 2c liefert ein Bit-1-Signal, das in der Schaltung von Fig. 5a benutzt wird, um ein 10-Nicht-Einstellen-Signal zu erzeugen und in Fig. 5d als eine der Bedingungen für die Bildung eines Ubertrag-Nicht-Rückstellen-Signals RCY.

Die Schaltung von Fig. 2d liefert ein A-Schreiben-Signal AW, das an

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verschiedenen Stellen der Schaltung von Fig. 4 und 5c Verwendung findet. Die Schaltung von Fig. 5a wird benutzt während der Subtraktions-Operation beim Abfall des lO-Nicht-Einstellen-Signals zur Einstellung der Flipflops P2 und P8 im Register von Fig. 4. Dies geschieht am Anfang einer Ziffernzeit.

Die Schaltung von Fig. 5b dient zur Feststellung, wenn ein nicht binär- ^ dezimal codierter Wert in den Flipflops Pl, P2, P4 und P8 von Fig. 4

eingestellt ist, und zur Erzeugung eines Ni cht-Binärde zimal- Codiert Signals, das der Schaltung von Fig. 5c zugeleitet wird, um ein 6-Addieren-Signal zu erzeugen, durch welches eine Korrektur-6 zur Korrektur des als Summe in den Speicher der Datenverarbeitungsanlage zurückzuschreibenden Wertes gebildet wird.

Die Schaltung von Fig. 5d liefert ein Übertrag-Nicht-Rückstellen-Signal RCY, bei dessen Beendigung der Übertrags-Fixpflop CY von Fig. 4 zurückgestellt wird. Dies geschieht bei Vorliegen bestimmter Bedingungen, beispielsweise wenn zwei Operanden mit dem Wert 9 addiert werden. In diesem Falle wird der Übertrags-Flipflop wirksam zur Speicherung des Wertes 16 und der Flipflop P2 speichert den Wert 2, welches ein nicht binärdezimal codierter Wert ist. Es muß daher eine Korrektur-6 zum Inhalt des Registers addiert werden. Da sich aber die Schaltungen in der Einsbit-Zeit befinden, ist die Schaltung von Fig. 5d vorgesehen, um

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diese Operation auszuführen.

Die Schaltungen von Fig. 5e und 5f wurden bereits vorausgehend erläutert.

Die verschiedenen Und-Schaltungen, die mit der Und-Oder-Inverterschaltung 50 und der Isolator-Inverterschaltung 51 (Fig. 4) verbunden sind, dienen als Addier-Subtrahier-Schaltung 2 in Fig. 1. Der Ausgang dieser Schaltung führt entweder ein binäres Null- oder Eins-Signal, das über den Anschluß 52 in den Speicher der Datenverarbeitungsanlage eingegeben wird. Dieses Signal steuert außerdem den Zustand des Flipflop P8 über eine Und-Inverterschaltung 53.

Die verschiedenen Und-Schaltungen, die mit der Und-Oder-Inverter schaltung 55 von Fig. 4 verbunden sind, dienen als Übertrag-Borger-Schaltung 3 zur Steuerung des Zustande s des Übertrag β-Flipflop CY, der in Fig. mit 4 bezeichnet ist.

Addition

Die Wirkungsweise des dargestellten Akkumulators wird anhand eines Additionsbeispiele β erläutert. Es soll der Operand 9 (Α-Wort) und der

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Operand 3 (B-Wort) addiert werden.

Anhand dieses Beispieles werden die verschiedenen S ehalt zustände der einzelnen Flipflops erläutert und die Wirksamkeit des Akkumulators durch die Permutation der Taktsignale erläutert, welche die Notwendigket zusätzlicher Speiche rzykle η zur Korrektur nicht binärdezimal codierter Werte erübrigt.

ADDITION 9+3

(A-Wort)+ (B-Wort)

B-Wort - "3"

	S	CY	Pl	P2	P4	P8	Dezimal- stand
^B/ 1 Bit-Wort-Zeit
Speicher le sen/schreiben Schiebe impuls	1 0	0 0	0 0	0 0	0 0	0 I	0 1
2 Bit-ZWort-Zeit
Speicher le sen/schreiben S chie be impuls	1 0	0 0	0 0	0 P	0 1	1 1	1 3
4 Bit-B-Wort-Zeit

SpeicherIesen/schreiben 0 ö 0 0 Il 3

Schiebeimpuls 0 Ö 0 1 10 3

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B -Wort - "3"	S	CY	Pl	P2	P4	P8	Dezimal- stand

8 Bit B Wort-Zeit	0 0	0 0	0 1	1 1	1 0	0 0	3 3
Speicher lesen/schreiben S chie be impul s

Α-Wort - "9"

1 Bit lesen -A Wort-Zeit	1	0	1	1	0	0	3
Lesen vom Speicher	0	1	1	0	0	0	4
Schiebeimpuls
2 Bit lesen -A-Wort-Zeit	0	1	1	0	0	0	4
Lesen vom Speicher	0	1	0	0	0	0	4
S chie be impuls
4 Bit lesen -A- Wort-Zeit	0	1	0	0	0	0	4
Lesen vom Speicher	0	0	0	0	0	1	4
Schiebeimpuls
8 Bit lesen -A-Wort-Zeit	1	0	0	0	0	1	4
Lesen vom Speicher	0	0	0	0	1	1	12
S chie be impul s						Torimpuls	BCD

1 Bit Schreiben -A-Wort- Zeit

6 - Addie ren -S chaltung S chie be impuls

0 0

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ο ι

12 12

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Α-Wort - "9"

	S	CY	Pl	-	1	P2	P4	P8	Dezimal- stand
2 Bit schreiben - A- Wort-Zeit				1
6 - Addie r en -S chaltung 2 schreiben Schiebeimpuls	1 0	0 0	0 1		1 1	1 0	0 0	12 12
4 Bit schreiben -A- Wort-Zeit
6 -Addie ren -S chaltung	1	0	1	0	0	12
Schiebeimpuls	0	1	0	0	0	8
8 Bit schreiben -A- Wort-Zeit

6-Addie ren-S chaltung Oil 0 0

Schiebeimpuls 0 10 0 0

0 8

0 0

+ übertrag

Das Impulsdiagramm für das vorausgehend tabellarisch dargestellte Additionsbeispiel zeigt die Fig. 7. Bei dem Beispiel wurde angenommen, dall kein übertrag von der nächstniedrigen Ziffernstelle vorliegt.

Während dem Bit 1-Takt der B-Wort-Zeit wird das 1-Bit des binärdezimal codierten Operanden 3 dem Speicher der Datenverarbeitungsanlage entnommen und dem LeseverstärkeranschluiJ 60 (SA) in Fig. 5e zugeführt. Das an diesem Anschluß auftretende Signal dient zur Einstellung des Speicher-Flipflops S. Während des Schreibteiles des Bit 1-Täktes wird der

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Inhalt des Speicher-Flipflops abgefühlt und ein 1-Bit wird zurück in den Speicher der Datenverarbeitungsanlage geschrieben.

Die Flipflops Pl, P2, P4 und P8 sowie der Ubertrags-FUpflop CY befinden sich anfänglich im Aue-Zustand. Der Ausgang der Schaltung 51 nimmt ein hohes Potential an, da die links außen befindliche und mit der Schaltung 50 verbundene Und-Schaltung durch das Vorliegender Bedingungen Kein Übertrag, Nicht Pl und Speicher-Flipflop S ein konditioniert ist. Am Anschluß 52 erscheint daher ein Signal, welches zur Rückspeicherung des 1-Bits des Operanden 3 in den Speicher der Datenverarbeitungsanlage dient. Mit dem niedrigen Potential am Ausgang der Schaltung 50 und dem hohen Potential am Ausgang der Schaltung liegt gleichzeitig auch das Signal AW vor, so daß der Ausgang der Und-Inverter-Schaltung 53 niedriges Potential annimmt, das normalerweise den Flipflop P8 vorbereitet, beim nächsten Abtast- oder Schiebeimpuls in den Ein-Zustand überzugehen. Außerdem ist der Ausgang der Schaltung 53 über die Und-Inverter-Schaltung 56 an den rechtsseitigen Steuereingang des Flipflops P8 geführt, wodurch das normalerweise unter Wirkung der Schaltung 56 an diesem Eingang anliegende Steuersignal, das einen übergang des Flipflop P8 in den Aus-Zustand vorbereitet, abgeschaltet wird. Alle Flipflops dee Registers von Fig. 4 erhalten einen Schiebeimpuls zugeführt vom Anschluß 32c bei Auftreten des er-

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sten Schiebeimpulses am Ausgang der Schaltung 3. Dabei wird der Flipflop P8 in den Ein-Zustand umgeschaltet und der bisherige Inhalt vom Flipflop P8 zu Flipflop P4 übertragen, der bisherige Inhalt vom Flipflop P4 zu Flipflop P2 übertragen und der bisherige Inhalt vom Flipflop P2 zu Flipflop Pl übertragen. Zur gleichen Zeit ist der Übertrags-Flipflop CY zur Einnahme seines Aus-Zustandes vorbereitet. Dies ist der Fall, da die Ubertrag-Borger-Schaltung kein Signal zum Eingang der fc Und-Oder-Inverter schaltung 55 liefert.

Während des Bit 2-Taktes der B-Wort-Zeit wird das 2-Bit des Faktors 3 vom Speicher der Datenverarbeitungsanlage gelesen* Dieses Bit wird in den Speicher-Flipflop S eingegeben und in der vorausgehend beschriebenen Weise in den Speicher der Datenverarbeitungsanlage rttckgespeichert. Bei Auftreten des Schiebe impuls es am Ende dee Bit-Taktes ist der Flipflop P8 vorbereitet, seinen Eins * Zustand einzunehmen, so daß er in diesem Zustand, in den er im vorausgehenden Bit-Takt gebracht warden war, verbleibt. Durch den Schiebeimpuls wird jedoch der vorherige Inhalt des Flipflop P8 sum Flipflop P4 übertragen. Der übertrag β -Flipflop CY bleibt noch immer ausgeschaltet» ,.· .

Während der Bit 4-»Zeit wird keine Information vom Speicher der Datenverarbeitungsanlage gelesen. Es ist zu bemerken, daß der Speicher-Flipflop S in Fig. 5e jeweils am Ende eines Bit-Takte β durch den Abtast-

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bzw. Schiebe impuls am Anschluß 32b in den Aus-Zustand geschaltet wird. Während der 4-Bit-Zeit ist somit keine der Addies-Subtrahier-Und-Schaltungen, die mit der Und-Oder-Inverter-Schaltung 50 verbunden sind, konditioniert. Die Und-Inverter-Schaltung 53 liefert daher ein hohes Potential zum Flipflop P8. Dieses Potential gelangt über die Und-Inverter-Schaltung 56 als niedriges Potential zum rechtsseitigen Steuereingang des Flipflops 8, der dadurch mit dem nächsten Schiebeimpuls in den Aus-Zustand geschaltet wird. Λ

Während der Bit 8-Zeit werden ebenfalls keine Daten vom Speicher der Datenverarbeitungsanlage entnommen; der Flipflop P8 bleibt ausgeschaltet und die Eins-Bits in den Flipflops P4 und P2 werden zu den Flipflops P2 und Pl übertragen.

Zu dieser Zeit wird die Taktgebe rs chaltung von Fig. 2a umgeschaltet zur Erzeugung der Signale AlR, A2R, A4R und A8R für das Lesen der 1-2-4-8-Bits des Operanden 9 (A-Wort). Während des Bit 1-Lesen-Takttes der A-Wortzeit wird das 1-Bit des Operanden 3 zum 1-Bit des Operanden 9 addiert, wobei ein übertrag erzeugt wird. Am Ende der Bit 1-Taktzeit befindet eich der Speicher-Flipflop S (Fig. 5e) im Ein-Zustand, der Flipflop Pl (Fig. 4) im Ein-Zustand und der Übertrags-Flipflop CY im Aus-Zustand. Zu dieser Zeit ist keine der Addier-Subtrahier-Und -Schaltungen am Eingang der Schaltung 50 (Fig. 4) konditioniert. Der

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Flipflop P8 erhält deshalb ein Aus-Zustand-Steuersignal und verbleibt im Aus-Zustand. Dies ist notwendig, da zwei binäre 1-Bits addiert werden, wobei das Resultat eine binäre Null ist. Die vierte Und-Schaltung von links am Eingang der Schaltung 55 ist konditioniert, da das Nicht-Subtrahieren-Signal, das Pl-Signal und das S-Signal vorliegen. Die Schaltung 55 hat daher einen niedrigen Ausgangepegel, so daß der Übertrags-Flipflop CY ein Steuersignal zur Vorbereitung des Ein-Zu-Standes erhält, in den er bei Auftreten des nächsten Schiebeimpulees am Ende der AlR-Zeit übergeht. Der Flipflop P8 bleibt weiterhin im Aus-Zustand. Der Rest der durch das Register von Fig. 4 geschobenen Bits ist aus der obigen Tabelle zu ersehen.

Während der A2R-Zeit wird kein Bit vom Speicher der Datenverarbeitungsanlage gelesen. Der Speicher-Flipflop S bbibt ausgeschaltet« und es werden Verschiebungen vorgenommen, wie sie aus der obigen Tabelle ersichtlich sind. Der Übertrags-Flipflop wird am Ende der A2R-Zeit zur Beibehaltung seines Ein-Zustandes gesteuert, da das Pl-Signal, das Nicht-Subtrahieren-Signal und das Übertrags-Signal vorliegen.

Während der A4R-Zeit werden keine Daten vom Speicher gelesen. Die Und-Oder-Inverter-Schaltung 50 wird wirksam, da ein Nicht-Pl-Signal, ein Übertrags-Signal und ein Nicht-S-Signal zu dieser Zeit vorliegen. Bei

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Auftreten des nächsten Schiebe impulse β wird somit der Flipflop P8 in den Ein-Zustand geschaltet. Die Und-Oder-Inverter schaltung 55 wird dagegen zum Übergang in den Aus-Zustand gesteuert, da keine der an die Schaltung 55 angeschlossenen Und-Schaltungen konditioniert ist.

Während der A8R-Zeit wird das 8-Bit vom Speicher der Datenverarbeitungsanlage in den Speicherflipflop S (Fig. 5e) übertragen. Am Anschluß 52 tritt ein hoher Signalpegel auf, da ein Kein-Übertrag-Signal, ein Nicht-Pl-Signal und ein S-Signal vorliegen. Der Flipflop P8 wird zum Übergang in den Eins-Zustand vorbereitet und der Übertrags-Flipflop CY wird zur Beibehaltung seines Aue-Zustandes gesteuert.

Am Ende der A8R-Zeit befindet sich das Register von Fig. 4 in folgendem Zustand: die Flipflops Pl und P2 sind ausgeschaltet, die Flipflops P4 und P8 sind eingeschaltet und der Übertrags-Flipflop CY ist ausgeschaltet. Das Register enthält somit den Binärwert 12, der als nicht binärdezimal codierter Wert eine Korrektur erfordert. "

Die Und-Oder-Inverterschaltung von Fig. 5b liefert einen hohen Ausgangs -signalpegel, da ein Nicht-P4-Signal und ein Nicht-P8-Signal an ihrem Eingang-auftritt. Das Ausgangssignal dieser Und-Oder-Inverter schaltung, das das Vorliegen eines nicht binärdezimal codierten Wertes anzeigt, wird zu der 6-Addition-Verriegelungsechaltung (Fig. 5c) übertragen und

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bringt diese Schaltung in den Ein-Zustand, den sie während der A-schreiben-Zeit, die durch das Vorhandensein des AW-Signals angezeigt wird, beibehält (Fig. 7). Da die A-schreiben-Zeit die Eingabe von Daten in den Speicher der Datenverarbeitungsanlage betrifft, werden keine Daten zum Speicher-Flipflop S (Fig. 5e) geliefert. Jedoch bewirkt das 6-Addieren-Signal zusammen mit dem TF-Signal und dem LI -Signal über die Und-Oder-Inverter schaltung 35 eine Einstellung des Speicher-Flipflops f* zu den Bit-2- und Bit-4-Zeiten, wenn 1-Werte aus den Flipflops Pl,

P2, P4 und P8 zum Speicher zurückübertragen werden, in den Ein-Zustand.

Hierdurch wird zu dem im Register enthaltenen Wert 12 der Korrekturwert 6 addiert, so daß eine Summe von 18 erhalfen wird. Dies bedeutet, daß im Register ein Nettoresultat von 2 verbleibt, das zum Speicher der Datenverarbeitungsanlage zurückübertragen wird, und das in den Übertrags-Flipflop CY am Ende der A-schreiben-Zeit ein Übertragebit eingeschrieben wird.

Während des gesamten A-s ehr eiben-Zeitintervalle β liefert die Und-Inverter schaltung 53 an ihrem Ausgang ein hohes Potential, so dafi der Flipflop P8 zur Einnahme seines Aus-Zustandes gesteuert wird. Es kann daher während dieser Zeit nur ein O-Wert in den Flipflop PS eingegeben werden. Da dieser O-Wert im Verlaufe der einseiften Bit-Takte durch

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das Register geschoben wird, enthält dieses am Ende der A-schreiben-Zeit in allen Flipflops den Wert 0.

Während der AlW-Zeit befinden sich die Flipflops S, CY und Pl im Aus-Zustand, so daß am Anschluß 52 ein niedriges Potential vorliegt und eine Null zum Speicher übertragen wird.

Während der A2W-Zeit ist der Speicherflipflop S im Ein-Zustand, während die Flipflops CY und Pl ihren Aus-Zustand einnehmen. Es wird daher ein 1-Bit, das den binärdezimal codierten Wert 2 darstellt, in den Speicher geschrieben. Mit Auftreten der Stellenverschiebung am Ende der A2W-Zeit wird das 4-Bit des Zwischenwertes 12 in den Flipflop Pl eingegeben. Nachdem dies geschehen ist, tritt ein hohes Potential am Anschluß 52 auf. Da jedoch durch die vorausgehend eingestellte 6-addiere η-Bedingung der Speicherflipflop S in seinen Ein-Zustand übergeht, liegen an der Schaltung 50 ein S-Signal, ein Pl-Signal und ein Nicht-Ubertrag-Signal an, wodurch das Potential am Anschlußpunkt 52 niedrig gehalten wird. Dies hat zur Folge, daß das vom Anschlußpunkt 52 zum Speicher übertragene Datensignal eine 0 ist. Zur gleichen Zeit wird ein übertrag erzeugt als Folge des Anliegens eines Nicht-Subtrahieren-Signals, eines Pl-Signals und eines S-Signals an der Schaltung 55.

Am Beginn der A8W-Zeit enthält der Flipflop Pl ein Bit mit dem Stellen-

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gewicht 8 des Zwischenwerte β 12, der im Register von Fig. 4 vor der Addition des Korrekturwertes 6 enthalten ist. Zu dieser Zeit liegt ein Ubertragssignal und ein Pl-Signal vor, so dafl wiederum eine Null in den Speicher eingeschrieben wird. Es ist nun jedoch notwendig, einen Übertrag für die nächsthöhere Stelle zu erzeugen. Dies geschieht durch die zweite Und-Schaltung von links der Schaltung 55, da an dieser Und-Schaltung ein 6-Addieren-Signal, ein Nicht-Subtrahieren-Signal und ein 8-Bit-Signal anliegt.

Zusammenfassend ist festzustellen, daß während der A-Wort-schreiben-Zeit eine 2 zum Speicher der Datenverarbeitungsanlage übertragen wurde und daß der Übertrags-Flipflop CY in den Ein-Zustand gebracht wurde als Vorbereitung für die nächste Ziffernzeit.

Subtraktion

Nachfolgend wird das typische Subtraktionsbei spiel die Subtraktion 3 (A-Wort) - 9 (B-Wort) erläutert. Wie bereits erwähnt wurde, wird bei der Ausführung einer Subtraktion angenommen, daß ein Borger notwendig sein wird. Daher wird vorwegnehmend ein derartiger Borger durch Eingabe des Wertes 10 im Register Pl, PZ, P4 und P8 eingestellt, um zu erreichen, daß die Ziffern in echter anstatt in komplementäerer Form verarbeitet werden. 109845/1464

Nachfolgend ist das Subtraktionsbeispiel anhand einer tabellarischen Darstellung der verschiedenen S ehalt zustände der Flipflops Pl, P2, P4, P8, CY und S veranschaulicht. Das entsprechende Impulsdiagramm für diese Operation zeigt die Fig. 8.

SUBTRAKTION 3-9

(A-Wort) - (B-Wort)

B-Wort - "9"

CY Pl P2 P4 P8 Dezimal-

stand

1 Bit - B Wort-Zeit

Speicher lesen/schreiben 100 1 0 1 10

und 10 in Register

einstellen

Schiebeimpuls 0 11 0 1 1 9

2 Bit - B Wort-Zeit

Speicher lesen/schreiben 0 11 0 1 1 9 Schiebeimpuls 0 0 0 1 1 0 9

4 Bit - B Wort-Zeit

Speicher lesen/schreiben 0 0 0 1 1 0 9 Schiebeimpule 0 0 1 1 0 0 9

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ItQIt

B-Wort "9

8 Bit - B Wort-Zeit

Speicher lesen/schreiben 1 0 S chie be impul s

S	CY	Pl	P2	P4	P8	Dezimal-
						stand
1	0	1	1	0	0	9
0	0	1	0	0	0	1

A Wort - "3"

1 Bit Lesen-Α Wort-Zeit	1	0	1	0	0	0	1
Speicher lesen	0	1	0	0	0	0	2
Schiebe impuls
2 Bit Lesen-Α Wort-Zeit	1	1	0	0	0	0	2
Speicher lesen	0	1	0'	0	0	0	4
S chiebeimpuls
4 Bit Lesen-Α-Wort-Zeit	0	1	0	0	0	0	4
Speicher lesen	0	0	0	0	0	1	4
S chie be impul s
8 Bit Lesen-Α Wort-Zeit	0	0	0	0	0	.1	4
Speicher lesen	0	0	0	0	1	αχ Ρ; - :	4
S chie be impul s
1 Bit Schreiben - A
Wort-Zeit

Speicher schreiben S chie be impul s

0 0

1 0

0 0

10 9 8 4 5/U 6

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A Wort "3"

	S	CY	Pl	P2	P4	P8	Dezimal- stand
2 Bit Schreiben - A Wort-Zeit
Speicher schreiben	0	0	0	1	0	0	4
S chie be impuls	0	0	1	0	0	0	4
4 Bit Schreiben - A Wort-Zeit
Speicher schreiben	114η ο	0	1	0	0	0	4
Schiebeimpuls	0	0	0	0	0	0	0
8 Bit Schreiben - A Wort-Zeit

Speicher schreiben 0 0 0 0

Schiebeimpuls 0 10 0

O O

Borger

Die Subtraktion 3-9 ergibt im Register von Fig. 4 den Wert 4 sowie eine Borgeranzeige im Übertrags-Flipflop CY. Am Beginn der Ziffernzeit wird eine 10 in das Register mit Hilfe der Schaltung von Fig. 5a eingegeben. Wenn das Nicht-10-Einstellen-Signal während des ersten Bit-Taktes der B-Wortzeit abfällt, werden die Flipflops P2 und P8 in ihren Ein-Zustand gebracht. Es wird angenommen, daß die Datenverarbeitungsanlage, in welcher der dargestellte Akkmulator Verwendung findet, ein

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Subtraktionssignal (-) liefert. Dieses Signal wird der Schaltimg 5£ zugeführt, die ein Subtraktions-Steuersignal am Anschlufipunkt 40 erzeugt. Dieses Subtraktions-Steuersignal wird aufrechterhalten während der gesamten B-Wort-Zeit, d.h. bei Vorliegen des Nicht-TG-Signale. Es ist außerdem vorhanden für eine kurze Zeit der A-Wort-Zeit während des Bit-8-Schreiben-Takte s.

fe Es wird ferner angenommen, daß kein Borger von der vorhergehenden

Ziffernzeit vorliegt. Während des Bit-1-Taktee der B-Wort-Zeit wird das 1-Bit des Faktors 3 vom Speicher gelesen und in den Speicher-Flipflop S eingestellt (Fig. 5e). Dieses Bit wird kurze Zeit später zurück in den Speicher vom Anschlußpunkt 52 eingeschrieben. Der Schiebeim puls am Ende der Bit-1-Zeit findet den Flipflop S abgeschaltet, den Übertrags-Flipflop CY ausgeschaltet und den Flipflop Pl eingeschaltet zur Vorbereitung des Flipflop P8 für den Übergang in den Ein-Zustand. Durch diese Umschaltung wird der Übertrags-Flipflop CY zum Übergang in den Ein-Zustand vorbereitet, da unter den Und-Schaltungen der Und-Oder-Inverterschaltung 55 die dritte Und-Schaltung von links durch ein Nicht-AW-Signal (Anzeige für B-Wort-Zeit), Subtraktion-Signal, Nicht-Bl-Signal und S-Signal konditioniert ist.

Während des Bit-2 Taktes werden keine Daten vom Speicher gdesen und der Inhalt des Registers wird verschoben. Der Flipflop P8 ist zu dieser

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Zeit vorbereitet zum Übergang in seinen Aus-Zustand, und ebenso ist der Flipflop CY vorbereitet, mit dem nächsten Schiebe impuls in den Aus-Zustand geschaltet zu werden.

Während der Bit 4-Zeit werden keine Daten vom Speicher gelesen, so daß wiederum nur eine Verschiebeoperation stattfindet.

Während des Bit 8-Taktes der B-Wort-Zeit bleiben der Flipflop P8 und M

der Übertrags-Flipflop CY im Aus-Zustand. Das 1-Bit mit dem Stellenwert 8 des Operanden 9 wird in den Speicher-Flipflop S übertragen. In Abhängigkeit vom S-Signal vom Kein-Übertrag-Signal und vom Pl-Signal wird das 8-Bit der vorausgehend eingegebenen 10, das inzwischen zum Flipflop Pl verschoben wurde, zum Speicher der Datenverarbeitungsanlage als 8-Bit des wiedereinzuschreibenden Operanden 9 zurückübertragen. Währenddessen bleibt die Und-Oder-Inverterschaltung 50 gesperrt, so daß am Anschlußpunkt 52 sowie am Eingang der Und-Inverter schaltung 53 niedriges Potential anliegt, so daß der Flipflop P8 im Aus-Zustand ver-Uabt. Ebenso wird auch der Übertrags-Flipflop CY zum Verbleib im Aus-Zustand gesteuert.

Am Beginn der A-Wort-Zeit steuert der Taktgeber wie im Falle der Addition eine Folge von Leseintervallen für die 1-2-4-8-Bits des A-Wortes. Zu dieser Zeit ist im Flipflop Pl eine 1 gespeichert, welche die Diffe-

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renz von 10-9 darstellt. Zu diesem Wert wird nun der Operand 3 addiert, was während der A-Wort-Lesezeit geschieht. Das Bit des Stellenwertes 1 des Operanden 3 wird aus dem Speicher gelesen und in den Speicher-Flipflop S eingestellt. Durch das gleichzeitige Vorhandensein des S-Signals und des Pl-Signals sowie durch das Fehlen des Übertragssignals wird der Flipflop.P8 zum Verbleib in seinem Aus-Zustand gesteuert. Da zu dieser Zeit das Subtraktions-Steuersignal am Anschlußpunkt 40 (Fig. 5f) nicht vorliegt, wird andererseits über die vierte Und-Schaltung von links der Und-Oder-Inverter schaltung 55 der Übertrags-Flipflop CY für eine Umschaltung in den Ein-Zustand vorbereitet.

Während des nächsten Bit-Taktes wird das Bit des Stellenwertes 2 des Operanden 3 in den Spei ehe rflipflop S gebracht. Das Vorliegen des S-Signals, dss Übertrags-Signals und des Nicht-Pl-Signals bewirkt, daß der Flipflop P8 ausgeschaltet und der Übertrags-Flipflop CY eingeschaltet bleiben.

Zum Bit4-Takt findet keine Entnahme aus dem Speicher statt, aber durch das Nicht-S-Signal, das Übertragssignal und das Nicht-Pl-Signal wird der Flipflop P8 zum übergang in seinen Ein-Zustand vorbereitet, den er am Ende dieses Bit-Taktes bei Auftreten des diesem Takt zugeordneten Schiebe impuls es ,SP einnimmt. Es wurde daher ein 1-Bit in den Flipflop P8 eingegeben.

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Während des Bit-8-Taktes der A-Wort-Zeit erfolgt wiederum keine Entnahme vom Speicher der Datenverarbeitungsanlage, so daß als Folge der Existenz des Nicht-S-Signals , des Kein-Ubertrag-Signals und des Nicht-Pl-Signals der Flipflop P8 zum Übergang in den Aus-Zustand vorbereitet wird.

Nach dem Bit-8-Takt enthält der Flipflop P4 ein 1-Bit, das den binärdezimal codierten Wert 4 darstellt. Dieser Wert ist entstanden, indem in das Register ursprünglich der Wert 10 eingegeben wurde, von dem 9 subtrahiert wurde, wodurch sich ein Zwischenresultat von 1 ergab. Hierzu wurde schließlich 3 addiert, woraus ein Resultat von 4 erhalten wurde. Da 4 ein gültiger binärdezimal verschlüsselter Wert ist, bleibt die Anzeigeschaltung von Fig. 5b unwirksam. Die 6-Addieren-Verriegelungsschaltung von Fig. 5c wird daher nicht eingestellt und der Speicher-Flipflop S wird während der A-Schreiben-Zeit der Subtraktions operation nicht noch einmal in den Ein-Zustand gebracht.

Während dem AlW-Takt der A-Wort-Zeit ist das Nicht-S-Signal, das Kein-Ubertrag-Signal und das Nicht-Pl-Signal über den Anschluß 52 in den Speicher geschrieben.

Während dem A2W-Takt liegen die gleichen Bedingungen vor, so daß wiederum eine 0 zum Speicher übertragen wird.

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Während dem A4W-Takt erfolgt durch das Nicht-S-Signal, das Kein-Übertrag-Signal und das Pl-Signal eine Konditionierung der Und-Oder-Inverterschaltung 50, wodurch ein 1-Aus gangs signal zum Anschluß 52 geleitet wird, das eine Speicherung des Wertes 4 im Speicher der Datenverarbeitungsanlage veranlaßt. Hiernach befinden sich alle Flipflops des Registers von Fig. 4 im Aus-Zustand.

Während der A8W-Zeit wird der Übertrags-Flipflop CY zur Anzeige des Umständes, daß während der Subtraktionsoperation ein Borger notwendig war, in den Ein-Zustand geschaltet. Dies geschieht durch das Vorhandensein des Nicht-6-Addieren-Signals, des Subtrahieren-Signals und des AW-Signals über die Und-Öder-Inverterschaltung 55. Nachdem der Flipflop CY durch den nächsten Schiebeimpuls in den Ein«Zustand umgeschaltet wurde, ist das Register für die Subtraktion der nächsten Ziffer bereit.

Abwandlung der Taktgeberschaltungen

Die Taktfolge zum Betrieb des dargestellten Akkumulators kann insofern gegenüber der oben beschriebenen Taktgeberschaltung abgewandelt werden, als die ersten 3/4 eines Ziffernintervalles das Lesen und Schreiben eines Operanden und nur das Lesen des anderen Operanden umfassen, während das letzte Viertel dieses ZiffernintervaUes zum Rückspeichern

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des Resultates in den Speicher ausgenutzt wird. Im folgenden sind verschiedene Beispiele derartiger Taktfolgen für die ersten 3/4 des Ziffernintervalles angegeben. Das letzte Viertel des Ziffe rnintervalle s bleibt stets das gleiche.

Teil des Ziffern -

intervalles Taktfolge Nr. 1

3/4 B-Wort, 1-Bit lesen-schreiben

Α-Wort, 1-Bit lesen

B-Wort, 2-Bit lesen-schreiben

Α-Wort, 2-Bit lesen usw.

Taktfolge Nr. 2

1/2 B-Wort, 1-Bit lesen

B-Wort, 2-Bit lesen B-Wort, 4-Bit lesen

B-Wort, 8-Bit lesen B-Wort 1-Bit schreiben usw.

1/4 Α-Wort, 1-Bit lesen

A-Wort, 2-Bit lesen Taktfolge Nr. 3

3/4 Α-Wort, 1-Bit lesen

B-Wort, 1-Bit lesen-schreiben

Α-Wort, 2-Bit lesen

B-Wort, 2-Bit lesen-schreiben

Teil des Ziffern-Intervalle s

1/4

1/2

Taktfolge Nr. 4

Α-Wort, 1-Bit lesen

A-Wort, 2-Bit lesen usw.

B-Wort, 1-Bit le sen-schreiben

B-Wort, 2-Bit lesen-schreiben usw»

Stellenve rs chiebung

Bei Datenverarbeitungsoperationen ist es häufig notwendig, Stellenverschiebeoperationen zur Ausrichtung eines Operanden gegenüber einem anderen oder zur Multiplikation oder Division eines Operanden durch den Wert 10 vorzunehmen. Der dargestellte Akkumulator ist in vorteilhafter Weise zur Ausführung derartiger Operationen geeignet. Es ist Ied iglich notwendig, am Anschluß 12 (Fig. 2a) dem Flipflop TG einen Torimpuls zuzuführen, wodurch dieser Flipflop unwirksam gehalten wird, so daß die A-Wort-Zeit in jedem Ziffernintervall eliminiert wird. Der Akkumulator arbeitet auf diese Weise in einer Folge von B-Wortzeit-Intervallen. Die 1-2-4-8-Bits werden in der beschriebenen Weise in den Flipflop P8 eingegeben und zum Flipflop Pl hin verschoben. Sie werden in der gleichen Reihenfolge im nächsten Ziffernintervall von Flipflop Pl

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U 247

abgegeben, wodurch eine Verschiebung des eingegebenen Operanden erzielt wird. Im folgenden ist die Operationsfolge für die Multiplikation des Operanden 3 mit dem Faktor 10 zur Bildung des Resultates 30 tabellarisch dargestellt. Eine Division durch 10 wird erreicht, indem in der Bitfolge des Operanden die hochstelligen Bits zuerst gelesen werden.

Multiplikation durch Stellenverschiebung 3x10=30

B-Wort - "3"

	S	Pl	P2	P4	P8
Erstes Ziffernintervall - "Einer"
1 Bit - B Wort-Zeit
Lesen vom Speicher	1	0	0	0	0
Inhalt von Pl in Speicher schreiben	0	0	0	0	0
Schiebeimpuls	0	0	0	0	0
2 Bit - B Wort-Zeit
Lesen vom Speicher	1	0	0	0	1
Inhalt von Pl in Speicher schreiben	0	0	0	0	1
Schiebeimpuls	0	0	0	1	1
4 Bit - B Wort-Zeit

Lesen vom Speicher

Inhalt von Pl in Speicher schreiben

Schiebeimpuls

11 247

0 0

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0 1 1

1 1 0 ORIGINAL INSPECTED

B-Wort - "3"

Pl

P2 P4

8 Bit - B Wort-Zeit	0	0	1	1	0
Lesen vom Speicher
Inhalt vor» Pl in Speicher	0	0	1	1	0
schreiben	0	1	1	0	0
S chie be impul s

Zweites Zeitintervall
- "Zehner"

1 Bit - B Wort-Zeit	0	1	1	0	0
Lesen vom Speicher
Inhalt von Pl in Speicher	1	1	1	0	0
schreiben	0	1	0	0	0
Schiebeimnuls

2 Bit B Wort-Zeit

Lesen vom Speicher	0	1	0	0	0
Inhalt von Pl in Speicher schreiben	1	1	0	0	0
S chie be impul s	0	0	0	0	0
4 Bit - B-Wort-Zeit
Lesen vom Speicher	0	0	0	0	0
Inhalt von Pl in Speicher schreiben	0	0	0	0	0
S chie be impul s	0	0	0	0	0
8 Bit - B Wort-Zeit
Lesen vom Speicher	0	0	0	0	0
Inhalt von Pl in Speicher schreiben	0	0	0	0	0
Schiebeimpuls inn	0 845/	0 1464	θ	0	0

Claims

- 39 - Böblingen, 12. 9. 1968

km-hn

PATENTANSPRÜ CHE

1. Rechenregister zur Ausführung von Additionen und Subtraktionen mit

binär-dezimal verschlüsselten Operanden, die bitweise serial dem als Schieberegister ausgebildeten und für jede Operanden-Bit stelle eine Stufe aufweisenden Register zugeführt werden, dadurch gekennzeichnet, dall eine separate, nicht in die Schiebekette einbezogene ^ Registerstufe (CY) zur Aufnahme eines Übertrages oder Borgers vorgesehen ist, daß dieser Übertrags stufe und der Eingange stufe des Registers je eine logische Verknüpfungsschaltung (55 und 50, 51) vorgeschaltet ist zur Bildung eines Übertrages-/Borgers bzw. einer Binär summe aus dem einzugebenden Bit, einem in einer Ausgangsstufe des Registers enthaltenen Bit und dem Inhalt der Übertrags-Register stufe und daß unter Steuerung einer Taktgeber-Schaltung (TG, TF, TE, TH) in einem ersten Teil eines Zifferninter - | valles die Bits des einen Operanden in das Register eingegeben werden, in einem zweiten Teil des Ziffernintervalls die Bits des zweiten Operanden bei Zuführung zum Register mit dessen Inhalt kombiniert werden und in einem dritten Teil des gleichen Intervalle s die Bits des Resultates über die Summen-Ve rknüpfungs schaltungen dem Register entnommen und dabei gegebenenfalls mit einem

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Tetraden-Korrekturwert kombiniert werden.

2. Rechenregister nach Anspruch 1, dadurch gekennzeichnet, daß eine Korrekturschaltung (20, 21) vorgesehen ist, die durch eine Abtastschaltung bei Auftreten eines nicht binärdezimal verschlüsselten Resultatwertes während des Resultat-Schreibabschnittes eines Ziffernintervalles zu den dem Korrekturwert 6 entsprechenden Bit-Takt-Zeiten 1-Bits zur Summen-Verknüpfungsschaltung (50, 51) liefert und am Ende des Ziffernintervalls die Übertrags stufe (CY) in den Ein-Zustand schaltet.

3. Rechenregister nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verknüpfungsschaltung (55) der Übertragsstufe (CY) wahlweise bei Additionen auf die Bildung von Überträgen und bei Subtraktionen auf die Bildung von Borgern umschaltbar ist, während die Summe η-Ve rknüpfungs s chaltung (50, 51) ftir beide Re ehe na rten unverändert bleibt.

4. Rechenregister nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zur Ausführung einer Subtraktion jeweils am Beginn der Operation durch eine vom Subtraktions-Steuersignal betätigte Einstellschaltung (Fig. 5a) der Wert 10 im Register eingestellt wird, daß unter dem Einfluß einer S ubtraktions-Steuer-

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schaltung (Fig. 5f) das Register nur während der zuerst erfolgenden Eingabe des in echter Darstellung vorliegenden Minuenden subtraktiv arbeitet und während der darauffolgenden Eingabe des ebenfalls in echter Darstellung vorliegenden Subtrahenden zur Ausführung einer Addition gesteuert wird, und daß die für die Auslösung einer 6-Korrekturaddition vorgesehene Korrekturschaltung (20, 21) die Übertrags stufe (CY) stets dann in den Ein-Zustand bringt, wenn das Resultat im binär dezimalen Bereich liegt, also keine Korrektur

benötigt. ^

5. Rechenregister nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, da/3 es vier Flipflops (P8, P4, P2 und Pl) enthält, denen die Binärstellen 8, 4, 2, 1 zugeordnet sind, daß der Flipflop (P8) der Binärstelle 8 als Eingangsstufe und der Flipflop (Pl) der Binärstelle 1 als Ausgangsstufe dient und daß die Flipflops untereinander lediglich die zur Stellenverschiebung in Richtung des Flipflops (Pl) der Binärstelle 1 notwendigen Verbindungen aufweisen. |

6. Rechenregister nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Taktgeber schaltung (TG, TF, TE, TH) ein Ziffernintervall aufteilt in eine B-Wort-Zeit, die aus einer der Bitzahl einer Operandenziffer entsprechenden Anzahl Bit-Takten be-

¹¹²⁴⁷ 109845/U64

177482$

steht, von denen jeder eine Speicherle se- und eine Speiche rwiedereinschreib-Phase umfaßt, sowie in eine A-Wort-Zeit, deren erste Hälfte in der Operanden-Bitzahl entsprechende Lese-Bit-Takte zur Entnahme des A-Operanden aus dem Speicher und deren zweite Hälfte in die gleiche Zahl Schreib-Bit-Takte zum Einschreiben des Resultates in den Speicher unterteilt ist, und dafl während jedem Bit-Takt ein Schiebeimpuls allen Stufen des Registers zugeführt wird.

. Rechenregister nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß bei Subtraktion am Anfang der B-Wort-Zeit die Einstellschaltung (Fig. 5a) wirksam wird, die über einen separaten Eingang den Wert 10 parallel in die Stufen (P8 und P2) des Registers einstellt.

8. Rechenregister nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Eingangsstufe (P8) eine bistabile Speicherstufe

W (S) zugeordnet ist, über die die Bite der Operanden und des Korrekturwertes der Summenverknüpfungs-Schaltung (50, 51) und der Übertrags-Verknüpfungsschaltung (55) zugeführt werden.

9. Rechenregister nach einem der Ansprüche I bis 8, dadurch gekennzeichnet, daß das Register zur Stellenversehiebung eines einzelnen

_n ₂₄₇ 109845/1464

Operanden oder zur Multiplikation bzw. Division eines Operanden mit bzw. durch 10 dient und daß hierzu die Taktgeberschaltung (TG, TF, TE, TH) zur Eliminierung der A-Wort-Zeit eines Ziffernintervalle s umschaltbar ausgebildet ist.

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¹Pf

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