DE2737483C3 - Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken - Google Patents
Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen RechenwerkenInfo
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Description
i'i Die vorliegende Erfindung betrifft eine Korrektur-Schaltungsanordnung
für Additions oder Subtraktionsoperationen mit nichthexade/imalen Operanden in
hexadezimalen Rechenwerken mit einem Voll-Addierer pro Ziffern Teti ade der Operanden, der zwei Operan
so deneingange. einen Frgcbnisaiisgang. einen Übertrags
eingang und einen Übertragsausgang aufweist.
Es sind bereits Mikroprozessoren mit hexadezimalen Rechenwerken bekannt geworden, bei denen eine
Korrektur der vorgenannter. Art dadurch erfolgt, daß
Vi eine Ergcbnislctradc einer hexadezimalen Addition
mittels eines logischen Ncl/wcrkes auf ein Ergebnis, das
größer als die Basis des nicht hexadezimalen Zahlensystems ist. oder auf einen Übertrag geprüll wird. Danach
wird dem Ergebnis entweder eine Null oder ein
ho Korrckturfaklor hin/uaddiert. welcher gleich der
Differenz der Basis Ib des hexadezimalen Syslems und der Basis des nicht-hexadez-malen Syslems isl. Bei
Acht-Bit'Worlen wird diese Prüfung kaskadiert. Der
Nachteil einer derartigen Korrektur besteht darin, daß
(i'i der Hardware-Aufwand relativ hoch ist.
Es sind weiterhin Mikroprozessoren bekannt geworden, bei denen Vor der hexadezimalen Addition einem
der Operanden ein Summand hinzuaddiert wird,
welcher gleich der Differenz der Basis des hexadezimalen
Systems und der Basis des nicht-hexadezimalen Systems ist. Pseudotetraden, d. h. Tetraden für Zahlen,
welche größer als die Basis des nicht-hexadezimalen Systems sind, können dabei in einfacher Weise am
Übertrags-Bit erkannt werden. Ist die Addition des Korrekturfaktors umsonst erfolgt, so kann sie durch
eine übertragslose Addition der Basis des nicht-hexadezimalen
Systems kompensiert werden. Der Nachteil einer derartigen Korrektur besteht darin, daß zwei
Korrekturbefehle und damit insgesamt drei Befehle für eine Dezimaladdition erforderlich sind.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine einfachere Möglichkeit für eine Korrektur
der in Rede stehenden Ai t anzugeben. 1 r>
Diese Aufgabe wird bei einer Korrektur-Srhaltungsanordnung
der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß ein Übertrags-Speicherregisier
mit einem Eingang über eine erste Koppelschaltung an den Überlragsausgang des Voll Addierers einerseits
und an seinen eigenen Ausgang andererseits angekoppelt ist. daß ein Operandeneingang des Voll-Addierers
über eine zweite Koppelschaltung an ein«: einen
Operanden liefernde Anordnung bzw. eine einen Korrekturfaktor liefernde Anordnung einerseits und >·.
den Ausgang des Übertrags-Speieherregislers andererseits angekoppelt ist, daß der andere Operandeneingang
des Voll-Addierers an eine einen weiteren Operanden liefernde Anordnung bzw. an einen das Ergebnis an
seinem Ergebnisausgang aufnehmenden Speicher ange- in
koppelt ist. 1 nd daß die erste und die zweite Koppelschaltung an jeweils einem Sieuereingang derart
schallbar sind, daß in einem ersten Schaltzustand bei einer Additions- oder Subtraktionsoperation zweier
Operanden der Eingang des Übertrags-Speicherregi- i> sters an den Übertragsausgang des Voll-Addierers
angekoppelt ist, in einem /weiten Schaltzustand bei einer auf eine Additions- oder Subiriiktionsoperation
zweier Operanden folgenden Additions- oder Subtraktionsoperation des Korrekturfaktors und des Ergebnis- w
ses der Oper-'ndenoperation der Eingang des Libertrags-Speicherregisters
sowohl an den L'berlragsausgang des Voll-Addierers als auch an den .Speicherregisterausgang
angekoppelt ist und in einem dritten Schaltzustand der Ausgang des Überirags-Speicherre- r>
gisters bei an den Operandeneingängen des Voll-Addierers stehendem Korrekturfaktc- bzw. Ergebnis
der Operandenoperation an dem den Korrekturfaktor fuhrenden ()perandencingang des Voll-Addierers angekoppelt
ist. ι»
Die vorMchend definie'e Korrektur-Schaltungsanordnung
bietet den Vorteil, daß der Korrektur-Faktor,
welcher gle'ch der Differenz der Basis Ib des hexadezimalen Systems und der Basis des nicht-hexadezimalen
Systems ist. variabel gestaltet werden kann. r> Daher ist die Rechnung in bchcbigcT Zahlensystemen
mit einer Basis kleiner oder gleich 16 möglich.
Die Prüfung, ob das Ergebnis einer hexadezimalen
Operation größer als die Biisis des nicht hexadezimalen
Systems ist, kann nach der hexade/imaicn Addition mi
durch Probcaddiiion des K.orrek'urfnktors vorgenommen
werden.
Das Ergebnis der Probeaddilion wird bis auf den
Stand eines Übertrags Verworfen, wobei die endgültige Korrektur — falls erforderlich -- durch erneutes ι.Γ,
Addierender Korrekturkonstanten auf das Ergebnis der
hexadezimalen Rechenoperation vorgenommen wird.
Ausgestaltungen des Rdindungsgedankens sind in
Unteransprüchen gekennzeichnet.
Ein Ausführungsbeispiel der Erfindung wird im Folgenden an Hand der Zeichnung näher erläutert Es
zeigt:
Fig. I eine Ausführungsform einer erfindungsgemäßen
Korrektur-Schaltungsanordnung und
Fig.2 bis 4 jeweils einen Schaltzustand der Korrektur-Schaltungsanordnung nach Fig. 1 während
der verschiedenen Korrekturoperationen.
Die in F i g. 1 dargestellte Schaltungsanordnung enthält einen Voll-Addierer 1, der Teil eines hexadezimalen
Rechenwerks in einem Mikroprozessor isu Dieser Voll-Addierer 1 verarbeitet eine Tetrade zweier
nicht-hexadezimaler Operanden, die in zwei Operandeneingangen 2 und 3 einspeisbar sind. Da die Tetraden
durch jeweils vier Bits gebildet werden, gehen jeweils vier Eingangsleitungen von der Operandeneingangen 2
und 3 in den Voll-Addierer 1 hinein. Dieser Sachverhalt ist durch vier Querstriche in den von den Operandeneingängen
2 und 3 abgehenden Leitungen angedeutet.
Der Voll-Addierer besitzt einen Übertragseingang 5, in den ein Übertrag von einer vorangehenden Stufe für
eine geringerwertige Tetrade eingegeben wird. Diese Stufe für die geringerwertige Tetrade ist ebenso
ausgebildet wie die in Fig. 1 dargestellte Stufe An einem Übertragsausgang 6 wird der Übeitrag für Jie
nächstfolgende Stufe zur Verarbeitung der nächstfolgenden höherwertigen Stufe ausgegeben, die ebenfalls
gleich der Stufe nach Fig. 1 ist. Das Ergebnis der im Voll-Addierer 1 durchgeführten Rechenoperation ist an
einem Ergebnisausgang 4 abnehmbar. Um anzudeuten, daß auch an diesem Ausgang ein 4-Bii-Wort abnehmbar
ist. ist auch die Ausgangsleitung mit vier Querstrichen versehen.
Wie in vielen Mikroprozessoren üblich, wird einer der
Operanden von einem Arbeitsspeicher (RAM) einer Rechner-Zentraleinheit geliefert und in einen im
Folgenden noch z.u beschreibenden Eingang 32 eingespeist, während ein weiterer Operand von einem
Akkumulator (ACC) der Rechner-Zentraleinheit in den Eingang 3 eingegeben wird. Das am Ergebnisausgang 4
gelieferte Ergebnis wird wiederum in den Akkumulator (ACC) eingegeben.
Die erfindungsgemäße Korrektür-Schaltungsanordnung gemäß Fig. ! enthält weiterhin ei;.e erste
Koppelschaltung 20. die in der Zeichnung aus Übersichtlichkeitsgründen durch eine gestrichelte Linie
eingefaßt ist. Diese Koppelschaltung 20 wiul durch ein Oder-Glied 21 sowie ein Und-Glied 22 ge
bildet und ist an einem Sieuereingang 23 ansteueibar.
Insbesondere liegt das Oder-Glied 21 mit einem seiner Eingange am Übertragsausgang 6 des Voll-Addierers 1
und mit einem weiteren Eingang am Ausgang des Und-Gliedes 22. Mit seinem Ausgang ist das Oder-Glied
21 an einen Eingang 11 eines Speicherregisters 10 angekoppelt, das als Masler-Slavc-Flip-Flon ausgebildet
sein kann Das Imd-Glied 22 liegt mit einem seiner
Eingänge am Ausgang 12 des Speicherregisters 10 und mit einem weiteren Eingang am Stcuereingang 23 der
Koppelschaltung 20
Eine weitere Koppelschallung 30, die in Fig. 1 aus
Übersichtlichkeitsgründen ebenfalls durch eine gestrichelte Linie eingefaßt ist, wird durch die Kombination
eines Und'Gliedes 31, eines Oder-Gliedes 33 Und eines
Inverters 34 gebildet. Diese Koppelschallung 30 ist an einem Steuereingang 35 ansleuerbar. In Fig. I ist
ebenfalls angedeutet, daß das Ünd-Glied 31 auch für 4-Bit-Operaiiclen ausgelegt ist.
Insbesondere liegt das Und-Glied 31 mit seinem Ausgang am Operandeneingang 2 des Voll-Addierers 1
und erhält an einem seiner Eingänge 32 einen Operanden, der beispielsweise vom Arbeitsspeicher
(RAM) einer Rechner^Zentraleinheit geliefert wird. Darüber hinaus wird in diesen Eingang 32 auch ein
Korrekturfaklor eingespeist, der Von einer Konstantenquelle geliefert wird. Das Und-Glied 31 ist mit einem
weiteren Eingang an defl Ausgang des Oder-Gliedes 33 angekoppelt. Einer der Eingänge des Oder^Gliedes 33
liegt am Ausgang 12 des Speicherregisters 10, während ein weiterer Eingang dieses Oder-Gliedes 33 über den
Inverter 34 am Steuereingang35 liegt.
Die Wirkungsweise der Korrektur-Schallungsanordnung nach Fig.! wird im folgenden an Hand der
Addition von nicht-hexadezimalen Zahlen erläutert.
Generell ist festzustellen, daß die in einem Mikroprozessor enthaltene Korrektur-Schaltungsanordnung
nach Fig. 1 Additionen in allen Zahlensystemen unterstützt, deren Basis kleiner oder gleich der Basis 16
des hexadezimalen Zahlensystems ist. Bei nicht-hexadezimalen Zahlen wird die Addition in zwei Schritte
aufgeteilt, nämlich
1. eine hexadezimale Addition und
2. eine arithmetische Korrekturoperation.
Beide Operationen besitzen zwei Operanden:
Beide Operationen besitzen zwei Operanden:
Bei der Addition nach 1. werden zwei mit M und N bezeichnete Summanden zu einem mit A bezeichneten
Zwischenergebnis addiert. Die arithmetische Korrektur nach 2. verknüpft das Zwischenergebnis A mit einem
mit K bezeichneten Korrekturfaktor zu einem mit T bezeichneten endgültigen Ergebnis. Die Basis des
verwendten Zahlensystems werde mit ßbezeichnet.
Alle Ziffern aus Zahlensystemen, deren Basis kleiner
oder gleich der Basis 16 des hexadezimalen Zahlensystems ist, lassen sich durch eine Tetrade mit vier Bits
darstellen. Dabei erfolgt die Zuordnung Ziffer/Tetrade derart, daß alle Ziffern »in der natürlichen Zählfolge
untenc im hexadezimalen Zahlensystem angeordnet werden.
Bei Zahlensystemen mit einer Basis, die kleiner als die Basis 16 des hexadezimalen Zahlensystems ist, gibt es
Ziffern verwendet und daher »Pseudotetraden« genannt werden. In einem Zahlensystem mit der Basis ß
gibt es 16—ß Pseudotetraden. Im Dezimalsystem beispielsweise sind die Tetraden für die Zahlen 10 bis 15
Pseudotetraden.
Werden zwei Zahlen eines Zahlensystems, dessen Basis kleiner als die Basis 16 des hexadezimalen
Zahlensystems ist, hexadezimal addiert, so können für jede Tetrade aus, A = M + N folgende Möglichkeiten
eintreten:
a) X ist keine Pseudotetrade und es wird kein Übertrag
{/erzeugt;
b) A-ISt keine Pseudotetrade und es wird ein Übertrag
L/erzeugt;
c) A ist eine Pseudotetrade, wobei niemals ein Übertrag {/auftreten kann.
Im Falle b) ist Aum I6-ßzu klein. Dies wird deutlich,
wenn man sich die hexadezimale Addition tetradenweise als wiederholtes Zählen vorstellt, wobei die
Pseudotetraden mitgezählt werden. Um ein richtiges Ergebnis zu erhalten, muß also die Tetrade (16- B)
addiert werden, wobei kein weiterer Übertrag entstehen kann.
Im Falle c) ist zur Korrektur ebenfalls die Tetrade (16 — ß^zu addieren. Dabei entsteht ein Übertrag.
Beider Addition der Tetrade (16— B) entsteht also ein
mit 5 bezeichnetes Zwischenergebnis gemäß der Beziehung
, 5=A + (l6-ß).
Im Falle a) ist keine Korrektur erforderlich, wobei jedoch der evtl. beim »rechten Nachbarn« gemäß der
vorstehenden Beziehung entstandene Übertrag berücksichtigt Werden muß. Um dies zu erreichen, muß die
oben unter 2. genannte Korrekturoperation in zwei Stufen durchgeführt werden. In der ersten Stufe erfolgt
die Probeaddition, so daß gilt
5, K=A, + (16- B)+ K-I
Darin wird bei dem Index /die Wertigkeit der Tetraden
und mil V der bei der Probeaddition entstehende Übertrag bezeichnel.
Die gemäß dieser Beziehung erzeugten Summenteiraden S, sind für die weitere Rechnung unerheblich;
lediglich die Überträge K werden später verwendet
Für jede Tetrade A, ist damit klar, ob die Korrektur
gemäß der Beziehung
V y - /ic πι
/Λ, — Λ, + \ ι D — ti/
erforderlich ist. Wenn U, = 1 oder V, = 1 ist, gehört X1
in die Fälle b) oder c) und muß korrigiert werden.
Wenn also V, = 1 oder U, = I ist (U, bezeichnet den
bei der hexadezimalen Addition einer niederwertigeren Stelle entstehenden Übertrag), so gilt
T1= X1+ K1+ VK ι
In den übrigen Fällen gilt
In den übrigen Fällen gilt
T1 = X1 + IV, _,
Mit W seien die bei der endgültigen Korrektur entstehenden Überträge bezeichnet.
Die vorgenannten Zusammenhänge werden durch die Funktion der Korrektur-Schaltungsanordung nach
Fi g. 1 folgendermaßen erfüllt: Zunächst werden die zu
•to addierenden Operanden M und N in den Eingang 32
bzw. den Eingang 3 des Voll-Addierers 1 eingespeist. An dpp. Sttuereingängen 23 und 35 der beiden Koppelschal-
A\J UIIU
«ΰΠΐΐ JCWCiiS C»m οΐίξΓΐΠι,
welches das Und-Glied 22 in der Koppelschaltung 20
■fi gesperrt und das Und-Glied 31 in der Koppelschaltung
30 wirksam geschaltet wird. Dieser Schaltzustand der beiden Koppelschaltungen 20 und 30 bedeutet dann, daß
das Speicherregister 10 direkt am Übertragsausgang 6 des Voll-Addierers 1 liegt und der am Eingang 32
eingegebene Operand direkt am Operandeneingang 2 des Voll-Addierers 1 liegt. Dieser Schaltzustand der
Korrektur-Schaltungsanordnung ist in Fig. 2 dargestellt. Der Voll-Addierer 1 führt die hexadezimale
Addition der beiden Operanden Mund Ndurch, so daß
an seinem Ausgang das Ergebnis Anscheint.
In einem zweiten Schritt wird das im Akkumulator (ACC) abgespeicherte Ergebnis Ain den Operandeneingang
3 des Voll-Addierers 1 eingegeben, während in den Eingang 32 der von einer Konstantstromquelle kom-
ω mende Korrekturfaktor K = (16 — B) eingegeben wird.
Dabei stehen an den Steuereingängen der Koppelschaltung 20 und 30 Signale, weiche das Und-Glied 22 in der
Koppelschaltung 20 und das Und-Glied 31 in der Koppelschaltung 30 wirksam schalten. Damit kann nun
ein im Speicherregister 10 abgespeicherter, bei der hexadezimalen Addition entstandener Übertrag U über
das Und-Glied 22 auf den Eingang 11 des Speicherregisters
10 zurückgekoppelt und mit einem evtl. entstehen-
den Übertrag Kgeodert werden. Dieser Schaltzustand
der Korrektur-Schaltungsanordnung nach Fig. I ist in
F ig. 3 dargestellt.
In einem letzten Schritt wird wird nun der
entstandene Übertrag am Ausgang 12 des Speicherregisters IO auf den Operandeneingang 2 des Voll-Addierers
I gekoppelt, wobei gleichzeitig der Korrekturfaktor K und das Ergebnis X am Eingang 32 bzw. am
Eingang J des Voll-Addierers 1 stehenbleiben. Die Koppelschaltung 30 wird dabei am Steuereingang 23
durch ein solches Signal angesteuert, daß nur noch das Überiragssignal am Ausgang 12 des Speicherregisters
10 das Und-Glied 31 über über das Oder-Glied 33
wirksam schalten kann. Dieser Schaltzustand der Körrektur-Schaltungsänordnung nach Fig. I ist in
Fig. 4 dargestellt.
Damit ist insgesamt die oben erläuterte Additioris-
und Korrekturoperation erfüllt.
Es sei bemerkt, daß es nicht erforderlich ist, daß in
einer durch vier parallel verarbeitete Tetraden gebildeten Zahl alle Tetraden die gleiche Basis B besitzen.
Beispielsweise im Falle einer Zeitangabe sind an einer vierstelligen Zahl vier Verschiedene Ziffefnsystemc
beteiligt. Es handelt sich dabei um die Basis 2 des Dualsystems für eine Vormittags- und Nachmittagsangabe,
uiri die Basis 12 des Zwölfefsystems für zwölf Stunden eines halben Tages, um die Basis 6 des
Sechsersyslems für die Minuten-Zehner und um die Basis 10 des Dezimalsystems für die Minuten-Einer.
Auch bei derartig unterschiedlichen Basen arbeitet die Korrektur-Schahungsanordnting nach Fig. 1 in der
oben erläuterten Weise.
Es sei schließlich erwähnt, daß es sich bei den
obengenannten Komponenten, vyie Arbeitsspeicher
(RAM), Akkuriiujator (AGG) und Konstaritquclle um in
Rechner-Zentraleinheiten üblich vorhandene Komponenten handelt, so daß sie nicht eigens dargestellt und
auch nicht näher erläutert sind.
Hierzu 2 Blatt Zeichnungen
Claims (4)
1. Korrektur-Schaltungsanordnung für Additionsoder Subtraktionsoperationen mit nicht-hexadezimalen
Operanden in hexadezimalen Rechenwerken mit einem Voll-Addierer pro Zifferntetrade der
Operanden, der zwei Operandeneingänge, einen Ergebnisausgang, einen Übertragungseingang und
einen Übertragungsausgang aufweist, dadurch gekennzeichnet, daß ein Übertrags-Speicherregisler
(10) mit seinem Eingang (11) über eine erste Koppelschaltung (20) an den Übertragsausgang
(6) des Voll-Addierers (1) einerseits und an seinen eigenen Ausgang (12) andererseits angekoppelt
ist,
daß ein Operandeneingang (2) des Voll-Addierers (1) über eine zweite Koppelschaltung (30) an eine einen
Operanden liefernde Anordnung bzw. eine einen Korrekturfaktor liefernde Anordnung einerseits und
den Ausgan» (12) des Übertrags-Speicherregisters (10) andereiifits angekoppelt ist,
daß der andere Operandeneingang (3) des Voll-Addierers (I) an eine einen weiteren Operanden liefernde Anordnung bzw. an einen das Ergebnis am Ergebnisausgang (4) aufnehmenden Speicher angekoppelt ist,
daß der andere Operandeneingang (3) des Voll-Addierers (I) an eine einen weiteren Operanden liefernde Anordnung bzw. an einen das Ergebnis am Ergebnisausgang (4) aufnehmenden Speicher angekoppelt ist,
und daß die erste und die /weae Koppelschaltnng
(20 b/w. 30) an jeweils einem Steuereingang (23 bzw.
35) derart schaltbar sind, rlaß in einem ersten Schallzustand bei einer Additions- oder Subtraktionsoperation
zweier Operanden der Eingang (11) *les Übertrags-Speicherregisters (10) an den Über-Iragsausgang
(6) des Vo'l-Addi· .crs (1) angekoppelt
ist. in einem /weiten Scha't/iistand bei einer iuf cine
Additions- oder Subtraktion? -peration zweier
Operanden folgenden Additions oder .Subtraktionsoperation des Korrekturfaklors jnd des Ergebnisses
«Jer Operandcpoperation der Eingang des Über-Irags-Spcicherregisters
(10) sowohl an den Über-Iragsausgang (6) des Voll-Addierers (1) als auch an
•Ich Speicherregisterausgang (12) angekoppelt ist und in einem dritten Schaltzustand der Ausgang des
Clberirags-Speicherregisters (10) bei an den Operanilencingangen
(2, 3) des Voll-Addierers (1) stehen- «lern Korrekturfaktor b/w. Ergebnis der Operanden-Operation
an dem den Korrekturfaktor führenden Operandeneingang (2) des Voll-Addierers (I) angekoppelt
ist.
2 Korrektur Schaltungsanordnung nach An
ipruch I. dadurch gekennzeichnet, daß die erste Koppelschaltung (20) durch die Kombination eines
Oder-Gliedes (21) sowie eines Und-Glicdes (22) gebildet ist, wobei
das Oder-Glied (21) mit einem Eingang an den
Clbertragsausgang (6) des VolI-AdJierers (1). mit
iem weiteren Eingang an den Ausgang des
IJnd-Gliedes (22) und mit seinem Ausgang an den
Eingang (11) des Übertrags Speicherregisters (10) •ngckoppelt ist und
ias Und-Glied (22) mit einem Eingang an den
Ausgang (12) des Übertrags-Speieherregisters angekoppelt
ist und wobei ein weiterer Eingang des Ünd*Gliecies (22) den Steucrcingang (23) bildet.
3. Kor/ektur-SchallungsanordnUng nach Anspruch
I und 2, dadurch gekennzeichnet, daß der erste, zweite und dritte Schaltzustand der ersten
koppelschallung (20) durch jeweils ein Signal an deren Steuercingang (23) definiert sind, welches das
Und-Glied (22) für den ersten Schaltzustand sperrt, für den zweiten Schaltzustand wirksam schaltet und
für den dritten Schaltzustand sperrt.
■j
■j
4. Korrektur-Schaltungsanordnung nach einem
der Ansprüche Ϊ bis 3, dadurch gekennzeichnet, daß
die zweite Koppelschaltung (30) durch die Kombination eines Und-Gliedes (31), eines Oder-Gliedes (33)
und eines Inverters gebildet ist, wobei das Und-Glied
IU (31) mit seinem Ausgang an den einen Oper^ndeneingang
(2) des Voll-Addierers (1), mit einem Eingang (32) an die einen Operanden liefernde
Anordnung bzw. die den Korrekturfaktor liefernde Anordnung und mit einem weiteren Eingang an den
!5 Ausgang des Oder-Ghedes (33) angekoppelt ist,
das Oder-Glied (33) mit einem Eingang an den Ausgang (12) des Übertrags-Speicherregisters (10)
und mit eine.n weiteren Eingang an den Ausgang des Inverters angekoppelt ist und wobei der Eingang des
2t) Inverters (34) den Steuereingang(35) bildet.
5. Korrektur-Schaltungsanordnung nach Anspruch 4. dadurch gekennzeichnet, daß der erste,
zweite und dritte Schaltzustand der zweiten Koppelschallung (30) durch jeweils ein Signal an
_'ί deren Steuereingang (35) definiert ist, welches das
Und-Gatler (31) im ersten und zweiten Schaltzustand unabhängig vom Signal am Ausgang des
Übertrags-Speich«. rregisters (10) und im dritten Schaltzustand nur als Funktion des Signals am
κι Ausgang (12) des Übertrags Speicherregisters (10)
wirksam schaltet.
b. Korrektur-Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß
das Übertrags-Speichcrregister (10) ein Master-
i'i Slave-Flip-Flop ist.
7. Korrektur-Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß
der Korreklurfaklor :leich der Differenz der Basis 16 des hexadc/imalen Zahlensystems und der Basis
■κι (B)dc nicht hexadezimalen Zahlensystems ist.
Priority Applications (5)
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