DE2737483B2 - Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken - Google Patents

Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken

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Description

Die vorliegende Erfindung betrifft eine iCorrektur-Schaltungsanordnung für Additions- oder Subtraktionsoperationen mit nichthexadezimalen Operanden in hexadezimalen Rechenwerken mit einem Voll-Addierer pro Ziffern-Tetrade der Operanden, der zwei Operandeneingänge, einen Ergebnisausgang, einen Übertragseingang und einen Übertragsausgang aufweist.
Es sind bereits Mikroprozessoren mit hexadezimalen Rechenwerken bekannt geworden, bei denen eine Korrektur der vorgenannten Art dadurch erfolgt, daß eine Ergebnistetrade einer hexadezimalen Addition mittels eines logischen Netzwerkes auf ein Ergebnis, das größer als die Basis des nicht-hexadezimalen Zahlensystems ist, oder auf einen Übertrag geprüft wird. Danach wird dem Ergebnis entweder eine Null oder ein
bo Korrekturfaktor hinzuaddiert, welcher gleich der Differenz der Basis 16 des hexadezimalen Systems und der Basis des nicht-hexadezimalen Systems ist. Bei Acht-Bit-Worten wird diese Prüfung kaskadiert. Der Nachteil einer derartigen Korrektur besteht darin, daß
b5 der Hardware-Aufwand relativ hoch ist.
Es sind weiterhin Mikroprozessoren bekannt geworden, bei denen vor der hexadezimalen Addition einem der Operanden ein Summand hinzuaddiert wird.
welcher gleich der Differenz der Basis des hexadezimalen Systems und der Basis des nicht-hexadezimalen Systems ist. Pseudotetraden, d. h. Tetraden für Zahlen, welche größer als die Basis des nicht-hexadezimalen Systems sind, können dabei in einfacher Weise am Übertrags-Bit erkannt werden. Ist die Addition des Korrekturfaktors umsonst erfolgt, so kann sie durch eine übertragslose Addition der Basis des nicht-hexadezimalen Systems kompensiert werden. Der Nachte:! einer derartigen Korrektur besteht darin, daß zwei Korrekturbefe"i!e und damit insgesamt drei Befehle für eine Dezimaladdition erforderlich sind.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine einfachere Möglichkeit für eine Korrektur der in Rede stehenden Art anzugeben.
Diese Aufgabe wird bei einer Korrektur-Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß ein Übertrags-Speicherregister mit einem Eingang über eine erste Koppelschaltung an den Übertragsausgang des Voll-Addierers einerseits und an seinen eigenen Ausgang andererseits angekoppelt ist, daß ein Operandeneingang des Voll-Addierers über eine zweite Koppelschaltung an eine einen Operanden liefernde Anordnung bzw. eine einen Korrekturfaktor liefernde Anordnung einerseits und den Ausgang des Übertrags-Speicherregisters andererseits angekoppelt ist, daß der andere Operandeneingang des Voll-Addierers an eine einen weiteren Opera iden liefernde Anordnung bzw. an einen das Ergebnis an seinem Ergebnisausgang aufnehmenden Speicher ange- >n koppelt ist, und daß die erste und die zweite Koppelschaltung an jeweils einem Steuereingang derart schallbar sind, daß in einem ersten Schaltzustand bei einer Additions- oder Subtraktionsoperation zweier Operanden der Eingang des Übertrags-Speicherregisters an den Übertragsausgang des Voll-Addierers angekoppelt ist, in einem zweiten Schaltzustand bei einer auf eine Additions- oder Subtraktionsoperation zweier Operanden folgenden Additions- oder Subtraktionsoperation des Korrekturfaktors und des Ergebnisses der Operandenoperation der Eingang des Übertrags-Speicherregisters sowohl an den Übertragsausgang des Voll-Addierers als auch an den Speicherregisterausgang angekoppelt ist und in einem dritten Schaltzustand der Ausgang des Übertrags-Speicherregisters bei an den Operandeneingängen des Voll-Addierers stehendem Korrekturfaktor bzw. Ergebnis der Operandenoperation an dem den Korrekturfaktor führenden Operandeneingang des Voll-Addierers angekoppelt ist.
Die vorstehend definierte Korrektur-Schaltungsanordnung bietet den Vorteil, daß der Korrektur-Faktor, welcher gleich der Differenz der Basis 16 des hexadezimalen Systems und der Basis des nicht-hexadezimalen Systems ist, variabel gestaltet werden kann. Daher ist die Rechnung in beliebigen Zahlensystemen mit einer Basis kleiner oder gleich 16 möglich.
Die Prüfung, ob das Ergebnis einer hexadezimalen Operation größer als die Basis des nicht-hexadezimalen Systems ist, kann nach der hexadezimalen Addition durch Probeaddition des Korrekturfaktors vorgenommen werden.
Das Ergebnis der Probeaddition wird bis auf den Stand eines Übertrags verworfen, wobei die endgültige Korrektur — falls erforderlich — durch erneutes b5 Addieren der Korrekturkonstanten auf das Ergebnis der hexadezimalen Rechenoperation vorgenommen wird.
Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.
Ein Ausführungsbeispiel der Erfindung wird im Folgenden an Hand der Zeichnung näher erläutert. Es zeigt:
F i g. 1 eine Ausführungsform einer erfindungsgemäßen Korrektur-Schaltungsanordnung und
F i g. 2 bis 4 jeweils einen Schaltzustand der Korrektur-Schaltungsanordnung nach F i g. 1 während der verschiedenen Korrekturoperationen.
Die in F i g. 1 dargestellte Schaltungsanordnung enthält einen Voll-Addierer 1, der Teil eines hexadezimalen Rechenwerks in einem Mikroprozessor ist. Dieser Voll-Addierer 1 verarbeitet eine Tetrade zweier nicht-hexadezimaler Operanden, die in zwei Operandeneingängen 2 und 3 einspeisbar sind. Da die Tetraden durch jeweils vier Bits gebildet werden, gehen jeweils vier Eingangsleitungen vor. der Operandeneingängen 2 und 3 in den Voll-Addierer 1 hinein. Dieser Sachverhalt ist durch vier Querstriche in den von den Operandeneingängen 2 und 3 abgehenden Leitungen angedeutet.
Der Volf-Addierer besitzt einen Übertragseingang 5, in den ein Übertrag von einer vorangehenden Stufe für eine geringerwertige Tetrade eingegeben wird. Diese Stufe für die geringerwertige Tetrade ist ebenso ausgebildet wie die in F i g. 1 dargestellte Stufe. An einem Übertragsausgang 6 wird der Übertrag für die nächstfolgende Stufe zur Verarbeitung der nächstfolgenden höherwertigen Stufe ausgegeben, die ebenfalls gleich der Stufe nach F i g. 1 ist. Das Ergebnis der im Voll-Addierer 1 durchgeführten Rochenoperation ist an einem Ergebnisausgang 4 abnehmbar. Um anzudeuten, daß auch an diesem Ausgang ein 4-Bit-Wort abnehmbar ist, ist auch die Ausgangsleitung mit vier Querstrichen versehen.
Wie in vielen Mikroprozessoren üblich, wird einer der Operanden von einem Arbeitsspeicher (RAM) einer Rechner-Zentraieinheit geliefert und in einen im Folgenden noch zu beschreibenden Eingang 32 eingespeist, während ein weiterer Operand von einem Akkumulator (ACC) der Rechner-Zentraleinheit in den Eingang 3 eingegeben wird. Das am Ergebnisausgang 4 gelieferte Ergebnis wird wiederum in den Akkumulator (ACC) eingegeben.
Die erfindungsgemäße Korrektur-Schaltungsanordnung gemäß Fig. 1 enthält weiterhin eine erste Koppelschaltung 20, die in der Zeichnung aus Übersichtlichkeitsgründen durch eine gestrichelte Linie eingefaßt ist. Diese Koppelschaltung 20 wird durch ein Oder-Glied 21 sowie ein Und-Glied 22 gebildet und ist an einem Steuereingang 23 ansteuerbar. Insbesondere liegt das Oder-Glied 21 mit einem seiner Eingänge am Übertragsausgang 6 des Voll-Addierers 1 und mit einem weiteren Eingang am Ausgang des Und-Gliedes 22. Mit seinem Ausgang ist das Oder-Glied 21 an einen Eingang 11 eines Speicherregisters 10 angekoppelt, das als Master-Slave-Flip-Flop ausgebildet sein kann. Das Und-Glied 22 liegt mit einem seiner Eingänge am Ausgang 12 des Speicherregistert 10 und mit einem weiteren Eingang am Steuereingang 23 der Koppelschaltung 20.
Eine weitere Koppelschaltung 30, die in F i g. 1 aus Übersichtlichkeitsgründen ebenfalls durch eine gestrichelte Linie eingefaßt ist, wird durch die Kombination eines Und-Gliedes 31, eines Oder-Gliedes 33 und eines Inverters 34 gebildet. Diese Koppelschaltung 30 ist an einem Steuereingang 35 ansteuerbar. In Fig. I ist ebenfalls angedeutet, daß das Und-Glied 31 auch für 4-Bit-Operanden ausgelegt ist.
Insbesondere liegt das Und-Glied 31 mit seinem Ausgang am Operandeneingang 2 des Voll-Addierers 1 und erhält an einem seiner Eingänge 32 einen Operanden, der beispielsweise vom Arbeitsspeicher (RAM) einer Rechner-Zentraleinheit geliefert wird. Darüber hinaus wird in diesen Eingang 32 auch ein Korrekturfaktor eingespeist, der von einer Konstantenquelle geliefert wird. Das Und-Glied 31 ist mit einem weiteren Eingang an den Ausgang des Oder-Gliedes 33 angekoppelt. Einer der Eingänge des Oder-Gliedes 33 liegt am Ausgang 12 des Speicherregisters 10, während ein weiterer Eingang dieses Oder-Gliedes 33 über den Inverter 34 am Steuereingang35 liegt.
Die Wirkungsweise der Korrektur-Schaltungsanordnung nach Fig. i wird im folgenden an Hand der Addition von nicht-hexadezimalen Zahlen erläutert.
Generell ist festzustellen, daß die in einem Mikroprozessor enthaltene Korrektur-Schaltungsanordnung nach Fig. 1 Additionen in allen Zahlensystemen unterstützt, deren Basis kleiner oder gleich der Basis 16 des hexadezimalen Zahlensystems ist. Bei nicht-hexadezimalen Zahlen wird die Addition in zwei Schritte aufgeteilt, nämlich
1. eine hexadezimale Addition und
2. eine arithmetische Korrekturoperation.
Beide Operationen besitzen zwei Operanden:
Bei der Addition nach 1. werden zwei mit M und N bezeichnete Summanden zu einem mit X bezeichneten Zwischenergebnis addiert. Die arithmetische Korrektur nach 2. verknüpf! das Zwischenergebnis X mit einem mit K bezeichneten Korrekturfaktor zu einem mit T bezeichneten endgültigen Ergebnis. Die Basis des verwendten Zahlensystems werde mit ß bezeichnet.
Alle Ziffern aus. Zahlensystemen, deren Basis kleiner oder gleich der Basis 16 des hexadezimalen Zahlensystems isi, lassen sich durch eine Tetrade mit vier Bits darstellen. Dabei erfolgt die Zuordnung Ziffer/Tetrade derart, daß alle Ziffern »in der natürlichen Zählfolge unten« im hexadezimalen Zahlensystem angeordnet werden.
Bei Zahlensystemen mit einer Basis, die kleiner als die Basis 16 des hexadezimalen Zahlensystems ist, gibt es »überflüssige« Tetraden, die nicht zur Darstellung von Ziffern verwendet und daher »Pseudotetraden« genannt werden. In einem Zahlensystem mit der Basis B gibt es 16— B Pseudotetraden. Im Dezimalsystem beispielsweise sind die Tetraden für die Zahlen 10 bis 15 Pseudotetraden.
Werden zwei Zahlen eines Zahlensystems, dessen Basis kleiner als die Basis 16 des hexadezimalen Zahlensystems ist, hexadezimal addiert, so können für jede Tetrade aus X = M + N folgende Möglichkeiten eintreten:
a) -Y ist keine Pseudotetrade und es wird kein Übertrag
L/erzeugt;
b) X ist keine Pseudotetrade und es wird ein Übertrag
t/erzeugt;
c) X ist eine Pseudotetrade, wobei niemals ein Übertrag t/auftreten kann.
Im Falle b) ist Xum 16— ßzu klein. Dies wird deutlich, wenn man sich die hexadezimale Addition tetradenweise als wiederholtes Zählen vorstellt, wobei die Pseudotetraden mitgezählt werden. Um ein richtiges Ergebnis zu erhalten, muß also die Tetrade (16 — B) addiert werden, wobei kein weiterer Übertrag entstehen kann.
Im Falle c) ist zur Korrektur ebenfalls die Tetrade (16 - B)z\i addieren. Dabei entsteht ein Übertrag.
Bei der Addition der Tetrade (16— ß^cnlsteht also ein mit S bezeichnetes Zwischenergebnis gemäß der Beziehung
S= X + (16- B).
Im Falle a) ist keine Korrektur erforderlich, wobei jedoch der evtl. beim »rechten Nachbarn« gemäß der vorstehenden Beziehung entstandene Übertrag berücksichtigt werden muß. Um dies zu erreichen, muß die κι oben unter 2. genannte Korrekturoperation in zwei Stufen durchgeführt werden. In der ersten Stufe erfolgt die Probeaddition, so daß gilt
S„ V,= Xt λ (16- B)+ V1-I
H Darin wird bei dem Index /die Wertigkeit der Tetraden und mit V der bei der Probeaddition entstehende Übertrag bezeichnet.
Die gemäß dieser Beziehung erzeugten Summentetraden 5, sind für die weitere Rechnung unerheblich; lediglich die Überträge V, werden später verwendet.
Für jede Tetrade Xj ist damit klar, ob die Korrektur gemäß der Beziehung
erforderlich ist. Wenn Ui = 1 oder V, = 1 ist, gehört X, in die Fälle b) oder c) und muß korrigiert werden.
Wenn also V,· = 1 oder ü' = 1 ist (ίΛ bezeichnet den bei der hexadezimalen Addition einer niederwertigeren Stelle entstehenden Übertrag), so gilt
T1 = x, +
In den übrigen Fällen gilt
Ti= Xi+ Wi-,
Yi Mit W seien die bei der endgültigen Korrektur entstehenden Überträge bezeichnet.
Die vorgenannten Zusammenhänge werden durch die Funktion der Korrektur-Schaltungsanordung nach Fi g. 1 folgendermaßen erfüllt: Zunächst werden die zu
to addierenden Operanden M und N in den Eingang 32 bzw. den Eingang 3 des Voll-Addierers 1 eingespeist. An den Steuereingängen 23 und 35 der beiden Koppelschaltungen 20 und 30 steht dann jeweils ein Signal, durch welches das Und-Glied 22 in der Koppelschaltung 20
^ gesperrt und das Und-Glied 3i in der Koppelschaltung 30 wirksam geschaltet wird. Dieser Schaltzustand der beiden Koppelschaltungen 20 und 30 bedeutet dann, daß das Speicherregister 10 direkt am Übertragsausgang € des Voll-Addierers 1 liegt und der am Eingang 32 eingegebene Operand direkt am Operandeneingang 2 des Voli-Addierers 1 liegt. Dieser Schaltzustand der Kcrrektur-Schaltungsanordnung ist in F i g. 2 dargestellt. Der Voll-Addierer 1 führt die hexadezimale Addition der beiden Operanden Mund Ndurch, so dafl an seinem Ausgang das Ergebnis Xerscheint
In einem zweiten Schritt wird das im Akkumulator (ACC) abgespeicherte Ergebnis Xm den Operandeneingang 3 des Voll-Addierers 1 eingegeben, während in der Eingang 32 der von einer Konstantstromquelle korn mende Korrekturfaktor K = (16—BJ eingegeben wird Dabei stehen an den Steuereingängen der Koppelschal· tung 20 und 30 Signale, welche das Und-Glied 22 in dei Koppelschaltung 20 und das Und-Glied 31 in dei Koppelschaltung 30 wirksam schalten. Damit kann nur ein im Speicherregister 10 abgespeicherter, bei dei hexadezimalen Addition entstandener Übertrag L/übei das Und-Glied 22 auf den Eingang 11 des Speicherregi sters 10 zurückgekoppelt und mit einem evtl. entstehen-
den Übertrag Vgeodert werden. Dieser Schaltzustand der Korrektur-Schaltungsanordnung nach Fig. 1 ist in Fig. 3 dargestellt.
In einem letzten Schritt wird wird nun der entstandene Übertrag am Ausgang 12 des Speicherregisters 10 auf den Operandeneingang 2 des Voll-Addierers 1 gekoppelt, wobei gleichzeitig der Korrekturfaktor K und das Ergebnis X am Eingang 32 bzw. am Eingang 3 des Voll-Addierers 1 stehenbleiben. Die Koppelschaltung 30 wird dabei am Steuereingang 23 durch ein solches Signal angesteuert, daß nur noch das Übertragssignal am Ausgang 12 des Speicherregisters 10 das Und-Glied 31 über über das Oder-Glied 33 wirksam schalten kann. Dieser Schallzustand der Korrektur-Schallungsanordnung nach Fig. 1 ist in Fig. 4 dargestellt.
Damit ist insgesamt die oben erläuterte Additionsund Korrekturoperation erfüllt.
Es sei bemerkt, daß es nicht erforderlich ist, daß in einer durch vier parallel verarbeitete Tetraden gebildeten Zahl alle Tetraden die gleiche Basis B besitzen. Beispielsweise im Falle einer Zeitangabe sind an einer vierstelligen Zahl vier verschiedene Ziffernsysteme
r> beteiligt. Es handelt sich dabei um die Basis 2 des Dualsystems für eine Vormittags- und Nachmittagsangabe, um die Basis 12 des Zwölfersystems für zwölf Stunden eines halben Tages, um die Basis 6 des Sechsersystems für die Minuten-Zehner und um die
ίο Basis 10 des Dezimalsystems für die Minuten-Einer.
Auch bei derartig unterschiedlichen Basen arbeitet die Korrektur-Schaltungsanordnung nach Fig. 1 in der oben erläuterten Weise.
Es sei schließlich erwähnt, daß es sich bei den obengenannten Komponenten, wie Arbeitsspeicher (RAM), Akkumulator (ACC) und Konstantquelle um in Rechner-Zentraleinheiten üblich vorhandene Komponenten handelt, so daß sie nicht eigens dargestellt und auch nicht näher erläutert sind.
Hierzu 2 Blatt Zeichnungen

Claims (7)

  1. Patentansprüche:
    I. Korrektur-Schahungsanordnung für Additionsoder Subtraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken mit einem Voll-Addierer pro Zifferntetrade der Operanden, der zwei Operandeneingänge, einen Ergebnisausgang, einen Übertragungseingang und einen Übertragungsausgang aufweist, dadurch gekennzeichnet, daß ein Übertragungs-Speicherregister (10) mit seinem Eingang (11) über eine erste Koppelschaltung (20) an den Übertragsausgang (6) des Voll-Addierers (1) einerseits und an seinen eigenen Ausgang (12) andererseits angekoppelt ist,
    daß ein Operandeneingang (2) des Voll-Addierers (1) über eine zweite Koppelschaltung (30) an eine einen Operanden liefernde Anordnung bzw. eine einen Korrekturfaktor liefernde Anordnung einerseits und den Ausgang (12) des Übertrags-Speicherregisters (10) andererseits angekoppelt ist,
    daß der andere Operandeneingang (3) des Voll-Addierers (1) an eine einen weiteren Operanden liefernde Anordnung bzw. an einen das Ergebnis am Ergebnisausgang (4) aufnehmenden Speicher angekoppelt ist,
    und daß die erste und die zweite Koppelschaltung (20 bzw. 30) an jeweils einem Steuereingang (23 bzw. 35) derart schaltbar sind, daß in einem ersten Schaltzustand bei einer Additions- oder Subtraktionsoperation zweier Operanden der Eingang (11) des Übertrags-Speicherregisters (10) an den Ubertragsausgang (6) des Voll-Addierers (1) angekoppelt ist, in einem zweiten Schaltzustand bei einer auf eine Additions- oder Subtraktionsoperation zweier Operanden folgenden Additions- oder Subtraktionsoperation des Korrekturfaktors und des Ergebnisses der Operandenoperation der Eingang des Übertrags-Speicherregisters (10) sowohl an den Übertragsausgang (6) des Voll-Addierers (1) als auch an den Speicherregisterausgang (12) angekoppelt ist und in einem dritten Schaltzustand der Ausgang des Übertrags-Speicherregisters (10) bei an den Operandeneingängen (2, 3) des Voll-Addierers (1) stehendem Korrekturfaktor bzw. Ergebnis der Operandenoperation an dem den Korrekturfaktor führenden Operandeneingang (2) des Voll-Addierers (1) angekoppelt ist.
  2. 2. Korrektur-Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Koppelschaltung (20) durch die Kombination eines Oder-Gliedes (21) sowie eines Und-Gliedes (22) gebildet ist, wobei
    das Oder-Glied (21) mit einem Eingang an den Übertragsausgang (6) des Voll-Addierers (1), mit dem weiteren Eingang an den Ausgang des Und-Gliedes (22) und mit seinem Ausgang an den Eingang (11) des Übertrags-Speicherregisters (10) angekoppelt ist und
    das Und-Glied (22) mit einem Eingang an den Ausgang (12) des Übertrags-Speicherregisters angekoppelt ist und wobei ein weiterer Eingang des Und-Gliedes(22)den Steuereingang(23) bildet.
  3. 3. Korrektur-Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der erste, zweite und dritte Schaltzustand der ersten Koppelschaltung (20) durch jeweils ein Signal an deren Steuereingang (23) definiert sind, welches das Und-Glied (22) für den ersten Schaltzustand sperrt, für den zweiten Schaltzustand wirksam schaltet und für den dritten Schaltzustand sperrt
  4. 4. Korrektur-Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Koppelschaltung (30) durch die Kombination eines Und-Gliedes (31), eines Oder-Gliedes (33) und eines Inverters gebildet ist, wobei das Und-Glied
    ίο (31) mit seinem Ausgang an den einen Operandeneingang (2) des Voll-Addierers (1), mit einem Eingang (32) an die einen Operanden liefernde Anordnung bzw. die den Korrekturfaktor liefernde Anordnung und mit einem weiteren Eingang an den Ausgang des Oder-Gliedes (33) angekoppelt ist,
    das Oder-Glied (33) mit einem Eingang an den Ausga.ig (12) des Übertrags-Speicherregisters (10) und mit einem weiteren Eingang an den Ausgang des Inverters angekoppelt ist und wobei der Eingang des Inverters (34)den Steuereingang (35) bildet.
  5. 5. Korrektur-Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der erste, zweite und dritte Schaltzustand der zweiten Koppelschaltung (30) durch jeweils ein Signal an deren Steuereingang (35) definiert ist, welches das Und-Gatter (31) im ersten und zweiten Schaltzustand unabhängig vom Signal am Ausgang des Übertragn-Speicherregisters (10) und im dritten Schaltzustand nur als Funktion des Signals am
    jo Ausgang (12) des Übertrags-Speicherregisters (10) wirksam schaltet.
  6. 6. Korrektur-Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Übertrags-Speicherregister (10) ein Master-
    v> Slave-Flip-Flopist.
  7. 7. Korrektur-Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Korrekturfaktor gleich der Differenz der Basis 16 des hexadezimalen Zahlensystems und der Basis (B)des nicht-hexadezimalen Zahlensystems ist.
DE2737483A 1977-08-19 1977-08-19 Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken Expired DE2737483C3 (de)

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