DE2737483A1 - Korrektur-schaltungsanordnung fuer additions- oder substraktionsoperationen mit nicht-hexadezimalen operanden in hexadezimalen rechenwerken - Google Patents

Korrektur-schaltungsanordnung fuer additions- oder substraktionsoperationen mit nicht-hexadezimalen operanden in hexadezimalen rechenwerken

Info

Publication number
DE2737483A1
DE2737483A1 DE19772737483 DE2737483A DE2737483A1 DE 2737483 A1 DE2737483 A1 DE 2737483A1 DE 19772737483 DE19772737483 DE 19772737483 DE 2737483 A DE2737483 A DE 2737483A DE 2737483 A1 DE2737483 A1 DE 2737483A1
Authority
DE
Germany
Prior art keywords
input
output
carry
gate
operand
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19772737483
Other languages
English (en)
Other versions
DE2737483C3 (de
DE2737483B2 (de
Inventor
Werner Ing Grad Boening
Helmut Stettmaier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE2737483A priority Critical patent/DE2737483C3/de
Priority to US05/931,476 priority patent/US4197587A/en
Priority to FR7823750A priority patent/FR2400728A1/fr
Priority to GB7833896A priority patent/GB2003303B/en
Priority to JP10083778A priority patent/JPS5443640A/ja
Publication of DE2737483A1 publication Critical patent/DE2737483A1/de
Publication of DE2737483B2 publication Critical patent/DE2737483B2/de
Application granted granted Critical
Publication of DE2737483C3 publication Critical patent/DE2737483C3/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/491—Computations with decimal numbers radix 12 or 20.
    • G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
    • G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
    • G06F7/494—Adding; Subtracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/49—Computations with a radix, other than binary, 8, 16 or decimal, e.g. ternary, negative or imaginary radices, mixed radix non-linear PCM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
    • G06F2207/4921—Single digit adding or subtracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
    • G06F2207/4924—Digit-parallel adding or subtracting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Executing Machine-Instructions (AREA)
  • Complex Calculations (AREA)
  • Advance Control (AREA)

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München VPA Jf P 1 1 1 7 BRO
Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken.
Die vorliegende Erfindung betrifft eine Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nichthexadezimalen Operanden in hexadezimalen Rechenwerken mit einem Voll-Addierer pro Ziffern-Tetrade der Operanden, der zwei Operandeneingänge» einen Ergebnisausgang, einen Übertragseingang und einen Übertragsausgang aufweist.
Es sind bereits Mikroprozessoren mit hexadezimalen Rechenwerken bekannt geworden, bei denen eine Korrektur der vorgenannten Art dadurch erfolgt, daß eine Ergebnistetrade einer hexadezimalen Addition mittels eines logischen Netzwerkes auf ein Ergebnis, das größer als die Basis des nicht-hexadezimalen Zahlensystems ist, oder auf einen Übertrag geprüft wird. Danach wird dem Ergebnis entweder eine Null oder ein Korrekturfaktor hinzuaddiert, welcher gleich der Differenz der Basis 16 des hexadezimalen Systems und der Basis des nicht-hexadezimalen Systems ist. Bei Acht-Bit-Worten wird diese Prüfung kaskadiert. Der Nachteil einer derartigen Korrektur besteht darin, daß der Hardware-Aufwand relativ hoch ist.
Es sind weiterhin Mikroprozessoren bekannt geworden, bei denen vor der hexadezimalen Addition einem der Operanden ein Summand hinzuaddiert wird, welcher gleich der Differenz der Basis des hexadezimalen Systems und der Basis des nicht-hexadezimalen Systems ist. Pseudotetraden, d. h. Tetraden für Zahlen, welche
Lz 1 Nem / 17.8.1977 90 9808/0574
-*- 77 PI 117 BRO
größer als die Basis des nicht-hexadezimalen Systems sind, können dabei in einfacher Weise am Übertrags-Bit erkannt werden. Ist die Addition des Korrekturfaktors umsonst erfolgt, so kann sie durch eine Übertragslose Addition der Basis des nicht-hexadezimalen Systems kompensiert werden. Der Nachteil einer derartigen Korrektur besteht darin, daß zwei Korrekturbefehle und damit Insgesamt drei Befehle für eine Dezimaladdition erforderlich sind.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine einfächere Möglichkeit für eine Korrektur der in Rede stehenden Art anzugeben.
Diese Aufgabe wird bei einer Korrektur-Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß ein
Ubertrags-Speicherregister mit einem Eingang über eine erste
Koppelschaltung an den Übertragsausgang des Voll-Addlerers einerseits und an seinen eigenen Ausgang andererseits angekoppelt ist, daß ein Operandeneingang des Voll-Addlerers über eine zweite Koppelschaltung an eine einen Operanden liefernde Anordnung bzw. eine einen Korrekturfaktor liefernde Anordnung einerseits und den Ausgang des Übertrags-Speicherregisters andererseits angekoppelt ist,
daß der andere Operandeneingang des Voll-Addierers an eine einen weiteren Operanden liefenrde Anordnung bzw. an einen das Ergebnis an seinem Ergebnisausgang aufnehmenden Speicher angekoppelt ist, und daß die erste und die zweite Koppelschaltung an jeweils einem Steuereingang derart schaltbar sind, daß in einem ersten Schaltzustand bei einer Additions- oder Substraktionsoperation zweier Operanden der Eingang des Übertrags-Speicherregisters an den übertragsauegang des Voll-Addierers angekoppelt ist, in einem zweiten Schaltzustand bei einer auf eine Additions- oder Substraktionsoperation zweier Operanden folgenden Additions- oder Substraktionsoperation des Korrekturfaktors und des Ergebnisses der Operandenoperation der Eingang des Übertrags-Speicherregisters sowohl an den Übertragsausgang des Voll-Addierers als auch an den Speicherregisterausgang angekoppelt ist und in einem dritten Schaltzustand der Ausgang des Übertrags-Speicherregisters bei an den Operandeneingängen des Voll-Addierers stehendem Korrekturfaktor bzw. Ergebnis der Operandenoperation an dem den Korrekturfaktor
AO führenden Operandeneingang des Voll-Addlerers angekoppelt ist.
909808/0574 ~
Die vorstehend definierte Korrektur-Schaltungsanordnung bietet den Vorteil, daß der Korrektur-Faktor, welcher gleich der Differenz der Basis 16 des hexadezimalen Systems und der Basis des nicht-hexadezimalen Systems ist, variabel gestaltet werden kann. Daher ist die Rechnung in beliebigen Zahlensystemen mit einer Basis kleiner oder gleich 16 möglich.
Die Prüfung, ob das Ergebnis einer hexadezimalen Operation größer als die Basis des nicht-hexadezimalen Systems ist, kann nach der hexadezimalen Addition durch Probeaddition des Korrekturfaktors vorgenommen werden.
Das Ergebnis der Probeaddition wird bis auf den Stand eines Übertrags verworfen, wobei die endgültige Korrektur - falls erforderlieh - durch erneutes Addieren der Korrekturkonstante auf das Ergebnis der hexadezimalen Rechenoperation vorgenommen wird.
Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen
gekennzei chnet.
20
Die Erfindung wird im Folgenden anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
Es zeigt:
Fig. 1 eine Ausführungsform einer erfindungsgemäßen Korrektur-Schaltungsanordnung und
Fig. 2 bis 4 jeweils einen Schaltzustand der Korrektur-Schaltungsanordnung nach Fig. 1 während der verschiedenen Korrekturoperationen.
Die in Fig. 1 dargestellte Schaltungsanordnung enthält einen Voll-Addierer 1, der Teil eines hexadezimalen Rechenwerks in einem Mikroprozessor ist. Dieser Voll-Addierer 1 verarbeitet eine Tetrade zweier nicht-hexadezimaler Operanden, die in zwei Operandeneingängen 2 und 3 einspeisbar sind. Da die Tetraden durch jeweils vier Bit gebildet werden, gehen jeweils vier Eingangsleitungen von den Operandeneingängen 2 und 3 in den Voll-Addierer hinein. Dieser Sachverhalt ist durch vier Querstriche in den von den Operandeneingängen 2 und 3 abgehenden Leitungen angedeutet.
909808/0574
- > - 77 P t 1 1 7 BRO
Der Voll-Addierer besitzt einen Übertragseingang 5, In den ein übertrag von einer vorangehenden Stufe für eine gerlngerwertlge Tetrade eingegeben wird. Diese Stufe für die gerlngerwertlge Tetrade 1st ebenso ausgebildet wie die In Flg. 1 dargestellte Stufe. An einem Übertragsausgang 6 wird der übertrag für die nächstfolgende Stufe zur Verarbeitung der nächstfolgenden höherwertlgen Stufe ausgegeben, die ebenfalls gleich der Stufe nach Flg. 1 1st. Das Ergebnis der Im Voll-Addierer 1 durchgeführten Rechenoperation 1st an einem Ergebnisausgang 4 abnehmbar. Um anzudeuten, daß auch an diesem Ausgang ein 4-Bit-Wort abnehmbar 1st, 1st auch die Ausgangsleitung mit vier Querstrichen versehen.
Wie In vielen Mikroprozessoren üblich, wird einer der Operanden von einem Arbeitsspeicher (RAH) einer Rechner-Zentraleinheit geliefert und in einen im Folgenden noch zu beschreibenden Eingang 32 eingespeist, während ein weiterer Operand von einem Akkumulator (ACC) der Rechner-Zentraleinheit in den Eingang 3 eingegeben wird. Das am Ergebnisausgang 4 gelieferte Ergebnis wird wiederum In den Akkumulator (ACC) eingegeben.
Die erfindungsgemäße Korrektur-Schaltungsanordnung gemäß Fig. 1 enthält weiterhin eine erste Koppelschaltung 20, die in der Zeichnung aus Übersichtlichkeitsgründen durch eine gestrichelte Linie eingefaßt ist. Diese Koppelschaltung 20 wird durch ein
Oder-Gatter 21 sowie ein Und-Gatter 22 gebildet und ist an
einem Steuereingang 23 ansteuerbar. Insbesondere liegt das Oder-Gatter 21 mit einem seiner Eingänge am Übertragsausgang 6 des Voll-Addierers 1 und mit einem weiteren Eingang am Ausgang des Und-Gatter8 22. Mit seinem Ausgang ist das Oder-Gatter 21 an einen Eingang 11 eines Speicherregisters 10 angekoppelt, das als Master-Slave-Flip-Flop ausgebildet sein kann. Das Und-Gatter 22 liegt mit einem seiner Eingänge am Ausgang 12 des Speicherregisters 10 und mit einem weiteren Eingang am Steuereingang 23 der Koppelschaltung 20.
Eine weitere Koppelschaltung 30, die in Fig. 1 aus Übersichtlichkeitsgründen ebenfalls durch eine gestrichelte Linie eingefaßt ist, wird durch die Kombination eines Und-Gatters 31, eines Oder-Gatters 33 und eines Inverters 34 gebildet. Diese
909808/0574
-^- 77 P 1 1 t 7 BRO
Koppelschaltung 30 ist an einem Steuereingang 35 ansteuerbar. In Fig. 1 ist ebenfalls angedeutet, daß das Und-Gatter 31 auch für 4-Bit-Operanden ausgelegt ist.
Insbesondere liegt das Und-Gatter 31 mit seinem Ausgang am Operandeneingang 2 des Voll-Addierers 1 und erhält an einem seiner Eingänge 32 einen Operanden, der beispielsweise vom Arbeitsspeicher (RAM) einer Rechner-Zentraleinheit geliefert wird. Darüberhinaus wird in diesen Eingang 32 auch ein Korrekturfaktor eingespeist, der von einer Konstantenquelle geliefert wird. Das Und-Gatter 31 ist mit einem weiteren Eingang an den Ausgang des Oder Gatters 33 angekoppelt. Einer der Eingänge des Oder-Gatters 33 liegt am Ausgang 12 des Speicherregisters 10, während ein weiterer Eingang dieses Oder-Gatters 33 über den Inverter 3^ am Steuereingang 35 liegt.
Die Wirkungsweise der Korrektur-Schaltungsanordnung nach Fig. 1 wird im Folgenden anhand der Addition von nicht-hexadezimalen Zahlen erläutert.
Generell ist festzustellen, daß die in einem Mikroprozessor
enthaltene Korrektur-Schaltungsanordnung nach Fig. 1 Additionen in allen Zahlensystemen unterstützt, deren Basis kleiner oder gleich der Basis 16 des hexadezimalen Zahlensystems ist. Bei nicht-hexadezimalen Zahlen wird die Addition in zwei Schritte aufgeteilt, nämlich
1. eine hexadezimale Addition und
2. eine arithmetische Korrekturoperation. Beide Operationen besitzen zwei Operanden:
Bei der Addition nach 1. werden zwei mit M und N bezeichnete Summanden zu einem mit Z bezeichneten Zwischenergebnis addiert. Die arithmetische Korrektur nach 2. verknüpft das Zwischenergebnis Z mit einem mit K bezeichneten Korrekturfaktor zu einem mit T bezeichneten endgültigen Ergebnis. Die Basis des verwendeten
Zahlensystems werde mit B bezeichnet.
AUe Ziffern aus Zahlensystemen, deren Basis kleiner oder gleich der Basis 16 des hexadezimal en Zahlensystems ist, lassen sich durch eine Tetrade mit vier Bit darstellen. Dabei erfolgt die
909808/0574 -
->- 77 P 1 1 t 7 BRO
Zuordnung Ziffer /Tetrade derart, daß alle Ziffern "in der natürlichen Zählfolge unten" im hexadezimalen Zahlensystem angeordnet werden.
Bei Zahlensystemen mit einer Basis, die kleiner als die Basis des hexadezimalen Zahlensystems ist, gibt es "überflüssige" Tetraden, die nicht zur Darstellung von Ziffern verwendet und daher "Pseudotetraden" genannt werden. In einem Zahlensystem mit der Basis B gibt es 16 -B Pseudotetraden. Im Dezimalsystem beispielsweise sind die Tetraden für die Zahlen 10 bis 15 Pseudotetraden.
Werden zwei Zahlen eines Zahlensystems, dessen Basis kleiner als die Basis 16 des hexadezimalen Zahlensystems ist, hexadezimal addiert, so können für jede Tetrade aus I « M + N folgende Möglichkeiten eintreten:
a) X ist keine Pseudotetrade und es wird kein Übertrag U erzeugt;
b) X ist keine Pseudotetrade und es wird ein Übertrag U erzeugt;
c) X ist eine Pseudotetrade, wobei niemals ein Übertrag U auftreten kann.
Im Falle b) ist X um 16 - B zu klein. Dies wird deutlich, wenn man sich die hexadezimale Addition tetradenweise als wiederholtes Zählen vorstellt, wobei die Pseudotetraden mitgezählt werden. Om ein richtiges Ergebnis zu erhalten, muß also die Tetrade (16 - B) addiert werden, wobei kein weiterer übertrag entstehen kann.
Im Falle c) ist zur Korrektur ebenfalls die Tetrade (16 - B) zu addieren. Dabei entsteht ein Übertrag.
Bei der Addition der Tetrade (16 - B) entsteht also ein mit S bezeichnetes Zwischenergebnis gemäß der Beziehung
S - X + (16 - B).
Im Falle a) ist keine Korrektur erforderlich, wobei Jedoch der evtl. beim "rechten Nachbarn" gemäß der vorstehenden Beziehung entstandene Übertrag berücksichtigt werden muß. Um dies zu er-AO reichen, muß die oben unter 2. genannte Korrekturoperation in
909808/0574 "
zwei Stufen durchgeführt werden. In der ersten Stufe erfolgt die Probeaddition, so daß gilt
S1, V1 - X1 + (16 -B)+V1-1
Darin wird mit dem Index i die Wertigkeit der Tetraden und mit V der bei der Probeaddition entstehende übertrag bezeichnet.
Die gemäß dieser Beziehung erzeugten Summentetraden S1 sind für die weitere Rechnung unerheblich; lediglich die Überträge V1 werden später verwendet.
Für jede Tetrade Z1 ist damit klar, ob die Korrektur gemäß der Beziehung
X1-X1+ (16 - B)
erforderlich ist. Wenn U1-I oder V1 - 1 ist, gehört X in die Fälle b) oder c) und muß korrigiert werden. 20
Wenn also V1-I oder U1 » 1 ist (U1 bezeichnet den bei der hexadezimalen Addition einer niederwertigeren Stelle entstehenden übertrag), so gilt
T1 « X1 + K1 + W± _ 1
In den übrigen'Fällen gilt
Mit W seien die bei der endgültigen Korrektur entstehenden Überträge bezeichnet.
Die vorgenannten Zusammenhänge werden durch die Funktion der Korrektur-Schaltungsanordnung nach Fig. 1 folgendermaßen erfüllt: Zunächst werden die zu addierenden Operanden M und N in den Eingang 32 bzw. den Eingang 3 des Voll-Addierers 1 eingespeist. An den Steuereingängen 23 und 35 der beiden Koppelschaltungen 20 und 30 steht dann Jeweils ein Signal, durch welches das Und-
909808/0574
-Α.- 77 P 1 1 1 7 BRD
Gatter 22 in der Koppelschaltung 20 gesperrt und das Ünd-Gatter 31 in der Koppelschaltung 30 wirksam geschaltet wird. Dieser Schaltzustand der beiden Kopp el schaltungen 20 und 30 bedeutet dann, daS das Speicherregister 10 direkt am Übertragsausgang 6 des Voll-Addierers 1 liegt und der am Eingang 32 eingegebene Operand direkt am Operandeneingang 2 des Voll-Addierers 1 liegt. Dieser Schaltzustand der Korrektur-Schaltungsanordnung ist in Fig. 2 dargestellt. Der Voll-Addierer 1 führt die hexadezimale Addition der beiden Operanden M und N durch» so daß an seinem Ausgang das Ergebnis X erscheint.
In einem zweiten Schritt wird das im Akkumulator (ACC) abgespeicherte Ergebnis X in den Operandeneingang 3 des Voll-Addierers 1 eingegeben, während in den Eingang 32 der von einer Konstantenquelle kommende Korrekturfaktor K » (16 - B) eingegeben wird. Dabei stehen an den Steuereingängen der Koppelschaltung 20 und 30 Signale, welche das Und-Gatter 22 in der Koppelschaltung 20 und das Und-Gatter 31 in der Koppel schaltung 30 wirksam schalten. Damit kann nun ein im Speicherregister 10 abgespeicherter, bei der hexadezimalen Addition entstandener übertrag U über das Und-Gatter 22 auf den Eingang 11 des Speicherregisters 10 zurückgekoppelt und mit einem evtl. entstehenden übertrag V verodert werden. Dieser Schaltzustand der Korrektur-Schaltungsanordnung nach Fig. 1 ist in Fig. 3 dargestellt.
In einem letzten Schritt wird nun der entstandene übertrag am
Ausgang 12 des Speicherregisters 10 auf den Ορ^»τ**τ*<*»"*\ nggpg 2 des Voll-Addierers 1 gekoppelt, wobei gleichzeitig der Korrekturfaktor K und das Ergebnis X am Eingang 32 bzw. am Eingang 3 des Voll-Addierers 1 stehenbleiben. Die Koppelschaltung 30 wird dabei am Steuereingang 23 durch ein solches Signal angesteuert, daß nur noch das Übertragssignal am Ausgang 12 des Speicherregisters 10 das Ünd-Gatter 31 über das Oder-Gatter 33 wirksam schalten kann. Dieser Schaltzustand der Korrektur-Schaltungsan-
Ordnung nach Fig. 1 ist in Fig. 4 dargestellt.
Damit ist insgesamt die oben erläuterte Additions- und Korrekturoperation erfüllt.
909808/0574
77
Es sei bemerkt, daß es nicht erforderlich ist, daß in einer durch vier parallel verarbeitete Tetraden gebildeten Zahl alle Tetraden die gleiche Basis B besitzen. Beispielsweise im Falle einer Zeitangabe sind an einer vierstelligen Zahl vier verschiedene Ziffernsysteme beteiligt. .Es handelt sich dabei um die Basis 2 des Dualsystems für eine Vormittags- und Nachmittagsangabe, um die Basis 12 des Zwölfersystems für zwölf Stunden eines halben Tages, um die Basis 6 des Sechsersystems für die Hinuten-Zehner und um die Basis 10 des Dezimalsystems für die Hinuten-Einer. Auch bei derartig unterschiedlichen Basen arbeitet die Korrektur-Schaltungsanordnung nach Fig. 1 in der oben erläuterten Weise.
Es sei schließlich erwähnt, daß es sich bei den obengenannten Komponenten, wie Arbeitsspeicher (RAH), Akkumulator (ACC) und Konstantquelle um in Rechner-Zentraleinheiten üblich vorhandene Komponenten handelt, so daß sie nicht eigens dargestellt und auch nicht näher erläutert sind.
4 Figuren
7 Patentansprüche
909808/0574
Leerseite

Claims (7)

  1. 77 P 1 1 1 7 BRD Patentansprüche 2737483
    Qy Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken mit einem Voll-Addierer pro Zifferntetrade der Operanden, der zwei Operandeneingänge, einen Ergebnisausgang, einen Übertragseongang und einen Übertragsausgang aufweist, dadurch gekennzeichnet, daß ein übertrags-Speicherregister (10) mit seinem Eingang (11) über eine erste Koppelschaltung (20) an den Übertragsausgang (6) des VoIl-Addierers (1) einerseits und an seinen eigenen Ausgang {12) andererseits angekoppelt ist,
    daß ein Operandeneingang (2) des Voll-Addierers (1) über eine zweite Koppelschaltung (30) an eine einen Operanden liefernde Anordnung bzw. eine einen Korrekturfaktor liefernde Anordnung einerseits und den Ausgang (12) des Übertrags-Speicherregisters (10) andererseits angekoppelt ist,
    daß der andere Operandeneingang (3) des Voll-Addierers (1) an eine einen weiteren Operanden liefernde Anordnung bzw. an einen das Ergebnis am Ergebnisausgang (4) aufnehmenden Speicher angekoppelt ist,
    und daß die erste und die zweite Koppelschaltung (20 bzw. 30) an jeweils einem Steuereingang (23 bzw. 35) derart schaltbar sind, daß in einem ersten Schaltzustand bei einer Additionsoder Substraktionsoperation zweier Operanden der Eingang (11) des Übertrags-Speicherregisters (10) an den Übertragsausgang (6) des Voll-Addierers (1) angekoppelt ist, in einem zweiten Schaltzustand bei einer auf eine Additions- oder Substraktionsoperation zweier Operanden folgenden Additions- oder Substraktionsoperation des Korrekturfaktors und des Ergebnisses der Operandenoperation der Eingang des Übertrags-Speicherregisters (10) sowohl an den Übertragsausgang (6) des Voll-Addierers (1) als auch an den Speicherregisterausgang (12) angekoppelt ist und in einem dritten Schaltzustand der Ausgang des Übertrags-Speicher-"^gisters (10) bei an den Operandeneingängen (2, 3) des VoIl-Addierers (1) stehendem Korrekturfaktor bzw. Ergebnis der Operandenoperation an dem den Korrekturfaktor führenden Operandeneingang (2) des Voll-Addierers (1) angekoppelt ist.
    909808/0574 .
    ORIGINAL INSPECTED
    -*■- V?tWffl
  2. 2. Korrektur-Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet» daß die erste Koppelschaltung (20) durch die Kombination eines Oder-Gatters (21) sowie eines Und-Gatters (22) gebildet ist, wobei
    das Oder-Gatter (21) mit einem Eingang an den Übertragsausgang (6) des Voll-Addier er s (1), mit dem weiteren Eingang an den Ausgang des Und-Gatters (22) und mit seinem Ausgang an den Eingang (11) des Übertrags-Speicherregisters (10) angekoppelt ist und
    das Und-Gatter (22) mit einem Eingang an den Ausgang (12) des Übertrags-Speicherregisters angekoppelt ist und wobei ein weiterer Eingang des Und-Gatters (22) den Steuereingang (23) bildet.
  3. 3. Korrektur-Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der erste, zweite und dritte Schaltzustand der ersten Koppelschaltung (20) durch jeweils ein Signal an deren Steuereingang (23) definiert sind, welches das Und-Gatter (22) für den ersten Schaltzustand sperrt, für den zweiten Schaltzustand wirksam schaltet und für den dritten Schaltzustand sperrt.
  4. 4. Korrektur-Schaltungsanordnung nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet, daß die zweite Koppelschaltung (30) durch die Kombination eines Und-Gatters (31)» eines Oder-Gatters (33) und eines Inverters gebildet ist, wobei das Und-Gatter (31) mit seinem Ausgang an den einen Operandeneingang (2) des Voll-Addier er s (1), mit einem Eingang (32) an die einen Operanden liefernde Anordnung bzw. die den Korrekturfaktor liefernde Anordnung und mit einem weiteren Eingang an den Ausgang des Oder-Gatters (33) angekoppelt ist,
    das Oder-Gatter (33) mit einem Eingang an den Ausgang (12) des Ubertrags-Speicherregisters (10) und mit einem weiteren Eingang an den Ausgang des Inverters angekoppelt ist und wobei der Eingang des Inverters (34) den Steuereingang (35) bildet.
  5. 5. Korrektur-Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der erste, zweite und dritte Schaltzustand der zweiten Koppelschaltung (30) durch jeweils ein Signal an deren
    909808/0574 .
    Steuereingang (35) definiert ist, welches das Uhd-Gatter (31) im ersten und zweiten Schaltzustand unabhängig vom Signal am Ausgang des Übertrags-Speicherregisters (10) und im dritten Schaltzustand nur als Funktion des Signals am Ausgang (12) des Übertrags-Speicherregisters (10) wirksam schaltet.
  6. 6. Korrektur-Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Übertrags-Speicherregister (10) ein Master-Slave-Flip-Flop ist.
  7. 7. Korrektur-Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Korrekturfaktor gleich der Differenz der Basis 16 des hexadezimalen Zahlensystems und der Basis (B) des nicht-hexadezimalen Zahlensystems ist.
    909808/0574
DE2737483A 1977-08-19 1977-08-19 Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken Expired DE2737483C3 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE2737483A DE2737483C3 (de) 1977-08-19 1977-08-19 Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken
US05/931,476 US4197587A (en) 1977-08-19 1978-08-07 Correction circuit for arithmetic operations with non-hexadecimal operands in hexadecimal arithmetic units
FR7823750A FR2400728A1 (fr) 1977-08-19 1978-08-11 Montage pour realiser des corrections pour des operations d'addition ou de soustraction avec des operandes non hexadecimaux dans des unites hexadecimales
GB7833896A GB2003303B (en) 1977-08-19 1978-08-18 Adder arrangement
JP10083778A JPS5443640A (en) 1977-08-19 1978-08-18 Hexadecimal computer correcting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2737483A DE2737483C3 (de) 1977-08-19 1977-08-19 Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken

Publications (3)

Publication Number Publication Date
DE2737483A1 true DE2737483A1 (de) 1979-02-22
DE2737483B2 DE2737483B2 (de) 1979-10-04
DE2737483C3 DE2737483C3 (de) 1980-07-03

Family

ID=6016831

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2737483A Expired DE2737483C3 (de) 1977-08-19 1977-08-19 Korrektur-Schaltungsanordnung für Additions- oder Substraktionsoperationen mit nicht-hexadezimalen Operanden in hexadezimalen Rechenwerken

Country Status (5)

Country Link
US (1) US4197587A (de)
JP (1) JPS5443640A (de)
DE (1) DE2737483C3 (de)
FR (1) FR2400728A1 (de)
GB (1) GB2003303B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4718033A (en) * 1985-06-28 1988-01-05 Hewlett-Packard Company Intermediate decimal correction for sequential addition
EP0303126B1 (de) * 1987-08-11 1992-04-29 Siemens Aktiengesellschaft Schaltungsanordnung mit einer zyklisch arbeitenden Zählstufe und einer nachgeschalteten Konverterstufe
US6546410B1 (en) * 1999-11-16 2003-04-08 Advanced Micro Devices, Inc. High-speed hexadecimal adding method and system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3508037A (en) * 1967-01-30 1970-04-21 Sperry Rand Corp Decimal add/subtract circuitry
US3584206A (en) * 1968-02-29 1971-06-08 Gen Electric Serial bcd adder/subtracter/complementer utilizing interlaced data
GB1344080A (en) * 1971-03-19 1974-01-16 Pico Electronics Ltd Arithmetic arrangements
FR2151477A5 (de) * 1971-08-30 1973-04-20 Burroughs Corp
US3937941A (en) * 1974-11-27 1976-02-10 Signetics Corporation Method and apparatus for packed BCD sign arithmetic employing a two's complement binary adder
US3958112A (en) * 1975-05-09 1976-05-18 Honeywell Information Systems, Inc. Current mode binary/bcd arithmetic array

Also Published As

Publication number Publication date
FR2400728A1 (fr) 1979-03-16
JPS5640376B2 (de) 1981-09-19
DE2737483C3 (de) 1980-07-03
US4197587A (en) 1980-04-08
GB2003303A (en) 1979-03-07
GB2003303B (en) 1982-04-15
DE2737483B2 (de) 1979-10-04
JPS5443640A (en) 1979-04-06

Similar Documents

Publication Publication Date Title
DE1956209C3 (de) Multipliziervorrichtung
DE1162111B (de) Gleitkomma-Recheneinrichtung
DE3303269C2 (de)
EP0265555B1 (de) Verfahren und Schaltungsanordnung zur Addition von Gleitkommazahlen
DE2826773A1 (de) Verfahren und schaltungsanordnung zum feststellen der wertigkeit von ziffern in arithmetischen operationen mit dezimalrechnern
DE1271433B (de) Adressiereinrichtung fuer einen Tabellenwertspeicher
DE3447634C2 (de)
DE3440680C2 (de)
DE3434777C2 (de)
DE1125208B (de) Elektrisches Vergleichsschaltungssystem
DE3340362C2 (de)
EP0208275A2 (de) Anordnung zur bitparallelen Addition von Binärzahlen
DE2737483A1 (de) Korrektur-schaltungsanordnung fuer additions- oder substraktionsoperationen mit nicht-hexadezimalen operanden in hexadezimalen rechenwerken
EP0130397A1 (de) Digitales Rechenwerk
DE2952072A1 (de) Einrichtung zur verarbeitung binaer codierter dezimalzahlen
DE2000275A1 (de) Elektronischer Walzenschalter
DE3688434T2 (de) Schneller bcd/binaer-addierer.
EP0629943B1 (de) Multiplizierer für reelle und komplexe Zahlen
DE1549449A1 (de) Einrichtung zur Verarbeitung von Gleitkommazahlen
DE2952689A1 (de) Programmierbarer lesespeicher-addierer
DE3229764C2 (de)
DE1549485B2 (de) Anordnung zur division binaerer operanden ohne rueckstellung des restes
DE3134057A1 (de) Datenverarbeitungsanlage
DE2135607C2 (de) Schaltungsanordnung zur Inkrementierung oder Dekrementierung
DE1109422B (de) Asynchrone binaere Additions- und Subtraktionseinrichtung

Legal Events

Date Code Title Description
OAP Request for examination filed
OD Request for examination
C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee