DE3340362C2 - - Google Patents

Description

Die Erfindung betrifft eine BCD-Zahlen-Divisionsvorrichtung nach dem Oberbegriff des Patentanspruchs 1.

Die Division von BCD-Zahlen kann durch einen Vorgang durchgeführt werden, bei dem ein Quotient in BCD-Darstellung Ziffer für Ziffer mittels einer Quotien­ ten-Bestimmungstabelle bestimmt wird, wobei der Berechnungsvorgang mit der höchstwertigen Ziffer beginnt.

Um den Berechnungsvorgang zu erläutern, zeigt Fig. 1 als Blockschaltbild die Schaltung einer BCD-Divisionsvorrichtung, die eine Quotienten-Voraussagetabelle enthält, die jedoch nicht vorveröffentlicht ist.

Ein in eine Dividenden-Eingabeeinrichtung 1 gesetzter Dividend und ein in eine Divisor-Eingabeeinrichtung 3 gesetzter Divisor werden einer arithmetischen Verarbeitungseinheit 8 zu­ sammen mit einem in einem Divisorvielfachen-Register 7 gespeicherten Divisor­ vielfachen angelegt. Daneben werden die höherwertigen Bitstellen der Dividenden- Eingabeeinrichtung 1 und der Divisor-Eingabeeinrichtung 3 jeweils einer Quotienten-Voraussagetabelle in einer Speichereinrichtung 4 eingegeben, wodurch ein ermittelter Quotient in ein Quotienten-Bestimmungsre­ gister 5 geladen wird. Der durch eine Quotienten-Entscheidungseinrichtung 11 be­ stimmte Quotient wird in eine Quotienten-Ausgabeeinrichtung 2 geladen. Die Quotienten- Voraussagetabelle in der Speichereinrichtung 4 enthält eingespeicherte vorausgesagte Quotienten, die je­ weils durch eine Ziffer (die aus 4 Bit besteht) einer BCD-Zahl dargestellt sind und durch die Verknüpfung der eingegebenen Werte des Divisors und des Divi­ denden bestimmt wird, d. h., daß der bestimmte Wert gleich dem korrekten Wert oder um 1 größer als der korrekte Wert ist. Falls bei der Subtraktion eines Divisorvielfachen vom Dividenden ein Übertrag entsteht, wird entschieden, daß der aus der Quotienten-Voraussagetabelle ausgelesene Quotientenwert der korrekte Wert ist. Im Gegensatz wird, falls kein Übertrag erzeugt wird, bestimmt, daß die Subtraktion überläuft. Im letzteren Fall wird danach ein Einervielfaches des Divisors addiert. Die Verarbeitung der in Fig. 1 dargestellten BCD-Divi­ sionsschaltung wird im folgenden genauer beschrieben.

Vor der arithmetischen Verarbeitung werden Vielfache (Zweier- bis Neunervielfache) eines im Divisorregister 3 stehende Divisors in das Divisorvielfachen-Register 7 geladen. Zur Bestimmung des Quotienten für eine BCD-Ziffer aufgrund der von der Dividenden-Eingabeeinrichtung 1 und von der Divisor-Eingabeeinrichtung 3 erhaltenen Werte wird aus der Dividenden-Voraussagetabelle eine aus 4 Bit bestehende BCD-Ziffer ausgelesen. Dabei wird zur Quotienten-Voraussagetabelle abhängig von einer Adresse, die aufgrund einer vorbestimmten Zahl aus den höherwertigen Bitstellen des in der Divi­ denden-Eingabeeinrichtung 1 gespeicherten Dividenden und einer vorbestimmten Zahl aus den höherwertigen Bitstellen des in der Divisor-Eingabeeinrichtung 3 gespeicherten Divi­ sors gebildet wird, zugegriffen. Der auf diese Weise bestimmte Quotient wird in das Quotienten-Bestimmungsregister 5 geladen, das auch das Register für den vorbestimmten Quotienten genannt wird. Danach wird der so bestimmte aus 4 Bitstellen bestehende Quotient durch eine Voraussagequotienten-Umsetzschaltung 9 in ein Auswahlsignal (aus 3 Bits) umgesetzt, das eines der im aus dem Divisorvielfachen-Register 7 ausgewähltes Vielfaches Y des Divisors der arithmetischen Verarbeitungseinheit 8 eingegeben wird. In der arithmetischen Verarbeitungseinheit 8 wird das Vielfache Y von dem in der Dividenden-Eingabeeinrichtung 1 gespeicherten Dividenden des Werts X abgezogen. Ein Schalttor 12 wählt entweder den Ausgang der Divisor-Eingabeeinrichtung 3 oder den Ausgang des Divi­ sorvielfachen-Registers 7 und ein Schalttor 13 wählt entweder den Ausgang des Registers 5 oder den Ausgang einer Minus-1-Schaltung 6 jeweils abhängig davon, ob die arithmetische Verarbeitungseinheit 8 ein Übertragssignal CAR erzeugt oder nicht. Wenn bei der obenerwähnten Subtraktion das Übertrags­ signal CAR auftritt (d. h., "X" - "Y" ≧ 0), wird der von der arithmetischen Verarbeitungseinheit 8 ausgegebene Wert (das ist der Zwischenrest) in der Dividenden-Eingabeeinrichtung 1 abgespeichert. Somit kann man die Dividenden-Eingabeeinrichtung 1 auch als Zwischenrest-Register bezeichnen. Gleichzeitig wird mittels eines Mikroprogramms der Inhalt des Quotienten-Bestimmungsregisters 5 unverändert über die Quotienten-Entscheidungseinrichtung 11 in die Quotienten-Ausgabeeinrichtung 2 eingespeichert. Nachdem der Quotient und der Zwischenrest jeweils in der Einrichtung 2 und in der Einrichtung 1 abgespeichert wurden, wird der Inhalt der Dividenden-Eingabeeinrichtung 1 und der Quotienten-Ausgabeeinrichtung 2 jeweils um eine Ziffer der BCD-Zahl nach links geschoben. Andererseits wird, wenn beim obenerwähnten Subtraktionsvorgang kein Übertragssignal auftritt, d. h., wenn das Ergebnis der Subtraktion negativ ist (d. h., "X" - "Y" ≦ 0) der von der arithmetischen Verarbeitungseinheit 8 ausgegebene Wert zum einen in die Dividenden-Eingabeeinrichtung 1 abgespeichert und zum anderen erneut der arithmetischen Verarbeitungseinheit 8 eingegeben und mit dem Wert (Einervielfachen) des in der Divisor-Eingabeeinrichtung 3 stehenden Divisors addiert. Das Additionsergebnis wird als Zwischenrest erneut in die Dividenden- Eingabeeinrichtung eingespeichert. Gleichzeitig wird ein Wert, der dem Inhalt des Quotienten-Bestimmungsregisters 5 entspricht und durch die Minus-1-Schaltung 6 um "1" vermindert ist, von der Quotienten-Entscheidungseinrichtung 11 ausge­ wählt und in die Quotienten-Ausgabeeinrichtung 2 eingespeichert. Auf diese Weise wird, falls sich bei der Subtraktion ein Wert ≦ 0 ergibt, der Zwischenrest durch die Addition mit einem Wert, der dem Überschuß des Subtrahenden entspricht (das ist das Einervielfache des Divisors) korrigiert und dadurch die vorliegende Quotientenziffer zum korrekten Wert hin geändert. Nachdem der Zwischenrest und der Quotient geladen sind, werden die Inhalte der Dividenden-Eingabeeinrichtung 1 und der Quotienten-Ausgabeeinrichtung 2 um eine Ziffer oder Stelle der BCD-Zahl nach links geschoben. Auch wenn für irgendeine Ziffer der Quotient 1 ermittelt wurde, werden die oben angegebenen Nichtübertragprozeduren ausgeführt. Somit wird in jedem Fall der arithmetischen Verarbeitungseinheit 8 der Inhalt des Divi­ sorvielfachen Registers 7 und der Inhalt der Dividenden-Eingabeeinrichtung 1 zuerst zur ariithmetischen Verarbeitung zugeführt.

In dieser Art werden die oben beschriebenen Operationen genügend oft wiederholt, wodurch ein Quotient in BCD-Schreibweise in der Quotienten-Ausgabeeinrichtung 2 Ziffer für Ziffer beginnend mit der höchstwertigen Ziffer gebildet wird.

Fig. 2 zeigt ein Diagramm, das die Zusammenhänge zwischen den aus der Quo­ tienten-Voraussagetabelle bestimmten 4-Bit-Quotienten, den von der Umsetz­ schaltung 9 erzeugten 3-Bit-Wählsignalen und dem Divisorvielfachen-Register 7 sowie der darin gespeicherten Vielfachen darstellt.

Aus der obigen Beschreibung geht hervor, daß bei der in Fig. 1 dargestellten BCD-Divisionsvorrichtung die Umsetzschaltung 9 für die Umsetzung der aus der Quotienten-Voraussagetabelle ausgelesenen Quotienten in das Wählsignal, das eines der Divisorvielfachen-Register 7 wählt, nötig ist, weil der vorhergesagte Quotient einer Dezimalziffer (das sind 4 Bit) entweder der richtige Quotienten­ wert oder der um 1 größere Wert ist. Da die Quotienten-Voraussagetabelle zur Durchführung der BCD-Division die korrekten Quotienten oder die um 1 größeren Quotientenwerte speichern muß, erfordert die Realisierung der Tabelle, wenn 4 K-Bit-RAMs verwendet werden, 1024 RAM-Bausteine in Anbetracht der Gesamt­ zahl der aus 3 Stellen des Dividenden und aus 2 Stellen des Divisors gebildeten Adressen. Im allgemeinen geschieht das Auslesen von Daten aus einem RAM im Vergleich mit der Verzögerungszeit anderer Schaltkreistypen relativ langsam. Außerdem erfordert ein RAM-Speicher großer Kapazität eine entsprechend lange Zugriffszeit, während kleine RAM-Speicher eine relativ kurze Zugriffszeit haben. Folglich wird die Zugriffszeit, wenn die Quotienten-Voraussagetabelle mittels eines großen RAM-Speichers realisiert wird, zunehmen, wohingegen eine Realisie­ rung der Quotiententabelle mittels mehreren kleinen hintereinander geschalteten RAM-Speichern die von den Bausteinen belegte Fläche vergrößert, was eine wesentliche Zeitverzögerung bei der Signalübertragung bewirkt.

Somit wird in jedem Fall für den Zugriff zur Quotienten-Voraussagetabelle 4 um einen vorhergesagten Quotienten daraus auszulesen, viel Zeit vergehen. Dazu kommt noch die Verzögerung, die durch die Umsetzung der Umsetzschal­ tung 9, die eines der Divisorvielfachen-Register 7 auswählt, bewirkt wird. Als Ergebnis wird die Verarbeitungszeit der arithmetischen Verarbeitungseinheit 8 verlängert.

Ein weiterer Nachteil der in Fig. 1 dargestellten Divisionsvorrichtung ergibt sich in Verbindung mit der Quotienten-Voraussagetabelle. Wenn diese nämlich an den Stellen der nichtverwendeten Adressen, die von der Kombination der höherwertigen Bits des Divisors und des Dividenden nicht gebildet werden, ledig­ lich mit Nullen geladen ist, wird ein aufgrund eines Fehlers der Adreßlei­ tung erfolgter Zugriff zu den nichtverwendeten Adressen lauter Nullen auslesen, die jedoch nicht von den "0"-Bits des bestimmten Quotienten unterschieden wer­ den können. Um die dadurch entstehenden Fehler zu vermeiden, sind Sicherheits­ maßnahmen, wie z. B. das Einschreiben von Paritätsfehlermustern, die durch Inver­ tierung eines Paritäts-Bits erhalten werden, an allen nicht verwendeten Adressen der Quotienten-Voraussagetabelle 4 nötig, so daß ein Fehler auf einer Adreß­ leitung, wenn dadurch zu einer nichtverwendeten Adresse zugegriffen wird, erfaßt werden kann.

Durch die DE-AS 12 03 504 ist eine Divisionseinrichtung bekannt geworden, bei der zur Ermittlung des tatsächlichen Quotienten mit Hilfsquotienten unter Benutzung einer Tabelleneinrichtung gearbeitet wird. Die Bildung der Hilfsquotienten ist dabei durch eine feste Reihenfolge der Operationen vorgegeben. Sie wird gesteuert durch ein Übertrags­ signal, das bei der Subtraktion des Produkts aus dem vorausgesagten Quotienten und dem Divisor vom Dividenden auftritt. Diese Produktbildung erfolgt im Gegensatz zur vorliegenden Erfindung nicht durch das Auslesen von gespeicherten Tabellenwerten, sondern unter Benutzung einer Multiplikationseinrichtung. Die Rechengeschwindigkeit ist daher im Vergleich zur vorliegenden Erfindung gering.

Eine Einrichtung zur Division von Dezimalzahlen ist in der DE-AS 11 93 705 beschrieben. Zur Verringerung der Anzahl der Subtraktionsschritte wird hierbei eine Subtraktion mit dem vier- bzw. zweifachen des Divisors gearbeitet. Wie bei der vorgenannten Einrichtung liegt auch bei dieser die Reihenfolge der Arbeitsschritte fest und wird in Abhängigkeit vom Auftreten des Übertragssignals gesteuert. Im Gegensatz zur vorliegenden Erfindung wird auch hier nicht der entsprechende Wert eines Divisorvielfachen aufgrund eines vorausgesagten Quotienten aus einer Tabelle verwendet, so daß die Rechengeschwindigkeit im Vergleich zur vorliegenden Erfindung ebenfalls geringer ist.

In ganz allgemeiner Form ist in "Spaniol, Arithmetik in Rechen­ anlagen, Teubner Studienbücher, 1976, Seiten 118 und 119, eine Quotienten-Voraussagetabelle angegeben. Es ist dort auch der Hinweis enthalten, eine vereinfachte Tabelle zu verwenden, bei der nur die höheren Bitstellen eines Divisors und eines Dividenden als Indexteile für Quotienten angegeben sind. Es fehlen in dieser Veröffentlichung jedoch konkrete Angaben zur technischen Realisierung einer Divisionseinrichtung.

Der Erfindung liegt die Aufgabe zugrunde, eine BCD-Zahlen- Divisionseinrichtung mit den im Oberbegriff des Patentanspruchs 1 angegebenen Merkmalen zu schaffen, bei der die Auswahl des erforderlichen Wertes des Divisorvielfachen aufgrund eines modifizierten Wertes des in einer Tabelle gespeicherten vorausgesagten Wertes des Quotienten direkt und ohne weitere Zwischenverarbeitung erfolgt.

Gelöst wird diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale.

Zweckmäßige Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher beschrieben. Es zeigt

Fig. 1 ein Blockschaltbild einer BCD-Zahlendivisionsvorrichtung;

Fig. 2 ein Diagramm, das die Bereitung eines Auswahlsignals zur Auswahl eines der in Fig. 1 dargestellten Vielfachenregister darstellt;

Fig. 3 ein Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen BCD-Zahlendivisionsvorrichtung;

Fig. 4 ein Diagramm, das die Aufbereitung eines Auswahlsignals zur Auswahl eines der in Fig. 3 dargestellten Vielfachenregisters zeigt;

Fig. 5 ein Blockschaltbild, das die Verarbeitung der in Fig. 3 dargestellten Quotienten-Entscheidungsschaltung zeigt; und

Fig. 6a bis 6c Tafeln, die die Verarbeitung der in Fig. 3 dargestellten Minus-6- Schaltung zeigt.

Fig. 3 zeigt ein Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen BCD-Zahlendivisionsvorrichtung. Dieses Ausführungsbeispiel gleicht der in Fig. 1 dargestellten Schaltung insofern, daß in den Divisorvielfachen-Registern 7 zuvor Vielfachenwerte (einschließlich Zweier- bis Neunervielfachen) jeweils abgespeichert werden und daß die Adresse der Quotienten-Voraussagetabelle in der Speichereinrichtung 4 aufgrund der vorbestimmten höherwertigen Bit-Stellen des in der Einrichtung 1 gespeicherten Dividenden und des in der Einrichtung 3 gespeicherten Divisors aufbe­ reitet werden. Bei der in Fig. 1 dargestellten BCD-Zahlendivisionsvorrichtung werden BCD-Zahlen von (0000)₂ bis (1001)₂ als jeweils eine Ziffer der vorher­ gesagten Quotienten in der Quotienten-Voraussagetabelle gespeichert. Dagegen enthält die Quotienten-Voraussagetabelle gemäß der Lehre der vorliegenden Erfindung BCD-Zahlen von (0110)₂ bis (1111)₂, die jeweils durch Addition des Wertes "6" = (0110)₂ zu den BCD-Zahlen (0000)₂ bis (1001)₂ erhalten werden. Folglich entspricht der aus der Quotienten-Voraussagetabelle mittels der auf der Basis der vorgegebenen Zahl der höherwertigen Bit-Stellen des Dividenden und des Divisors, die jeweils in den Einrichtungen 1 und 3 stehen, bereiteten Adresse ausgelesene Wert dem durch Addition mit der Zahl 6 veränderten, vorhergesagten Quotienten. Im weiteren Verlauf wird dieser veränderte Wert als vorhergesagter Quotient bezeichnet.

Von der aus der Quotienten-Voraussagetabelle (in 4) ausgelesenen 4 Bit-Stellen umfassenden Ziffer des vorausgesagten Quotienten werden die drei niederwertigen Bit-Stellen direkt als Auswahlsignal zur Auswahl eines der Divisorvielfachen-Register 7 und damit der darin gespeicherten Vielfachen verwendet. Dieser Vorgang wird nachfolgend genauer beschrieben. Gleichzeitig werden alle vier Bits der aus der Quotienten-Voraussagetabelle ausgelesenen bestimmten Quotientenziffer einer Quotienten-Entscheidungsschaltung 11 eingegeben und der Wert "6" vom eingegebenen bestimmten Quotienten mittels der Rückwandlungseinrichtung 10 subtrahiert. Das Ergebnis der Subtraktion wird im Register 5 für den bestimmten Quotienten abgespeichert. Dazu wird das Divisorvielfache, das mittels des Auswahlsignals aus dem Divisorvielfachen-Register 7 ausgewählt wurde, einer arithmetischen Verarbeitungs­ einheit 8 eingegeben und vom Wert des in der Dividenden-Eingabeeinrichtung 1 gespeicherten Dividenden abgezogen. Der Zwischenrest wird schließlich in der Einrichtung 1 gespeichert, während der von der Quotienten-Eintscheidungs­ schaltung 11 erzeugte Quotient abhängig davon, ob das Subtraktionsergebnis positiv oder negativ ist (Übertragssignal CAR), in der Quotient-Ausgabeeinrichtung 2 gespeichert wird. Die zuletzt geschilderten Übertragungsvorgänge in die Dividenden-Eingabeeinrichtung und in die Quotienten-Ausgabeeinrichtung sind gleich wie die entsprechenden Vorgänge bei der Vorrichtung von Fig. 1.

Dann wird anhand der Fig. 4 beschrieben, auf welche Weise die in der Quotien­ ten-Voraussagetabelle (in 4) zu speichernden Bit-Muster verändert werden und wie die veränderten Bit-Muster erfindungsgemäß verwendet werden.

Die bestimmten Quotienten "0" bis "9", die in der linken Quotientenspalte von Fig. 4 angeführt sind, werden in "6" bis "15" durch Addition des Werts "6" zu "0" bis "9" gemäß der Lehre der Erfindung geändert (zweite Spalte in Fig. 4). In der dritten Spalte in Fig. 4 sind die drei niederwertigen Bit-Stellen der Zahlen "8" bis "15", die den um den Wert "6" erhöhten Werten "2" bis "9" entsprechen, durch einen rechteckigen Block A angezeigt. Die in Block A stehenden Bit-Muster (000)₂ bis (111)₂, die den echten Quotienten "2" bis "9" entsprechen, stimmen mit den Auswahlsignalen für die Vielfachenregister 7, die jeweils die Vielfachenwerte "2" bis "9" speichern, überein. Das heißt, daß die im Block A stehenden Bit- Muster direkt die Auswahlsignale für die Vielfachenregister 7 sind, ohne daß die Voraussagequotienten-Umsetzschaltung 9, die in der Vorrichtung gemäß Fig. 1 benötigt wurde, erforderlich ist. In der Spalte 3 von Fig. 4 fällt auf, daß die drei niederwertigen Bit-Stellen der Quotienten "0" und "1", nämlich (110)₂ und (111)₂ jeweils gleich den drei niederwertigen Bit-Stellen der Quotienten "8" und "9" sind. Jedoch sind die obersten Bits bei den um den Wert "6" erhöhten, vorausgesagten Quotienten nur bei denen Null, die den Quotienten "0" und "1" entsprechen, wie Block B in der dritten Spalte in Fig. 4 angibt. Deshalb kann in Abhängigkeit von der höchstwertigen Bitstelle bestimmt werden, ob der Ausgang der Divisorvielfachen-Register 7 (die jeweils die Vielfachenwerte "2" bis "9" speichern) oder der Ausgang der Divisor-Eingabeeinrichtung 3 (der das Einervielfache speichert) als Eingangssignal "Y" der arithmetischen Verarbeitungseinheit 8 ausgewählt werden muß.

Anhand der Fig. 5 und 6 wird die Erkennung eines wegen fehlerhaften Adreß­ leitungen oder aus ähnlichen Gründen auftretenden Fehlers in der erfindungsge­ mäßen BCD-Zahlendivisionsvorrichtung beschrieben.

Wie Fig. 5 zeigt, weist jede Adresse für die Quotienten-Voraussagetabelle 4 ein Ungerade-Paritäts-Bit a _P für die vier Bits a ₀ bis a ₃ umfassende Ziffer des gespeicherten, vorhergesagten Quotienten auf. Deshalb werden insgesamt der Quotienten-Entscheidungsschaltung 11 5 Bits einschließlich des Paritäts-Bits a _P eingegeben, die die Quotienten-Bits S ₀ bis S ₃ und das Paritäts-Bit S _P ergeben, die in dem Register 5 für den bestimmten Quotienten mittels der Rückwandlungs­ einrichtung 10 gespeichert werden.

In den Fig. 6a bis 6c sind logische Verarbeitungen der Rückwandlungseinrichtung 10 dargestellt und zwar für den Fall, wo die Bits S ₀. . ., S ₃ jeweils (0000)₂ . . . ., (1001)₂ betragen, wobei die Quotienten-Bitstellen S ₀, . . ., S ₃ jeweils eine BCD- Ziffer darstellen. In Fig. 6a sind die Boole'schen Gleichungen zur Berechnung der jeweiligen Bit-Stellen S ₀ bis S _P aus den vor dem Einspeichern um den Wert "6" erhöhten, bestimmten Quotienten-Bit-Stellen a ₀ bis a ₃ einschließlich des Paritäts-Bits a _P , also die Funktion der Rückwandlungseinrichtung 10 dargestellt, während Fig. 6b für jede einzelne Bit-Stelle die Ergebnisse der Umrechnung durch die Rückwandlungseinrichtung 10 entsprechend den Boole'schen Gleichungen von Fig. 6a enthält.

Da bei der nichtverwendeten Adresse in der Quotienten-Voraussagetabelle kein bestimmter Quotient vorhanden ist, haben die entsprechenden Bit-Stellen "a ₀, a ₁, a ₂, a ₃, a _P " den Wert "00001". In Fig. 6c sind die Bit-Muster von S ₀. . ., S ₃, S _P dargestellt, die die Rückwandlungseinrichtung 10 beim Eingangswert "00001" ausgibt, das den Paritätsfehler darstellt. Auf diese Weise kann das fälschliche Auslesen unter der nichtverwendeten Adresse auf­ grund eines Fehlers auf der Adreßleitung oder ähnlichem als Paritätsfehler durch die Quotienten-Entscheidungsschaltung 11 erfaßt werden.

Aus der vorangehenden Beschreibung wird deutlich, daß das dargestellte Aus­ führungsbeispiel der Erfindung, die drei niederwertigen Bit-Stellen einer Dezimalziffer des aus der Quotienten-Voraussagetabelle ausgelesenen bestimmten Quotienten direkt als Auswahlsignal zur Auswahl des Vielfachenregi­ sters verwendet, ohne daß eine Verarbeitung durch eine Voraussagequotienten-Umsetzschaltung (9 in Fig. 1) nötig ist. Dadurch ist ein sehr schnelles Auslesen der Divisorvielfachen möglich.

Bei der in Fig. 1 dargestellten BCD-Zahlendivisionsvorrichtung werden die be­ stimmten Quotienten unverändert in der Quotienten-Voraussagetabelle gespeichert. Aus diesem Grunde ist es unpraktisch, die Bit-Stellen a ₀, a ₁, a ₂, a ₃ und a _P der nichtverwendeten Adressen auf das Bit-Muster (00001)₂ zu setzen, weil dann der bestimmte Quotient einer Ziffer des Wertes "0" fehlerhaft identifiziert wird. Aus diesem Grunde müssen bei allen nichtverwendeten Adressen spezielle geeig­ nete Bit-Muster, die den Paritätsfehler angeben, gespeichert werden. Dagegen werden bei dem dargestellten Ausführungsbeispiel der Erfindung die Bit-Stellen der nichtverwendeten Adressen in der Quotienten-Voraussagetabelle einfach auf das zuvor erwähnte Bit-Muster (00001)₂ gesetzt, wodurch durch eine vereinfachte Fehlererkennung beim fälschlichen Zugriff zu den unverwendeten Adressen auf­ grund eines Adressierfehlers oder ähnlichem möglich ist.

Die obige Beschreibung macht deutlich, daß die erfindungsgemäße BCD-Zahlen­ divisionsvorrichtung, bei der die Daten, die in der Quotienten-Voraussagetabelle zu speichern sind, zuvor modifiziert werden, durch diese Modifikation das ge­ wünschte Vielfachenregister direkt auswählen kann, wodurch im Vergleich mit einer BCD-Zahlendivisionsvorrichtung (z. B. die in Fig. 1 dargestellte) die arithmetische Verarbeitungseinheit 8 die arithmetische Verarbeitung früher beginnen und infolgedessen die Berechnung beschleunigen kann.

Außerdem müssen bei der vorliegenden erfindungsgemäßen BCD-Zahlendivisions­ vorrichtung nicht wie bei der Vorrichtung von Fig. 1 bei freien Adressen der Quotienten-Voraussagetabelle eigene Fehlermuster, die die Fehlererfassung beim Zugriff zu unverwendeten Adressen gestatten, gespeichert werden. Eine Fehler­ erkennung ist bei der erfindungsgemäßen BCD-Zahlendivisionsvorrichtung mittels einer üblichen Paritätsprüfung ohne spezielle Fehlererkennungsschaltungen möglich.

Claims (4)

1. BCD-Zahlen-Divisionsvorrichtung, mit der ein Quotient Ziffer für Ziffer aus einem Dividenden und einem Divisor, die in BCD-Form vorliegen, durch Zugriff zu einer Quotienten-Voraussage­ tabelle bestimmt wird, mit

• a) einer Dividenden-Eingabeeinrichtung (1) zur Eingabe eines Dividenden,
• b) einer Divisor-Eingabeeinrichtung (3) zur Ein­ gabe eines Divisors,
• c) einer Quotienten-Ausgabeeinrichtung (2), zur Ausgabe eines Quotienten als Berechnungsergeb­ nis aus Dividend und Divisor,
• d) mehreren Divisorvielfachen-Registern (7), die mit der Divisor-Eingabeeinrichtung (3) verbun­ den sind und die Divisorvielfache halten, die jeweils Zahlen gleich sind, die aus der Multi­ plikation des Divisors mit Werten, die jeweils mit 1 inkrementiert werden, hervorgehen,
• e) einer arithmetischen Verarbeitungseinheit (8), deren einer Eingang mit dem Ausgang der Divi­ denden-Eingabeeinrichtung und deren anderer Eingang wahlweise mit dem Ausgang der Divisor- Eingabeeinrichtung oder einem der Ausgänge der Divisorvielfachen-Register verbunden ist, wobei ein Ausgang der arithmetischen Verarbeitungs­ einheit (8) mit dem Eingang der Dividenden-Ein­ gabeeinrichtung verbunden ist,
• f) einer Speichereinrichtung (4), die die Quotien­ ten-Voraussagetabelle speichert und durch eine vorgegebene Anzahl höherwertiger Bitstellen der Dividenden-Eingabeeinrichtung und der Divisor- Eingabeeinrichtung adressiert wird, wobei die Quotienten-Voraussagetabelle vorausgesagte Quotienten enthält, deren binärer Wert jeweils einem korrekten Quotienten oder einem um 1 größeren Wert des korrekten Quotienten ent­ spricht.
• g) einer Quotienten-Entscheidungseinrichtung, die ein aus der Speichereinrichtung ausgelesenes Voraussagequotientendatum empfängt und nach Maßgabe des Ergebnisses von der arithmetischen Verarbeitungseinheit einen wahren Quotienten ermittelt und diesen der Quotienten-Ausgabe­ einrichtung zusendet,

dadurch gekennzeichnet, daß

• h) die Speichereinrichtung (4) vorausgesagte Quotienten speichert, die zuvor durch Addition mit einer bestimmten Zahl modifiziert werden, die so bestimmt wird, daß ein erster Teil der Bitstellen (z. B. die niederwertigen Bitstel­ len) des modifizierten vorausgesagten Quotien­ ten direkt eines der Divisorvielfachen-Register (7) kennzeichnet, wobei der genannte erste Teil der Bitstellen der modifizierten vorausgesagten Quotienten nach dem Auslesen aus der Speicher­ einrichtung (4) direkt den Divisorvielfachen- Registern (7), um eines von diesen auszuwählen, zuführbar ist,
• i) daß eine Rückwandlungseinrichtung (10) die Speichereinrichtung (4) mit der Quotienten- Entscheidungseinrichtung (11) verbindet, um die bestimmte Zahl von dem aus der Speichereinrich­ tung ausgelesenen modifizierten Quotienten zu subtrahieren, um so einen unmodifizierten vor­ ausgesagten Quotienten zu erzeugen,
• j) daß die Divisor-Eingabeeinrichtung (3) und die Divisorvielfachen-Register (7) mit der arithme­ tischen Verarbeitungseinheit (8) verbindbar ist, um einerseits den Ausgang der Divisor-Ein­ gabeeinrichtung (3) und andererseits den Aus­ gang der Divisorvielfachen-Register (7) nach Maßgabe eines zweiten Teils der Bitstellen (z. B. der höchstwertigen Bitstelle) eines aus der Speichereinrichtung (4) ausgelesenen modi­ fizierten Quotienten der arithmetischen Verar­ beitungseinheit (8) zuzuführen.

2. BCD-Zahlen-Divisionsvorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß der modifizierte Quotient vier Bitstellen aufweist,
daß die Divisorvielfachen-Register (7) mittels der drei niedrigstwertigen Bitstellen (a ₀, a ₁, a ₂) auswählbar sind, und die zur Modifikation der Quotienten verwendete Zahl in binärer Darstellung "0110" ist.

3. BCD-Zahlen-Divisionsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jedem modifizierten vorausgesagten Quotienten ein Paritätsbit hinzufügbar ist und daß in der Tabelle nicht verwendete Adressen mit dem Bit­ muster "0001" ausfüllbar sind.