DE1801725C3 - Digitaler Fourier-Analysator - Google Patents

Description

Die Erfindung betrifft einen digitalen Fourier-Analysator gemäß Oberbegriff des Anspruches I.

Die Fouriertransformation stellt ein nützliches mathematisches Werkzeug dar, um z. El. aus periodischen Signalen, welche mit starken Störungen behaftet sind, die Nutzinformation zu ermitteln. Solche gestörte Signalformen ergeben sich z. B. in der Seismographie, der Elektronencephalographie und in der Radartechnik. Ferner findet die Fouriertransformation eine nützliche Anwendung bei der Leistungsspektrumanalyse, bei Korrelationsberechnungen, bei der Simulation von digitalen Filtern und bei der Erkennung von Flächenmustern.

Bis jetzt sind hauptsächlich analoge Fourieranalysatoren bekanntgeworden, welche naturgemäß im Auflösungsvermögen, in der Genauigkeit und in den Anwendungsmöglichkeiten beschränkt sind. Andererseits kostet die direkte digitale Berechnung der Fouriertransformation sehr viel Rechnerzeit. Es ist deshalb getrachtet worden, die für das digitale Verfahren notwendige Berechnungszeit abzukürzen und es sind hauptsächlich zwei mathematische Verfahren bekannt, welche eine rasche Berechnung der Fouriertransformation gestatten. Dies sind der sogenannte Danielson-Lanczos=Algorithmus und der Coo ley-Tuckey-Algorithmus (abgekürzt D-L und C-T). Diesen Methoden liegt eine Darstellung des Eingangssignals in diskreten Amplitudenwerten, welche gleichen Zeitabstand untereinander haben können, zu Grunde. Zum Unterschied von einer Fourier-Reihenentwicklung eines kontinuierlichen Signals und des Fourierintegrals für nichtperiodische Vorgänge spricht man hier von der diskreten Fouriertransformation. Die genannten Rechenmeihoden gestatten einen Zeitgewinn im Verhältnis von N: logs N, wobei N die Anzahl der diskreten Ampliiudenwerte angibt. Dieser Gewinn in der Bereehnungszeii wird möglich gemacht durch eine systematische Benützung der Berechnungsergebnisse des vorhergegangenen Berechnungsschrittes. Die Menge der diskreten Amplitudenwerte wird durch Halbierung soweit wie möglich aufgeteilt und bei der kleinsten

ίο Gruppe mit der Berechnung begonnen. Als Rechenoperationen werden nur Multiplikationen und Additionen von komplexen Größen durchgeführt.

Die beiden genannten Algorithmen sind in einem Artikel von W. T. Cochran »What is the Fast Fourier

π Transform?« in IEEE Transactions, Band AU-15, Nr. 2, Juni 1967, Seiten 45 bis 55 beschrieben. Bei der Berechnung nach der C-T-Methode stehen die berechneten Koeffizienten nach dem Ende der Berechnung nicht in der richtigen Reihenfolge im Speicher.

Hingegen hat diese Methode den Vorteil, daß das Ergebnis eines Berechnungsschrities ■■> die vorher von den Operanden besetzten Speicherstellet, geschrieben werden kann. Es ist also kein zusätzlicher oder Zwischenspeicher nötig und für die Berechnung von /η-Koeffizienten sind also nur m Speicherstellen nötig. Zum Unterschied hiervon liefert die D-L-Methode ein Koeffizientenergebnis, wobei die Fourierkoeffizienten schon in der richtigen Reihenfolge am Ende der Berechnung im Speicher gespeichert sind. Diese

jo Methode benötigt jedoch doppelt so viel Speicherstellen als die C-T-Methode. Da da;. Ordnen der Koeffizienten außergewöhnlich viel Zeit erfordert, ist bei Echtzeit-Berechnungen die D-L-Methode vorzuziehen. Falls jedoch eine extrem rasche Berechnung nicht

J5 erforderlich ist und wenig Speicherplätze zur Verfügung stehen, ist die C-T-Methode vorzuziehen.

Nach beiden Berechnungsarten sind Gleichungen der Form

2/4 = C + D ■ W, 2B = C-DW

zu lösen. C. D und W sind normalerweise komplexe Größen.

Aus der Druckschrift »Vorträge über Rechenanlagen«, gehalten in Göttingen. 19. bis 23. März 1953, Seiten 141 bis 145, herausgegeben von Leiermann, ist ein digitaler Spezialrechner für Fourier-Transformationen bekanntgeworden. Als numerische Methode wird ein einfaches Verfahren benutzt, das im wesentlichen auf die Ausführung eines Sortierprozesses hinausläuft. Zu sortieren und addieren sind dabei reelle Zahlen. Die bekannte Einrichtung gestattet nicht die Verwendung der beiden oben beschriebenen, vorteilhaften Algorithmen. Aus der DE-AS 1130 208 ist ein digitales Rechengerät zur Berechnung des Ausdrucks N + qf bekanntgeworden. Die digitale Zahl N ist dabei in binärer Form auf einem Aufzeichnungsträger aufgezeichnet, wobei \or der Auswertung dieser Zahl eine

bo Korrektur qf algebraisch addiert werden soll, die das Produkt einer festen numerischen Größe q, deren Wert einstellbar sowie positiv als auch negativ sein ka.in und einer veränderlichen numerischen Größe f ist. Die Verwendbarkeit dieser bekannten Einrichtung 7tir Lösung der in dpn beiden oben beschriebenen Algorithmen vorkommenden ähnlichen Gleichungen scheitert jedoch daran, daß in den beiden Algorithmen die mathematischen Größen komplex sein können, d. h.

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jeweils einen Renl- und einen liiüiginiirtcil aufweisen, so dall die bei l'rodiiklbildiing von komplexen Grollen enlslehenclen l'roduktgleichungen von der bekannten Einrichtung nicht mehr gelöst werden können. Die bekannte Einrichtung weist außerdem durch ihre Beschränkung auf bitsericllc Verarbeitung den Nachteil der langsamen Arbeitsweise auf. der sich gerade beim Echtzeitbetrieb sehr störend auswirkt.

Der Erfindung liegt daher die Aufgabe zugrunde, einen digitalen, diskreten Echtzeit-Fourier-Analysator anzugeben, welcher die zeitsparende Berechnung vom Fouricrkoeffizienten mit geringem Mehraufwand nach den beiden obengenannten Kcchnimgsmcihodcn gestattet, wobei beim Wechsel von in einem Algorithmus /um anderen nur geringfügige I Inischaltungen nötig sein sollen.

Eine Einrichtung /ur Lösung dieser Aufgabe ist im Kennzeichen des Anspruchs I beschrieben.

Die von der Erfindung vorgeschlagene (-.!!inclining ermöglicht also mit weitgehend denselben Hauteilen eine Berechnung nach beiden oben beschriebenen Algorithmen durchzuführen, so dull wahlweise die Vorteile der beiden Algorithmen (Geschwindigkeit bzw. geringer Speicherbedarf) ausgenutzt werden können. Hierbei ist bei einem Wechsel von einem Algorithmus zum anderen hinsichtlich des Rechenwerks keine Umschaltung nötig. Lediglich in den Einrichtungen zur Adressierung des Speichers zum Auslesen und I inschreiben der benötigten Größen muli bei Verwendung des D-L-Algorithmus eine Kippschaltung zur Auswahl der beiden zu verwendenden Speicherbänke, und bei Verwendung des C-T-Algorithmus eine Wechselschaltung vorgesehen werden, welche die Billolge /ur Adressierung der Größe IVumkehrt.

Die Erfindung soll nachfolgend an Hand eines Ausführungsbeispiels näher erläutert werden. Es zeigt

Fig. 1 ein allgemeines Bloekdiagramm des Eourier-Analysators nach der vorliegenden Erfindung.

F-" i g. 2a eine graphische Darstellung der Berechnung einer Achtpunktreihe.durch den D-L-Algorithmus.

F i g. 2b eine graphische Darstellung der Berechnung einer Achtpunktreihe durch den C-T-Algorithmus.

F i g. i eine Ausführungsform des Rechenwerks.

F" ig. 4 eine Ausführungsform des Adressengenerators für den D-L-Algorithmus.

F i g. 5 eine Ausführungsform des Adressengenerators für den C-T-Algorithmus.

F i g. 6 die verschiedenen Zustände, welche die in den F-" i g. 4 und 5 gezeigten Register während der verschiedenen Stufen der Berechnung einer vollständigen Achspunktreihe einnehmen.

Fig. 7 eine Ausführungsform der Vor/eichenlogik 312 in Fig. 3,

Fig. 8 eine Ausführungsform der modifizierten Zweierkomplementierer 341 und 343 in F i g. 3.

F i g. 9 eine Ausführungsform der Skalenlogik 375 in F i g. 3.

Fig. 10 eine Ausführungsform der Verschiebesteueru ngen 369,371,373 oder 374 i η F i g. 3.

F i g. 1 zeigt eine Ausführungsform des Fourier-Analysators. Dem Rechenwerk 1 werden die im Speicher 3 gespeicherten Operanden zugeführt. Aus den Operanden C. D und W werden die Größen A und B nach den obenerwähnten Formeln berechnet. Da die Größen C D und W alle komplex sein können, werden in dem Rechenwerk die nachfolgenden Berechnungen durchgeführt:

A κ = V₂ C_R + V₂ Dr W_r - ¹A D₁W₁, (3)

= ^l-iC,

k "V₂Dr»ν,«

¹Z₁D₁₁W₁, ¹,',D₁W₁,

₁ = ¹Z₁C₁ -V₂ D₁ W^ ¹Z₁D₁₁W₁.

Für beide erwähnten Algorithmen kann das gleiche Rechenwerk verwende! werden.

Es isi gezeigt worden, daß der höchste Wen eines Koeffizienten in einem bestimmten Zyklus nicht größer sein kann als | 2mal dem höchsten Wert in einem vorhergehenden Zyklus. Bedingt durch diese Tntsnchc kann d.is Rechenwerk ohne Gleitkomma arbeiten. Es ist jedoch ein Abfühlcn der zwei wcrlhöchslen signifikanten Bits eines Koeffizienten in jedem Zyklus nötig. Wenn dieser Test negativ verläuft, wird die Größe um eine Stelle nach links verschoben (mit 2 multipliziert), wenn sie in den Speicher zurückübcrtragen wird, und der Inhalt eines Zählers wird um I erhöhl.

weitere besondere Merkmale des Rechenwerkes i sind eine Vorschau-Zweierkomplemeni-Arithmciik. und eine Vormulliplikationscinriehtung, welche Teilprodukte bildet und in der erfindungsgemäßen Einrichtung eine vorteilhafte Verwendung findet.

Der Adressengencrator 2 bezeichnet die Speichersteilen, von welchen die Größen ausgelesen und /um Rechenwerk übertragen werden sollen. Ebenso gibt der .Adressengenerator die Spcichcrstcllen an. in denen die Großen .lach der Flercchnung wieder gespeichert werden Diese Speieherstcllcn ergeben sieh aus den Fig. 2a und 2b.

F i g. 2a /cig! eine graphische Darstellung der Berechnung von Fourier-Koeffi/icnten nach dem D-I.-Algorithmus für 8 Einpunktrcihen. Ein direkter Amplitudenwert stellt seine eigene Einpunkt-Fouricr-Reihe dar. Im ersten Zyklus der mathematischen Berechnung werden die Größen Xn bis AV benötigt und in den .Speicherstellen 0 bis 7 gespeichert. Die I lochzahl zu einer Größe gibt den mathematischen Zyklus und der Index zu der Größe den Schritt im Zyklus an. So zeigt z. B. V(¹I an. daß die Berechnung im nullten Schritt vom ersten Berechnungsz.yklus verläuft.

Von den Konstanten W wird angenommen, daß sie in den Speicherstellen 0 bis 7 gespeichert sind. Obwohl hier also die Speicherstellen 0 bis 7 zweimal verwendet wurden, ist es für den Fachmann ohne weiteres klar, w ic durch Addition einer Konstanten zu einer Adresse der Bereich für die einen Größen verschoben werden kann.

Während des ersten Zyklus wird Xj zu Aj multipliziert mit W₄ addiert. Gleichermaßen wird Xi zu Xi · W„ addiert (Summe = XJ). Während des Zyklus 2 wird Xj zu x\ ■ W_n (Summe = XJ) und Xl ■ W (Summe = Xl) addiert. Wenn man X\ in die vom Diagramm angezeigte Speicherstelle speichern würde, würde dadurch X\ im Speicher überschrieben werden. Dieser Wert wird jedoch in einer späteren Berechnung noch gebraucht. Aus diesem Grunde benötigt der D-L-Algorithmus zwei Speicher. Man könnte den zweiten Speicher eventuell dadurch einsparen, daß Zwischenspeicher, wie z. B. Verzögerungsleitungen, vorgesehen wurden.

F i g. 2b zeigt in ähnlicher Weise die mathematische Berechnung nach dem C-T-Algorithmus. Der erste Zyklus im C-T-Algorithmus ist identisch mit dem ersten Zyklus nach dem D-L-Algorithmus. Im zweiten Zyklus wird Xi zu Xl ■ W_n (Summe = Xl) und Xf · W, (Summe = X|) addiert. Da weder X\ noch Xj nach dieser Berechnung wieder gebraucht werden, können die Größen Xj und X| in die Speicherstellen

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geschrieben weiden, worin vorher clic Größe Xl und Af Munden.

l-'iir den Speicher 3 kann jede beliebige Konstruktion verwendet werden. Zeitgeber- und Speicherzugriffs-.Schaltung 4 müssen der Arbeitsgeschwindigkeit des Speichers 3 sowie des Rechenwerkes I iingepnl.il werden. Zeilgeber- und Zugriffs-Schaltung bilden jedoc't licht Gegenstand der vorliegenden Erfindung.

Zusammenfassend ist aus I'ig. I ersichtlich, wie das Rechenwerk I und der Adressengcneralor 2 mil der Zeitgeber- und Speichcr-Zugriffsschaltung >i verbunden sintl. Speicher 3 ist mit der Zeitgeber- und Speicher/u griffs-Schalliing 4 verbunden. Die Schaltung 4 stellt eine Zwischenspeichcrungs- und Zeitsieiicrungs-Schaltung dar und dient /ur Übertragung der Größen in den und von dem Speicher 3

In I i g. 3 ist eine bevorzugte Ausfülirungsform des Rechenwerkes dargestellt. Hin Größenpaar C und I) neu gewühlt werden können und /. f). der Nachmullipli-/ierer eingespart werden kann.

Die von den Nachmullipli/icrern 333, 335, 337 und 339 berechneten Produkte können entweder positiv oder negativ sein. Diese Produkte werden den Komplementierern 313, 315, 317 und 319 zur Berücksichtigung des Vorzeichens zugeführt. Abhängig von der Anzeige der Vorzeichensehaltung 312 erzeugen die Koinplcmenliercr 313, 315, 317 und 319 gegebenenfalls ein Einerkomplement der verschiedenen Produkte. Die Ausgangsgrößen der Komplementieier sind dann brauchbar für eine Addition /li anderen Produkten, wodurch schließlich der gewünschte Koeffizient Λ und //berechnet wird.

Die Ausgangssignale der Vorzcichenschaltung 312 werden auch den modifizierten Zweierkomplemeniierern 341 und 343 zugeführt. Da die Komplementieier 31 3, 315, 317 und 319 ein Einerkomplement erzeugen, ist

Imaginiirieil geteilt und in den Registern 301, 303, 305 und 307 gespeichert. Der Real- und Imaginärlcil der Konstante VVV wird in den Registern 309 und 311 gespeichert. Die Vorzeichenbits in den Registern 305. 307. 309 und 311 werden der Vorzcichenlogik 312 zugeführt. Die Vorzeichenschaliting 312 bestimmt das Vor/eichen der verschiedenen zu berechnenden Teilproduktc. DkW_n. D,W_h. D, W₁ und D_HW,. Die Vorzeichen dieser verschiedenen Teilprodukte werden den Komplementicrern 313, 315, 317 und 319 ((ig. 3b) zugeführt. I i g. 7 zeigt die Ausführung der Vorzeichenschal .mg 312.

Gleichzeitig werden die signifikanten Bits. d.h. alle Bits außer dem Vorzeichenbit, der Register 309, 311 den Miiltiplizicrern 321 und 323 zugeführt. Diese Vormultiplizicrcr 321 Lind 323 formen Partialproduktc W/t. 2 W₁₁... 7 W_K und W₁. 2 W₁... 7 W₁. Diese Partialprodukte werden den Auswahlschaltungen 325, 327, 329 und 331 zugeführt. Die signifikanten Bits des Registers 307 werden den Auswahlschaltungen 325 und 331 zugeführt: die signifikanten Bits des Registers 305 werden den Aviswahlschaltungen 327 und 329 zugeführt. Die Auswahlschaltung unterteilt die zugeführte binäre Zahl in Gruppen zu je 3 Bits. Diese Dreibit-Zahlen geben an. welches der von den Vormultipliziercrn 321 und 323 gebildeten acht Partialprodukte in den Nachmultiplizierern 333, 335, 337 und 339 kombiniert werden sollen. In diesen Nachmultiplizierern werden die verschiedenen ausgewählten Partialprodukte von Wk mit der erforderlichen Potenz, von 2 multipliziert und ergeben kombiniert das resultierende Produkt.

Zum Beispiel wird angenommen, daß der Inhalt des Registers 307, D_R. 11011100110 sei. Die Auswahlschaltung 325 und 331 formt aus dieser 12-Bitzahl vier getrennte Dreibitzahlen (110; 111:001:110). Jede dieser Dreibit-Zahlen wird dazu verwendet, ein entsprechendes Partialprodukt(d. h. 6 W_n-J Wr-. VV* und 6 Wr) vom Vormultiplizierer auszuwählen. Der Nachmultiplizierer 333 bildet aus diesen vier Teilprodukten das vollständige Resultatprodukt:

D_RW_R = 6WV 2⁹ + 7W_R ■ T + W_R ■ 2³ + 6W_R -2°.

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Die oben beschriebene Kombination vom Vormultiplizierer, Auswahlschalter und Nachmultiplizierer stellt eine bevorzugte Ausführungsform dar. Es ist jedoch ohne weiteres ersichtlich, daß auch andere Kombinatio-

60 zu einer größeren positiven Zahl addiert werden und somit sich eine um I zu kleine Summe ergibt. Diese Korrektur wird in den modifizierten Zwcierkomplemcnticrern 341 und 343 durchgeführt. Die Komplcmentierer 341 und 343 addieren die Anzahl von Einerkomplementen, welche von den Komplcmentieiern 31 3, 315, 317 und 319 erzeugt wurden. Diese Anzahl der Komplemente isi nicht nur abhängig von den ursprünglichen Vorzeichen der verschiedenen F-'aktorcn. welche miteinander multipliziert das Endprodukt ergeben, sondern auch von den Vorzeichen der verschiedenen Addenden in den Gleichungen (2) bis (6). Als Beispiel soll die Berechnung von Α'κ betrachtet werden, wenn C"k und Dk negative Größen und ΤΊ. W) und W'k positive Größen sind. Gleichung (I) kann wie folgt entwickelt werden, wobei ein Querstrich das Einerkomplement angibt:

a_r = V₂(-Q) + ¹M-Di₁)(Wi) -' ₂(d;η'/)
= ¹Z₂(Q + ι) + ¹Z₂(D^w; + ι) + ' ₂(ö7w; + ι)

= V₂(C + 3) + (D_xW_x) + (D^V₁). (8)

Aus Gleichung (8) ist ersichtlich, daß 3 zur Einerkomplement-Endsumme addiert werden muß. um die doppelte wahre Summe zu erhalten.

Diese Korreklurzahl wird zum Einerkomplement der Register 301 und 303 durch die modifizierten Zweierkomplementierer 341 und 343 addiert. Jeder der modifizierten Zweierkomplementierer hat zwei Ausgänge, einen Ausgang zu jedem zugehörigen Addierer 343, 347, 349 und 351. Ein Eingang des Addierers 345 wird also gebildet vom Ausgang des modifizierten Zweierkomplementierers 341 und weitere Eingänge von Ausgängen der Komplementierer 313 und 317, der andere Ausgang des modifizierten Zweierkomplementierers 341 sowie die Ausgänge der Komplementierer 313 und 317 bilden die Eingänge zum Addierer 347. Ähnlich bildet ein Ausgang des modifizierten Zweierkomplementierers 343 mit Ausgängen von den Komplementierern 315 und 319 die Eingänge zum Addierer 349: der andere Ausgang des modifizierten Zweierkomplementierers 343 sowie die Ausgänge von den Komplementierern 315 und 319 bilden die Eingänge zum Addierer 351. Die Addierer 345, 347, 349 und 351 erzeugen entsprechend die Ausgangsgrößen 2 Ar. 2 Br. 2 Ai und 2 Bu Diese Ausgänge werden den Zweierkomplementierern 353,355,357 und 359 zugeführt.

D;i die von den Addierern 345, 347, 349 und 351 gebildeten Summen zweimnl den wahren Koeffizienten darstellen, ist eine Teilung dureh 2 nötig. In der bevorzugten binären Ausführungsforin wird diese Division durch geeignete Auswahl der Leitungen /wischen den Addierern 345, 347 und 351 und den Komplementierern 353, 355, 357 und 359 durchgeführt, d.h.. die GröPon werden um eine binäre Stelle nach rechts verschoben.

Die zuletzt genannten Komplemcnücrer erzeugen ein Zweierkomplement (vollständiges Komplement) der Ausgangsgrößen der zugehörigen Addierer, wenn ein solches Komplement nötig ist. Da bei der Zweierkomplcmcntbildung normalerweise ein Addierer gebraucht wird (jedes Bit wird invertiert und eine I wird addiert), können die Komplementierer 353, 355, 357 und 359 die Summe abrunden, ohne zusätzlichen Zeitverlust für ein mögliches Durchlaufen des Übertrags. Die Ausgänge der Komplementierer 353.355.357 und 359 werden den Schieberegistern 361,363, 365 und 367 zugeführt.

Die Konstruktion eines modifizierten Zweierkomplcmentierers wird in Fig.8 gezeigt. Der Aufbau der Vorzeichenschaltung 312 wird in Fig. 7 gezeigt.

Der vollständige Inhalt der Register 361,363,365 und 367 wird der Verschiebesteuerung 369,371,373 und 374 zugeführt. Eine genaue Beschreibung dieser Verschiebesteuerungen wird in Fig. 10 gegeben. Die zwei werthöchsten Bits in diesen zuletzt genannten Schieberegistern werden auf die Skalenbestimmungsschaltung 375 gegeben. Eine genaue Darstellung der Skalcnbestimmungsschaltung 375 ist in F i g. 9 gegeben.

Aus F i g. 9 ist ersichtlich, daß die Einginge von jedem der Register 361,363,365 und 367 mit de η Invertcrn 976 bis 983 verbunden sind. Die Ausgänge dieser Inverter bilden die Eingänge zu einer Nicht-Und-Schaltung 985. Der Ausgang der Nicht-Und-Schaltung 985 bildet einen Eingang zu einer Verriegelungsschaltung 987. Der andere Eingang zur Kippschaltung 987 wird von einer Taktpulsschaltung gebildet. Die Kippschaltung 987 hat zwei Eingänge, zwei Ausgänge und zwei Steuerleitungen. Diese beiden Steuerleitungen sind in Fig. 9 mit Taktpuls- und Rückstellung bezeichnet. Nach der Rückstellung erzeugt die Kippschaltung 987 an dem unteren Ausgang eine logische »I«. Der Taktpuls gibt den Stand der Kippschaltung 987 auf die Ausgangsleitung. Der obere und der untere Ausgang der Kippschaltung 987 bilden den oberen und den unteren Eingang zu einer anderen Kippschaltung 989. Der obere Ausgang der Kippschaltung 987 bildet außerdem einen Eingang zur Nicht-Und-Schaltung 991. Der andere Eingang zur Nicht-Und-Schaltung 991 wird von einem Rückstellimpuls 1 gebildet, welcher der Oberlaufpuls des binären Zählers 401 ist, wie unten im Zusammenhang mit F i g. 4 noch beschrieben wird. Der Ausgang des Nicht-Und-Gliedes 991 bildet den Eingang zu einer Inverterschaltung 993, deren Ausgang den Eingang zum Zähler 995 bildet.

Der Überlaufpuls vom binären Zähler 401 bildet außerdem den Eingang zu einem Inverter 997, dessen Ausgang mit dem Rückstelleingang der Kippschaltung 987 verbunden ist Der Überlaufpuls 1 bildet außerdem den Taktpulseingang für die Kippschaltung 989. Der obere und der untere Ausgang der Kippschaltung 989 bilden den Nicht-Schieben- und den Sdiieben-Eingang zur Verschiebesteuerung 369,371,373 und 374.

Normalerweise, wenn die beiden werthöchsten Bits in den Registern 361, 363 und 365 und 367 »0« sind, erzeugen die Inverter 976 bis 983 alle ein Ausgangssignal. Dadurch entsteht am Ausgang der Nicht-Und-Glicdcs 985 keif Ausgangssignal, die Kippschaltung 987 steht auf »0« und auch die Kippschaltung 989 auf »0«. Aus Fig. 10 ist ersichtlich, daß die Verschiebestcuerungen 369, 371, 373 und 374 den Inhalt der Register 361, 363, 365 und 367 um ein Bit nach links verschieben und den Inhalt des Zählers 995 um I erhöhen.

Wenn jedoch eines der Register 361, 363, 365 und 367 eine »I« in einem der beiden werthöchsten Bits enthält.

erzeugt die Nicht-Und-Schaltung 985 eine »I«. Nach Erscheinen des Takt pulses speichert die Kippschaltung 987 also eine »I«. Wenn der Rückstellpuls I anliegt, zeigt die Kippschaltung 989 eine »I«. und ein Nicht-Schiebcn-Impuls wird zur Verschicbcsteuerung 369, 371, 373 und 374 gesendet. Ebenso stellt der Rückstcllimpuls I die Kippschaltung 987 zurück, so dal.i eine »0« darin gespeichert ist. Gleich/eilig mit dem Rückstellimpuls 1 geht der Ausgang des Nicht-Und-Gliedes 991 auf Null und wird der Zähler 995 um I weitergeschaliet.

Der Zähler 995 enthält also am Ende der vollständigen Berechnung der Fourier-Koeffizientcn die genaue Anzahl der erfolgten Verschiebungen. Aus dieser Anzahl kann leicht der Stellenwert der Koeffizienten berechnet werden. Mit Ausnahme der im Zusammenhang mit Fig. 9 beschriebenen Funktionen benutzt die erfindungsgemäße Einrichtung also ein festes Komma.

In Fig. 10 ist eine bevorzugte Ausführungsform der Verschiebesteuerungen 369, 371, 373 und 374 gezeigt.

jo Als Beispiel soll die Schaltung 369 dargestellt werden. Das werthöchste Bit des Registers 361 bildet einen Eingang zum Nicht-Und-Glied 901. Der andere Eingang zum Nicht-Und-Glied 901 wird von der Nicht-Schieben-Leitung von der Skalenbestimmung (Fig. 9) gebildet.

Das bis auf eins werthöchste Bit (MSB-i) bildet einen Eingang zum Nicht-Und-Glied 903; der andere Eingang wird durch die Verschiebeieitung von der Schaltung 375 gebildet. Die Ausgänge der Nicht-Und-Glieder 901 und 903 bilden den Eingang zum Nicht-Und-Glied 905.

Wenn ein Nicht-Verschieben-Signal anliegt, wird am Ausgang des Nicht-Und-Gliedes 905 ein Signal erzeugt, welches das werthöchste Bit darstellt. Wenn jedoch auf der Schiebe-Leitung ein Signal 1 liegt, erzeugt die Nicht-Und-Schaltung 905 das bis auf eines werthöchste Bit.

Die Nicht-Und-Glieder 901, 903 und 905 bilden eine Bit-Schiebeschaltung. Die Anzahl dieser Bit-Schiebeschaltungen ist gleich der Anzahl der signifikanten Bits im Register 361. Die Schiebeschaltung 921 zusammen mit den gleichen Bit-Verschiebeschaltungen 923, 925 ... 927 erzeugen am Ausgang der Verschiebesteuerung 369 ein Signal, welches entweder gleich ist dem Eingangssignal oder ein Signal, welches das werthöchste Bit nicht enthält, je nachdem ob ein Nicht-Verschieben- oder Verschieben-Signale anliegt.

In Fig.4 wird ein für die D-L-Variante geeigneter Adressengenerator 2 gezeigt Dieser besteht aus einem binären Zähler 401 mit einer Kapazität von Iog2 n/2 Bits. Der Inhalt des binären Zählers 401 stellt die Adresse dar, in welcher die /4-Größe gespeichert werden soll. Die Adresse, in welcher die ß-Größe gespeichert werden soll, wird gebildet durch Addition einer Eins von der Schaltung 402 zur Bitposition, welche um 1 höher ist als die größtmögliche Adresse vom binären Zähler 402.

Der Generator 402 erzeugt ein Signal, welches einer logischen »1« entspricht Der Überlauf des Zählers 401 erzeugt einen Rückstellimpuls, welcher als Rückstellimpuls 1 bezeichnet wird und den binären Zähler 403 und

das Xcgislcr 405 zurückstellt. Der lnliiili des binären Zahlers 401 wird um I erhöht für jeden Taktpuls vom Generator 407.

Der Tiiklpuls vom Generator 407 wird auch den Zählern 409 und 403 zugeführt. Gesteuert vom > Überliiufptils vom Zähler 401 erzeugt die Kippschaltung 411 ein Auswahlsignal für den gerade nicht gebrauchten Speicher. Der Überlaufimpuls vom Zähler 401 verschiebt außerdem das Register 413 um eine Stelle, nämlich von links nach rechts. Der Inhalt des in Schieberegisters 413 wird als binäre Zahl vom Vcrglcichcr 415. vom Addierer 417 und vom Addierer 419 gelesen. Die Umschaltung 421 empfängt das HiI. welches vom rechten Ende des Schieberegisters 413 herausgeschoben wurde und schiebt dieses Bit beim li nächsten Rüekstcllimpuls I in den links gelegenen Eingang des Schieberegisters 413. Das Bit in der Bitschaltung 421 wird nicht als Bit hoher Ordnung der bin.iren Zahl registriert, welche als im Schieberegister 413 gespeichert betrachtet wird. d. h. wenn die Bitschaltung 421 die binäre »1« enthält, wird die als im Schieberegister 413 gespeicherte binäre Zahl als »0« betrachtet. Durchwegs fühlt der Addierer 417 das in der Beschallung 421 enthaltene Bit ab, d. h. wenn in der Bitschaltung 421 das binäre Bit gespeichert ist, sieht der ?ί Addierer 417 eine »I« im höchsten Bit der Kombination von (I + Iog2 n/2) Bits vor.

Der Inhalt des Zählers 409 erhöht sich also um I bei jedem Taktpuls vom Generator 407. Die im Zähler 409 enthaltene Zahl wird mit der .'m Schieberegister 413 jo enthaltenen Zahl durch den Vergleicher 415 verglichen. Wenn die beiden Nummern übereinstimmen, erzeugt der Vergleicher 415 einen Rückstellpuls, den Rückstellpuls 2. Dieser Rückstellpuls 2 stellt den Zähler 409 zurück und steuert die Torschaltungen 423 und 424. r>

Der Zähler 403 erzeugt die Speicheradresse, von welcher die C-Informationen ausgelesen wird. Die im Zähler 403 enthaltene Zahl wird dem Addierer 417 zugeführt, der auch die im Schieberegister 413 enthaltene Zahl empfängt. Die Summe dieser beiden Zahlen stellt die Adresse dar, von welcher die D-Information gelesen wird. Wenn ein Rückstellimpuls 2 vom Vergleicher 415 erzeugt wird, wird die Torschaltung 423 geöffnet und auf diese Weise die vom Addierer 417 erzeugte Summe im Zähler 403 gespeichert.

Das Register 405 erzeugt die Adresse, von welcher die HVKonstante gelesen wird. Der Inhalt des Registers 405 und des Schieberegisters 413 werden durch den Addierer 419 addiert. Wenn ein Rückstellimpuls 2 erzeugt wird, wird der Inhalt des Registers 405 durch die vom Addierer 419 erzeugte Summe ersetzt.

Beispiel

Die Arbeitsweise des Adressengenerators wird nun im Zusammenhang mit den Fig.4 und 6 an einem Beispiel illustriert Fig.6 zeigt den Inhalt der verschiedenen Register und Zähler in einer vollständigen Berechnung einer Achtpunktserie nach dem Danielson-Lanczos-Algorithmus.

Da π = 8 ist, enthält der binäre Zähler 401 zwei Bits, und der Zähler 403 vier Bits; das Schieberegister 413 enthält zwei Bits und auch der binäre Zähler 409 enthält zwei Bits. Es wird angenommen, daß sich die genannten Zähler und das Schieberegister in dem in der ersten Zeile in F i g. 6 gezeigten Zustand befinden, d. h. Zähler 401 enthält eine 0, Zähler 403 enthält auch eine 0, Schieberegister 413 enthält das gesetzte Bit in der Umschaltung 421. das Null angibt, und der binäre Zähler cnthäli cineO.

Die Adresse, von welcher die Clnl'ormation gelesen werden soll, wird durch den Zähler 403, d. h. 0. angegeben. Da sowohl das Schieberegister 413 als auch die Bilschaltung 421 eine 4 enthalten, ist d'.^ D-Adresse 4. d. h. der Inhalt des Schieberegisters 413 wird zum Inhalt des Zählers 403 addiert. Die Adresse der /\-GrölJe ist 0, und die Adresse der il-Größe ist 4. Die WV-Adresse wird vom Register 405 angegeben, ist also 0.

Der Takipiilsgenerator 407 er/eiij;t einen Impuls, welcher eine 1 in den Zählern 401,403 und 409 speichert. Die C'iincl die D-Adresse sind ;ilso 1 und > und die A- und fl-Adressen sind I und 5. IXi weder der Zähler 401 überläuft, noch der Vergleiche! 415 ein Gleichheitssignal erzeugt, wird kein Rücksiellimpiils cr/eugi. Aul ähnliche Art erhöhl sich in den folgenden drei Schritten, wie in F i g. b gezeigt, der Inhalt der Zähler 401. 401 und 409. Die im vierten Berechnungsischritt gültigen Adressen lauten wie folgt: C-Adresse 3, D-Adresse 7. 4-Adresse 3, Ö-Adresse 7. Die Konstante W^ ist noch immer an der Adresse 0 gespeichert, wie durch das Register 405 angezeigt wird.

Beim nächsten vom Generator 407 erzeugten Taktimpuls erhöht sich der Inhalt des Zählers 401 auf vier und erzeugt der Zähler also einen Überlaufimpuls. wodurch sein Inhalt auf Null zurückgestellt wird. Der vom Zähler 401 erzeugte Rückstcllimpuls 1 stellt das Register 405 zurück (der Inhalt des Registers bleibt also Null), das Schieberegister 413 wird um ein Bit nach rechts verschoben und speichert somil eine 2. und der binäre Zähler 304 wird auf Null zurückgestellt. Während dieses Adressen-Erzeugungsschiittcs wurden also die verschiedenen Zähler und Register zurückgestellt, so daß die nun darin enthaltenen Adressen die während des zweiten Berechnungszyklus notwendigen Adressen darstellen. Der nächste Rückstellimpuls wird nach der nächsten Berechnung erzeugt. Der Taktpuls gibt eine 1 in den Zähler 409. wodurcl. der Inhalt des Zählers 409 und des Schieberegisters 413 auf 2 kommt. Der Vergleicher 415 zeigt Gleichheit an und erzeugt einen Rückstellpuls 2. Der Rückstellpuls 2 stellt den Zähler 409 auf 0 zurück und überträgt die vom Addie>r 417 erzeugte Summe in den binären Zähler 403. Eine 4 wird also auf den Zähler 403 gegeben, welches die Summe ist des vorhergehenden Inhalts (eine Zwei) des Zählers 403 nach dem letzten Taktpuls und des Inhaltes des Schieberegisters 413 (zwei). Ebenso wird die vom Addierer 419 erzeugte Summe (eine zwei im Register 405 gespeichert.

Auf ähnliche Weise durchlauf! der Adresser.generator 2 alle für den D-L-Algorithnuis notwendigen Adressen. Für eine korrekte Arbeitsweise ist es nur notwendig, daß der Rückstellpuls 1 Priorität hat vor dem Rückstellpuls 2 und auch die anderen bereits genannten Notwendigkeiten beachtet werden. Wenn also Rückstellpuls 1 und Rückstellpuls 2 zugleich erzeugt werden, soll der Zähler 403 auf Null zurückgestellt werden und nicht die vom Addierer 417 erzeugte Summe übernehmen.

Die Adressengeneratoren, welche für den D-T- und D-L-AIgorithmus notwendig sind, unterscheiden sich nur in geringem Maße. Wie bereits erwähnt, werden beim Cooley-Tuckey-Algorithmus die an einer Speichersteüe gespeicherten Größen durch die neu berechneten Größen ersetzt (siehe F i g. 2b). Es ist also nur notwendie. die C- und D-Adre«e-n u/^i^hp i,/->m

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Zähler 403 und vom Addierer 417 erzeugt werden, sowohl zum Lese- als auch zu Einschreiboperationen zu benützen. Der Eingang zum Addierer 419 muß vom Schieberegister 413 losgetrennt werden. Als Ersatz hierfür erhält dieser Eingang eine logische »I«. Ferner muß das Register 405 umgekehrt gelesen werden, d. h. das höchstwertige Bit muE als niederstes Bit gelesen werden und umgekehrt Diese binäre Zahl mit Umwechslung des Stellenwertes der Bits stellt die VVVAdressedar.

Mit den oben angegebenen Modifikationen erfüllt der in Fig. 5 dargestellte Adressengenerator den in Fig.b dargestellten Funktionsablauf und erzeugt die für den C D-Algorithmus benötigten Speicherstellen-Adressen. In Fig. 5 wurden ähnliche Bezugszeichen verwendet wie in Pig.4. Der Zusammenhang zwischen den in F ι g. 4 und Jen in F i g. 5 verwendeten Bezugszeichen ist ohne weiteres deutlich.

Ks wird nun Bezug genommen auf F i g. 6, Spalte C-T. Berechnung von VVf₁. Die Berechnung der Einspeicher- und Aüsieseadressc ist gleich der Berechnung der Einspeicheradresse nach dem D-L-Algorithmus wie oben beschrieben. Als Beispiel der Berechnung der HVKonstante wird auf die Tabelle, Zeile 9. Fig.b verwiesen. Zu diesem Zeitpunkt enthält der binäre Zähler 501 0, der binäre Zähler 503 ebenfalls 0 und das Register 505 auch 0. Nach Erscheinen des Taktpulses werden die Zähler 501,503 und 505 auf 1 erhöht. Da der Inhalt des Schieberegisters 513 und des Zählers 509 gleich sind, erscheint ein Rückstellimpuls 2. Hierdurch wird die Summe des Inhaltes des Registers 505 (eine 0) und der logischen 1 im Register 505 gespeichert. Gleichzeitig wird der Inhalt des Zählers 503 auf 2 verändert und der Inhalt des Zählers 509 auf 0. Die durch den Adressengenerator nunmehr angegebenen Speichcrstellcnadressen stehen in Zeile 10 der Tabelle der F i g. 6.

F i g. 7 zeigt ein Schaltungsdiagramm der Vorzcichcnlogis 413. Die Vorzeichenbits des Registers 305 sind mit der Nicht-Exklusivcn-Oder-Schaltung 705 und 707 verbunden: das Vorzeichenbit des Registers 307 ist verbunden mit dem Nicht-Exklusiven-Oder-Giiederri 701 und 703: das Vorzeichenbit des Registers 309 ist verbunden mit den Nicht-Exklusiven-Oder-Gliedcrn 703 und 707; schließlich ist das Vorzeichenbit des Registers 311 verbunden mit den Nicht-Exklusiven-Oder-Glicdern 701 und 705. Das Ausgangssignal der Nicht-Exklusiven-Odcr-Glieder 701, 703,705 und 707 ist verbunden mit den Invertern 709, 711, 713 und 715. Die Ausgangssignaleder Inverter 709,711,713 und 715 sind verbunden mit den Eingängen der Komplementicrcr 313, 319, 315 und 317. Die Arbeitsweise der F i g. 7 ist aus den Schaltiingsdiagrammen ohne weiteres verständlich.

Fig.8 zejgt eine bevorzugte Ausföhrungsform der modifizierten Zweierkomplementierer 341 und 343. Im einzelnen ist der Komplementierer 341 in Fig.8 gezeigt. Die 11 höchsten signifikanten Bits vom Register 303 werden dem Addierer 801 zugeführt- Hierzu wird das Signal, welches von der Vorzeichenlogik 312 zum Komplementierer 313 gesendet wird, addiert und das invertierte Signal, welches zum Kompiementierer 317 gesandt wird (dieses Signal wird durch den Invertierer 803 invertiert).

Addierer 805 addiert das Komplement des Inhaltes des Registers 303. das Signal, welches von der Vorzeichenlogik 312 zum Kompiementierer 313 gesandt wird und das invertierte Signal, welches von der Vorzeichenlogik 312 zum Komplemenlicrcr 317 gesandt wird. In der bevorzugten Ausführungsforni werden Register verwendet, welche sowohl eir Ausgangssignal für den wahren aus auch Für der komplementierten Inhalt abgeben. Der Ausgang des Addierers 801 ist mit dem Eingang von Nichi-Und-Schaltungen 807 und 809 verbunden. Der Ausgang dc.< Addierers 805 ist mit den Nicht-Und-Gliedcrn 811 und 813 verbunden. Das Vorzeichenbit des Registers 303 wird den Nicht-Und-Schaltungen 813 und 809 zugeleitet. Schließlich wird das invertierte Vorzeichenbit de; Registers 303 den Nicht-Und-Gliedern 807 und 80S zugeleitet. Die Ausgänge der Nicht-Und-Glicder 807 und 813 sind mit dein Nicht-Und-Glicd 318 verbunden die Ausgänge der Nicht-Und-Gliedcr 809, 811 sind mi ι dem Nicht-Und-Glied 817 verbunden. Schließlich bildci der Ausgang des Nichl-Und-Gliedcs 817 einen Einganj zum Addierer 347. Die Arbeitsweise des modifizierter Zweierkomplemcniierers ist aus Fig.8 ohne weitere?

deutlich. Es soll jedoch ein Beispiel beschrieben werden.

Es wird angenommen, daß die Vorzeichenbits in der

Registern 305, 307, 309 und 311 die Werte 0110 haben »I« entspricht dem Vorzeichen + und »0« entsprich minus. Aus F i g. 7 ist ersichtlich, daß die Nicht-Exklusiv Oder-Schaltung 701 eine Null am Eingang empfängt unc der Inverter 709 eine Eins am Ausgang abgibt: di< Nicht-Exklusive-Oder-Schaltung 707 hat eine Null an Ausgang, und der Inverter 715 hat eine Eins an seinen Ausgang. Angenommen, daß das Vorzeichenbit de Registers 303 eine Eins ist (positive Zahl in dci signifikanten Bits), ist aus Fig.8 ersichtlich, daß de Addierer 801 die signifikante Zahl in den Registern 30! plus einer Eins (der Ausgang des Inverters 709 plus den invertierten Ausgang des Inverters 715) angibt. Da Vorzeichenbit des Registers 303 bewirkt eine Vorbcrei tung der Nicht-Und-Schallung 813 und 809. Dadurcl erscheint schließlich das Ausgangssignal des Addierer 801 am Ausgang der Nicht-Und-Schaltung 817.

Hierzu S Blatt Zeichnurmcn

Claims (9)

Patentansprüche: U Digitaler Fourier-Analysator einer durch η äquidistante Amplitudenwerte dargestellten Funktion mit Speieherejnriehtungen und den dazugehörigen Adressiereinrichtungen zur Speicherung der Zwischen- und Endresultate, mit einem Multiplizierer und Addierer enthaltenden Rechenwerk zur Bildung und Addition von Teilprodukten, dadurch gekennzeichnet, daß zur Lösung der bei Verwendung des Danielson-Lanraos-(D-L-) und des Cooley-Tukey-(C-T-)Algorithmu& vorkommenden Gleichungen vom Typ A = C + D ■ W und B=C-D^ W, worin A, B, C. D und W binär is dargestellte komplexe Größen sind und W eine Konstante darstellt, a) das Rechenwerk (F i g. 3) die folgenden Einheiten aufweist: — Vormultiplizierer (321,323) zur Bildung von Vielfachen des Wertes W, — Auswahleinrichtungen (325 bis 331) zur Auswahl eines dieser Vielfachen und damit verbundene — Nachmultiplizierer (333 bis 339) zur Bildung der Teilprodukte D ■ W, — eine Vorzeichenschaltung (31.2) zur Steuerung von — Komplementierern (313 bis 319, 341, 343) zur Bildung der Vorzeichen der Teilprodukte, und b) die Adreiiiereinrichtungen (Fig.4 und 5) die benötigten Größen (C, D, W) aus den betreffenden Speichrrstellen auslesen und die neu berechneten Größen (A, 1I)

1. nach dem D-L-Algorithmus in ihrem Fourierkoeffizientenrange (Frequenz) entsprechende Speicherplätze einer Alternativspeicherbank mit π Speicherplätzen abspeichern, sowie

2. nach dem C-T-Algorithnius an den Speicherplätzen abspeichern, aus denen die Ausgangsgrößen (C, DJausgelesen wurden und hierzu die folgenden Einheiten aufweisen:

— eine Taktquelle (407,507),

— einen ersten, zweiten und dritten, von der Taktquelle gesteuerten Zähler (401, 501 ;409,509; 403,503),

— eine vom Überlaufimpuls des ersten Zählers (401) gesteuerte Kippschaltung (411), deren zwei Ausgänge jeweils eine der beiden nach dem D-L-Älgorithmus nötigen Speicherbänke auswählen, wobei die Adressen für A und B vom ersten Zähler abgeleitet werden,

— eine Wechselschaltung (5.'M>) welche die nach dem C-T-Algorithmus notwendige Bitumkehrung der Adressenbits für den Wert ^durchführt, eo wobei entweder die Kippschaltung (411) oder die Wechselschaltunjj (526) je nach Wahl des Algorithmus (D-L, oder C-T) in Funktion gesetzt werden.

2. Digitaler Fourier-Analysator nach Anspruch I. dadurch gekennzeichnet, daß die Auswahlschaltungen (325 bis 331) die Bits der Größe D in Teilergruppen aufspalten und je nach numerischer Größe einer Teilgruppe das betreffende Partia!produkt von ^(Vielfaches von WJden Nachmultiplizierern (333 bis 339) zuführen, die die Partialprodukte mit dem richtigen binären Gewicht versehen und zu Endprodukten kombinieren und daß Addierer (345 bis 351, F i g. 3b) vorgesehen sind, welche zum Punkt D ■ Wdie Größe Caddieren.

3. Digitaler Fourier-Analysator nach Anspruch 2, dadurch gekennzeichnet, daß die Vorzeichciischaltung (312) die Vorzeichen der Größen D und W berücksichtigt und modifizierte Zweikomplementierer (341, 343) steuert, welche zur Größe C eine Korrekturzahl addieren, daß die Komplementierer (313 bis 319) die Nachmultiplizierer (333 bis 339) mit den Addierern (345 bis 351) verbinden und daß Zweierkomplementierer (353 bis 359) vorgesehen sind, welche die Addierer (345 bis 351 mit Rechenwerks-Ausgangsregistern (361 bis 367) verbinden.

4. Digitaler Fourier-Analysator nach Anspruch 3, gekennzeichnet durch zwei weitere Addierer (801. 805, Fig.8), welche jeweils mit dem wahren und dem komplementierten Ausgang eines Rechenwerk-Eingangsregisters (303) zur Speicherung der Größe Cverbunden sind, durch Eingänge der Vorzeichenlogik (312), welche direkt und über einen Inverter (803) mit dem einen dcv beiden weiteren Addierer (801) und einem Volladdierer (804) verbunden sind, wobei der Volladdierer (804) auch mit dem anderen der beiden weiteren Addierer (805) verbunden ist, und durch Torschaltungen (807 bis 818). welche die beiden weiteren Addierer (801, 805) mit den Addierern (345,347) verbinden.

5. Digitaler Fourier-Analysator nach Anspruch 3, gekennzeichnet durch eine Skalenbestimmungsschaltung (375, F i g. 3b und F i g. 9), welche die zwei werthöchsten Bits in den Rechenwerks-Ausgangsregistern (361 bis 367) prüft und bei negativem Resultat, d. h. wenn beide Bits Null sind, Verschiebungssteuerschaltungen (369 bis 374) so steuert, daß die in den Registern (361 bis 367) gespeicherten Zahlen vor der Rückspeicherung in den Speicher (3, Fig. I) um eine Stelle nach links verschoben werden.

6. Digitaler Fourier-Analysator nach Anspruch 5, gekennzeichnet durch einen Zähler (995), welcher die Anzahl der Verschiebungen zählt und damit den Stellenwert der schließlich berechneten Fourierkoeffizienten definiert

7. Digitaler Fourier-Analysator nach Anspruch I, dadurch gekennzeichnet, daß der erste Zähler (401, 501) eine Kapazität von log₂ n/2 Bits aufweist, daß der dritte Zähler (403,503) die Adresse der Größe C angibt und durch einen Überlaufpuls des ersten Zählers zurückgestellt wird, durch ein Schieberegister (413, 513) mit einer Stellenanzahl von I + Iog2 n/2 Bits, welches durch einen Überlaufpuls des ersten Zählers um eine Stelle weilerverschoben wird, durch einen ersten Addierer (417), welcher den Inhalt des Schieberegisters zum Inhalt des dritten binären Zählers addiert und so die Adresse von D erzeugt, durch einen Vergleicher (415) welcher den Inhalt des zweiten Zählers (409, 509) mit den niedersten log₂ n/2 Bits des Schieberegisters vergleicht und einen Ausgangsimpuls erzeugt, wenn Gleichheit vorliegt und durch Torschaltungen (423), welche beim Vorliegen dieses Gleichheitsimpulses den Inhalt des ersten Addierers (417) in den dritten Zähler übertragen.

8, Digitaler Fourier-Analysator nach Anspruch 7 für den D-L-Algorithmus, gekennzeichnet durch ein Register (405) welches vom ersten Zähler (401) zurückgestellt wird und die Adresse der Größe W angibt, durch einen zweiten Addierer (419) welcher den Inhalt des Registers (405) zu den niedersten loga n/2 Bits des Schieberegisters (413) addiert und durch weitere Torschaitungen (425) welche bei Vorliegen eines Gleichhejtsimpulses vom Vergleicher (415) die vom zweiten Addierer (419) gebildete Summe in das Register (405) übertragen, wobei der erste Zähler (401) die Adresse von A angibt und diese durch einen Generator (402) in der binären Position 1 + Iog2 n/2 um Eins erhöhte Adresse die Adresse von B angibt.

9. Digitaler Fourier-Analysator nach Anspruch 7 für den C-T-Algorithmus, gekennzeichnet durch ein Register (405, Fig.5), welches vom ersten Zähler (501) zurückgestellt wird, durch eine Generatorschaltung (527) zur Erzeugung einer logischen Eins, durch- eine Addierschaltung (519), welche das Ausgangssignal der Generatorschaltuing ζυτι Inhalt des Registers (505) addiert und durch Torschaltungen (525), welche die vom Addierer (519) gebildete Summe in das Register (505) übertragen, wenn der Vergleicher (151) einen Gleichheitsimpuls erzeugt, bei der Inhalt des Registers (505) nach der Bitumkehrung (umgekehrte Stellenwerts-Reihenfolge) in der Wechselschallung (526) die Adresse von W angibt und der Addierer (517) die Adresse von B sowie der dritte Zähler (503) die Adresse von A angeben.