DE1801725B2 - Digitaler Fourier-Analysator - Google Patents

Description

Die Erfindung betrifft einen digitalen Fourier-Analysator gemäß Oberbegriff des Anspruches I.

Die Fouriertransformation stellt ein nützliches mathematisches Werkzeug dar, um z. B. aus periodischen Signalen, welche mit starken Störungen behaftet sind, die Nutzinformalion zu ermitteln. Solche gestörte Signalformcn ergeben sich z. B. in der Seismographie. der Elektronencephalographie und in der Radartechnik. Ferner findet die Fouriertransformation eine nützliche Anwendung bei der Leistungsspekuumanalysc. bei Korrelationsberechnungen, bei der Simulation von digitalen Filtern und bei der Erkennung von Fiächenmustern.

Bis jetzt sind hauptsächlich analoge Fourieranalysatoren bekanntgeworden, welche naturgemäß im Auflösungsvermögen, in der Genauigkeit und in den Anwendungsmöglichkeiten beschränkt sind. Andererseits kostet die direkte digitale Berechnung der Fouriertransformation sehr viel Rechnerzeit. Es ist deshalb getrachtet worden, die für das digitale Verfahren notwendige lierechnungszeit abzukürzen und es sind hauptsächlich zwei mathematische Verfahren bekannt, welche eine rasche Berechnung der Fouriertransformation gestatten. Dies sind der sogenannte Danielson-Lanezos-Algorithmus und der Cooley-Tiickcy-Algorithmus (abgekürzt D-I. und C-T). Diesen Methoden liegt eine Darstellung des Eingangssignals in diskreten Amplitudenwerten, welche gleichen /eilabsiand untereinander haben können, zu Grunde, /um Unterschied von einer Fourier-Reiheneniwicklimg eines kontinuierlichen Signals und ties Fourioriniegrals für nichtperiodische Vorgänge spricht man hier \on der diskreten Fouriertransformation. Die genannten Rechenmethoden gestatten einen Zeitgewinn im Verhältnis von /V : logi/V, wobei N die Anzahl der diskreten Ampliludenwerie angibt. Dieser Gewinn in der Berchnungszeit wird möglich gemacht durch eine systematische Benützung der Berechnungsergebnisse des vorhergegangenen Berechnungsschrittes. Die Menge der diskreten Aniplitudenwerte wird durch Halbierung soweit wie möglich aufgeteilt und bei der kleinsten Gruppe mit der Berechnung begonnen. Als Rechenoperationen werden nur Multiplikationen und Additionen von komplexen Größen durchgeführt.

Die beiden genannten Algorithmen sind in einem Artikel von W. T. Cochran »What is the Fast Fourier Transform?« in IEEE Transactions, Band ALJ-15, Nr. 2. Juni 1967, Seiten 45 bis 55 beschrieben. Bei der Berechnung nach der C-T-Methodc stehen die berechneten Koeffizienten nach dem Ende der Berechnung nicht in der richtigen Reihenfolge im Speicher. Hingegen hat diese Methode den Vorteil, daß das Ergebnis eines Uerechnungsschriiies in die vorher von den Operanden besetzten Speicherstellen geschrieben werden kann. Es ist also kein zusätzlicher oder Zwischenspeicher nötig und für die Berechnung von /»-Koeffizienten sind also nur m Speicherstellen nötig. Zum Unterschied hiervon liefert die D-L-Methode ein Koeffizientenergebnis, wobei die Fourierkoeffizienten schon in der richtigen Reihenfolge am Ende der Berechnung im Speicher gespeichert sind. Diese Methode benötigt jedoch doppelt so viel Speicherstellen als die C-T-Methode. Da das Ordnen der Koeffizienten außergewöhnlich viel Zeit erfordert, ist bei Echtzeit-Berechnungen die D-L-Methode vorzuziehen. Falls jedoch eine extrem rasche Berechnung nicht erforderlich ist und wenig Speicherplätze zur Verfugung stehen, ist die C-T-Methode vorzuziehen.

Nach beiden Berechnungsarten sind Gleichungen der

2A = C + D-W, 2B=C-DW

/u lösen. C. D und W sind normalerweise komplexe Größen.

Aus der Druckschrift »Vortrage über Rechenanlagen«, gehalten in Göttingen, 19. bis 23. März 1953. Seiten 141 bis 145, herausgegeben von L. B i e r m a η η . ist ein digitaler Spezialrechner für Fourier-Transfonnulionen bekanntgeworden. Als numerische Methode wird ein einfaches Verfahren benutzt, das im wesentlichen auf die Ausführung eines Sortierprozesses hinausläuft. Zu sortieren und addieren sind dabei reelle Zahlen. Die bekannte Einrichtung gestattet nicht die Verwendung der beiden oben beschriebenen, vorteilhaften Algorithmen. Aus der DE-AS 11 30 208 ist ein digitales Rechengerät zur Berechnung des Ausdruckes N + qf bekanntgeworden. Die digitale Zahl N ist dabei in binärer Form auf einem Aufzeichnungsträger aufgezeichnet, wobei vor der Auswertung dieser Zahl eine Korrektur qf algebraisch addiert werden soll, die das Produkt einer festen numerischen Größe q, deren Wert einstellbar sowie positiv als auch negativ sein kann und einer veränderlichen numerischen Größe /' ist. Die Verwendbarkeit dieser bekannten Einrichtung /uv Lösung der in den beiden oben beschriebenen Algorithmen vorkommenden ähnlichen Gleichungen scheitert jedoch daran, daß in den beiden Algorithmen die mathematischen Größen komplex sein können, d. It.

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jeweils einen Real- und einen Imaginärteil aulweisen, so daß die bei Produklbildung von komplexen Größen entstehenden l'roduktgleiehtingen von der bekannten Einrichtung nicht mehr gelöst werden können. Die bekannte Einrichtung weist außerdem durch ihre Beschränkung auf bitscriclle Verarbeitung den Nachteil der langsamen Arbeitsweise auf. der sich gerade beim Lclitzeitbetricb sehr störend auswirkt.

Der Erfindung liegt daher die Aufgabe zugrunde, einen digitalen, diskreten Echizeit-Fouricr-Analvsaior anzugeben, welcher die zeitsp .rende Berechnung vom Fourierkoeffizienlen mit geringem Mehraufwand nach den beiden obengenannten Rechnungsmethoden gestattet, wobei beim Wechsel von in einem Algorithmus zum anderen nur geringfügige Umschaltungen nötig sein sollen.

Eine Einrichtung zur Lösung dieser Aulgabe ist im Kennzeichen des Anspruchs 1 beschrieben.

Die von der Erfindung vorgeschlagene Einrichtung ermöglicht also mit weitgehend denselben Bauteilen eine Berechnung nach beiden oben beschriebenen Algorithmen durchzuführen, so daß wahlweise die Vorteile der beiden Algorithmen (Geschwindigkeit bzw. geringer Speicherbedarf) ausgenutzt werden können. Hierbei isi bei einem Wechsel von einem Algorithmus zum anderen hinsichtlich des Rechenwerks keine Umschaltung nötig. Lediglich in den Einrichtungen zur Adressierung des Speichers zum Auslesen und Einsehreiben der benötigten Größen muß bei Verwendung des D-I.-Algorithmus eine Kippschaltung zur Auswahl der beiden zu verwendenden Speicherbänke, und bei Verwendung des C-T-Algorithmus eine Wechselschaltung vorgesehen werden, welche die Bitfolgc zur Adressierung der Größe IVumkehrt.

Die Erfindung soll nachfolgend an Hand eines Ausführungsbeispiels näher erläutert werden. Es zeigt

F" i g. 1 ein allgemeines Blockdiagramm des Fourier-Analvsators nach der vorliegenden Erfindung.

F" i g. 2a eine graphische Darstellung der Berechnung einer Achtpunktreihe, durch den D-L-Algorithmus.

Hg. 2b eine graphische Darstellung der Berechnung einer Achtpunkireihe durch den C-T-Algorithmus.

F i g. 3 eine Ausführungslorm des Rechenwerks.

F i g. 4 eine Ausführungsform des Adrcssengeneralors für den D-I.-Algorithmus,

F ig. 5 eine Ausführungsform dc:> Adrcssengcnerators für den C-T-Algorithmus.

I ι g. 6 die verschiedenen Zustünde, welche die in den I i g. 4 und 5 gezeigten Register während der verschiedenen Stufen der Berechnung einer vollständigen Achspunkt reihe einnehmen,

I" i g. 7 eine Auslührungsform der Vorzeichenlogik min F ig. 3.

F i g. 8 eine Ausführungsform der modifizierten Zwcierkomplemcnlicrer 341 und 343 in F i g. 3.

F i g. 9 eine Ausführungsform der .Skalenlogik 375 in Fig. 3,

Fig. IO eine Aiisl'ühningsl'orni der Vcrschiebesleue-Hingen 3β9, 371, 37 3 oder 374 in F" i g. 3.

F'ig. I zeigt eine Ausführungsform des Fourier-Analysators. Dem Rechenwerk I werden die im Speicher 3 gespeicherten Operanden zugeführt. Aus den Operanden C'. D und H'w erden die Größen A und Π nach den iibenerwähnlen Formeln berechnet. Da die Größen C. I) und IV alle komplex sein können, werden in dem Rechenwerk die nachfolgenden Berechnungen diirchge-InIiM:

,('„ I

A₁ = V₂C₍ + ^l ₂D,W_R + ' ₂D_RW,. (4)

Br = V₂ Γ,,-S D₁₁W₁, + ¹',D₁W₁. (5)

B₁ = V₂ C₁ -V₂ D₁W₁₁-V₂D₁, IV₁. (6)

I iir beide erwähnten Algorithmen kann das gleiche Rechenwerk verwendet werden.

Ls ist gezeigt worden, daß der höchste Wert eine^ Koeffizienten in einem bestimmten Z\klus nicht größei sein kann als |2mal dem höchsten Weil in einem vorhergehenden Zyklus. Bedingt durch diese Tatsache kann das Rechenwerk ohne Gleitkomma arbeiten. Es ist jedoch ein Abfühlen der zwei werthöchsten signifikanten Bits eines Koeffizienten in jedem Zyklus nötig Wenn dieser Tesi negativ verläuft, wird die Größe um eine Stelle nach links verschoben (mit 2 multipliziert) wenn sie in den Speicher" zurückübertragen wird, um! der Inhalt eines Zählers wird um I erhöht.

Weitere besondere Merkmale des Rechenwerkes ! sind eine Vorschau-Zweierkomplement-Arithmetik. um: eine Vormultiplikalionscinrichtung, welche Teilproduk te bildet und in der erfindungsgemäßen Einrichtung eine vorteilhafte Verwendung findet.

Der Adressengencrator 2 bezeichnet die Speichersteilen, von welchen die Größen ausgelesen und zum Rechenwerk übertragen werden sollen. Ebenso gibt dei Adresscngcneralor die Speicherstellen an. in denen dii Größen nach der Berechnung wieder gespeichert werden. Diese Speicherstellen ergeben sich aus der F i g. 2a und 2b.

F i g. 2a zeigt eine graphische Darstellung dei Berechnung von Fourier-Kocffizienien nach den D-l.-Algoriihmus für 8 Einpunktreihen. Ein direktei Amplitudenwert stellt seine eigene Einpunkt-Fourier-Reihe dar. Im ersten Zyklus der mathematischer Berechnung werden die Größen ΛΊ, bis X; benötigt tint in den Spcichersiellen 0 bis 7 gespeichert. Die Hochzah zu einer Größe gibt den mathematischen Zyklus und dei Index zu der Größe den Schritt im Zyklus an. So zeigl z. IJ. Xl, an. daß die Berechnung im nullten Schrill voir ersten Berechnungszyklus verläuft.

Von den Konstanten IVwird angenommen, daß sie ir den Speicherslcllen 0 bis 7 gespeichert sind. Obwoh hier also die Speicherstellen 0 bis 7 zweimal verwendet wurden, ist es für den Fachmann ohne weiteres klar, wit durch Addition einer Konstanten zu einer Adresse dei Bereich für die einen Größen verschoben werden kann.

Während des ersten Zyklus wird A'ö zu Xl multipliziert mit VV₄ addiert. Gleichermaßen wird Xl /ι: A] · IV₀ addiert (Summe = Xl). Während des Zyklus : wird Α'ϊ zu A! ■ W₁, (Summe = Xl) und X\ ■ IV (Summe = A^) addiert. Wenn man A4 in die von· Diagramm angezeigte Speichcrstcllc speichern würde würde dadurch A'J im Speicher überschrieben werden Dieser Wert wird jedoch in einer späteren Berechnung noch gebraucht. Aus diesem Grunde benötigt dei D-l.-Algorithmus zwei Speicher. Man könnte der /weiten Speicher eventuell dadurch einsparen, dal.¹ Zwischenspeicher, wie z. B. Verzögerungsleitungen vorgesehen würden.

F" i g. 2b zeigt in ähnlicher Weise die mathematische Berechnung nach dem C-T-Algorithmus. Der erste Zyklus im C-T-Algorithmus ist identisch mit dem ersten Zyklus nach dem D-I.-Algorithmus. Im zweiten Zyklus wird Xl zu Xl ■ HI, (Summe - AjJ) und Al'· IV (Summe = A₂) addiert. Da weder X\ noch A'o nacli dieser Berechnung wieder gebraucht werden, können die («rollen A'J und X\ in die Speichcrslellen

geschrieben werden, worin vorher die Größe Xo und Af stunden.

I'iir den Speicher 3 kann jede beliebige Konstruktion verwendet werden. Zeitgeber- und Speicherzugriffs-Sehalluug 4 müssen der Arbeitsgeschwindigkeit des Speichers 3 sowie des Rechenwerkes 1 angepaßt werden. Zeitgeber- und ZugrilTs-Schaltung bilden jedoch nicht Gegenstand der vorliegenden F.rfindung.

Zusammenfassend ist aus I'ig. 1 ersichtlich, wie das Rechenwerk 1 und der Adressengenerator 2 mit der m Zeitgeber- und Speicher-Zugriffsschaltung 4 verbunden sind. Speicher 3 ist mit der Zeilgeber- und Speiehcrzugriffs-Schaltung 4 verbunden. Die Schaltung 4 stellt eine Zwisclienspeichcrungs- und Zei(steuernngs-Schahung dar und dient zur Übertragung der Größen in den und i> von dem Speicher 3.

In I'i g. 3 ist eine bevorzugte Ausführungsform des Rechenwerkes dargestellt. Hin Größenpaar C und D werden vom Speicher ausgelesen, in Real- und Imaginärteil geteilt und in den Registern 301, 303, 305 -< > und 307 gespeichert. Der Real- und Imaginärteil der Konstante IVi₁ wird in den Registern 309 und 311 gespeichert. Die Vorzeichenbits in den Registern 305, 307. 309 und 311 werden der Vorzcichcnlogik 312 zugeführt. Die Vorzeiehenschaltung 312 bestimmt das 2^r> Vorzeichen der verschiedenen zu berechnenden Teilprodukte. DrWh, D₁Wr, DiW₁ und DkW';. Die Vorzeichen dieser verschiedenen Teilproduktc werden den Komplcmcnticrcrn 313, 315, 317 und 319 (Γ ig. 3b) zugeführt. Y i g. 7 zeigt die Ausführung der Vorzeichen- in schaltung 312.

Gleichzeitig werden die signifikanten Bits, d.h. alle Bits außerdem V.H'zcichenbil, der Register 309,311 den Multiplizierern 321 und 323 zugeführt. Diese Vormuliiplizicrcr 321 und 323 formen Partialproduktc Wr, r> 2 Wr... 7 Wr und W₁. 2 IV,... 7 W,. Diese Partialproduktc werden den Auswahlschaltungen 325, 327, 329 und 331 zugeführt. Die signifikanten Bits des Registers 307 werden den Auswahlschaltungen 325 und 331 zugeführt; die signifikanten Bits des Registers 305 4ii werden den Auswahlschaltungen 327 und 329 zugeführt. Die Auswahlschaltung unterteilt die zugeführte binäre Zahl in Gruppen zu je 3 Bits. Diese Drcibit-Zahlen geben an, welches der von den Vormultipliziercrn 321 und 323 gebildeten acht Partialprodukte in den 4^r> Nachmultiplizierern 333, 335, 337 und 339 kombiniert werden sollen. In diesen Nachmultiplizierern werden die verschiedenen ausgewählten Partialproduklc von Wr mit der erforderlichen Potenz von 2 multipliziert und ergeben kombiniert das resultierende Produkt. ^r><>

Zum Beispiel wird angenommen, daß der Inhalt des Registers 307, Dr, 11011100110 sei. Die Auswahlschaltung 325 und 331 formt aus dieser 12-Bitzahl vier getrennte Drcibitzahlcn (110; 111; 001; 110). Jede dieser Dreibit Zahlen wird dazu verwendet, ein entsprechen ^r>^r> des Partialprodukt(d. h. 6 Wr;7 Wr; Wrund 6 Wr) vom Vormultiplizierer auszuwählen. Der Nachmultiplizierer 333 bildet aus diesen vier Teilprodukten das vollständige Resullatprodukt:

Ml

D_RW_K = b\V_R ■ 2" + 1W_K ■ 2" + W_R ■ 2* + 6H'„ · 2".

(7)

Die oben beschriebene Kombination vom Vormulii- (Λ plizicrcr, Auswahlsehalter und Nachmultiplizierer stellt eine bevorzugte Ausfühningsform dar. Hs ist jedoch ohne volleres ersichtlich, daß auch andere Kombinationen gewählt werden können und z. B. der Nachmultiplizierer eingespart werden kann.

Die von den Nachmullipliziercrn 333, 335, 337 und 339 berechneten Produkte können entweder positiv oder negativ sein. Diese Produkte werden den Komplemcntierern 313, 315, 317 und 319 zur Berücksichtigung des Vorzeichens zugeführt. Abhängig von der Anzeige der Vorzeiehenschaltung 312 erzeugen die Komplementiercr 313, 315, 317 und 319 gegebenenfalls ein Einerkomplement der verschiedenen Produkte. Die Ausgangsgrößen der Komplementiercr sind dann brauchbar für eine Addition zu anderen Produkten, wodurch schließlich der gewünschte Koeffizient A und /iberechnet wird.

Die Ausgangssignale der Vorzeiehenschaltung 312 werden auch den modilizierten Zweierkomplcmcntierern 341 und 343 zugeführt. Da die Komplementieret· 313,315,317 und 319 ein Einerkomplement erzeugen, ist eine Korrektur notwendig, wenn diese Ausgangsgrößen zu einer größeren positiven Zahl addiert werden und somit sich eine um 1 zu kleine Summe ergibt. Diese Korrektur wird in den modifizierten Zweierkomplementierern 341 und 343 durchgeführt. Die Komplementiercr 341 und 343 addieren die Anzahl von Einerkomplementen, welche von den Komplcmenticrern 313,315, 317 und 319 erzeugt wurden. Diese Anzahl der Komplemente ist nicht nur abhängig von den ursprünglichen Vorzeichen der verschiedenen Faktoren, welche miteinander multipliziert das Endprodukt ergeben, sondern auch von den Vorzeichen der verschiedenen Addenden in den Gleichungen (2) bis (6). Als Beispiel soll die Berechnung von ΑΉ betrachtet werden, wenn Cκ und D'r negative Größen und Ti, W'i und W'r positive Größen sind. Gleichung (1) kann wie folgt entwickelt werden, wobei ein Querstrich das Einerkomplement angibt:

+ I) + ¹Z₂(DTW₁ + 1)
+ (DTWj). (8)

Aus Gleichung (8) ist ersichtlich, daß 3 zur Einerkomplement-Endsumme addiert werden muß, um die doppelte wahre Summe zu erhalten.

Diese Korrekturzahl wird zum Einerkomplement der Register 301 und 303 durch die modifizierten Zwcicrkomplcmcntiercr 341 und 343 addiert. Jeder der modifizierten Zweicrkomplcmcntiercr hat zwei Ausgänge, einen Ausgang zu jedem zugehörigen Addierer 345, 347, 349 und 351. Ein Eingang des Addierers 345 wird also gebildet vom Ausgang des modifizierten Zweicrkomplementierers 341 und weitere Hingänge von Ausgängen der Komplementiercr 313 und 317, der andere Ausgang des modifizierten Zweierkomplementierers 341 sowie die Ausgänge der Komplementieret· 313 und 317 bilden die Hingänge zum Addierer 347. Ähnlich bildet ein Ausgang des modifizierten Zweierkomplementicrcrs 343 mit Ausgängen von den Komplemcntierern 315 und 319 die Hingänge zum Addierer 349; der andere Ausgang des modifizierten Zweierkomplcmenticrers 343 sowie die Ausgänge von den Koinplcmentierern 315 und 319 bilden die Eingänge zum Addierer 351. Die Addierer 345, 347, 349 und 351 erzeugen entsprechend die Ausgangsgrößen 2 An, 2 Rn, 2 .4/und 2 Bi. Diese Ausgänge weiden den Zwcierkomnlcmcnlierern 353,355,357 und 359 zugeführt.

Da die von den Addierern 345, 347, 349 und 351 gebildeten Summen zweimal den wahren Koeffizienten darstellen, ist eine Teilung durch 2 nötig. In der bevorzugten binären Ausführungsform wird diese Division durch geeignete Auswahl der Leitungen zwischen den Addierern 345, 347 und 351 und den Komplementierern 353, 355, 357 und 359 durchgeführt, d. h., die Größen werden um eine binäre Stelle nach rechts verschoben.

Die zuletzt genannten Komplementierer erzeugen to ein Zweierkomplement (vollständiges Komplement) der Ausgangsgrößen der zugehörigen Addierer, wenn ein solches Komplement nötig ist. Da bei der Zweierkomplementbildung normalerweise ein Addierer gebraucht wird (jedes Bit wird invertiert und eine I wird addiert). können die Komplementierer 35.3, 355, 357 und 359 die Summe abrunden, ohne zusätzlichen Zeitverlust für ein mögliches Durchlaufen des Übertrags. Die Ausgänge der Komplementiercr 353, .355,357 und .359 werden den Schieberegistern 361, 363,365 und 367 zugeführt.

Die Konstruktion eines modifizierten Zweierkomplementierers wird in Fig. 8 gezeigt. Der Aufbau der Vorzeichenschaltung 312 wird in F i g. 7 gezeigt.

Der vollständige Inhalt der Register 361,363,365 und 367 wird der Verschiebesteuerung 369,371,373 und 374 zugeführt. Eine genaue Beschreibung dieser Verschiebesteuerungen wird in Fig. 10 gegeben. Die zwei werthöchsten Bits in diesen zuletzt genannten Schieberegistern werden auf die Skaienbestir.imungsschalmng 375 gegeben. Eine genaue Darstellung der Skalenbe- jo stimmungsschaltung 375 ist in F i g. 9 gegeben.

Aus F i g. 9 ist ersichtlich, daß die Eingänge von jedem der Register 361,363,365 und 367 mit den lnvertern 976 bis 983 verbunden sind. Die Ausgänge dieser Inverter bilden die Eingänge zu einer Nicht-Und-Schaltung 985. π Der Ausgang der Nicht-Und-Schaltung 985 bildet einen Eingang zu einer Verriegelungsschaltung 987. Der andere Eingang zur Kippschaltung 987 wird von einer Taklpulsschaltung gebildet. Die Kippschaltung 987 hat zwei Eingänge, zwei Ausgänge und zwei Steuerleitun- -to gen. Diese beiden Steuerleitungen sind in Fig. 9 mit Taktpuls- und Rückstellung bezeichnet. Nach dci Rückstellung erzeugt die Kippschaltung 987 an dem unteren Ausgang eine logische »1«. Der Taklpuls gibt den Stand der Kippschaltung 987 auf die Ausgangslei- r> lung. Der obere und der untere Ausgang der Kippschaltung 987 bilden den oberen und den unteren Eingang zu einer anderen Kippschaltung 989. Der obere Ausgang der Kippschaltung 987 bildet außerdem einen Eingang zur Nicht-Und-Schaltung 991. Der andere w Eingang zur Nichi-Und-Schaltung 991 wird von einem Rückstcllimpuls 1 gebildet, welcher der Überlaufpuls des binären Zählers 401 ist, wie unten im Zusammenhang mit Fig.4 noch beschrieben wird. Der Ausgang lies Nieht-Und-Gliedes 991 bildet den Eingang zu einer ^r>^r> Inverterschaltung 993, deren Ausgang den Eingang zum Zähler 995 bildet.

Der Überlaiil'puls vom binären Zähler 401 bildel außerdem den Eingang zu einem Inverter 997, dessen Ausgang mit dem Rückstelleingang der Kippschaltung w) 987 verbunden ist. Der Übeilaulpuls 1 bildet außerdem den Taktpulseingang für die Kippschaltung 989. Der obere und der unlere Ausgang der Kippschaltung 989 bilden den Nicht-Schieben- und den Schieben-Eingang zur Verschiebesteuerung .369, 371, 37.3 und 374. iv.

Normalerweise, wenn die beiden werthöchsten Bils in den Registern 361, 363 und 365 und .367 »0« sind, erzeugen die Inverter 976 bis 983 alle ein Ausgangssignal. Dadurch entsteht am Ausgang der Nicht-llnd-(iliedes985 kein Ausgangssignal, die Kippschaltung 987 steht auf »0« und auch die Kippschaltung 989 auf »0«. Aus F ig. 10 ist ersichtlich, daß die Verschiebesteuerungen 369, 371, 373 und 374 den Inhalt der Register 361, 363, 365 und 367 um ein Bit nach links verschieben und den Inhalt des Zählers 995 um I erhöhen.

Wenn jedoch eines der Register 361, 363, 365 und 367 eine »I« in einem der beiden werthöchsten Bits enthalt, erzeugt die Nicht-Und-Schaltung 985 eine »I«. Nach Erscheinen des Taktpulses speichert die Kippschaltung 987 also eine »I«. Wenn der Rückstellpuls I anliegt, zeigt die Kippschaltung 989 eine »I«. und ein Nieht-Sehieben-Impuls wird zur Verschiebesteuerung 369, 371, 373 und 374 gesendet. Ebenso stellt der Riickstellimpuls 1 die Kippschaltung 987 zurück, so il.il.i eine »0« darin gespeichert ist. Gleichzeitig mit dem Rückstellimpuls I geht der Ausgang des Nicht-Uinl-Gliedes 991 auf Null und wird derV.ähler 995 um I weitergeschaltel.

Der Zähler 995 enthält also am Ende der vollständigen Berechnung der Fourier-Koeffizienten die genaue Anzahl der erfolgten Verschiebungen. Aus dieser Anzahl kann leicht der Stellenwert der Koeffizienten berechnet werden. Mit Ausnahme der im Zusammenhang mit Fig.^L) beschriebenen Funktionen benutzt die erfindungsgemäße Einrichtung also ein festes Komma.

In F" i g. 10 ist eine bevorzugte Ausführungsl'orm der Verschiebesteuerungen 369, 371, 373 und 374 gezeigt. Als Beispiel soll die Schaltung 369 dargestellt werden. Das werthöchste Bit des Registers 361 bildet einen Eingang zum Nicht-Und-Glied 901. Der andere Eingang zum Nicht-Und-Glied 901 wird von der Nicht-Schieben-Leitung von tier Skulenbcstimmung (Fig. 9) gebildet. Das bis auf eins werthöchste Bit (A/5W-1) bildet einen Eingang zum Nicht-Und-Glied 90.3: der andere Eingang wird durch die Verschiebeleitung von der Schaltung 375 gebildet Die Ausgänge der Nichl-Und-Glieder 901 und 903 bilden den Eingang zum Nichi-Und-Glied 905. Wenn ein Nicht-Verschieben-Signal anliegt, wird am Ausgang des Nieht-Und-Gliedes 905 ein Signal erzeugt, welches das werthöchste Bit darstellt. Wenn jedoch auf der Schiebe-l.eitung ein Signal 1 liegt, erzeugt die Nicht-Und-Schaliiing 905 das bis auf eines werlhöchste Bit.

Die Nichl-Und-Glieder 901, 90.3 und 905 bilden eine Bit-Schiebeschaltung. Die Anzahl dieser Bit-Schiebeschalümgen ist gleich der Anzahl der signifikanten Bits im Register 361. Die .Schiebeschaltung 921 zusammen mit i\cn gleichen Bit-Veischiebeschaltiingen 92.3, 925 ... 927 erzeugen am Ausgang der Verschiebesteuerung .369 ein Signal, welches entweder gleich ist dem Eingangssignal oder ein Signal, welches das werthöchste I3it nicht enthält, je nachdem ob ein Nicht-Verschieben- oder Verschieben-Signale anliegt.

In F i g. 4 wird ein für die D-I.-Variante geeigneter Adressengenerator 2 gezeigt. Dieser besieht aus einem binären Zähler 401 mit einer Kapazität von log_> n/2 Bits. Der Inhalt lies binären Zählers 401 stellt die Adresse dar, in welcher die /l-Größe gespeichert werden soll. Die Adresse, in welcher die W-GmUe gespeichert werden soll, wird gebildet durch Addition einer Eins von der Schallung 402 zur Bitposilion, welche um I höher ist als die größtmögliche Adresse vom binären Zähler 402. Der Generator 402 erzeugt ein Signal, welches einer logischen »1« entspricht, l'icv I 'berhuif des Zählers 401 erzeugt einen Kückstellimpuls, welcher als Rückstellimpuls I bezeichnet wild und ilen binären Zähler 403 und

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das Register 405 zurückstellt. Der Inhalt des biniiren Zählers 401 wird um I erhöht für jeden Takipuls vom Generator 407.

Der Taktpuls vom Generator 407 winl auch den Zählern 409 und 403 zugeführt. Gesteuert vom Überlaulpuls vom Zähler401 erzeugt die Kippschaltung 411 ein Auswahlsignal für den gerade nicht gebrauchten Speicher. Der Überlaufimpiils vom Zähler 401 verschiebt außerdem das Register 413 um eine Stelle, nämlich von links nach rechts. Der Inhalt des Schieberegisters 413 wird als binäre Zahl vom Vergleicher 415. vom Addierer 417 und vom Addierer 419 gelesen. Die Beschallung 421 empfängt das Bit. welches vom rechten Ende des Schieberegisters 413 herausgeschoben wurde und schiebt dieses Bit beim nächsten Küekstellimpuls I in den links gelegenen Eingang des Schieberegisters 413. Das Bit in der Bilschallimg 421 wird nicht als Bit hoher Ordnung der binären /ah! !c^isiiijrt. welche als im Schieberegister 413 gespeichert betrachtet wird. d.h. wenn die Bitschaltung 421 die binäre »1« einhält, wird die als im Schieberegister 413 gespeicherte binäre Zahl als »0« betrachtet. Durchwegs fühlt der Addierer 417 das in der Bitschaluing 421 enthaltene Bit ab, d.h. wenn in der Bitsehaiuing 421 das binäre Bit gespeichert ist. sieht der Addierer4I7 eine »I« im höchsten Bit der Kombination VOn(I + log: n/2) Bits vor.

Der Inhalt des Zählers 409 erhöht sieh also um I bei jedem Taktpuls vom Generator 407 Die im Zahler 409 enthaltene Zahl wird mit der im Schieberegister 413 enthaltenen Zahl durch den Vergleicher 415 verglichen. Wenn die beiden Nummern übereinstimmen, erzeugt der Vergleicher 415 einen Rückstelipuls, den Rückstellpuls 2. Dieser Rücksiellpuls 2 stellt den Zähler 409 zurück und steuert die Torsciialtungen 423 und 424.

Der Zähler 403 erzeugt die Speicheradresse, von welcher die ('-Informationen ausgelesen wird. Die im Zähler 403 enthaltene Zahl wird dem Addierer 417 zugeführt, der auch die im Schieberegister 413 enthaltene Zahl empfängt. Die Summe dieser beiden Zahlen stellt die Adresse dar. von welcher die D-Information gelesen wird. Wenn ein Rückstellimpuis 2 vom Vergleichet' 415 erzeugt wird, wird die Torschaltung 423 geöffnet und auf diese Weise die vom Addierer 417 erzeugte Summe im Zähler 403 gespeichert.

Das Register 405 erzeugt die Adresse, von welcher die WV-Konstante gelesen wird. Der Inhalt des Registers 405 und des Schieberegisters 411 werden durch den Addierer 419 addiert. Wenn ein Rückstellimpuls 2 erzeugt wird, wird der Inhalt des Registers 405 durch die vom Addierer 419 erzeugte Summe ersetzt.

Beispiel

Die Arbeitsweise des Adressengenerators wird nun im Zusammenhang mit den I" i g. 4 und b an einem Beispiel illustriert. Γ·' i g. b zeigt den Inhalt der verschiedenen Register und Zähler in einer vollständigen Berechnung einer Achtpunktserie nach dem Danielson-I.anczos-Algoritlimus.

Da /i = 8 ist. enthält der binäre Zählei· 401 zwei Bits, und der Zähler 403 vier Mits; das Schieberegister 413 enthalt zwei Bits und auch der binäre Zähler 409 enthält zwei Bits, Es wird angenommen, dall sich die genannten Zähler und das Schieberegister in dem in der ersten Zeile in l-'ig. b gezeigten Zustand befinden, d. h. Zähler 401 enthält eine 0, Zähler 403 enthält auch eine 0. Schieberegister 413 enthält das gesetzte Bit in der liitschaluing 421. das Null angibt, und tier binäre Zähler enthält eineO.

Die Adresse, von welcher die ( -1 !iformation gelesen werden soll, wird durch ilen Ziihler 403, d. h. 0, ) angegeben. Da sowohl das Schieberegister 413 als auch die Bitschaltung 421 eine 4 enthalten, ist die D-Adresse 4, d.h. der Inhalt des Schieberegisters 413 wird zum Inhalt des Zählers 403 addiert. Die Adresse der .'1-Gröl.le ist 0, und die Adresse der /J-Größe ist 4. Die

in IVVAdresse wird vom Register 405 angegeben, ist also 0.

Der Taktpulsgeneralor 407 erzeugt einen Impuls, welcher eine ! in den Zählern 401,40 3 und 409 speichert. Die ("und die D-Adresse sind also I und 5 und die A-

i") und B-Adressen sind I und 5. Da weder der Zähler 401 überläuft, noch der Vergleicher 415 ein Gleiehheitssignal erzeugt, wird kein Rückstellimpuis erzeugt. Auf ähnliche Art erhöht sich in ilen folgenden drei Schritten, wie in I" i g. 6 gezeigt, der Inhalt der Zähler 401,403 und

.'ο 409. Die im vierten Berechnungsschritt gülligen Adressen lauten wie folgt: C-Adresse 3, D-Adrcsse 7, /i-Adresse 3, B-Adresse 7. Die Konstante W_K ist noch immer an der Adresse 0 gespeichert, wie durch das Register 405 angezeigt wird.

2) Beim nächsten vom Generator 407 erzeugten Taktimpuls erhöht sich der Inhalt des Zählers 4Oi auf vier und erzeugt der Zähler also einen (Jberlaufimpuls, wodurch sein Inhalt auf Null zurückgestellt wird. Der vom Zäl-'er 401 erzeugte Rückstellimpuis 1 stellt das

in Register 405 zurück (der Inhalt des Registers bleibt also Null), das Schieberegister 413 wird um ein Bit nach rechts verschoben und speichert somit eine 2, und der binäre Zähler 304 wird auf Null zurückgestellt. Während dieses Adressen-Erzcugungsschriües wurden also die

r> verschiedenen Ziihler und Register zurückgestellt, so daß die nun darin enthaltenen Adressen die während des zweiten Berechnungszyklus notwendigen Adressen darstellen. Der nächste Rückstellimpuis wird nach der nächsten Berechnung erzeugt. Der Taktpuls gibt cine I

4ii in den Zähler 409, wodurch der Inhalt des Zählers 409 und des Schieberegisters 413 auf 2 kommt. Der Vergleicher 415 zeigt Gleichheit an und erzeugt einen Rückstelipuls 2. Der Rückstellpuls 2 stellt den Zähler 409 auf 0 zurück und übertragt die vom Addierer 417

π erzeugte Summe in den binären Zähler 403. Eine 4 wird also auf den Zähler 403 gegeben, welches die Summe ist des vorhergehenden Inhalts (eine Zwei) des Zählers 403 nach dem letzten Takipuls und des Inhaltes des Schieberegisters 413 (zwei). Ebenso wird die vom

ίο Addierer 419 erzeugte Summe (eine zwei im Register 405 gespeichert.

Auf ähnliche Weise durchläuft der Adressengenerator 2 alle für den D-l.Algorilhmus notwendigen Adressen. Für eine korrekte Arbeitsweise ist es nur

ν. notwendig, daß der Rücksiellpuls 1 Priorität hat vor dem Rückstelipuls 2 und auch die anderen bereits genannten Notwendigkeiten beachtet werden. Wenn also Rücksiellpuls 1 und Rückstelipuls 2 zugleich erzeugt werden, soll der Zähler 403 auf Null

w) zurückgestellt werden und nicht die vom Addierer 417 erzeugte Summe übernehmen.

Die Adressengeneratoren, welche für den I)-T- und D-l.-Algorithmus notwendig sind, unterscheiden sich iitii' in geringem Maße. Wie bereits erwähnt, werden

in beim Cooley-Tuckey-AlgorithiiHis die an einer Speicherstelle gespeicherten Grollen durch die neu berechneten Größen ersetzt (siehe I'ig. 2b). Es ist also nur notwendig, die C- und D-Adressen, welche vom

Zähler 403 und vom Addierer 417 erzeugt werden, sowohl /um I.esc- ills mich zu Einxchreiboperalionen /ii benützen. Der Eingang zum Addierer 419 muß vom Schieberegisler 413 losgetrennt werden. Als Ersaiz hierfür erhall diesur lüng:,ng eine logische »I«. Ferner muß das Register 405 umgekehrt gelesen werde:!, d. Ii. das höchstwertige liil muß als niederstes Bit gelesen werden und umgekehrt. Diese binare Zahl mit I imwechslung des Stellenwertes der Bils stellt die H'/v Adresse dar.

Mil ilen oben angegebenen Modifikationen erliilll der in I i g. 5 dargestellte Adressengencrator den in F i g. b dargestellten Funktionsablauf und erzeugt die liir den C '-D-Algorithmus benötigten Spcichersiellen-Adressen. In l-'ig. 5 wurden iihnliche Bezugszeichen verwendet wie in I- ig. 4. Der Zusammenhang zwischen den in I' i g. 4 und den in F i g. 5 verwendeten Bez.ugszeichen isi ohne weiteres deutlich.

Fs wird nun Bezug genommen auf F i g. b. Spähe C-T. Berechnung von HV Die Berechnung der Einspeicheriinti Auslescadrcs.se isi gleich der Hcrechnung der Einspeicheradresse nach dem D-L-Algorithmus wie oben beschrieben. Als Beispiel der Berechnung der HVKonsuiiite wird auf die Tabelle, Zeile 9. Fig. b verwiesen. Zu diesem Zeitpunkt enthält der binäre Zähler 501 0. der binäre Zähler 503 ebenfalls 0 und das Register 505 auch 0. Nach Erscheinen des Taktpulses werden die Zähler 501,503 und 505 auf 1 erhöht. Da der Inhalt des Schieberegisters 513 und des Zählers 509 gleich sind, erseheint ein RUekstellimpuls 2. Hierdurch wird die Summe des Inhaltes des Registers 505 (eine 0) und der logischen I im Register 505 gespeichert. Gleichzeitig wird der Inhalt des Zählers 503 auf 2 verändert und der Inhalt des Zählers 509 auf 0. Die durch den Adressengenerator nunmehr angegebenen Spcicherstcllenadrcssen stehen in Zeile 10 der Tabelle der F i g. t>.

F i g. 7 zeigt ein .Schaltungsdiagramm der Vorzeichen logis 413. Die Vorz.eichenbits des Registers 305 sind mit der Nieht-Exklusiven-Oder-Schaltung 705 und 707 verbunden; das Vorzeichenbit des Registers 307 ist verbunden mit dem Nicht-Exklusiven-Odcr-Gliedern 701 und 703; das Vorzeichenbit des Registers 309 ist verbunden mit den Nicht-Exklusiven-Oder-Glicdern 703 und 707; schließlich ist das Vorzeichenbit des Registers 311 verbunden mit den Nicht-Exklusivcn-Oder-Gliedern 701 und 705. Das Ausgangssignal der Nicht-Exklusivcn-Odcr-Glieder 701,703,705 und 707 ist verbunden mit den Invertern 709, 711, 713 und 715. Die Ausgangssignalc der Inverter 709, 711, 713 und 715 sind verbunden mit den Eingängen der Komplementieret-313, 319, 315 und 317. Die Arbeitsweise der F i g. 7 ist aus den SchalUingsdiagrammen ohne weiteres verständ-I i g. 8 zeigl eine bevorzugte Ausliihrungsform de modifizierten Zweierkomplcmenliercr 341 und 343. In einzelnen ist der Komplementiere]· 341 in Fig.!

gezeigt. Die 11 höchsten signifikanten Bils vom Registe 303 weiden dem Addierer 801 zugeführt, llier/.u win das Signal, welches von der Vorzeichenlogik 312 z.un Komplemcniierer 313 gesendet wird, addiert und da invertierte Signal, welches zum Komplemeniiercr 3Γ gesandt wird (dieses Signal wird durch den Invertiere 803 invertiert).

Addierer 805 addiert das Komplement des Inhalte des Registers 303. das Signal, welches von de Vorzeichenlogik 312 zum Komplementiercr 313 ge sandt wird und das invertierte Signal, welches von de Vorzeichenlogik 312 zum Komplemeniiercr 317 ge sand! wird. In der bevorzugten Ausführungsfoin werden Regisier verwendet, welche sowohl eil Ausgangssignal für den wahren aus auch für dei komplementierten Inhalt abgeben. Der Ausgang de Addierer. SO) isi mil dem Eingang von Nichi-Und Schaltungen 807 und 809 verbunden. Der Ausgang de: Addierers 805 isi mit den Nieht-Und-Gliedcrn 811 um 813 verbunden. Da:, Vorzcichenbil des Registers 30' wird den Niehi-Uni Schaltungen 813 und 809 zugelei let. Schließlich wird das invertierte Vorzeichenbit de: Registers 303 den Nicht-Und-Glicdern 807 und 80< zugeleitet. Die Ausgänge der Nichi-Und-Glieder 80; und 813 sind mil dem Nicht-lJnd-Glied 318 verbunden

jo die Ausgange der Nieht-Uncl-Glieder 809, 811 sind mi dem Nichl-Und-Glied 817 verbunden. Schließlich bilde der Ausgang des Niehl-Und-Gliedes 817 einen Eingaiij zum Addierer 347. Die Arbeitsweise des modifizieriei Zweierkomplemenlierers ist aus Fig. 8 ohne weitere deutlich. Es soll jedoch ein Beispiel beschrieben werden Es wird angenommen, daß die Vorzeichcnbits in dci

Registern 305, 307, 309 und 311 die Werte 0110 haben »I« entspricht dem Vorzeichen + und »0« entsprich minus. Aus F i g. 7 ist ersichtlich, daß die Nicht-Exklusiv Oder-Schallung 701 eine Null am Eingang empfängt un< der Inverter 709 eine Eins am Ausgang abgibt; dii Nicht-Exklusive-Oder-Schaltung 707 hat eine Null an Ausgang, und der Inverter 715 hat eine Eins an seinen Ausgang. Angenommen, daß das Vorzciehenbit de Registers 303 eine Eins ist (positive Zahl in dci signifikanten Bits), ist aus Fig. 8 ersichtlich, daß de Addierer 801 die signifikante Zahl in den Registern 30: plus einer Eins (der Ausgang des Inverters 709 plus den inveriierten Ausgang des Inverters 715) angibt. Da Vorzcichenbil des Registers 303 bewirkt eine Vorberei lung der Nicht-Und-Schaltung 813 und 809. Dadurcl erscheint schließlich das Ausgangssignal des Addierer 801 am Ausgang der Nicht-Und-Schaliung 817.

Hierzu 8 Blatt Zeichnungen

Claims (9)

Patentansprüche: I. Digitaler Fourier-Analysator einer durch η äquidistanite Amplitudenwerte dargestellten Funktion mit Speichereinrichtungen und den dazugehörigen Adressiereinrichtungen zur Speicherung der Zwischen- und Endresultate, mit einem Multiplizierer und Addierer enthaltenden Rechenwerk zur Bildung und Addition von Teilprodukten, dadurch gekennzeichnet, daß zur Lösung der bei Verwendung des Danielson-Lanczos-(D-L-) und des Cooley-Tukey-(C-T-)Algorithmus vorkommenden Gleichungen vom Typ A — C + D ■ W und B=C-D- IV, worin A, B, C. D und W binür dargestellte komplexe Größen sind und W eine Konstante darstellt, a) das Rechenwerk (F i g. 3) die folgenden Lünheiten aufweist: — Vorniultiplizierer(32i, 323) zur Bildung von Vielfachen des Wertes W, — Auswahleinrichtungen (325 bis 331) zur Auswahl eines dieser Vielfachen und damit verbundene — Naehmultiplizierer (333 bis 339) zur Bildung >5 der Teilprodukte D ■ W, — eine Vorzeichenschaltung (312) zur Steuerung von — Komplementierern (313 bis 319, 341, 343) zur Bildung der Vorzeichen der Teilproduk- jo te, und b) die Adressiereinrichtungen (Fig. 4 und 5) die benötigten Größen (C D, W) aus den betreffenden Speicherstellen auslesen und die neu berechneten Größen (A, B) J5

1. nach dem D-L-Algorithmus in ihrem Fourierkoeffizicntenrange (Frequenz) entsprechende Speicherplatze einer Alternativspeicherbank mit η Speicherplätzen abspeichern, sowie

2. nach dem C-T-Algorithinus an den Speicherplätzen abspeichern, aus denen die Ausgangsgrößen (C, ^ausgelesen wurden und hierzu die folgenden Einheiten aufweisen: 4)

— eine Taktquelle (407,507),

— einen ersten, zweiten und dritten, von der Taktquelle gesteuerten Zähler (401, 501; 409,509; 403,503),

— eine vom Überlaufimpuls des ersten >o Zählers (401) gesteuerte Kippschaltung (411), deren zwei Ausgänge jeweils eine der beiden nach dem D-L-Algorithmus nötigen Speicherbänke auswählen, wobei die Adressen für A und B vom ersten v> Zähler abgeleitet werden,

— eine Wechselschaltung (526) welche die nach dem C-T-Algorilhmus nolwendige Bilunikehriing der Adressenbits für den Wert ^durchführt, ho wobei entweder die Kippschaltung (411) oder die Wechselschaltung (526) je nach Wahl iles Algorithmus (D-L oder C-T) in Funktion gesetzt werden.

2. Digitaler Fourier-Analysator nach Anspruch 1, b^r> dadurch gekennzeichnet, daß die Auswahlschaluingen (J25 bis 331) die Bits der Größe D in Teilergruppen aufspalten und je nach numerischer Größe einer Teilgruppe das betreffende Partialprodukt von ^(Vielfaches von IVJ du η Nachmulliplizicrern (333 bis 339) zuführen, din die Partialproduktc mit dem richtigen binären Gewicht versehen und zu Endprodukten kombinieren und daß Addierer (345 bis 351, F i g. Jb) vorgesehen sind, welche zum Punkt D- IVdie Größe Caddieren.

3. Digitaler Fourier-Analysator nach Anspruch 2, dadurch gekennzeichnet, daß die Vorzeichcnschaltung (312) die Vorzeichen der Größen D und W berücksichtigt und modifizierte Zweikomplementicrer (341, 343) steuert, welche zur Größe C eine Korrekiurzahl addieren, daß die Komplemcntierer (313 bis 319) die Naehmultiplizierer (333 bis 339) mit den Addierern (345 bis 351) verbinden und daß Zweierkomplementierer (353 bis 359) vorgesehen sind, welche die Addierer (345 bis 351 mit Rechenwerks-Aiisgangsregistcrn (361 bis 367) verbinden.

4. Digitaler Fourier-Analysator nach Anspruch J, gekennzeichnet durch zwei weitere Addierer (801, 805, Fig. 8), welche jeweils mit dem wahren und dem komplementierten Ausgang eines Rechenwerk-Eingangsregisters (303) zur Speicherung der Größe Cverbunden sind, durch Eingänge der Vorzeichenlogik (312), welche direkt und über einen Inverter (803) mit dem einen der beiden weiteren Addierer (801) und einem Volladdierer (804) verbunden sind, wobei der Volladdierer (804) auch mit dem anderen der beiden weiteren Addierer (805) verbunden ist, und durch Torschaltungen (807 bis 818). welche die beiden weiteren Addierer (801, 805) mit den Addierern (345,347) verbinden.

5. Digitaler Fourier-Analysator nach Anspruch J, gekennzeichnet durch eine Skalenbestimmungsschaliung (375, F i g. 3b und F i g. 9), welche die zwei werthöchsten Bits in den Rcchenwerks-Ausgangsregistern Π61 bis 367) prüft und bei negativem Resultat, d. h. wenn beide Bits Null sind, Verschicbungssteucrschaltungen (369 bis }74) so steuert, daß die in den Registern (361 bis J67) gespeicherten Zahlen vor tier Rückspeichcrung in den Speicher (3. P" i g. 1} um eine Stelle nach links verschoben werden.

6. Digitaler Fourier-Analysator nach Anspruch 5, gekennzeichnet durch einen Zähler (995), welcher die Anzahl der Verschiebungen zählt und damit den Stellenwert der schließlich berechneter; Fourierkoeffi/.ienten definiert.

7. Digitaler Fourier-Analysator nach Anspruch I, dadurch gekennzeichnet, daß der erste Zähler (401, 501) eine Kapazität von log_> n/2 Bils aufweist, daß der dritte Zähler (403, 503) die Adresse der Größe C angibt und durch einen Überlaufpuls des ersten Zählers zurückgestellt wird, durch ein Schieberegister (413, 513) mit einer Stellenan/ahl von I + log., n/2 Bits, welches durch einen Überlaiifpuls des ersten Zählers um eine Stelle weiterverschoben wird, durch einen ersten Addierer (417). welcher den Inhalt des Schieberegisters zum Inhalt des dritten binären Zählers addiert und so die Adresse von D erzeugt, durch einen Vergleichen (415) welcher den Inhalt des /weiten Zählers (409, 509) mit den niedersten log.· /j/2 Bits des Schieberegisters vergleicht und einen Ausgangsinipuls i'r/cugt. wenn Gleichheit vorliegt und durch Torsch.iltungen (423). welche beim Vorliegen dieses Glcic lhcilsimpiilscs den Inhalt des ersten Addierers (417) in den dritten Zähler überiraaen

8. Digitaler Fourier-Analysator nach Anspruch 7 für den D-L-Algorithmus, gekennzeichnet durch ein Register (405) welches vom ersten Zähler (401) zurückgestellt wird und die Adresse der Größe W angibt, durch einen zweiten Addierer (419) welcher -, den Inhalt des Registers (405) ζ·ι den niedersten log.» n/2 Bits des Schieberegisters (413) addiert und durch weitere Torschaltungen (425) welche bei Vorliegen eines Gleichheitsimpuises vom Vergleicher (415) die vom zweiten Addierer (419) gebildete w Summe ^:r> das Register (405) übertragen, wobei der erste Zähler (401) die Adresse von Λ angibt und diese durch einen Generator (402) in der binären Position 1 + log> n/2 um Eins erhöhte Adresse die Adresse von B angibt. r>

9. Digitaler Fourier-Analysator nach Anspruch 7 für den C-T-Algorithmus, gekennzeichnet durch ein Register (405, F i g. 5), welches vom ersten Zähler (501) zurückgestellt wird, durch eine Generatorschaltung (527) zur Erzeugung einer logischen Eins, jo durch eine Addierschaltung (519), welche das Ausgangssignal der Generatorschaltung zum Inhalt des Registers (505) addiert und durch Torschaltungen (525), welche die vom Addierer (519) gebildete Summe in das Register (505) übertragen, wenn der y, Vergleicher (151) einen Gleichheitsimpiils erzeugt, bei der Inhalt des Registers (505) nach der Bitumkehrung (umgekehrte Stellenwerts-Reihenfolge) in der Wechselschaltung (526) die Adresse von W angibt und der Addierer (517) die Adresse von ö to sowie der dritte Zahler (503) die Adresse von Λ angeben.