DE1774675A1 - Elektronisches Rechengeraet - Google Patents

Description

5096-63/Kö/Ro. SHO 42-52316 Convention Dat August 15, 1967

SHO 42-52316 -ι 7 7 / c 7

Convention Date: I / / 4 O /

Hayakawa Denk! Kogyo Kabushiki Kaisha, Osaka 545, Japan

Elektronisches Rechengerät

Die Erfindung betrifft ein elektronisches Rechengerät verhältnismäßig kleiner Größe, insbesondere ein im Serienbetrieb arbeitendes Tischrechengerät, das klein und leicht ist, eine hohe Arbeitsgeschwindigkeit aufweist, bei dem der Verschiebevorgang einfach ist und bei dem bei der Anzeige des Operations- oder Rechenresultats unnötige Nullen oberhalb der höchsten zählenden Stelle auf einfache Weise unterdrückt werden.

Bei elektronischen Rechengeräten, insbesondere Tischgeräten, besteht ein sehr starkes Bedürfnis nach Verringerung der Größe und des Gewichts. Entscheidende Voraussetzung hierfür ist es, das Gewicht, die Anzahl und die Größe der Bauteile möglichst klein zu halten sowie diese weitgehend zu integrieren. In dieser Hinsicht ist die Magnetspeichermatrix, die den höchsten Grad an Integration und Verläßlichkeit aufweist, außerordentlich vorteilhaft, so daß sie im großen Umfang für Speicherzwecke in programmgesteuerten digitalen Großrechenanlagen verwendet wird. Dagegen eignet sich die Magnetspeiehermatrix, da bei ihr für die Eingabe und die Ausgabe von Informationen jeweils Lese- und Schreibvorgänge durchgeführt werden müssen, nicht besonders gut für ein Register, das mit hohen Informationsempfangsund Informationsausgabefrequenzen arbeitet. Man hat es daher bislang vorgezogen, Register statt mit Magnetspeichermatrizen/mib^z.B. Flipflops aufzubauen. Jedoch wäre im Hinblick auf geringe Größe und geringes Gewicht des Gerätes die Verwendung von Magnetspeichereinrich-

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ORIGINAL INSPECTED

tungen in den Registern optimal. In diesem Pall könnte man ohne weiteres verschiedene Operationen des Rechners auf der Grundlage jeweils abwechselnd aufeinanderfolgender Lese- und Schreibvorgänge während jeder Bitperiode durchführen, indem jeweils die Information eines Bits ausgelesen, dann an die betreffenden Einheiten des Rechen- oder Operationswerkes übertragen und unmittelbar darauf in die ursprüngliche Adresse zurückgeschrieben wird. Jedoch ergeben sich bei diesem Verfahren trotzdem noch verschiedene Schwierigkeiten. Wenn beispielsweise numerische Informationen im binärverschlüsselten Dezimalcode (1 Ziffer = 4 Bits) in einer Kernmatrixebene gespeichert und mittels eines rein binären Addierwerks (Subtrahierwerks) addiert (subtrahiert) werden sollen, ist bekanntlich, wenn ein dezimaler Übertrag (Borger) erzeugt wird, eine Korrektur um +6 (-6) erforderlich. Bei der oben genannten Methode fallen auf jede Ziffernperiode vier aufeinanderfolgende Lese-Schreibzyklen, je einer pro Bitperiode, und auf der Basis dieser Ziffernperiode erfolgt die Addition (Subtraktion). Es wird also für jeden binären Rechenschritt (Addition oder Subtraktion) und für die dazugehörige Dezimalkorrektur eine Ziffernperiode (8 Bitperioden) benötigt. Folglich werden für die Rechenbehandlung (Addition oder Subtraktion) einer Zifferneinheit insgesamt zwei Ziffernperioden (16 Bifcperioden) benötigt. Demgegenüber beträgt bei einem Flipflop-Register ¹Ue* erfor derliche Zeitaufwand für die Rechenbehandlung (Addition oder Subtraktion) einer Zifferneinheit 7 bis 8 Bitperioden. Da die Addition (Subtraktion) die Grundlage für die Multiplikation (Division) bil det, ist eine Verkürzung der Rechenzeit sehr wünschenswert.

Der Dezimalkorrekturschritt erfolgt in der Praxis so, daß das Resultat des rein binären Rechenschritts (Addition oder Subtraktion) in einem Register gespeichert wird, das Vorhandensein oder Nichtvorhandensein eines dezimalen Übertrags (Borgers) aus dem Register· inhalt ermittelt wird, bei Vorhandensein eines solchen Übertrags (Borgers) ein zwischen den Ziffernstellen des Registers angeordneter Umsetzer dahingehend betätigt wird, daß das Resultat des Rechenschrittes einer Umwandlung um die Größe +6 unterzogen wird und damit die erforderliche Korrektur aufjeine Dezimalzahl erfolgt, wobei

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allerdings zwischen sämtlichen benachbarten Zifi'ernstellen des Registers jeweils ein solcher Umsetzer vorgesehen werden muß.

Um außer Additionen (Subtraktionen) auch Multiplikationen (Divisionen) vornehmen zu können, muß im Register eine Verschiebefunktion vorgesehen sein, um die darin gespeicherten numerischen Werte in die jeweils benachbarte Stelle (höher oder niedriger) übertragen zu können. Mit. einer Fiagnetspeichermatrix herkömmlicher Art läßt sich eine solche Verschiebefunktion nicht realisieren. Selbst wenn man erwägt, in die Magnetspeichermatrix zusätzlich zu der genannten Lese-Schreibfunktion eine Verschiebefunktion einzubauen, ergibt sich der Nachteil, daß, während es zwar möglich scheint, die Linksverschiebung durch Auslesen und zeitweiliges Zwischenspeichern der betreffenden Größe und Einschreiben derselben beim nächsten Schreibintervall in die nächsthöhere Ziffernstelle zu realisieren, es im Falle der Rechtsverschiebung unmöglich ist, unmittelbar nach dem Auslesen einer Größe das der nächstniederen Stelle entsprechende Schreibintervall zu erfassen, so daß wie beim Flipflop-Register die Linksverschiebung eine der Gesamtstellenzahl minus 1 entsprechende Anzahl von Malen wiederholt werden muß und besonders für die Rechtsverschiebung ziemlich viel Zeit benötigt wird.

Ferner muß bei elektronischen Tischrechnern das Rechenresultat oder der Registerinhalt angezeigt werden, wobei als Ausgabeeinrichtung numerische Anzeigeröhren verwendet werden. Die Anzeigeeinrichtung ist im allgemeinen direkt mit dem Register gekoppelt und da in den anzuzeigenden Zahleninhalten des Registers oft viele Nullen in den Stellen oberhalb der höchsten zählenden Stelle erscheinen, ist es schwierig, den tatsächlichen Zahlenwert, besonders die höchste zählende Stelle, klar zu erkennen. Um derartige überflüssige Nullen zu beseitigen, ist es zwar bereits bekannt, für jede Ziffer oder Stelle des Registers eine Anordnung mit Logikgatter und Inverter vorzusehen, die ermittelt, ob die Stellen oberhalb der k-ten Stelle Nullen enthalten oder nicht, wobei aufgrund des Resultates dieser Ermittlung die Anzeige von Nullen oberhalb der k-ten Stelle unterdrückt wird. Diese Anordnung erfordert jedoch einen sehr komplizierten zusätzlichen Schaltungsaufwand.

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Der Erfindung liegt die Aufgabe zugrunde, die genannten Schwierigkeiten und Nachteile insgesamt zu beheben. Und zwar soll bei einem im Serienbetrieb arbeitenden Gerät die Magnetspeichermatrix für das Register verwendet werden können, so daß, verglichen mit der Verwendung eines Flipflop-Registers, erheblich an Platz gespart und dadurch, besonders bei einem Tischrechner, dieGröße und das Gewicht sehr klein gehalten werden, wobei zugleich eine sehr hohe Arbeitsgeschwindigkeit, ein einfaches Rechenwerk und ein einfacher Verschiebevorgang usw. erreicht werden.

Erfindungsgemäß wird dies dadurch erreicht, daß die üblichen Lese- und Schreibvorgänge für den Magnetspeicher dahingehend verbessert werden, daß die erwähnte Methode der aufeinanderfolgenden abwechselnden Lese- und Schreibzyklen sich erübrigt, indem bei einer Addition (Subtraktion) binärverschlüsselter Dezimalzahlen während des Leseteils eines Zyklus ein rein binärer Additionsschritt (Subtraktionsschritt) und während des nächsten Schreibteils die Dezimalkorrektur erfolgt, so daß sich die für die dezimale Addition (Subtraktion) einer Stelle erforderliche Zeit gegenüber der erwähnten Methode auf ungefähr die Hälfte, d.h. auf fast die gleiche Zeit verringert, die bei Verwendung eines Flipflop-Registers benötigt wird, wodurch sich die Rechengeschwindigkeit der Anlage beträchtlich erhöht. Erfindungsgemäß ist vorgesehen, daß nach der Durchführung eines binären Additionsschrittes (Subtraktionsschrittes) während des Leseteils des Zyklus das Rechenresultat zusammen mit einer Korrekturgröße von +6 (-6) auf den gleichen Addierer (Subtrahierer) rückgekoppelt wird, um dort den Korrelcturschritt vorzunehmen, ohne daß ein getrennter Binäraddierer (Binärsubtrahlerer) verwendet wird, so daß durch volles Ausnützen nur eines Addierers (Subtrahierers) das Rechenwerk beträchtlich vereinfacht wird.

Ferner ist erfindungsgemäß vorgesehen, daß in Verbindung mit dem erwähnten Lese-Schreibzyklus, besonders bei der Rechtsverschiebung, nach dem Auslesen eines Zahlenwertes das der nächstniederen Stelle entsprechende Schreibintervall sofort erfaßt und der ausgelesene Zahlenwert unmittelbar in die niedrigere Stelle eingeschrieben wird, so daß sowohl die Rechtsverschiebung als auch die Linksverschiebung sehr leicht durchgeführt werden können. Zum Zeitpunkt

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der Anzeige des Rechenresultats wird der im Magnetspeicher als Resultat gespeicherte Zahlenwert aus der höchsten Stelle ausgelesen, woraufhin ein Flipflop durch die als erste erscheinende höchststellige Ziffer (die nicht "0" ist) des zählenden Zahlenwertes gesetzt wird und das betreffende Ausgangssignal des Flipflops die Treiberschaltung für die Anzeigeröhre aktiviert, so daß die Anzeige von bedeutungslosen Nullen unterbleibt.

Weitere Ziele und Merkmale der Erfindung werden aus der nachstehenden Beschreibung an Hand der Zeichnungen ersichtlich. Es zeigen:

Fig. 1 das Blockschaltschema eines Rechengerätes gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 2(a) bis 2(l) Symbole von logischen Grundschaltungen des Rechengerätes und Schaltungsbeispiele hierfür;

Fig. 3(a) bis 3(i) graphische Darstellungen von verschiedenen Taktsignalen für die Steuerung des Gerätes sowie Ausführungsbeispiele von Schaltungen zum Erzeugen dieser Signale;

Fig. 4(a) bis 4(c) Einzelheiten eines Registers;

Fig. 5(a) bis 5(d) Schaltungseinzelheiten eines Ausführungsbeispiels des Rechenwerks;

Fig. 6(a) bis 6(c) Schaltungen und eine graphische Darstellung zur Erläuterung des Verschiebevorganges im Magnetkernregister;

Fig. 7(a) und 7(b) Einzelheiten einer Anzeigeeinrichtung. Kurzbeschreibung des Rechengerätes

Fig. 1 zeigt das Blockschaltschema eines elektronischen Tischrechners, der als aus zwei Haupteinheiten, dem Operationsteil und dem Steuerwerk, bestehend angesehen werden kann. Der Operationsteil umfaßt Hauptregister 1 und 2, Pufferregister 5 und 4, ein Anzeigepufferregister 5, ein Dezimalkommaregister 6, ein Addierwerk (Subtrahierwerk) 7 und eine Tastatur 8. Das Steuerwerk umfaßt einen Programmgeber 9, einen Adressenzähler 10, ein Zustandsbestimmungs-Flipflop 11, einen Uhrimpulsgenerator 12 und einen Taktgeber 15.

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Ferner ist ein Energieversorgungsteil 14 vorgesehen. Alle vom Rechner verarbeiteten Zahlenwerte sind binärverschlüsselte Dezimalzahlen (1 Ziffer = 4 Bits).

Die beiden Hauptregister 1 und 2 bestehen jeweils aus Magnetspeichereinheiten, insbesondere Kernspeichereinheiten, die einen ersten Operanden, einen zweiten Operanden oder ein Rechenresultat speichern. Die Speicherkapazität dieser Register beträgt jeweils maximal 16 Ziffern (16 χ 4 Bits) binärverschlüsselter Dezimalzahlen. Lediglich das Register 1 ist direkt mit der Anzeigeeinrichtung gekoppelt, so daß sein Speicherinhalt unmittelbar angezeigt werden kann. Einzelheiten der genannten Einrichtungen werden später beschrieben. Die den Hauptregistern 1 und 2 zugeordneten Pufferregister 3 und 4 bestehen aus jeweils vier Flipflops und haben jeweils eine Kapazität von einer Zifferneinheit. Diese Pufferregister dienen dazu, die ausgelssenen Inhalte der Hauptregister 1 und 2 vorübergehend zwischenzuspeichern. Das Addierwerk 7# das rein binäre Additionen (Subtraktionen) vornimmt, ist ein Volladdierer (Vollsubtrahierer), dem die zu addierenden Größen oder Eingangssignale a, und a_o sowie ein Eingangssignal F , das den Übertrag (Borger) von der nächstniederen (nächsthöheren) Stelle repräsentiert, zugeführt sind. Außerdem ist ein Übertragsspeicher (Borgerspeicher) vorgesehen, dessen Einzelheiten später erläutert werden. Das Pufferregister 5 dient dazu, für die Anzeige eines Rechenresultats oder RegisterInhalts durch Glimmentladungsröhren die anzuzeigenden Vierte zeitweilig zwischenzuspeichern und dadurch eine Dezimalausgangsgröße für die Steuerung der Glimmentladungsröhren zu gewinnen. Das aus vier Flipflops bestehende Dezimalkommaregister 6 mit einer Kapazität von einer Zifferneinheit dient dazu, die Dezimalkommastellung eines Zahlenwertes als numerische Information zu speichern. Die Tastatur 8 enthält Zahleneinstelltasten, verschiedene Operationstasten für z.B. "Anzeige", "Löschen" usw. sowie dazugehörige Relais.

Der Programmgeber 9 erzeugt Mikrobefehle für die Durchführung der verschiedenen Operationen im Diodenmatrixsystem. Die Mikrobefehle werden den Eingängen von jeweils zwischen den einzelnen Einheiten

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des Programmgebers angeordneten Logikgattern zugeführt und steuern den Fluß der numerischen Information. Es sei angenommen, daß in der Matrix mehrere oder einige zehn Eingangsadressenleitungen für die Multiplikation vorgesehen sind und eine Adressenleitung gewählt wird. Die damit über Dioden gekoppelten Ausgangsleitungen werden dann angesteuert, so daß sie verschiedene Arten von Mikrobefehlen bereitstellen, wodurch der Informationsfluß zwischen den entsprechenden Einheiten gesteuert wird. Der Adressenzähler 10 markiert im Zuge des Fortschreitens der Rechenoperation entsprechende Programmadressenleitungen. Das Zustandsbestimmungs-Flipflop 11 ermittelt entsprechend den jeweiligen Erfordernissen während des Ablaufs der Rechenoperation die internen Zustände verschiedener Einheiten. Durch die entsprechende Ausgangsgröße dieses Flipflops werden die Programmadressenleitungen geschaltet und gewählt, so daß Mikrobefehle entsprechend den jeweiligen Erfordernissen erzeugt werden und dadurch die Wirksamkeit des Operationsablaufes stark verbessert wird.

Außerdem sind im Rechner eine Anzahl von Beurteilungs- oder Prüf-Flipflops vorgesehen. Der Uhrirapulsgenerator 12 erzeugt Uhrimpulse, aufgrund deren die synchrone Steuerung der verschiedenen Einheiten erfolgt. Der Taktgeber 13 leitet aus den Uhrimpulsen Bitzeitsignale, Ziffernzeitsignale sowie Lese- und Schreibbefehlssignale ab. Diese Einheiten werden später noch im einzelnen beschrieben. In der Zeichnung sind nur die wesentlichen, nicht jedoch sämtliche Übertragungsleitungen zwischen den verschiedenen Einheiten gezeigt.

Zunächst sollen die logischen Grundschaltungen des Rechners an Hand der Fig. 2» welche die Symbole sowie Schaltungsbeispiele dieser Grundschaltungen zeigt, erläutert werden.

Das Schaltsymbol nach Fig. 2(a) bezeichnet die Funktion der logischen Produktbildung, für welche man z.B. die Schaltung nach Fig. 2(b) verwendet. Mehrere (im vorliegenden Fall drei) Dioden 21-23 sind einerseits gemeinsam an einen Arbeitswiderstand 24 angeschlossen, wobei dieser Anschlußpunkt den Ausgang der Anord-

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nung bildet, während die anderen Enden dieser Dioden als Eingänge dienen. Für die logische Summenbildung entsprechend dem Symbol nach Fig.2(c) verwendet man z.B. die Schaltung nach Pig. 2(d). Die Schaltung entspricht der nach Fig. 2(b), mit Ausnaheie der Tatsache, daß die Dioden 25 - 27 umgepolt sind und die über den Arbeitswiderstand 28 angeschlossene Spannungsquelle die entgegengesetzte Polarität hat. Ein Inverter oder Negator entsprechend dem Schaltsymbol nach Fig. 2(e) wird durch die Schaltung nach Fig. 2(f) realisiert, wobei ein Transistor 29 über einen Widerstand 30 an seiner Basis die Eingangssignale empfängt und das in der Polarität umgekehrte Ausgangssignal am Kollektor dieses Transistors abgenommen wird. Ferner sind an den Kollektor eine Klemm diode 31 und ein Arbeitswiderstand 32 angeschlossen, während mit der Basis ein Vorspannwiderstand 33 verbunden ist. Der durch das Schaltsymbol 2 (g) dargestellte Emitterverstärker wird gemäß Fig. 2(h) durch lediglich einen Transistor 34 und einen Arbeitswiderstand 35 realisiert, wobei das Ausgangssignal am Emitter des Transistors abgenommen wird. Das durch das Schaltsymbol nach Fig. 2(i) bezeichnete Flipflop wird gemäß Fig.2(j) durch eine Schaltung mit zwei Transistoren 36 und 37 realisiert, deren Basen jeweils über einen Widerstand 38 bzw. 39 galvanisch mit den Kollektoren überkreuz gekoppelt sind. Die Kollektoren sind jeweils über einen Arbeitswiderstand 40 bzw. 41 an eine Spannungsquelle angeschlossen, während die Emitter geerdet sinct. Die Basen erhalten über je einen Widerstand 42 bzw. 43 eine Vorspannung. Ferner sind Widerstände 44 und 45, Kondensatoren 46 und 4? sowie Dioden 48 und 49 als Tasteingänge oder Steuergatter vorgesehen. Für die exklusive Summenfunktion entsprechend dem Schaltsymbol nach Fig. 2(k) wird die Schaltung nach Fig, 2(l) verwendet, bei der zwei Transistoren 52 und 53 vorgesehen sind, die mit ihrer Basis jeweils über einen Widerstand 54 bzw. 55 mit dem Emitter des entsprechend anderen Transistors verbunden sind, wobei den beiden Verbindungspunkten jeweils ein Eingangssignal zUgefÜftrt 1st. Die beiden Kollektoren sind über einen gemeinsamen Arbeitswiderst&nd an eine Betriebsspannungsquelle angeschlossen. Das Auegangssignal wird vom Verbindungspunkt der beiden Kollektoren abgeaöUBBen.

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Taktsignale

Die Zeitbasis für die verschiedenen Taktsignale zum synchronen Steuern des Serienbetriebs des Gerätes als Ganzes wird durch die vom Uhrimpulsgenerator 12 erzeugten Uhrimpulse CP gebildet. Die Uhrimpulse haben eine Grundfrequenz von 100 kHz und eine Periode von 10 Mikrosekunden. Als Impulsgenerator 12 dient ein Multivibrator mit einer Kippfrequenz von 100 kHz, dessen Ausgangeschwingung den Taktsignalgenerator oder Taktgeber 13 so steuert, daß dieser die verschiedenen Taktsignale erzeugt. In Fig. 3(a) sind an den Ausgang des Impulsgenerators 12 zwei Inverterstufen 61 und 62 angeschlossen, an deren Ausgang ein Uhrimpuls CPB zum Erzeugen der Taktsignale abgenommen wird. Dieser Uhrimpuls stellt die phasenverkehrte Version fl des Uhrimpulses CP dar, wie Fig. 3(b) zeigt. Ein Uhrimpuls CPCO zum Ansteuern der Magnetkerne wird aus dem Ausgangsimpuls des Impulsgenerators 12 durch den zweistufigen Inverter 63, 64 und den Impulsverbreiterungskondensator 65 abgeleitet. Der Taktgeber I3 enthält acht Flipflop-Stufen 71* 72, 73, 74, 75, 76, 77 und 78 sowie einen Decodierer. Indem vier dieser Flipflops 71, 72, 73 und 74 einfach hintereinander geschaltet sind, wie Fig. 3(c) zeigt, ergibt sich ein Oktal-Zähler 79, der eine Frequenzteilung bewirkt. Fig. 3(d) zeigt die Signalverläufe für die einzelnen Zählerstufen. Die Flipflops 71 und 72 bilden einen Quartär-Zähler, dessen Ausgangssignale Bl und B2 für die Erzeugung der Bitzeitsignale ^f, - ^j. entsprechend den Bitzeiten oder Bitintervallen t, - t^ verwendet werden. Die Zustandsbedingungen für die Bitzeitsignale $, - $u sind wie folgt:

Z₁ BT . E2 = (Bl + B2)

/₂ Bl · B"2 = (Fl" + B2)

JZT BT · B2 = (Bl + δ"!)

/₄ — Bl · B2 = (BT + B2")

Der Decodierer für die Gewinnung der Bitzeitsignale jfi, - $u ist in Fig. 3(e) gezeigt. Die Ausgangssignale oder Bitzeitsignale Z₁ - jfu werden dort mit Hilfe von ODER-Gattern 8l bis 84 aus jeweils zwei Dioden und einem Invertertransistor 85 bis 88 erhalten.

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Der Zustand des Flipflops 7j> wird nach jedem 4-BitIntervall umgeschaltet, wobei die Ausgangsgröße WP dieses Flipflops als Lesebefehl und die Ausgangsgröße WF als Schreibbefehl für die Kernmatrix ^Register 1 und 2) verwendet werden. Der Flipflop 74 wird nach jedem achten Bitintervall umgeschaltet, und die Periode der Ausgangsgröße Dl dieses Flipflops entspricht einem Ziffernintervall T,. Die zeitliche Beziehung dieser Taktsignale ist in Fig. 3(f) wiedergegeoen. Besonders zu beachten ist, daß erfindungsgemäß die Leseperiode und die Schreibperiode jeweils ein Intervall von vier Bits umfassen, so daß, anders als bei dem herkömmlichen System, wo der Lese- und der Schreibvorgang für jedes Bit wiederholt werden, also

k bitweise stattfinden, erfindungsgemäß der Lese- und der Schreibvorgang für jede Zifferneinheit der Zahlenwertinformatipn wiederholt werden, also zifrernweise stattfinden. Dadurch läflt sich der Operationsteil stark vereinfachen und die Arbeitsgeschwindigkeit erhönen. Gemäß diesem wesentlichen Merkmal der Erfindung erfolgt zwar wie beim herkömmlichen System das Auslesen der Information aus der Magnetspeichermatrix ebenfalls Bit für Bit, jedoch dauert der Lesevorgang als solcher über die Dauer einer Zifferneinheit, anstatt einer Biteinheit, der Zahlenwertinformation an, wobei die ausgelesenen Werte im Pufferregister 3 mit einer Kapazität von einer Ziffer vorübergehend parallel gespeichert werden und anschließend an den Lesezyklus der Schreibvorgang in entsprechender Weise für die einer Zifferneinheit entsprechende Zeitdauer oder Anzahl von

^ Zeiteinheiten erfolgt.

Die Flipflops 74 - 78 bilden als Ganzes einen Eicosal-Zähler, dessen einzelne Ausgangsgrößen Dl - D5 dazu verwendet werden, die Ziffernzeiten T_Q - T_1Q repräsentierende Signale jf_Q - jJjq zu erzeugen. In diesem Falle sind insgesamt 2r Zustände realisierbar. Da jedoch in der Praxis nur 20 Zustände benötigt werden» werden die restlichen 12 Zustände übersprungen und es wird auf den ersten Zustand zurückgeschaltet. Da ferner zum Zeitpunkt d«r Rechtsverschiebung der Zähler umgekehrt werden mufl und dies mit einer einfachen Kaskadenschaltung nicht möglich ist und da außerdem die Logikfunktionen am Setzeingang und am RUcksetzeingang zwangsläufig

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kompliziert werden, ist zur Bewältigung dieser Probleme eine spezielle Anordnung vorgesehen, auf die noch eingegangen wird.

Wie Fig. j>(g) zeigt, ergibt sich auf der Eingangsseite der Flipflops 75 - 78 die nachstehende Logikverknüpfung. In den folgenden Gleichungen bedeuten FF ein Flipflop, RS ein Umkehrbefehlssignal und Rg ein Sprungbefehlssignal.

FF 75 Setzeingang = RS · D2 + SS · T55

FF 75 Rücksetzeingang = RS · D2 + RS · D2

FF 76 Setzeingang = RS · fig · /_χ + RS · D) + RS · f.

FF 76 Rücksetzeingang = RS · D) + RS · D3

FF 77 Setzeingang = RS · M · §_χ + Es · M

FF 77 Rücksetzeingang = RS · Ok + RS · Dk

FF 78 Setzeingang = RS · fig · β. + RS · D5 + RS · D5

FF 78 Rücksetzeingang = RS · D5 + HS" · D5 +

Die Bedingungen für die Gewinnung der Ziffernzeitsignale sind nachstehend mit Bezug auf Fig. j>(h), in der die Signalverläufe für die Flipflops 74 - 78 gezeigt sind, angeführt:

D2

D2

Dl · D2 · D3

m	' D5 = (Dl	+ D2 H	d4 ,
d4	• Ü5 = (DT	+ D2 H	D4 η
m	• D3 = (Dl	+ ro η	Dk H
Dk	• D5 - (DT	+ D^ Λ	d4 i
l· Ό? +	l· D5)
h D3 +	V D5)
h D^ +	I- D5)
κ d3 +	h ΐ)5)

Der Decodierer für die Gewinnung der Ziffernzeitsignale JiL ^₁Q kann schaltungsmäßig ähnlich aufgebaut sein wie der Decodierer für die Bitzeitsignale. Ein Teil einer entsprechenden Schaltung ist in Fig. 3(1) gezeigt. Wie man sieht, enthält der Decodierer eine Anzahl von Dioden 91 - 95, welche eine logische Summe 96 bilden, und einen Invertertranslstor 97·

Aufbau der Register

Die Register werden gemäß einem Ausführungsbeispiel durch eine Kernmatrixebene gebildet. Für die Kerne verwendet man im

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allgemeinen kleine Ringkerne aus ferromagnetische!!! Material, wobei die Speicherung von Binärinformationen in der Weise erfolgt, daß man den positiven und negativen Remanenz-Zuständen der Kerne die Binärwerte "θ" bzw. "l" zuordnet. Um den Speicherinhalt auszulesen, muß man durch die Ansteuerleitungen einen Strom +1 schicken, der die Koerzitivkraft in den Magnetkernen übersteigt, wie in Fig. 4(a) gezeigt, wobei mit Stromkoinzidenz-Ansteuerung gearbeitet wird. Bei matrixförmiger Anordnung der Kerne wird also durch die entsprechenden Ansteuerleitungen jeweils ein Strom I-/2 in Spaltenrichtung und in Zeilenrichtung geschickt, so daß der am Kreuzungspunict der betreffenden Leitungen befindliche Kern von einem Strom I_m/2 + l-j/2 durchflossen und dadurch unter Auslesen der dort gespeicherten Information oder Einschreiben von Information durch Strorakolnzidenz gewählt wird. Natürlich muß die Flußrichtung des Lesestromimpulses umgekehrt wie die des Schreibstromimpulses sein.

Für das Wählen der Spalten- und Zeilenansteuerleitungen wird erfindungsgemäß eine neuartige Methode unter Verwendung eines Transistorschalters benutzt, wodurch die Leistungsfähigkeit der Anordnung stark erhöht wird.

Ein Transistor mit zwei pn-Übergängen ist im allgemeinen symmetrisch, wobei die Verstärkung sowohl zwischen Emitter und Kollektor als auch zwischen Kollektor und Emitter mit nur geringem Unterschied des Verstärkungsgrades erfolgen kann. Im Falle der Vorwärtsrichtung (vom Emitter zum Kollektor), wie in Fig. 4(b) gezeigt, kann bei einem Basisstrom i , am Kollektor ein Strom t_Qi> χ ß erhalten werden, während im Falle der Rückwärtsrichtung (vom Kollektor zum Emitter) bei einem Basisstrom i _b am Emitter ein Strom i , χ ß' erhalten werden kann, wobei ß der Verstärkungsgrad in der Vorwärtsrichtung und ß¹ der" Verstärkungsgrad in der Rückwärtsrichtung bedeuten. Bei Anwendung dieses Prinzips arbeiten die Transistoren als in beiden Richtungen wirkende Schalter für die Wahl der Spalten- und Zeilenansteuerleitungen.

Das erfindungsgemäße Rechengerät enthält zwei Kernregister 1 und 2 für die gleichzeitige Speicherung eines ersten Operanden

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und eines zweiten Operanden einer binärverschlüsselten Dezimalzahl aus z.B. 16 Ziffern ( 16 χ 4 Bits). Wie Fig. 4(c) zeigt, sind 16 χ 8 Kerne, und zwar je sechzehn für jede Spaltenansteuerleitung 101 - 116 und je acht für jede Zeilenansteuerleitung 121 123 vorgesehen. Die beiden Arten von Ansteuerleitungen durchsetzen in zueinander rechtwinkligen Richtungen die einzelnen Kerne der Matrix. Ferner sind die Register 1 und 2 mit unabhängigen Leseleitungen (nicht gezeigt) ausgerüstet. Jeder der Ansteuerleitungen 101 - 116 und 121 - 128 ist je einer der Transistoren 1>1 146 bzw. 151 - 158, die den erwähnten in beiden Richtungen wirkenden Schaltvorgang durchführen, zugeordnet. Die Spaltenrichtung der Matrix entspricht den Ziffernstellen des Registers, während die Zeilenrichtung den Bitstellen der einzelnen Ziffern entspricht. Das linke Ende der Spaltenrichtung entspricht der niedrigststelligen Ziffer, während das obere Ende der Zeilenrichtung dem niedrigststelligen Bit entspricht. Die Wähltransistoren der Spaltenrichtung werden synchron mit entsprechenden Ziffernzeiten (Tp - T₁₇ aus T_Q - T,_Q) mit einem Halbwählstrom I /2 zur Wahl der Ziffernstelle angesteuert, während die Transistoren der Zeilenrichtung synchron mit entsprechenden Bitzeiten (t, - t^) zum Wählen der Bitstelle angesteuert werden, so daß der jeweils am Kreuzungspunkt befindliche Kern gewählt wird. Wenn beispielsweise in der zweiten Ziffernstelle des Registers 1 die Dezimalzahl 3 (Binärzahl 0011) gespeichert ist und ausgelesen werden soll, wird im Ziffernintervali T, der entsprechende Schaltertransistor angesteuert, so daß in der Spaltenansteuerleitung 102 ein Halbwählstrom fließt, während die Zeilenansteuerleitungen 121 - 124 nacheinander synchron mit den Bitintervallen t₁ - t^ gewählt werden. Dadurch wird zu den Zeiten WFt, (dem Bitintervall t, innerhalb der Leseperiode, wobei nachstehend die entsprechenden Symbole entsprechende Bedeutungen haben) und Wt₂ in der Leseleitung jeweils ein Ausgangssignal "l" erhalten, während zu den anschließenden Zeiten ¹WFt , und Wt₂, jeweils ein Ausgangssignal "θ" erhalten wird, so daß der gespeicherte Inhalt einer Zifferneinheit (0011) gewonnen wird. Wenn andererseits die Dezimalzahl j> in die zweite

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Ziffernstelle eingeschrieben werden soll, wird während der Zeit WFT₅ (dem Ziffernintervall H innerhalb der Schreibperiode) der Schaltertransistor 1)2 der Spaltenrichtung angesteuert, um die Spaltenansteuerleitung 102 zu wählen, während durch die Zellenan-εteuerleitungen 121 und 122 lediglich zu den Bitzeiten t, und t_p ein Halbwählstrom geschickt wird. Zu beachten ist, da0 der Lesevorgang und der Schreibvorgang jeweils ausschließlich für eine 4-Biteinheit (eine Zifferneinheit) erfolgen.

Die Randorgane der Matrix umfassen einen Lesetreiberverstärker 161, einen Schreibtreiberverstärker l62, Lese-Exklusivschalter 163 - I65 und Schreib-Exklusivschalter I66 - 168. Der Lesetreiber-

" verstärker Ιοί besteht aus einem pnp-Translstor. Das Lesebefehlssignal (W) ist der Basis dieses Transistors zugeführt, dessen Kollektor über einen Widerstand 169 mit der einen Seite der Spaltenansteuerleitungsgruppe und außerdem über Widerstände 170, 171 und 172 mit den Basen von npn-Transistoren, weiche die Lese-Exklusivschalter 163, 164 und 165 bilden, verbunden ist. Der Schalter 163 schaltet die Zeilenansteuerleitungsgruppe des Kernregisters 1, während der Schalter 164 die Zeilenansteuerleitungsgruppe des Kern-.registers 2 schaltet und der Schalter 165 die SpaltenansteuerIe1-tungsgruppe schaltet. Zwischen der Basis und dem Kollektor der einzelnen Schaltertransistoren I63 - I65 liegt jeweils eine geeignete Vorspannung. Der Schreibtreibertransistor l62 toesteht eben-

v falls aus einem pnp-Transistor, dessen Basis das Schreibbefehlssignal (WF) zugeführt ist. Dem Treiberverstärker I62 sind die Schreib-Exklusivschalter 1-66 - I68 zugeordnet. Der Schalter 166 schaltet die Spaltenansteuerleitungsgruppe, wahrend derSchalter 167 die Zeilenansteuerleitungsgruppe des Kernregisters 1 und der Schalter I68 die Zeilenansteuerleitungsgruppe des Kernregisters schalten. -

Wenn der Lesetreiberverstärker 16I in Betrieb ist, sind die Schreibschalter I63 - 165 sämtlich geschlossen, so dal die Spaltenleiter mit ihrem unteren Ende und die Zeilenleiter mit ihrem rechten Ende auf Massepotential liegen und sich solche Spannungsverhältnisse ergeben, daß der Halbwählstrom der Spaltenrichtung

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nach unten und der Halbwählstrom der Zeilenrichtung nach rechts fließt. Wenn dagegen der Schreibtreiberverstärker 162 arbeitet, sind die Schreibschalter 166 - 168 geschlossen, so daß die Spaltenleiter mit ihrem oberen Ende und die Zeilenleiter mit ihrem linken Ende auf Massepotential liegen. Durch die neuartige Kombination der Lese- und Schreibtreiber mit den in beiden Richtungen wirkenden Wähltransistoren wird also die Randschaltung der Kernmatrixregister 1 und 2 außerordentlich vereinfacht.

Addierwerk (Subtrahierwerk)

Der Binäraddierer als solcher ist ein Volladdierer mit drei Eingängen und besteht aus einer zweistufigen Anordnung von logischen Exklusiv-Summenschaltungen 175 und 176, wie Fig. 5(a) zeigt Die Logikfunktion der Anordnung ist durch die folgende Gleichung gegeben, in der a. und a_o Additionseingangssignale und F ein Übertragssignal von der nächstniederen Stelle bedeuten:

^al ^a2 ^Pc ^{+ a}l ^a2 ^Fc ^{+ a}l h ^Fc ^{+ a}l ^a2 ^Pc Ap + AF wobei A = a₁ ä_ + ä. a₂

A (+) F
v_/ c

⁴2⁷ V7 *c

Die Bedingung für die Erzeugung eines Übertrags (Borgers) zwischen den einzelnen Bits der Additionsausgangsgröße ist bekanntlich durch die folgende Gleichung gegeben:

= SB (a_x a₂ + SL₁ F_c + a₂ F_c)ⁿ + Sb (5_χ a₂ + δ_χ F_c + a₂ F_c) = (a₂ F_c)ⁿ + (_&1 Sb + I₁ Sb) (a₂ F_c)

worin Sb ein Subetraktionsbefehissignal und η und n+1 Bitzeiten bedeuten.

Die beiden obigen Gleichungen werden rein binär behandelt, so daß die Ausgangsgröße des Addierers (Subtrahierers) einer

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Dezimalkorrektur unterzogen werden muß. Fig. 5(b) zeigt eine hierfür geeignete Anordnung, die ein Flipflop 177 zum Speichern des Übertrags (Borgers) zwischen den einzelnen Bits (einschließlich des Bits der höchsten Bitstelle einer Ziffer und des Bits der niedrigsten Bitstelle der nächststelligen Ziffer) und ein Flipflop 178 zum Speichern des Übertrags (Borgers) zwischen den einzelnen Ziffern enthält. Wie erwähnt, erfolgt die Bildung des Übertrags (Borgers) auf rein binärem Wege, und wenn eine Ziffer jeweils aus vier Bits besteht, tritt ein Übertrag (Borger) zur nächst-

4 stelligen Ziffer erstmalig bei und oberhalb 2 auf. Jedoch muß bei dem vorliegenden Addierer (Subtrahierer), um das Resultat der rein binären Rechenoperation in eine binärverschlüsselte Dezimalzahl zu übersetzen, für sämtliche Zahlenwerte oberhalb 9 ein Übertragssignal (Borgersignal) erzeugt werden. Zum Zeitpunkt der Erzeugung dieses dezimalen Übertragssignals (Borgersignals) Nc muß nicht 'nur geprüft werden, ob ein nach einer Addition (Subtraktion) von vier Bits erzeugtes binäres Übertragssignal (Borgersignal) C anwesend ist oder nicht, sondern es muß auch geprüft werden, ob die Bitwerte der zweiten, dritten und vierten Stelle des Rechenresultats der folgenden Prüfgleichung genügen. Der Übertrag (Borger) zwischen den einzelnen Ziffern wird im Flipflop 178 gespeichert.

^N _c = ^d4 * ^d3 ^{+ d}4 · ^d2 ^{+ c = d}4 ^^d5 + d₂) + c

Der Prüfvorgang läßt sich an Hand der nachstehenden Funktionstabelle ohne weiteres verstehen.

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Dezimalzahl

>rtrag	Binärcode	0	0	0	binärverschlüsselter Dezimalcode	0	0	0	d4 · d3
	0	0	0	1	0	0	0	1
	0	0	1	0	0	0	1	0
	0	0	1	1	0	0	1	1
	0	1	0	0	0	1	0	0
	0	1	0	1	0	1	0	1
	0	1	1	0	0	1	1	0
	0	1	1	1	0	1	1	1
	0	0	0	0	0	0	0	0
	1	0	0	1	1	0	0	1
	1	0	r-l	0	1	0	0	0)
	1	0	1	1	0	0	0	I) d4 ' d2
	1	1	0	0	0	0	1	0
	1	1	0	1	0	0	1	1
	1	1	1	0	0	1	0	0
	1	i-l	1	1	0	1	0	1
	1	0	0	0	0	1	1	0
1	0	0	0	1	0	1	1	1
1	0	0	1	0	0	0	0	0
1	0	0	1	ι—Ι	1	0	0	1
1	0	1

0 1 2

5 6

9 10 11 12 13 14 15 16 17 18 19

Die Ausgangsgröße des Addierers (Subtrahierers) wird im Pufferregister 3 zwischengespeichert. Es wird daher zum Zeitpunkt WPt^i, zu dem die Rechenoperation beendet ist, durch Erfassen des Ausgangssignals PA des Addierers (Subtrahierers) und der Bitwerte X^ und X^ der dritten und vierten Stelle des Pufferregisters 3 geprüft, ob ein dezimaler Übertrag (Borger) vorhanden ist oder nicht. Die Logikfunktion der Speicherelemente 177 und 178 für den Übertrag (Borger) ergeben sich aus den nachstehenden Ausführungen.

In Fig. 5(b) ist zum Prüfen auf die Anwesenheit oder Nichtanwesenheit eines binären Übertrags (Borgers) zwischen den Bits ein Gatternetzwerk mit einer logischen Exklusiv-Summenschaltung 179, zwei UND-Gattern 180 und 181 und zwei ODER-Gattern 182 und

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ldj> vorgesehen. Das Ausgangssignal des Gatters 18.2 ist einem UND-Gatter 184 zugeführt, das als weiteren Eingang das Signal Jf₂, empfängt und dessen Ausgangssignal über ein ODER-Gatter I85 dem Flipflop 177 zugeführt ist. Zur Prüfung auf dezimalen Übertrag (Borger) ist außerdem ein Gatternetzwerk mit dem ODER-Gatter 186 und dem UND-Gatter 187 vorgesehen, dem das Ausgangssignal FA des Addierers (Subtrahierers) und die Inhalte X-, und Xl des Pufferregisters zugeführt sind, wobei das Ausgangssignal des Gatters Iö7 einem ODER-Gatter I88 zugeführt ist, dessen Ausgangssignal über ein UND-Gatter I89 mit weiteren Eingängen, denen das Signal (W), das Signal $u sowie Mikrobefehle (l6) und UL¹H zugeführt sind, zum anderen Flipflop 178 gelangt. Zum Zeitpunkt der Verschiebung des Rechenresultats für die Behandlung der nächststelligen Ziffer muß der dezimale Übertrag (Borger) als drittes Eingangssignal für den Addierer (Subtrahierer) bereitgestellt werden, zu welchem Zweck das UND-Gatter 190 vorgesehen ist. Das Übertragssignal (Borgersignal) wird zum Zeitpunkt WFt₂, zum Flipflop 177 übertragen. Q-6)* C¹V* (}z) ^usw· ^slnd Mikrobefehle vom Programmgeber 9« (WF) und (WF) sind die Signale, die das Schreibintervall WF und das Leseintervall WF anzeigen.

Um das Resultat der Binärrechnung in eine binärverschlüsselte Dezimalzahl zu übersetzen, muß aufgrund des Ergebnisses der Prüfung auf Anwesenheit oder Abwesenheit eines dezimalen*Übertrags (Borgers) eine entsprechende Korrektur vorgenommen worden. Erfindungsgemäß wird hierzu der erwähnte Ansteuerzyklus ausgenützt, bei dem das Leseintervall und das Schreibintervall jeweils einen Zeitraum von vier Bits oder einer Zifferneinheit'umfassen. In dem vier Bitzeiten umfassenden Leseintervall W erfolgt die Binäraddition (Binärsubtraktion) von vier Bits und wird zugleich das Rechenresultat für diese vier Bits im Pufferregister > mit der Kapazität von vier Bits abgespeichert, während anschließend im Schreibintervall WF, das ebenfalls vier Bitaeiten umfaßt, ein Korrektursignal aufgrund der Dezimalprüfung erzeugt: l»4rd. Mit Hilfe dieses KorrektursIgnals wird das Resultat der? (Subtraktion) der erforderlichen Korrektur, unterzogen*·:

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Für zwei Zahlen A und B erfolgen dabei die folgenden Vorgänge :

1. Bei Addition:

A + B I^ 10 Das Flipflop 17ö wird gesetzt (eine Korrektür um + 6 erfolgt).

A + B -<C lü (Keine Korrektur erfolgt).

2. Bei Subtraktion:

^A - ^B ^** 10 (Keine Korrektur erfolgt).

A-B ^<⁰'_ 0 Das Flipflop IYd wird gesetzt (eine Korrektur um - 6 erfolgt).

Im Falle der Addition wird zum Zeitpunkt Wt^., wenn A+B ^ das Flipflop 17ö gesetzt und werden während des nächsten Schreibintervalls WF die Bitzeitsignale §„ und ^L einer Korrektur um +6 unterzogen. Im Falle der Subtraktion wird, wenn A-B<£0, ein Borger erzeugt und das Flipflop 17β gesetzt, und es erfolgt eine Korrektur um -6.

Fig· 5(c) zeigt die Logikauslegung eines Addierwerks (Subtrahierwerks) mit Einschluß der Funktion der Dezimalkorrektur. Für die Durchführung der binären Addition (Subtraktion) während des Leseintervalls WF werden die Ausgangsgrößen COX und COY der Register 1 und 2 über eine UND-ODER-Gatterkette 191, 192 bzw. 193, 194 in den Addierer (Subtrahierer) 7 eingegeben. Zur anschließenden Durchführung der Dezimalkorrektur während des Schreibintervalls WF wird bei Auftreten des dezimalen Übertragssignals (Borgersignals) zum Zeitpunkt Wt^ über die UND-ODER-Gatterkette 195, 19^ während des Intervalls WFt« - WFt, eine Dezimalzahl 6 in den Addierer (Subtrahierer) 7 eingegeben, während außerdem die Ausgangsgröße X, der binären Addition (Subtraktion) nach Durchlaufen des Pufferregisters 3 über die UND-ODER-Gatterkette 196, 192 eingegeben wird.

Während In Zuge des Fortschreitens der Rechenoperation durch die genannten Einrichtungen insgesamt ein Infonnationsweg von der in Fig. 5(d) gezeigten Art gebildet wird, erfolgt die vollständige

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Additionsbehandlung (Subtraktionsbehandlung) der binärverschlüsselten Dezimalzahlen. Die Anordnung nach Fig. 5(d) enthält Treibergatter 201 und 202 für die Register 1 und 2, Gatter 20.5 und 204 an den Eingängen der Pufferregister 2 und 4 sowie Gatter 205 und 20ό für die zu addierenden (subtrahierenden) Eingangssignale a. und a₂.

Als erstes werden während des vier Bitzeiten umfassenden Leseintervalls W die Gatter 201 und 202 geöffnet, um die Kernregister 1 und 2 anzusteuern, derart, daß die Zahlenwerte Bit für Bit, angefangen mit der niedrigstetelligen Ziffer, aus den beiden Registern ausgelesen werden. Die ausgelesenen Zahlenwerte werden in den Addierer (Subtrahierer) 7 eingegeben, so daß die binäre Addition (Subtraktion) von vier Bits im Serienbetrieb erfolgt. Das Rechenresultat wird im Pufferregister 3 vorläufig abgespeichert. Wenn ein Übertrag (Borger) vorhanden ist, wird zum Zeitpunkt Wt₂, das Flipflop 178 gesetzt und während des nächsten vier Bits umfassenden Schreibintervalls WF aufgrund der entsprechenden Prüfung auf Anwesenheit des Übertrags eine Korrektur vorgenommen.

Hierfür wird der gleiche Addierer (Subtrahierer) 7 verwendet. Das Rechenresultat und das Korrektursignal von +6 (-6) werden in den Addierer (Subtrahierer) 7 eingegeben, und unmittelbar anschließend an die Korrektur wird das Rechenresultat sofort In eine vorbestimmte Ziffernstelle des Registers eingeschrieben, so daß keinerlei Zeit ungenützt verlorengeht. Obwohl zuvor ein Summand (Minuend) A in das Register 1 und ein Addend (Subtrahend) B in das Register eingespeichert worden sind, werden die gespeicherten Inhalte dieser beiden Register zum Zeitpunkt des Beginns der Addition (Subtraktion) sofort ausgetauscht, so daß der Summand (Minuend) A dem Register entnommen und nach dem Rechenvorgang während des Schreibintervalle WF über das Pufferregister 4 wieder in das Register 2 eingeschrieben wird.

Wenn A+B "P*" 10* ergeben sich für die Speicherzustände der Kernregister 1 und 2, des Pufferregisters 2 und der Übertrags-Flipflops 177 und 17Ö die in der folgenden Tabelle wiedergegebenen Werte:

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Beispiel: 5 + 7 = 12

ο co

.r* co

	tl	205	COX	COX	COX	COX	206	cbY	COY	COY	COY	X4	X3	X2	Xl	177	Fc	170	C
	t2	1-4	1-3	1-2	1-1	1-4	1-3	1-2	1-1
	t	0	1	0	1	0	1	1	1	O				Fcin	1	Ncin
	fc4		0	1	0		O	1	1	O	O			1	1
				0	1			O	1	1	O	O		1	1
	Z1				0				O					1
	t2									1	1	O	O	O	1	1	1
	t	1	1	0	0	0	1	1	O	O					O		1
	H		1	1	0		O	1	1	1	O			1	O	1	1
	tl			1	1			O	1	O	1	O		O	1		1
					1				O	O	O	1	O	1	1		O
													O
												1
Wf
WF
WF

ro

cn Ul

In der vorstehenden Tabelle repräsentieren COX 1-4 den Kern des Bits der vierten Stelle der Ziffer der ersten Stelle des Registers 1 und COX 1-5, COX 1-2 und COX 1-1 die Kerne der Bits der dritten, zweiten und ersten Stelle der Ziffer der ersten Stelle des Registers 1. Entsprechend repräsentieren COY 1-4 bis COY 1-1 die Kerne der Bits der vierten bis ersten Stelle der Ziffer der ersten Stelle des Registers 2. P_in und P_n repräsentieren die Eingangsgröße bzw. Ausgangsgröße des Übertrags-Fllpflops 177 und N_cin und N₀ repräsentieren die Eingangsgröße bzw. Ausgangsgröße des Flipflops 178.

VerschiebeVorgang

Während der verschiedenen Rechenoperationen müssen natürlich die gespeicherten Inhalte der Register laufend verschoben werden. In der Kernmatrix selbst ist, wie erwähnt, eine solche Verschiebemöglichkeit nicht gegeben. Erfindungsgemäß erfolgt jedoch der Verschiebevorgang ohne irgendwelchen zusätzlichen Sphaltungsaufwand einfach durch zweckmäßige Ausnützung der Pufferregister 3 und 4 mit Hilfe des erwähnten Ansteuersystems, bei dem das Leseintervall und das Schreibintervall jeweils einen Zeitraum von vier Bits umfassen.

Bei einem Kernregister der oben beschriebenen Art kann die Information einer Zifferneinheit synchron mit den Zlffernzeitsignalen J^₂ - ^T, ₇ ausgelesen und eingeschrieben werden, so daß unter Ausnützung der Pufferregister 3 und 4 das Ziffernzeitsignal und die Lese- und Schreibbefehlssignale zweckvoll erfaßt werden und dadurch eine Verschiebefunktion für das Register erhalten wird. Nachstehend wird ein Beispiel einer Linksverschiebung erläutert.

Fig. 6(a) zeigt den Informationsfluß für den Fall, daß der gespeicherte Inhalt der niedrigsten Ziffernstelle COX₁ des Registers 1 auf die zweitniedrigste Ziffernstelle COX₂ verschoben werden soll. Der VerschiebeVorgang beginnt mit der Ziffernzeit Tg. Während des 4-Bitintervalls T₂ WF erfolgt das Auslesen des Zahlenwertes der niedrigsten Ziffernstelle, wobei die ausgelesenen Inhalte unmittelbar in das Pufferregister 3 eingegeben werden. Da das Pufferregister 3 aus Flipflops besteht, werden die vier Bits des Zahlen-

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wertes der niedrigsten Ziffernstelle zum Zeitpunkt Tp WFt, mit einer entsprechenden Verzögerung abgespeichert.

Während des nächsten Schreibintervalls Tp WF wird der Inhalt des Pufferregisters j5 zirkuliert. Ferner werden während des nächsten Leseintervalls T, W vier Bits des Inhalts des Pufferregisters 3 in das Pufferregister 4 eingegeben. Zu dieser Zeit erfolgt jedoch das Auslesen der Information der zweiten Ziffernstelle getrennt. Anschließend während des Schreibintervalls T, WF wird der Inhalt des Pufferregisters h in die zweite Ziffernstelle COXp des Registers 1 eingeschrieben. Die Ziffer der zweiten Stelle des Registers 1 befindet sich also in einem gewählten Zustand synchron mit dem Ziffernzeitsignal §-. zu dieser Zeit, so daß der Inhalt der niedrigsten Ziffernstelle ohne weiteres eingeschrieben werden kann. Zugleich zirkuliert der aus der zweiten Ziffernstelle ausgelesene Zahlenwert getrennt im Pufferregister p. Durch Wiederholen der genannten Vorgänge zu den entsprechenden Zeiten erfolgt die ziffernweise Linksverschiebung.

Die Vorgänge für COX. und COXp des Registers 1 und die Abläufe in den Pufferregistern 5 und 4 sind in der nachstehenden Tabelle wiedergegeben:

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	WP	\	COX1	VjJ	4	COX2	i
T2	WF	fcl	Olli 0 110 0 10 0 0 0 0 0	10 0 0 110 0 1110		.0001 0 0 0 1 0 0 0 1 0 0 0 1
	WP	fcl	0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0	Olli 10 11 110 1 1110		0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1
	WP	H	0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0	Olli 10 11 0 10 1 0 0 10	0 0 0 0 10 0 0 110 0 1110	0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
	0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0	0 0 0 1 10 0 0 0 10 0 0 0 10	0 1 1 Ϊ	ο ο ο 1
1 0 1 Ί	oo 1 ι
0 1 0 ί	olii
oo ib'

Pig. 6(b) zeigt die Logikauslegung der einzelnen Teile der Einrichtung für die Durchführung des Verschiebevorgangs. Die Anordnung enthält fünf UND-Gatter 211 - 215. Obwohl der Addierer (Subtrahierer) 7 im Weg des Informationsflusses liegt» wird während des Verschiebevorgangs nur eine Eingangsgröße in den Addierer (Subtrahierer) 7 eingegeben, und diese Eingangsgröße läuft lediglich durch, ohne daß eineAdditlon (Subtraktion) eijfplgt.

Die Rechtsverschiebung dagegen erfolgt wesentlich anders als im bekannten Falle. Es wird nämlich ein Rechteverechiebungs-Befehlssignal RS erzeugt, das den Zählwert des aus fünf Flipflops Ik - bestehenden Zählers in Eicosalsetzung (Fig. 3) umkehrt, und zwar so, daß die Ziffernzeitsignale /₀ - JsT₁₉ in der folgenden Reihenfolge erzeugt werden.

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Indem man die vorerwähnten Ziffernzeitsignale ^T,g - §^ in umgekehrter Reihenfolge verwendet, kann der Rechtsverschiebungsvorgang innerhalb sehr kurzer Zeit mit Hilfe eines Informationsumlaufweges, der genau der gleiche ist wie bei der Linksverschiebung, erfolgen. In Fig. 6(a) wird die Rechtsverschiebung dadurch möglich, daß man lediglich COX₂ und COX₁ gegeneinander austauscht und T₂ in T₁₇ sowie T, in T^ ändert. Da die Ziffernordnung des Lese- und Schreibzyklus im Kernregister umgekehrt ist, kann die Erfassung des der näehstniedrigeren Ziffernstelle entsprechenden Schreibintervalls kurz nach dem Auslesen eines Zahlenwertes bei der Rechtsverschiebung sehr leicht bewerkstelligt werden, und es ist nicht mehr nötig, wie beim herkömmlichen Verfahren, für die Rechtsverschiebung um eine Stelle die Linksverschiebung eine der Gesamtstellenzahl des Registers minus 1 entsprechende Anzahl von Malen zu wiederholen. Fig. 6(c) zeigt die entsprechenden Signalverläufe für die Flipflops lh - 78 bei umgekehrtem Zählerstand.

Anze i geeinri chtung

Als Anzeigeorgane für elektronische Tischrechner werden im allgemeinen Glimmentladungsröhren mit Ziffernanzeige verwendet. Zum Aussteuern dieser Röhren hat man meistens ein statisches Gleichstrora-Aussteuersystem verwendet. In jüngster Zeit dagegen beginnen sich in der Praxis sogenannte dynamische Aussteuersysteme einzubürgern, bei denen die Anzeigeröhren mit Impulsfolgen unter Ausnützung der Trägheit des menschlichen Auges periodisch kräftig ausgesteuert werden. Obwohl nun die Speicherinhalte der Kernmatrixebene Bit für Bit in Serie ausgegeben werden können, ist es unmöglich, die Inhalte sämtlicher Ziffernstellen parallel auszulesen. Das dynamische Zeitraultiplex-Anzeigesystem in Synchronisation mit der Ziffernzeit ist daher von diesem Standpunkt aus zweckmäßig und am besten für die Ausgangsanzeige der Kernmatrixebene geeignet. Ein Vorteil dabei ist, daß die Anzahl der Ansteuer- oder Treibertransistoren verringert werden kann. Fig. 7(a) zeigt eine für eine solche Anzeige geeignete Schaltungsanordnung. Dabei dient der

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Verstärker 216 dazu, das Lesesignal aus der Leseleitung des Registers 1 zu verstärken.

Es sei angenommen, daß in der niedrigsten Ziffernstelle COX. des Registers 1 die Dezimalzahl 7 gespeichert ist und daß das Anzeigeintervall in eine operationsfreie Periode fällt. Bei der gezeigten Schaltungsanordnung ergeben sich dann für COX. des Registers und für die Pufferregister 3 und 5 die in der nachstehenden Tabelle aufgeführten Vorgänge.

	WPt1	O	COX	1	1	1	0	0	3	0
T2	WPt2	O	1	1	0	1	0	0	0
Τ2	Wt3	O	1	0	0	1	1	0	0
Τ2	WFt4	O	1	0	0	1	1	0	0
Τ2	WPt1	O	0	0	0	0	1	1	1
Τ2	WPt2	O	0	0	1	1	0	1	1
Τ2	WPt3	O	0	1	1	1	1	1	1
Τ2	WPt4	O	0	1	1	1	1	0	0
Τ2	WFt21	O	1	1	1	0	1	1
Τ2		1			1

Wenn die Ziffernzeitsignale in einer der normalen Vorwärtsrichtung entsprechenden Reihenfolge erzeugt werden, wird der Inhalt der Kernregisterstelle COX₁ nicht verändert und die ⁿ7ⁿ von der Ziffernzeit T₃ bis zur Ziffernzeit T₁ des nächsten Zyklus gespeichert. Bei Auftreten der Ziffernzeit T₂ werden die Lese- und Schreibvorgänge erneut durchgeführt, wodurch die Anzeigeröhre der ersten Ziffernstelle angesteuert und zum Leuchten gebracht wird. Und zwar erfolgt die Anzeige der "7" in der ersten Stelle zur Ziffernzeit T₃. Durch Wiederholung dieser Vorgänge wird der Ziffernwert "7" nach außen sichtbar angezeigt. Beim vorliegenden Anzeigesystem wird jedoch mit Umkehrung des Ziffernzählers bei der Rechtsverschiebung gearbeitet, so daß die Lese- und Schreitovorgänge von der höchsten Ziffernstelle des Kernregisters aus erfolgen, wobei nur ein einziges Flipflop verwendet wird, da» durch die höchste zählende Ziffernstelle des Zahlenwertes, die nicht null ist und als erste erscheint, gesetzt wird und durch sein dab·! erzeugtes

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Ausgangssignal erstmalig eine Anzeigeröhren-Treiberschaltung aktiviert.

Tritt innerhalb einer Zahl, also Unterhalb der höchsten zählenden Stelle, eine "0ⁿ auf, so erfolgt keine Zustandsumkehrung, wenn das Rücksetzeingangssignal des Flipflops als Ziffernzeitsignal für die Anzeige des Inhalts der niedrigsten Stelle verwendet wird. Es wird also lediglich die Anzeige derjenigen Nullen, die sich oberhalb der höchsten zählenden Stelle der anzuzeigenden Zahl befinden, unterdrückt.

Fig. 7(b) zeigt Einzelheiten der Anzeigeröhren-Treiberschaltung. Dabei ist 13 der Taktgeber und 15 ein Decodierer für die Gewinnung der Bitzeitsignale. Die Schalter 220 - 229 werden durch Kathodentreiberimpulse geschaltet, um Zahlengrößen, die durch Umwandeln der Speicherinhalte des Pufferregisters 5 erhältlich sind, zu wählen. Diese Schalter schalten die Leitungswege von den Kathoden der Anzeigeröhren 251 - 266 nach Masse. Die Schalter 2}1 - 246 werden durch Ziffernbezeichnungs-Treiberimpulse oder durch die Ziffernzeitsignale T^ - T₁ geschaltet und steuern die Zufuhr der Anodenspannung für die entsprechenden Anzeigeröhren 251 - 266. Das Setzausgangssignal E des Zündsteuer-Flipflops 217 ist dem kathodenseitigen Dezimaldecodierer als weitere Schleuseneingangsgröße zugeführt und steuert den Betrieb der Anzeigeröhren-Treiberschaltung. Aufgrund dieser Steuerung werden unnötige Nullen in der Anzeigeeinrichtung gelöscht.

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Claims (12)

Patentansprüche

1.) Elektronisches Rechengerät, gekennzeichnet durch Register mit einer Anzahl von Magnetspeicherelementen zum Speichern einer Anzahl von eine oder mehrere Ziffern bildenden Bits; einen Signalgenerator zum abwechselnden Erzeugen von Lesebefehlssignalen und Schreibbefehlssignalen mit jeweils einer Dauer ■ entsprechend einer Zifferneinheit; einen Treiber, der bei Empfang dieser Befehlssignale laufend die Bits der Zifferneinheit aus den Registern ausliest bzw. in die Register einschreibt; und eine Operationseinheit zum Durchführen von Operationen entsprechend den Inhalten der ausgelesenen bzw. eingeschriebenen Bits.

2.) Rechengerät nach Anspruch 1, dadurch gekennzeichnet, daß der Signalgenerator Bitzeitsignale und Ziffernzeitsignale erzeugt, welche die Bitstelle bzw. Ziffernstelle der in die Register eingeschriebenen bzw. aus den Registern ausgelesenen Inhalte anzeigen, und daß der Signalgenerator das Lesebefehlssignal in der vorderen Hälfte und das Schreibbefehlssignal in der hinteren Hälfte des Ziffernzeitsignals erzeugt.

j5.) Rechengerät nach Anspruch 1, dadurch gekennzeichnet, daß die Register jeweils aus einer Matrix von Magnetspeicherelementen bestehen, bei der die Zeilenrichtung den Bitstellen und die Spaltenrichtung den Ziffernstellen entspricht, wobei für die Spaltenansteuerleitungen eine erste Wähleinrichtung zum Wählen der Ziffernstellen und für die Zeilenansteuerleitungen eine zweite Wähleinrichtung zum Wahlen der Bitstellen vorgesehen ist und beide Wähleinrichtungen mit dem Treiber gekoppelt sind.

4.) Elektronisches Rechengerät, gekennzeichnet durch mindestens zwei Register mit jeweils einer Anzahl von. Magnetspeicherelementen zum Speichern eines Operanden, bei dem jede Ziffernstelle durch eine Anzahl von Bits repräsentiert ist; einen Signalgenerator zum abwechselnden Erzeugen von Lesebefehlssignalen und Schreibbefehlssignalen mit jeweils einer Dauer entsprechend einer Ziffer; einen auf jedes dieser Befehlssignale an sprechenden Treiber zum fortlaufenden Auslesen der Bits einer

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Zifferneinheit aus den Registern oder fortlaufenden Einschreiben der Bits in eine Zifferneinheit der Register; und eine Operationseinheit zum Durchführen von Operationen entsprechend den Inhalten der ausgelesenen bzw. eingeschriebenen Bits mit einem binären Addier- und Subtrahierwerk, das die als Binärwerte ausgelesenen Operanden während des Leseintervalls einer binären Addition oder Subtraktion unterzieht, sowie einer Korrektureinheit, die, wenn nötig, die Ausgangsgröße des Addier- und SubtrahierWerkes während des auf das Leseintervall folgenden Schreibintervalls einer Korrektur um +6 oder-6 unterzieht.

5.) Elektronisches Rechengerät nach Anspruch 4, gekennzeichnet durch eine Prüfeinrichtung, welche das Vorhandensein oder NichtVorhandensein eines Übertragssignals oder Borgersignals aus einem Additions- oder Subtraktionsresultat während der Anwesenheit des letzten Bitzeitsignals während eines Leseintervalls wahrnimmtj und eine Einrichtung, die ein Signal, das die Durchführung einer Korrektur um +6 oder -6 anbefiehlt, oder ein Signal, das anzeigt, daß keine Korrektur erforderlich ist, während des auf das Leseintervall folgenden Schreibintervalls entsprechend dem Resultat der von der Prüfungseinrichtung vorgenommenen Prüfung erzeugt.

6.) Rechengerät nach Anspruch 4, gekennzeichnet durch auf der Ausgangsseite des Addier- und Subtrahierwerks angeordnete Pufferregister zum zeitweiligen Speichern der in Serie ausgelesenen Ausgangssignale des Addier- und Subtrahierwerks; und durch eine Einrichtung, die das Vorhandensein oder Nichtvorhandensein eines Übertrags oder Borgers aus drei in den Pufferregistern gespeicherten Bits und einem Ausgangssignal des Addier- und Subtrahierwerks ermittelt, während das letzte Bitzeitsignal eines Leseintervalls anwesend ist.

7.) Rechengerät nach Anspruch 4, dadurch gekennzeichnet, daß die Addition oder Subtraktion einer Ziffernkomponente im binären Addier- und Subtrahierwerk während eines Leseintervalls erfolgt; und daß während des nächsten Schreibintervalls ein das Resultat der Addition oder Subtraktion anzeigendes

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Signal und ein Signal für die Korrektur um +6 oder -6 zum Addler- und Subtrahierwerk nur während der Anwesenheit der Bitzeltsignale für die zweite und die dritte Bitstelle zwecks Durchführung der Korrektur zurückgeleitet werden.

8.) Elektronisches Rechengerät, gekennzeichnet durch Register mit einer Anzahl von Magnetspeicherelementen zum Speichern einer Anzahl von eine oder mehrere Ziffern bildenden Bits; einen Signalgenerator zum abwechselnden Erzeugen von Lesebefehlssignalen und Schreibbefehlssignalen mit jeweils einer Dauer entsprechend einer Zifferneinheit; einen auf jedes dieser Signale ansprechenden Treiber zum fortlaufenden Auslesen oder Einschreiben " der Bits der Zifferneinheit aus den bzw. in die Register; eine Operationseinheit mit einem Addier- und Subtrahierwerk zum Durchführen von Operationen entsprechend den Inhalten der ausgelesenen oder eingeschriebenen Bits; ausgangsseitig im Addier- und Subtrahierwerk angeordnete Pufferregister; und eine Verschiebeeinrichtung, die bewirkt, daß die aus einer bestimmten Stelle der Register ausgelesenen Inhalte während der Dauer des Lesebefehlssignals vorübergehend in den Pufferregistern gespeichert und anschließend an das Lesebefehlssigntl aus ien Pufferregistern in eine bestimmte, von der erstgenaiiiiüen Stelle verschiedene Stelle der Register eingeschrieben werden.

9.) Rechengerät nach Anspruch 8, dadurch gekenn- \ zeichnet, daß zwei Pufferregister vorgesehen sind und der Verschiebevorgang in der Weise erfolgt, daß während des ersten Leseintervalls die aus einer bestimmten Stelle des Registers ausgelesenen Inhalte im einen Pufferregister gespeichert werden, während des anschließenden ersten Schreibintervalls die in diesem Pufferregister gespeicherten Inhalte zirkuliert werden, während des zweiten Leseintervalls die in diesem Pufferregieter gespeicherten Inhalte in das zweite Pufferregister übertragen und dort gespeichert werden und während des folgenden zweiten Schreibintervalls die im zweiten Pufferregister gespeicherten Inhalte in eine bestimmte, von der erstgenannten Stelle verschiedene Stelle des Registers eingeschrieben werden.

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10.) Rechengerät nach Anspruch 8, dadurch gekennzeichnet, daß der Signalgenerator Bitzeitsignale und Ziffernzeitsignale, welche die Bitstellen bzw. Ziffernstellen der aus dem Register ausgelsenen oder in das Register eingeschriebenen Inhalte anzeigen, erzeugt und so eingerichtet ist, daß die Reihenfolge der Erzeugung der Ziffernzeitsignale entsprechend der Verschiebungsrichtung umgeschaltet wird.

11.) Rechengerät nach Anspruch 8, gekennzeichnet durch einen Signalgenerator zum Erzeugen von Bitzeitsignalen und Ziffernzeitsignalen, welche die Bitstellen bzw. Ziffernstellen der aus dem Register ausgelesenen oder in das Register eingeschriebenen Inhalte anzeigen; ein ausgangsseitig der Pufferregister angeordnetes Anzeigepufferregister; und eine Anzahl von Anzeigeröhren zum äußeren Anzeigen der in das Anzeigepufferregister eingegebenen Inhalte, wobei diese Anzeigeröhren zeitlich selektiv durch die Ziffernzeitsignale angesteuert werden.

12.) Rechengerät nach Anspruch 11, gekennzeichnet durch eine Leseeinrichtung zum Auslesen der im Register gespeicherten Inhalte in Richtung von der höchsten zur niedrigsten Stelle; und ein Flipflop, das gesetzt wird, wenn die Leseeinrichtung erstmalig eine effektive Zahlengröße, die nicht "0^M ist, ausliest, wobei die Anzeigeröhren erstmalig durch das Setzausgangssignal dieses Flipflops aktiviert werden, derart, daß die Anzeige von Nullen in Stellen oberhalb der höchsten zählenden Stelle des effektiven Zahlenwertes unterdrückt wird.

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