DE1774675B2 - Elektronisches rechengeraet mit einer speichermatrix - Google Patents

Description

Die Erfindung betrifft ein im Serien-Serien-Betrieb arbeitendes elektronisches Rechengerät mit einer Matrix aus magnetischen Speicherelementen zum Speichern eines Operanden und/oder Resultates in Form binär verschlüsselter Dezimalzahlen mit Zeilen- und Spaltcnleilern, Zeilen- und Spalten-Wählschaltungen sowie Schreib- und Lese-Treiberschallungcn und mit einer Schallung zum Erzeugen von Schrcibimd Lese-Befehlen für die mit den Zeilen und Spalicnlcitern gekoppelten Treiberschaltungen.

Bei elektronischen Rechengeräten, insbesondere Tischgeräten, besteht ein starkes Bedürfnis nach Vcr-

ring^rung der Größe und des Gewichts. Wegen ihrer bekannten Vorteile in dieser Hinsicht wird die Kernspeichermatrix im großen Umfang für Speicherzwecke in programmgesteuerten digitalen Großrechenanlagen verwendet. Da bei ihr für die Eingabe und die Ausgabe von Informationen jeweils Lese- und Schreibvorgänge durchgeführt werden müssen, war sie jedoch bisher nicht besonders gut für ein Register geeignet, das mit hohen Informationsein- und Informationsausgabefrequenzen arbeitet. Man hat es daher bislang vorgezogen, Register statt mit Magnetspeichermatrizen z. B. mit Flipflops aufzubauen.

Es ist bekannt, für die erforderliche Ansteuerung der jeweils ausgewählten Kerne einer Kernspeichermatrix Schaltkerne zu verwenden. Dieses Wählsystem ist jedoch mit beträchtlichem Aufwand verbunden, da eine große Anzahl von Signalen zum Wählen eines jeweiligen Speicherplatzes beim Schreiben oder Lesen und, damit eine beliebige Kombination dieser Signale möglich ist, je eine Schallkernmairix für die Zeilen- und Spaltenwahl zusätzlich zur Speichermatrix benötigt werden. Beispielsweise werden in der Schaltkernmatrix für die Zeilen wahl mehrere Gruppen von Wählsignalen an die Eingangsleiter dieser Matrix angelegt, deren Ausgänge mit den Zeilenleitern der Speichermatrix verbunden sind. Außerdem muß die Kombination der Wählsignale zum Auffinden des jeweiligen Speicherplatzes decodiert werden.

Erhebliche Schwierigkeiten ergeben sich ferner bei Verwendung einer Magnetspeichermalrix als Register eines Rechenwerks dadurch, daß die Informationen der einzelnen Speicherplätze einer Magnelspeichermatrix beim Serienbetrieb bisher gewöhnlich Bit für Bit abwechselnd gelesen und geschrieben wurden (die Information z. B. eines Magnetkernes wird bekanntlich beim Lesen gelöscht, so daß sie anschließend wieder geschrieben werden muß, wenn der Speicherzustand aufrechterhalten werden soll). Diese Schwierigkeilen beziehen sich vor allem auf den Zeitaufwand, die Dezimalkorrektur und die Verschiebung im Register. Man könnte zwar ohne weiteres verschiedene Rechenoperationen auf der Grundlage jeweils abwechselnd aufeinanderfolgender Lese- und Schreibvorgänge während jeder Bitperiode durchführen, indem jeweils die Information eines Bits gelesen, dann an die betreffenden Einheiten des Rechenwerkes übertragen und unmittelbar darauf in die ursprüngliche Adresse zurückgeschrieben wird. Wenn jedoch beispielsweise numerische Informationen im binärverschlüsselten Dezimalcode (1 Ziffer = 4 Bits) in einer Kernspeichermatrix gespeichert und mittels eines rein binären Addierwerks addiert werden sollen, ist bekanntlich, wenn ein dezimaler übertrag erzeugt wird, eine Korrektur um + 6 erforderlich. Entsprechendes gilt für die Subtraktion (Korrektur um -6). Bei der Methode des abwechselnden Lesens und Schreibens fallen auf jede Ziffernperiode vier aufeinanderfolgende Lcse-Schreibzyklen, je einer pro Bitperiode, und auf der Basis dieser Ziffernperiode erfolgt die Addition (oder Subtraktion). Es wird also für jeden binären Rechenschritt (Addition oder Subtraktion) und für die dazugehörige Dezimalkorrektur eine Ziffernperiode (8 Bitperioden) benötigt. Folglich werden für die Rechenoperation (Addition oder Subtraktion) einer Zifferneinheit insgesamt zwei Ziffernperioden (16 Bitperioden) benötigt. Demgegenüber beträgt bei einem Flipllop-Rcgister der erforderliche Zeitaufwand für die gleiche Rechenoperation nur 7 bis 8 Bitperioden. Da die Addition (Subtraktion) die Grundlage für die Multiplikation (Division) bildet, is

eine Verkürzung der Rechenzeit sehr wünschenswert

Der Dezimaikorrekturschritt erfolgt in der Praxi

so, daß das Resultat der rein binären Rechenoperatioi in einem Register gespeichert wird, das Vorhandenseii

oder NichtVorhandensein eines dezimalen übertrag:

(bzw. Borgers) aus dem Registerinhalt ermittelt wird

bei Vorhandensein eines solchen Übertrags durcl einen zwischen den Ziffernstellen des Registers an

ίο geordneten Umsetzer das Resultat des Rechenschritte! um die Größe +6 geändert wird und damit die erforderliche Korrektur auf eine Dezimalzahl erfolgt wobei allerdings zwischen sämtlichen benachbarter Ziffernstellen des Registers jeweils ein solcher Umsetzer vorgesehen werden muß.

Damit außer Addition und Subtraktion auch Multiplikationen bzw. Divisionen möglich sind, müssen im Register die darin gespeicherten numerischen Werte in die jeweils höhere bzw. niedrigere Stelle verschiebbar !»ein. Mil einer Magneispeichermairix herkömmlicher Art läßt sich eine solche Verschiebefunktion nicht realisieren. Eine Linksverschiebung läßt sich zwar durch Auslesen und zeitweiliges äußeres Zwischenspeichern der betreffenden Größe und Einschreiben derselben beim nächsten Schreibintervall in die nächsthöhere Ziffernstelle erreichen. Im Fall der Rechtsverschiebung ist es aber unmöglich, unmittelbar nach dem Lesen einer Größe diese wieder in die nächstniedere Stelle einzugeben. Wie beim Flipflop-Register muß die Linksverschiebung um eine der Gesamtstellenzahl - 1 entsprechende Anzahl von Malen wiederholt werden. Hierfür wird eine beträchtliche Zeit benötigt. Aus der USA.-Patentschrift 3 Π 1 580 ist ein Wortregister bekannt, das aus einer Anzahl von bistabilen ferromagnetischen Dünnfilmelementen besteht und in welchem ein Wort direkt verändert werden kann, etwa durch Anlegen eines Zählimpulses, ohne dabei aus dem Register herausgelesen zu werden. Das Register kann einen Zählspeicher oder einen Addierspeicher bilden. In beiden Fällen sind die Wörter aber nicht als binär verschlüsselte Dezimalzahlen, sondern rein binär und jeweils nur in einer Zeile von Speicherelementen gespeichert. Die obenerläuterten Schwierigkeiten z. B. hinsichtlich der Wählsteuerung werden durch diese bekannte Registeranordnung nicht behoben.

Aufgabe der Erfindung ist, ein Ansteuersystem für eine Magnetspeichermatrix anzugeben, durch welches sich diese als Operanden- und Ergebnisregister eines Rechenwerkes mit Serien-Serien-Betrieb für binär verschlüsselte Dezimalzahlen verwenden läßt.

Die Erfindung löst diese Aufgabe dadurch, daß bei einem Rechengerät der eingangs genannten Art die Bits der einzelnen Ziffern in Spaltenrichtung und die Ziffern in Zeilenrichtung der Matrix bzw. umgekehrt angeordnet sind, daß eine Schaltung zum Erzeugen von zur Steuerung der Rechenoperationen dienenden Bit-Zeitsignalen und das entsprechende Vielfache der Periode der Bit-Zeilsignale dauernden Ziffern-Zeilsignalen vorgesehen ist, daß die Bit-Zeilsignalc zum aufeinanderfolgenden Lesen und zum aufeinanderfolgenden Schreiben jeweils sämtlicher Bits einer Ziffer dienen, während die Spaltenwählschaltung dieser Ziffer vom entsprechenden Ziffern-Zeitsignal ausgewählt wird, und daß während des aufeinanderfolgenden Lesens und des aufeinanderfolgenden Schreibens aller Bits einer Ziffer jeweils eine Teiloperation durchgeführt wiiH

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Erfiiidungsgcmäß werden also die für die zeitliche Steuerung des Serienbetriebes erforderlichen Bit- und Ziffern-Zeilsignale in einer zweckmäßigen Weise zum Steuern der Zeilen- und Spallcnwahl der Matrix genutzt, wobei das abwechselnde Lesen und Schreiben nicht Bit für Bit, sondern Ziffer nach Ziffer erfolgt. Ein Ziffern-Zeitsignal hat vorzugsweise die Dauer von zwei Dezimalziffern (z. B. 8 Bits), die ihrerseits jeweils die Dauer der Lese- und Schreib-Befehlssignale haben können.

Die Erfindung hat den Vorteil, daß zum Durchführen von Rechenoperationen der Zeitaufwand geringer ist, als es bei bitweise abwechselndem Lesen und Schreiben möglich wäre. Außerdem sind für die Zeilen- und Spaltenwahl keine Schaltkerne und auch keine Decodierschaitungen erforderlich, da statt besonderer Wählsignale die Ziffer- und Bit-Zeitsignale verwendet werden. Ein besonderer Vorteil besteht auch darin, daß eine Rechtsverschiebung in der Matrix ebenso einfach durchführbar ist wie eine Linksverschiebung.

Ein bevorzugtes Ausführungsbeispicl der Erfindung ist in der Zeichnung dargestellt. Es zeigt

F i g. 1 das Blockschaltschema eines Rechengerätes gemäß der Erfindung.

Fig. 2a bis 2 1 Symbole von logischen Grundschaltungen des Rechengerätes und Schallungsbeispielc hierfür,

Fi g. 3a bis 3i graphische Darstellungen von verschiedenen Taktsignalen für die Steuerung des Gerätes sowie Ausführungsbeispiele von Schaltungen zum Erzeugen dieser Signale,

Fi g. 4a bis 4c Einzelheiten eines Registers,

Fi g. 5 a bis 5d Schallungseinzelheiten eines Ausführungsbeispiels des Rechenwerks und

Fig. 6a bis 6c Schaltungen und eine graphische Darstellung zur Erläuterung des Verschiebevorganges im Magnetkernregisler.

Kurzbeschreibung des Rechengerätes

Fig. 1 zeigt das Blockschaltschema eines elektronischen Tischrechners, der als aus zwei Haupteinheiten, dem Operationsteil und dem Steuerwerk bestehend angesehen werden kann. Der Operationsteil umfaßt Hauptregister 1 und 2, Pufferregister 3 und 4. ein Anzeigepufferregister 5, ein Dezimalkomrnaregister 6, ein Addierwerk (Subirahierwerk) 7 und eine Tastatur 8. Das Steuerwerk umfaßt einen Programmgeber 9, einen Adressenzähler 10, ein Zustandsbestimmungs-Flipflop 11, einen Uhrimpulsgenerator 12 und einen Taktgeber 13. Ferner ist ein Energieversorgungsteil 14 vorgesehen. Alle vom Rechner verarbeiteten Zahlenwerte sind binärverschlüsselte Dezimalzahlen (1 Ziffer = 4 Bits).

Die beiden Hauptregister 1 und 2 bestehen jeweils aus Magnetspeichereinheiten, insbesondere Kernspeichereinheiten, die einen ersten Operanden. e«^ren zweiten Operanden oder ein Rechenresultat speichern. Die Speicherkapazität dieser Register beträgt jeweils maximal 16 Ziffern (16 χ 4 Bits) binärverschlüsselter Dezimalzahlen. Einzelheiten der genannten Einrich- :ungen werden später beschrieben. Die den Huuptegistern 1 und 2 zugeordneten Pufferregister 3 und 4 >estehen aus jeweils vier Flipflops und haben jeweils :ine Kapazität von einer Zifferneinheit. Diese Pufferegister dienen dazu, die ausgelesenen Inhalte der iauptregister 1 und 2 vorübergehend zwiscbenzuspeichern. Das Addierwerk 7, das rein binäre Addi tionen (Subtraktionen) vornimmt, ist ein Volladdiere (Vollsubirahierer), dem die zu addierenden Größei (vgl. die Eingangssignale a, und a₂ in F i g. 5) sowie eil Eingangssignal (F_c), das den übertrag (Borger) von de nächstniederen (nächsthöheren) Stelle repräsentiert zugeführt sind. Außerdem ist ein öbertragsspeiche; (Borgerspeicher) vorgesehen, dessen Einzelheiten späte erläutert werden. Das Anzeigepufferregister 5 dieni

ίο dazu, für die Anzeige eines Rechenresultats odei Registerinhalts durch Glimmentladungsröhren die anzuzeigenden Werte zeitweilig zwischenzuspeichern und dadurch eine Dezimalausgangsgröße für die Steuerung der Glimmentladungsröhren zu gewinnen Das aus vier Fhpllops bestehende Dezimalkommaregister 6 mit einer Kapazität von einer Zifferneinheil dient dazu, die Dezimalkommastellung eines Zahienweries als numerische Information zu speichern. Die Tastatur 8 enthält Zahleneinstelltasten, verschiedene Operationstasten für z. B. »Anzeige«. »Löschen« usw. sowie dazugehörige Relais.

Der Programmgeber 9 enthält ein Diodenmatrixsystcm und erzeugt Mikrobefehle für die Durchführung der verschiedenen Operationen. Die Mikrobefehle werden den Eingängen von jeweils zwischen den einzelnen Verarbeilungseinheiten angeordneten Verknüpfungsgliedern (Torgliedern) zugeführt und steuern den Fluß der numerischen Information. Es sei angenommen, daß in der Diodenmatrix mehrere oder einige zehn Eingangsadressenleitungen für die Multiplikation vorgesehen sind und eine Adressenleitung gewählt wird. Die mit der Diodenmatrix über Dioden gekoppelten Ausgangsleitungen werden dann angesteuert, so daß sie verschiedene Arten von Mikrobefehlen bereitstellen, wodurch der Informationsfluß zwischen den entsprechenden Einheiten gesteuert wird. Der Adressenzähler 10 markiert im Zuge des Fortschreitens der Rechenoperation entsprechende Programmadressenleitungen. Das Zustandsbestimmungs-Flipflop 11 ermittelt entsprechend den jeweiligen Erfordernissen während des Ablaufs der Rechenoperation die internen Zustände verschiedener Einheiten. Durch die entsprechende Ausgangsgröße dieses Flipflops werden die Programmadressenleituncen geschaltet und gewählt, so daß Mikrobefehle entsprechend den jeweiligen Erfordernissen erzeugt werden und dadurch die Wirksamkeit des Operationsablaufes stark verbessert wird.
Außerdem sind im Rechner eine Anzahl von Beur teilungs- oder Prüf-Flipflops vorgesehen. Der Uhr- impulsgenerator 12 erzeugt Uhrimpulse, auf Grund deren die synchrone Steuerung der verschiedenen Einheiten erfolgt. Der Taktgeber 13 leitet aus den Uhrimpulsen Bitzeitsignale, Ziffernzeitsignale sowie Lese- und Schreibbefehlssignale ab. Diese Einheiten werden später noch im einzelnen beschrieben. In der Zeichnung sind nur die wesentlichen, nicht jedoch sämtliche Ubertragungsleitungen zwischen den verschiedenen Einheiten gezeigt.

Zunächst sollen die logischen Grundschaltungen des Rechners an Hand der F i g. 2, welche die Symbole

sowie Schaltungsbeispiele dieser Grundschaltungen zeigt, erläutert werden.

Das Schaltsymbol nach Fig. 2a bezeichnet di«

Funktion der logischen Produktbildung, für welche man z.B. die Schaltung nach Fig. 2b verwendet. Mehrere (im vorliegenden Fall drei) Dioden 21 bis 23 sind einerseits gemeinsam an einen

Ϊ4 angeschlossen, wobei dieser Anschlußpunkt den Ausgang der Anordnung bildet, während die anderen Enden dieser Dioden als Eingänge dienen. Für die logische Summenbildung entsprechend dem Symbol nach Fig. 2c verwendet man z.B. die Schaltung nach Fig. 2d. Die Schaltung entspricht der nach F i g. 2b, mit Ausnahme der Tatsache, daß die Dioden 25 bis 27 umgepolt sind und die über den Arbeilswiderstand 28 angeschlossene Spannungsquelle die entgegengesetzte Polarität hat. Bin Inverter entsprechend dem Schallsymbol nach Fig. 2e wird durch die Schallung nach Fig. 2 Γ realisiert, wobei ein Transistor 29 über einen Widerstand 30 an seiner Basis din Eingangssignale empfängt und das in der Polarität umgekehrte Ausgangssignal am Kollektor dieses Transistors abgenommen wird. Ferner sind an den Kollektor eine Kleinmdiodc 31 und ein ArbeitswidcrsUmd 32 angeschlossen, während mit der Basis ein Vorspannwiderstand 33 verbunden ist. Der durch das Schaltsymbol nach F i g. 2g dargestellte Emitterverstärker wird gemäb Fi g. 2h durch lediglich einen Transistor 34 und einen Arbeitswiderstand 35 realisiert, wobei das Ausgangssignal am Emitter des Transistors abgenommen wird. Das durch das Schaltsymbol nach Fi g. 2i bezeichnete Flipllop wird gemäß F i g. 2 j durch eine Schallung mit zwei Transistoren 36 und 37 realisiert, deren Basen jeweils über einen Widerstand 38 bzw. 39 galvanisch mit den Kollektoren über Kreuz gekoppelt sind. Die Kollektoren sind jeweils über einen Arbeilswiderstand 40 b/w. 41 an eine Spannungsqucllc angeschlossen, während die Emitter geerdet sind. Die Basen erhalten über je einen Widerstand 42 b/w. 43 eine Vorspannung. Ferner sind Widerstände 44 und 45, Kondensatoren 46 und 47 sowie Dioden 48 und 49 als Tasteingänge oder Stcuergattcr vorgesehen. Für die exklusive Summenfunktion entsprechend dem Schallsymbol nach Fig. 2k wird die Schaltung nach Fig. 21 verwendet, bei der zwei Transistoren 52 und 53 vorgesehen sind, die mit ihrer Basis jeweils über einen Widerstand 54 bzw. 55 mit dem Emitier des entsprechend anderen Transistors verbunden sind, wobei den beiden Verbindungspunkten jeweils ein Eingangssignal zugeführt ist. Die beiden Kollektoren sind über einen gemeinsamen Arbeitswiderstand 56 an eine Belriebsspannungsquelle ansieschlossen. Das Ausgangsmatcrial wird vom Verbindungspunkt der beiden Kollektoren abgenommen.

Taktsignal

Die Zeitbasis für die verschiedenen Taktsignale zum synchronen Steuern des Serienbetriebs des Gerätes als Ganzes wird durch die vom Uhrimpulsgenerator 12 erzeugten Uhrimpulse CP gebildet. Die Uhrimpulse haben eine Grundfrequenz von 100 kHz und eine Periode von 10 Mikrosekunden. Als Uhrimpulsgenerator 12 dient ein Multivibrator mit einer Kippfrequenz von 100 kHz, dessen Ausgangsschwingung den Taktsignalgenerator oder Taktgeber 13 so steuert, daß dieser die verschiedenen Taktsignale erzeugt. In Fi g. 3 a sind an den Ausgang des Uhrimpulsgenerators 12 zwei Inverterstufen 61 und 62 angeschlossen, an deren Ausgang ein Uhrimpuls CPB zum Erzeugen der Taktsignale abgenommen wird. Dieser Uhrimpuls stellt die phasenverkehrte Version des Uhrimpulses CP dar, wie Fig. 3b zeigt. Ein Uhrimpuls CPCO zum Ansteuern der Magnetkerne wird aus dem Ausgangsimpuis des Uhrimpulsgenerators 12 durch den zweistufigen Tnverter 63,64 und den Impulsverbreiterungskondensator 65 abgeleitet. Der Taktgeber 13 enthält acht Flipflop-Stufen 71, 72, 73, 74, 75, 76, 77 und 78 sowie einen Decodierer. Da vier dieser Flipflops 71, 72, 73 und 74 einfach hinlereinandergeschaltet sind, wie E ig. 3 c zeigt, ergibt sich ein Oktal-Zähler 79, der eine Frequenzteilung bewirkt. Fig. 3d zeigt die Signalverläufe für die einzelnen Zählcrslufen. Die Flipflops 71 und 72 bilden einen Quartär-Zähler, dessen Alisgangssignale ßl und ß2 für die Erzeugung

ίο der Bit-Zeitsignale 0, bis0₄ entsprechend den Bitzeiten oder Bitinlcrvallen /, bis /₄ verwendet werden. Die Zustandsbedingungen für die Bil-Zeitsignale 0, bis ^₄ sind wie folgt:

ο,

04

ßl ßl

ß2 - (ßl -I- ß2)
ßl = (Fl ΓΒ2)

ßl · ß2 = (ßl -l- ß2)
ßl ß2 = (ßl + ßl)

Der Decodierer für die Gewinnung der Bit-Zeitsignale O₁ bis 0₄ ist in F i g. 3e gezeigt. Die Ausgangssignale oder Bit-Zeitsignalc 0, bis 0₄ werden dort mit Hilfe von ODER-Gliedern 81 bis 84 aus jeweils zwei Dioden und einem Invertertransistor 85 bis 88 erhalten. Der Zustand des Flipflops 73 wird nach jedem 4-Bit-lnl_ervall umgeschaltet, wobei die Ausgangsgröße WF dieses Flipllops als Lesebefehl und die Ausgangsgröße IV/·" als Schreibbcfehl für die Kernte matrix (Register 1 und 2) verwendet werden. Der Flipllop 74 wird nach jedem achten Bitintervall umgeschaltet, und die Periode der Ausgangsgröße Dl dieses Flipllops entspricht einem Ziffernintervall 7,. Die zeitliche Beziehung dieser Taktsignalc ist in Fi g. 3f

.15 wiedergegeben. Besonders zu beachten ist. daß erfindungsgemäß die Leseperiode und die Schreibperiode jeweils ein Intervall von vier Bits umfassen, so daß (anders als wenn der Lese- und der Schreibvorgang für jedes Bit wiederholt werden, also bitweise stattlinden würde) erfindungsgemäß der Lese- und der Schreibvorgang Tür jede Zifferneinheit der Zahlenwertinformation wiederholt werden, also ziffernweise stattfinden. Dadurch läßt sich der Operationsteil stark vereinfachen und die Arbeitsgeschwindigkeit erhöhen. Gemäß diesem wesentlichen Merkmal der Lrlindung erfolgt zwar wie bei einem herkömmlichen System das Auslesen der Information aus der Magnetspeichermatrix Bit für Bit, jedoch hat der Lesevorgang als solcher die Dauer einer Zifferneinheit der Zahlenwertinformation. Die ausgelcsenen Werte werden im Pufferregister 3 mit einer Kapazität von einer Ziffer vorübergehend parallel gespeichert. Anschließend an den Lesezyklus erfolgt der Schreibvorgang in entsprechender Weise für die einer Zifferneinheit entsprechende Zeitdauer oder Anzahl von Zeiteinheiten.

Die Flipflops 74 bis 78 bilden als Ganzes einen 20-Ausgang-Zähler (einen sogenannten Eicosal-Zähler), dessen einzelne Ausgangsgrößen Dl bis D 5 dazu verwendet werden, die Ziffernzeiten T₀ bis T₁₉ repräsentierende Signale Φ_ο bis Φ₁₉ zu erzeugen. In diesem Falle sind insgesamt 25 Zustände realisierbar. Da jedoch in der Praxis nur 20 Zustände benötigt werden, werden die restlichen 12 Zustände über sprangen, und es wird auf den ersten Zustand zurück geschaltet. Da ferner bei der Rechtsverschiebung der Zähler umgekehrt werden muß und dies mii einer einfachen Kaskadenschaltung nicht möglich ist und

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la außerdem die Logikfunktionen am Setzeingang ind mn Rücksetzeingang /wangläulig kompliziert verden. ist zur Bewältigung dieser Probleme eine pezielle Anordnung vorgesehen, auf die noch einlegangen wird.

Wie F i g. 3 g zeigt, ergibt sich auf der Eingangssciic der Flipllops 75 bis 78 die nachstehende Logikverknüpfung. In den folgenden Gleichungen bedeute^ FF ein Flipllop, RS ein Umkehrbefehlssignal und Rg ein Sprungbefehlssignal.

FF75 Selzeingang = RS · D2 + RS Dl

FFlS Rücksetzeingang = RS Dl + RS- Dl

FFIb Setzeingang = RS ■ RfJ ■ 0, + RS · D3 + RS · 0_iq ■ D3

FFIb Rücksetzeingang = RS ■ 1)3 + RS- D3

FFIl Selzeingang = RS ■ 1)4 ■ </>, + RS ■ D4

FF77 Rücksetzeingang = RS ■ D4 + RS- D4

FFlH Setzeingang = RS ■ Rf· ■ '/-, + RS ■ DS + RS ■ 1)5

FFlH Rücksetzeingang = RS ■ 1)5 + RS ■ D5 + RS- 0₁₄

Die Bedingungen für die Gewinnung der Ziffernzeitsignale sind nachstehend mit Bezug auf Fi g. 3 h. in der die Signalverläufe für die Flipflops 74 bis 78 gezeigt sind, angefühlt:

</>„ = Dl D2 · D3 ■ D4 DS = (Dl + D2 + D3 + D4 + 1)5) Φ, = Dl · D2 · D3 ■ M · D"5 = (OTTO! +1)3 + D4~+l)5) 0, --=■ D\ ~D1 1)3 D4 ■ ~DS - (5T+~5T+"1)3" + "dTTD5)

Φ,,= Dl Dl- D3-D4 D5 =^ (Dl + Dl + D3 + D4 + D5)

Der Decodierer für die Gewinnung der Ziffernzeilsignale </>„ bis 0,₉ kann schaltungsmäßig ähnlich aufgebaut sein wie der Decodierer für die Bilzeitsignale. Ein Teil einer entsprechenden Schallung ist in F ig. 3i gezeigt. Wie man sieht, enthält der Decodierer eine Anzahl von Dioden 91 bis 95, welche eine logische Summe % bilden, und einen Invertertransistor 97.

Aufbau der Register

Die Register werden gemäß einem Ausuihrungsbeispiel durch eine Kernmatrixebene gebildet. Für die Kerne verwendet man im allgemeinen kleine Ringkerne aus ferromagnetischem Material, wobei die Speicherung von Binärinformationen in der Weise erfolgt, daß man den positiven und negativen Remanenz-Zuständen der Kerne die Binärwerte »0« bzw. »1« zuordnet. Um den Speicherinhalt auszulesen, muß man durch die Ansteuerleitungen einen Strom + I_n, schicken, der die Koerzitivkraft in den Magnetkernen übersteigt, wie in F i g. 4 a gezeigt, wobei mit Stromkoinzidenz-Ansteuerung gearbeitet wird. Bei matrixförmiger Anordnung der Kerne wird also durch die entsprechenden Ansteuerleitungen jeweils em Strom 1J2 in Spaltenrichtung und in Zeilenrichtung geschickt, so daß der am Kreuzungspunkt der betreffenden Leitungen befindliche Kern von einem Strom //2 + 1Jl durchflossen und dadurch unter Auslesen der dort gespeicherten Information oder Einschreiben von Information durch Stromkoinzidenz gewählt wird. Natürlich muß die Flußrichtung des Lesestromimpulses umgekehrt wie die des Schreibstromimpulses sein.

Für das Wählen der Spalten- und Zeilenansteuerleitungen wird erfindungsgemäß eine neuartige Methode unter Verwendung eines Transislorschallers benutzt, wodurch die Leistungsfähigkeit der Anordnung gegenüber üblichen Auswahlsystemen erhöht wird.

Bei einem Transistor mit zwei symmetrischen pn-Ubergängen kann die Verstärkung sowohl zwischen Emitter und Kollektor als auch zwischen Kollektor und Emitter mit nur geringem Unterschied des Verstärkungsgrades erfolgen. Im Falle der Vorwärtsrichtung (vom Emitter zum Kollektor), wie in F i g. 4b gezeigt, kann bei einem Basisslrom i_eh am Kollektor ein Strom /,,,, · ji erhallen werden, während im Falle der Rückwärlsrichtung (vom Kollektor zum Emitter) bei einem Basisstrom i_cb am Emitter ein Strom i_cb ■ ft' erhalten werden kann, wobei β den Vei Stärkungsgrad in der Vorwärlsrichtung und ß' den Verstärkungsgrad in der Rückwärtsrichtung bedeutet. Bei Anwendung

dieses Prinzips arbeiten die Transistoren als in beiden Richtungen wirkende Schalter für die Wahl der Spalten- und Zeilenansteuerleitungen.

Das hier beschriebene Rechengerät enthält zwei Kernregister als Hauptregister 1 und 2 für die gleichzeitige Speicherung eines ersten Operanden und eines zweiten Operanden einer binärverschlüsselten Dezimalzahl aus z. B. 16 Ziffern (16-4 Bits). Wie F i g. 4c zeigt, sind 16-8 Kerne, und zwar je sechzehn für jede Spaltenansteuerleitung 101 bis 116 und je acht füi jede Zeilenansteuerleitung 121 bis 128 vorgesehen Die beiden Arten von Anste.uerleitungen durchsetzer in zueinander rechtwinkligen Richtungen die einzelnen Kerne der Matrix. Ferner sind die Haupt·

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register 1 und 2 mit unabhängigen Lescleitungen (nicht gezeigt) ausgerüstet. Jeder der Ansleuerleitungcn 101 bis 116 und 121 bis 128 ist je einer der Transistoren 131 bis 146 bzw. 151 bis 158. die den erwähnten in beiden Richtungen wirkenden Schallvorgang durchführen, zugeordnet. Die Spallenrichlung der Matrix entspricht den Ziffernslcllen des Registers, während die Zeilenrichtimg den Bitstellen der einzelnen Ziffern entspricht. Das linke Ende der Spaltenrichtung entspricht der niedrigslstelligen Ziffer, während das obere Ende der Zeilenrichlung dem niedrigslstelligen Bit entspricht. Die Wähltransistoren der Spallenrichlung werden synchron mit entsprechenden Ziffernzeiten (7, bis T₁₇ aus V₀ bis 7"_w) mil einem Halbwählstrom /,„/2 ZUi Wahl der Ziffcrnstellc angesteuert, während die Transistoren der Zeilenrichtung synchron mit entsprechenden Bitzeilen </, bis r,,) zum Wählen der Bitslelle angesteuert weiden, so daß der jeweils am Krcuzungspunkl befindliche Kern gewählt wird. Wenn beispielsweise in der zweiten Ziffernstelle des Registers 1 die Dczimalzahl 3 (Binärzahl 0011) gespeichert ist und ausgelesen werden soll, wird im Ziffernintervall 7, der entsprechende Schalleltransistor angesteuert, so daß in der Spaltenansteuerlcitung 102 ein Halbwählstrom fließt, während die Zcilenansteuerleilungcn 121 bis 124 nacheinander synchron mit den Bilinlervallen f, bis f₄ gewählt werden. Dadurch wird zu den Zeiten WFt^ (dem Bitintervall (, innerhalb der l.escpcriode. wobei nachstehend die entsprechenden Symbole entsprechende Bedeutungen haben) und WTi₁ in der 1 cscleitung jeweils ein Ausgangssignal·»]« erhallen, während zu den anschließenden Zeilen MFi₃ und U⁷Fi₄ jeweils ein Ausgangssignal »0« erhalten wird, so daß der gespeicherte Inhalt einer Zifferncinheit (0011) gewonnen wird. Wenn andererseits die Dczimalzahl 3 in die zweite Ziffernstelle eingeschrieben werden soll, wird während der Zeit WFT₃ (dem Ziffcrnintervall 7^ innerhalb der Schreibperiode) der fiansistor 132 der Spaltenrichtung angesteuert, um die Spaltenansleuerleiiung 102 zu wählen, während durch die Zeilenansteuerleitungen 121 und 122 lediglich zu den Bitzeilen f, und f, ein Halbwählstrom geschickt wird. Zu beachten ist. daß der Lesevorgang und der Schreibvorgang jeweils ausschließlich Tür eine 4-Biteinheit (eine Zifferneinheit) erfolgen.

Die Randorganc der Matrix umfassen einen Leseirciberverstnrker 161. einen Schreibtreiberverstärker 162. Lesc-Exklusivschalter 163 bis 165 und Schreib-Exklusivschalter 166 bis 168. Der Lesetreiberverstärker 161 besteht aus einem pnp-Transistor. Das Lese befehlssignal (WF) ist der Basis dieses Transistors zugeführt, dessen Kollektor über einen Widerstand 169 mit der einen Seite der Spallenansteuerleitungsgruppe und außerdem über Widerstände 170. 171 und 172 mit den Basen von npn-Transistoren, welche die Lese-Exklusivschalter 163. 164 und 165 bilden, verbunden ist. Der Lese-Exklusivschaltcr 163 schaltet die Zeilenansteuerleitungsgruppe des Hauptregisters 1. wählend der Lcse-Exklusivschalter 164 die ZeilenanslcucrlciUingsgruppe des Hauptregisters 2 und der

ίο Lese-Exklusivschalter 165dieSpaltenans(euerleilungsgruppe schaltet. Zwischen der Basis und dem Kollektor der einzelnen Transistoren liegt jeweils eine geeignete Vorspannung. Der Schreibtreiberverstärker 162 besteht ebenfalls aus einem pnp-Transistor. dessen Basis das Schreibbefehlssignal (IVF) zugeführt ist. Dem Schreib-Treiberverstärker 162 sind die Schreib-Exklusivschalter 166 bis 168 zugeordnet. Der Schreib-Exklusivschalter 166 schaltet die Spalienansteucrlcilungsgruppe, während der Schreib-Exklusivschalter 167 die Zeilenansteuerleitungsgruppe des Kernregisters 1 und der Schreib-Exklusivschalter 168 die Zeilenansleuerleitungsgruppc des Hauptregisters 2 schalten.

Wenn der Lese-Treibervcrstärker 161 in Betrieb ist, sind die Lese-Exklusivschalter 163 bis 165 sämtlich leitend, so daß die Spaltenleiter mit ihrem unteren Ende und die Zeilenleiter mit ihrem rechten Ende auf Massepotential liegen und sich solche Spannungsverhältnisse ergeben, daß der Halbwählstrom der Spaltenrichtung nach unten und der Halbwählstrom der Zeilenrichtung nach rechts fließt. Wenn dagegen der Schreibtreiberverstärker 162 arbeitet, sind die Schreib-Exklusivschalter 166 bis 168 leitend, so daß die Spaltenleiter mit ihrem oberen Ende und die Zeilenleiler mit ihrem linken Ende auf Massepotential liegen. Durch die neuartige Kombination der Lese- und Schreibtreiber mit den in beiden Richtungen wirkenden Wähltransistoren wird also die Randschaltung der Hauptregister 1 und 2 außerordentlich vereinfacht.

Addierwerk (Subtrahierwerk)

Der Binäraddierer als solcher ist ein Volladdierer mit drei Eingängen und besieht aus einer zweistufigen Anordnung von logischen Exklusiv-Summenschaltungen 175 und 176, wie Fi g. 5a zeigt. Die Logik-Gleichung gegeben, in der α, und a₂ Addilionseingangssignale und F_r ein Übertragssigna] von der funktion der Anordnung ist durch die folgende nächstniederen Stelle bedeuten:

Σ(α_χ,α₂, Fc) =

= S₁ a₂ F_c + a_t O₂ F_c + O₁ O₁ F_c + O₁ O₂ F_c = (a, O₂ + α, α₂) F_c + (O₁ fl₂ -t- öi O₂) F_c

wobei A = O₁ O₂ +

a₂

Die Bedingung für die Erzeugung eines Übertrags (Borgers) zwischen den einzelnen Bits der Additionsausgangsgröße ist bekanntlich durch die folgende Gleichung gegeben:

C⁺¹ = Sb>i O₂ + α, F_c + O₂ F_c)" + Sb (O₁ O₂ + O₁ F_c + a₂ F_c)" = (O₂ F_c)ⁿ + (a, Sb + O₁ Sb) [O₂ F_c)

worin Sb ein Subtraktionsbefehlssignal und π und π + 1 Bitzeiten bedeuten.

Die beiden obigen Gleichungen werden rein binär behandelt, so daß die Ausgangsgröße des Addierers (Subtrahierers) einer Dezimalkorrektur unterzogen werden muß. Fig. 5b zeigt eine hierfür geeignete Anordnung, die ein Flipflop 177 zum Speichern des Übertrags (Borgers) zwischen den einzelnen Bits (einschließlich des Bits der höchsten Bitstelle einer Ziffer und des Bits der niedrigsten Bitstelle der nächststelligen Ziffer) und ein Flipflop 178 zum Speichern des Übertrags (Borgers) zwischen den einzelnen Ziffern enthält. Wie erwähnt, erfolgt die Bildung des Übertrags (Borgers) auf rein binärem Wege, und wenn eine Ziffer jeweils aus vier Bits besteht, tritt ein übertrag (Borger) zur nächststelligen Ziffer erstmalig bei und oberhalb 2* auf. Jedoch muß bei dem vorliegenden Addierer (Subtrahierer), um das Resultat der rein binären Rechenoperation in eine binärverschlüsselte Dezimalzahl zu übersetzen, für sämtliche Zahlenwerte oberhalb 9 ein Ubertragssignal (Borgersignal) erzeugt werden. Zum Zeitpunkt der Erzeugung dieses dezimalen Ubertragssignals (Borgersignals) Nc muß nicht nur geprüft werden, ob ein nach einer Addition (Subtraktion) von vier Bits erzeugtes binäres Ubertragssignal (Borgersignal) C anwesend ist oder nicht, sondern es muß auch geprüft werden, ob die Bitwerte der zweiten, dritten und vierten Stelle des Rechenresultats der folgenden Prüfgleichung genügen. Der Übertrag (Borger) zwischen den einzelnen Ziffern wird im Flipflop 178 gespeichert.

N_c — d₄ · d₃ + d₄ · d₂ + C = rf₄ (d₃ + d₂) + c

Der Prüfvorgang läßt sich an Hand der nachstehenden Funktionstabelle ohne weiteres verstehen.

-

40

Dezimalzahl	Übertrag	Binärcode	Binärverschlüsseller Dezimalcode	<i\ ■ ''3
0		0 0 0 0	0 0 0 0
1		0 0 0 1	0 0 0 1
2		0 0 10	0 0 10
3		0 0 11	0 0 11
4		0 10 0	0 1 0 0
5		0 10 1	0 10 1
6		0 110	0 110
7		Olli	Olli
8		10 0 0	10 0 0
9		10 0 1	10 0 1
H)		10 10	0 0 0 0\ 000 1 j d<' äl
11		10 11	0 0 10
12		110 0	0 0 11
13		1 1 0 I	0 10 0
14		1110	0 10 1
15		1111	0 I I 0
16	1	0 0 0 0	Olli
17	1	0 0 0 1	1 0 0 0
18	1	0 0 1 0	10 0 1
19	1	0 0 1 1

60

Die Ausgangsgröße des Addierers (Subtrahieren) wird im Pufferregistcr 3 zwj_schengespeichcrt. Es wird daher zum Zeitpunkt IT⁷Fi₄, zu dem die Rechenoperation beendet ist, durch Erfassen des Aiisgangssiiüials FA des Addierers (Subtrahieren) und der Bitwerte X₃ und X₄. der dritten und vierten Stelle des Puflerregisters 3 geprüft, ob ein dezimaler übertrag (Borger) vorhanden ist oder nicht. Die Logikfunktion der Flipflops 177 und 178 für den übertrag (Borger) ergeben sich aus den nachstehenden Ausführungen.

In Fig. 5b ist zum Prüfen auf die Anwesenheit oder Nichtanwesenheit eines binären Übertrags (Borgers) zwischen den Bits eine Verknüpfungsanordnung mit einer logischen Exklusiv-Summenschaltung 179, zwei UND-Glieder 180 und 181 und zwei ODER-Glieder 182 und 183 vorgesehen. Das Ausgangssignal des ODER-Gliedes 183 ist einem UND-Glied 184 zugeführt, das als weiteren Eingang das Signal <i\ empfängt und dessen Ausgangssignal über ein ODER-Glied 185 dem Flipflop 177 zugeführt ist. Zur Prüfung auf dezimalen übertrag (Borger) ist außerdem eine Verknüpfungsanordnung mit dem ODER-Glied 186 und dem UND-Glied 187 vorgesehen, dem das Ausgangssignal FA des Addierers (Subtrahierers) und die Inhalte A"₃ und X₄ des Pulferregisters zugeführt sind, wobei das Ausgangssignal des UND-Gliedes 187 einem ODER-Glied 188 zugeführt ist, dessen Ausgangssignal über ein UND-Glied 189 mit weiteren Eingängen, denen das Siiinal (WF), das Signal Ψ₄ sowie Mikrobefehle 116) und (Π) zugeführt sind, zum anderen Flipflop 178 gelangt. Zum Zeitpunkt der Verschiebung des Rechenresultats für die Behandlung der nächststelligen Ziffer muß der dezimale übertrag (Borger) als drittes Eingangssigna! für den Addierer (Subtrahierer) bereitgestellt werden, zu welchem Zweck das UND-Glied 190 vorgesehen ist. Das Ubertragssignal (Borgersignal) wird zum Zeitpunkt WFt₄ zum Flipflop 177 übertragen. (j6), @, @ usw. sind Mikrobefehle vom Programmgeber 9. (WF) und (WF) sind die Signalejiie das Schreibmtervall WF und das Leseintervall WF anzeigen.

Um das Resultat der Binärrechnung in eine binärverschlüsselte Dezimalzahl zu übersetzen, muß auf Grund des Ergebnisses der Prüfung auf Anwesenheit oder Abwesenheit eines dezimalen Übertrags (Borgers) eine entsprechende Korrektur vorgenommen werden. Erfindungsgemäß wird hierzu der erwähnte Ansteuerzyklus ausgenutzt, bei dem das Leseintervall und das Schreibintervall jeweils einen Zeitraum von vier Bits oder einer Ziffereinheil umfassenden dem vier Bitzeiten umfassenden Leseinlervall WF erfolgt die Binäraddition (Binärsubtraktion) von vier Bits und wird zugleich das Rechenresultat für diese vier Bits im Puflerregister 3 mit der Kapazität von vier Bits abgespeichert, während anschließend im Schreibintervall WF, das ebenfalls vier Bitzeiten umfaßt, ein Korrektursignal auf Grund der Dezimalprüfung erzeugt wird. Mit Hilfe dieses Korrektursignals wird das Resultat der Addition (Subtraktion) der erforderlichen Korrektur unterzogen

Für zwei Zahlen A und ß erfolgen dabei die folgenden Vorgänge:

1. Bei Addition:

A + B ^ IO Das Flipflop 178 wird gesetzt (eine Korrektur um + 6 erfolgt).

A + Ii < 10 (Keine Korrektur erfolgt).

2. Bei Subtraktion:

.1 ß ;> IO (Keine Korrektur erfolgt).
I ■- B < 0 Das Flipflop 178 wird gesetzt (eine Korrektur um - ■ (1 erfolgt).

Im Falle der Addition wird zum Zeitpunkt WFr₄, wenn A + B 2: 10, das Flipflop 178 gesetzt und werden während des nächsten Schreibintervalls WF die Bitzeitsignale 0₂ und Q₃ einer Korrektur um + 6 unterzogen. Im Falle der Subtraktion wird, wenn A — B < 0, ein Borger erzeugt und das Flipflop 178 gesetzt, und es erfolgt eine Korrektur um — 6.

Fig. 5c zeigt die Logikauslegung eines Addierwerks (Subtrahierwerks) mit Einschluß der Funktion der Dezimalkorrektur. Für die Durchführung der binären Addition (Subtraktion) während des Leseintervalls WF werden die Ausgangsgrößen COA' und CO Y der Hauplregister 1 und 2 über die UND- und ODER-Glieder 191, 192 bzw. 193. 194 in das Addierwerk 7 eingegeben. Zur anschließenden Durchführung der Dezimalkorrektur während des Schreibintervalls WF wird bei Auftreten des dezimalen Übertragssignals zum Zeitpunkt HTi₄ über die UND- und ODER-Glieder 195, 194 während des Intervalls WFi₂ bis WFt₃ eine Dezimalzahl 6 in das Addierwerk 7 eingegeben, während außerdem die Ausgangsgröße X_x der binären Addition (Subtraktion) nach Durchlaufen des Pufferregisters 3 über die UND- und ODER-Glieder 196, 192 eingegeben wird.

Während im Zuge des Fortschreilens der Rechenoperation durch die genannten Einrichtungen insgesamt ein Informationsweg von der in F i g. 5d tiezeiglen Art gebildet wird, erfolgt die vollständige Addilionsbehandlung (Subtraktionsbehandlung) der binärverschlüsselten Dezimalzahlen. Die Anordnung nach F i g. 5d enthält Treibei-Torgliüder 201 und 202 für die Register 1 und 2, Torglieder 203 und 204 an den Eingängen der Puffei register 3 und 4 sowie Torglieder 205 und 206 für die zu addierenden (subtrahierenden) Eingangssignale a, und «,.

Als erstes werden während des vier Bitzeiten umfassenden Leseintervalls WF die Treiber-Torgheder 201 und 202 geöffnet, um die Hauptregister 1 und 2 anzusteuern, derart, daß die Zahlenwerte Bit fur Bit, angefangen mit der niedrigststelligen Ziffer, aus den beiden Registern ausgelesen werden. Die ausgelesenen Zahlenwerte werden in das Addierwerk 7 eingegeben, so daß die binäre Addition von vier Bits im Serienbetrieb erfolgt. Das Rechenresultat wird im Pufferregister 3 vorläufig abgespeichert. Wenn ein übertrag vorhanden ist, wird zum Zeitpunkt WFt₄ das Fhpflop 178 gesetzt und während des nächsten vier Bits umfassenden Schreibintervalls WF auf Grund der entsprechenden Prüfung auf Anwesenheit des Übertrags eine Korrektur vorgenommen.

Hierfür wird das gleiche Addierwerk 7 verwendet Das Rechenresultat und das Korrektursignal von + 6 (- 6) werden in das Addierwerk 7 eingegeben, und unmittelbar anschließend an die Korrektur wird das Rechenresultat sofort in eine vorbestimmte Ziffernstelle des Registers eingeschrieben, so daß keinerlei Zeit ungenutzt verlorengeht. Obwohl zuvor ein Summand (Minuend) .4 in das Register 1 und ein Addend (Subtrahend) B in das Register 2 eingespeichert worden sind, werden die gespeicherten Inhalte dieser beiden Register zum Zeilpunkt des Beginns der Addition (Subtraktion) einmal ausgetauscht, so daß der Summand (Minuend) A dem Register 2 entnommen und nach dem Rechenvorgang während des Schreibintervalls HT über das Pufferregister 4 wieder in da> Register 2 eingeschrieben wird.

Wenn A + B^ 10, ergeben sich für die Speicherzustände der Kernregister 1 und 2, des Pufferregisters 2 und der Übertrags-Flipflops 177 und 178 die in dei folgenden Tabelle wiedergegebenen Werte:

Beispiel: 5 + 7=12

	WF	— ■ -	COX	COX	05	COX
		Ί	1-4	I 3	COX	ι ι
		h			ι :
	- -■	h	O	I	-	I
		U		O	0	0
	WF				I	1
		'<			0	0
		h
T1			I	I		0
	WF	'4		I	0	0
		Ί			I	!
					1	1
τ,

	206	CO V
OV	OJ V	12
4	1-3	I
0	I	I
	0	0
		I
0	I	I
	0	0

In der vorstehenden Tabelle repräsentieren ( OX 1 4 den Kern des Bits der vierten Stelle der Ziffer der ersten Stelle des Registers 1 und COX 1 3. COX 1 2 und COA I 1 die Kerne der Bits der dritten, zweiten und ersten Stelle der Ziffer der ersten Stelle des Hauptregisters I. L'.V -irucliend repräsentieren COY 14 bis COY Il die Kerne der BiIs dci vierten bis ersten Stelle der Ziffer der ersten Stelle des Hauptregisters 2. FJn und /■',. repräsentieren die I.mgangs-

I	OJ Y 1 1	.V 4	.V 3	X 2	ΛΊ	f. ill
	1					I
I	0				I
I	0	0			1
0	1	0	0		0
0	I	1	0	0	I
I	0				0
I	1	0			I
0	0	1	0		0
	0	0	1	0	I

177

178

N.. in

ho größe bzw. Ausgangsgröße des Übertrags-Flipflop 177. und NJn und N₁. repräsentieren die Eingangs größe bzw. Ausgangsgröße des Flipflops 178.

Verschiebevorgang

Während der verschiedenen Rechenoperationei müssen natürlich die gespeicherten Inhalte der Regisle laufend verschoben weiden. In der Kernmatrix selbs ist, wie erwähnt, eine solche Verschiebemöglichkei

ti

nicht gegeben. Erfindungsgemäß erfolgt jedoch der Verschiebevorgang ohne irgendwelchen zusätzlichen Schaltungsaufwand einfach durch zweckmäßige Ausnutzung der Pufferregister 3 und 4 mit Hilfe des erwähnten Ansteuersystems, bei dem das Leseintervall und das Schreibintervall jeweils einen Zeitraum von vier Bits umfassen.

Bei einem Kernregister der oben beschriebenen Art kann die Information einer Zifferneinheit synchron mit den Ziffernzeitsignalen Φ₂ bis Φ₁₇ ausgelesen und eingeschrieben werden, so daß unter Ausnutzung der Pufferregister 3 und 4 das Ziffemzeitsignal und die Lese- und Schreibbefehlssignale zweckvoll erfaßt werden und dadurch eine Verschiebefunktion für das Register erhalten wird. Nachstehend wird ein Beispiel einer Linksverschiebung erläutert.

F i g. 6a zeigt den Informationsfluß für den Fall, daß der gespeicherte Inhalt der niedrigsten Ziffernstelle COX₁ des Hauptregisters 1 auf die zweitniedrigste Ziffernstelle COX₂ verschoben werden soll. Der Verschiebevorgang beginnt mit der Ziffernzeit T₂. Während des 4-Bitintervalls T₂ WF erfolgt das Auslesen des Zahlenwertes der niedrigsten Ziffernstelle, wobei die ausgelesenen Inhalte unmittelbar in das Pufferregister 3 eingegeben werden. Da das Pufferregister 3 aus Flipflops besteht, werden die vier Bits des Zahlenwertes der niedrigsten Ziffernstelle zum Zeitpunkt T₁ WFi_x mit einer entsprechenden Verzögerung abgespeichert.

Während des nächsten Schreibintervalls T₂ WF wird der Inhalt des Pufferregisters 3 zirkuliert. Ferner werden während des nächsten Leseintervalls T₃ WF vier Bits des Inhalts des Pufferregisters 3 in das Pufferregister 4 eingegeben. Zu dieser Zeit erfolgt jedoch das

ίο Auslesen der Information der zweiten Ziffernstelle getrennt. Anschließend während des Schreibintervalls T₃ WF wird der Inhalt des Pufferregisters 4 in die zweite Ziffernstelle COX₁ des Hauptregisters 1 eingeschrieben. Die Ziffer der zweiten Stelle des Hauptregisters 1 befindet sich also in einem gewählten Zustand synchron mit dem Ziffemzeitsignal Φ₃ zu dieser Zeit, so daß der Inhalt der niedrigsten Ziffernstelle ohne weiteres eingeschrieben werden kann. Zugleich zirkuliert der aus der zweiten Ziffernstelle ausgelesene Zahlenwert getrennt im Pufferregister 3. Durch Wiederholen der genannten Vorgänge zu den entsprechenden Zeiten erfolgt die ziffernweise Linksverschiebung. Die Vorgänge für COX₁ und COX₁ des Registers 1 und die Abläufe in den Pufferregistern 3 und 4 sind in der nachstehenden Tabelle wiedergegeben:

WF

Ί

O

COX1

1

1

1

3

η

η

η

O

4

O

O

O

O

COX2

O

O

)

(

η

1

ι

O

I 1

VJ 1

VJ O

VJ O

1

O

O

O

η

O

ο

1

■2 '3

VJ O

1

I O

V O

1

1

1

O

1

1

O

O

VJ O

η

VJ O

'4

O

1 1

O

O

1

1

I

O

O

O

O

I

O

O

1

T1

WF

O

1

1

1

O

1

1

I

VV Γ

Ί

O

O

O

1

O

1

1

1

O

1

1

O

O

'2

O

O

O

O

1

1

O

1

I 1

O

O

O

'3

O

O

O

O

1

1

1

O

ο

1

O

I

O

O

O

WF

'4

O

O

O

O

O

1

1

1

O

O

1

I

O

O

O

Ί

O

O

O

O

1

O

1

1

I O

O

O

C

h

O

O

O

O

O

1

O

1

O

O

h

O

O

O

O

O

O

1

O

O

O

WF

<4

O

O

O

O

O

O

Ty,

O

O

O

O

1

O

h

O

O

O

1

O

O

O

h

O

O

O

O

O

O

O

I

O

O

O

O

h

O

O

O

O

O

1

O

O

U

O

O

O

O

O

1

O

O

1

1

O O

O O

O (

J

F i g. 6b zeigt die Logikauslegung der einzelnen Teile der Einrichtung für die Durchführung des Verschiebevorgangs. Die Anordnung enthalt fünf LIND-Glieder 211 bis 215. Obwohl das Addierwerk 7 im Weg des Informationsflusses liegt, wird während des Verschiebevorgangs nur eine Eingangsgröße in das Addierwerk 7 eingegeben, und diese Eingangsgröße läuft lediglich durch, ohne daß eine Addition (Sub- (,<; Iraktion) erfolgt.

Zur Rechtsvtrschiebung wird ein Rechtsverschiehungs-Befehlssignal RS erzeugt, das die Zühloperation des aus fünf Flipflops 74 bis 78 bestehenden Zählers des Eicosalzählcrs gemäß F i g. 3 umkehrt, und zwar so. daß die Ziffemzeitsignale Φ_ο bis '/>,₉ in der folgenden Reihenfolge erzeugt werden:

Indem man die vorerwähnten Ziffernszeitsignale Φ_{1) his '/'„ in umgekehrter Reihenfolge verwendet, kann der Recht sverschiebungsVorgang innerhalb sehr kurzer

Zeit mit Hufe eines Informationsumlaufweees der genau der gleiche ist wie bei der Linksverschiebung erfolgen. In F ι g. 6a wird die Rechtsverschiebuna dl durcn möglich, daß man lediglich COX, und COX gegenemander austauscht und T₂ in T₁₇ sowie T₃ in T_x] ändert. Da die Z.ffernordnung des Lese- und Schreibzyklus im Kernregister umgekehrt ist. kann die Erfassung des der nächstniedrigeren Ziffernstelle en>sprechenden Schreibintervalls kurz nach dem Aus-

lesen eines Zahlenwertes bei der Rechtsverschiet sehr leicht bewerkstelligt werden, und es ist nicht r nötig, wie beim herkömmlichen Verfahren, fur Rechtsverschiebung um eine Stelle die Link; Schiebung eine der Gesamtstellenzahl des Regi: minus 1 entsprechende Anzahl von Malen zu wie holen. Fig. 6c zeigt die entsprechenden Signal laufe Tür die Flipflops 74 bis' 78 bei umgekehi Zählerstand.

Hierzu 4 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Im Serien-Serien-Betrieb arbeitendes elektronisches Rechengerät mit einer Matrix aus magnetischen Speicherelementen zum Speichern eines Operanden und/oder Resultates in Form binär verschlüsselter Dezimalzahlen, mit Zeilen- und Spaltenleitern, Zeilen- und Spalten-Wählschaltungen sowie Schreib- und Lese-Treiberschaltungen und mit einer Schaltung zum Erzeugen von Schreib- und Lese-Befehlen fur die mit den Zeilen- und Spaltenleitern gekoppelten Treiberschaltungan, dadurch gekennzeichnet, daß die Bits der einzelnen Ziffern Li Spaltenrichtung und die Ziffern in Zeilenrichtung der Matrix (Fig. 4c) bzw. umgekehrt angeordnet sind, daß eine Schaltung (Fig. 3c, 3e) zum Erzeugen von zur Steuerung der Rechenoperationen dienenden Bit-Zeitsignalen (0, bis 0₄) und das entsprechende Vielfache der Periode der Bit-Zeitsignale dauernden Ziffern-Zeitsignalen (<l\ usw.) vorgesehen ist, daß die Bit-Zeitsignale ( 0 bis 0₄) zum aufeinanderfolgenden Lesen und zum aufeinanderfolgenden Schreiben jeweils sämtlicher Bits einer Ziffer dienen, während die Spaltenwählschaltung (151 bis 158) dieser Ziffer vom entsprechenden Ziflern-Zeitsignal (Φ, usw.) ausgewählt wird, und daß während des aufeinanderfolgenden Lesens und des aufeinanderfolgenden Schreibens aller Bits einer Ziffer jeweils eine Teiloperation durchgeführt wird.

2. Rechengerät nach Anspruch 1, dadurch gekennzeichnet, daß Pufferspeicherregister (3, 4) vorgesehen sind, in denen der Inhalt einer aus der Matrix (Fig. 4c) gelesenen Ziffer zeitweilig gespeichert wird, und daß die Rechenoperationen auf Grund der Lese- und Schreib-Vorgänge entsprechend dem gelesenen oder geschriebenen Inhalt der Matrix von einem Addier- oder Subtrahier-Werk (7) durchgeführt werden.

3. Rechengerät nach Anspruch 1 oder 2, gekennzeichnet durch mindestens zwei Register (1, 2) mit jeweils einer Anzahl von Magnetspeicherelementen zum Speichern eines Operanden und eine Operationseinheit (7; 175, 176), welche die als Binärwerte gelesenen Operanden während des Leseintervalls binär addiert oder subtrahiert, sowie mit einer Korrektureinheit (192 bis 196), die, wenn nötig, die Ausgangsgröße der Operationseinheit während des auf das Leseintervall folgenden Schreibintervalls einer Korrektur um +6 oder -6 unterzieht.

4. Rechengerät nach Anspruch 3, gekennzeichnet durch eine Prüfeinrichtung (177,178), welche das Vorhandensein oder Nichlvorhandensein eines Uberlragungssignals oder Porgersignals aus einem Additions- oder Sublraktionsresultat während der Anwesenheil des letzten Bit-Zeilsignals während eines Leseintervalls wahrnimmt, und eine Einrichtung, die während des auf das Leseintervall folgenden Schreibintcrvalls eine Anzeige erzeugt, ob die Durchführung einer Korrektur um -I- 6 oder — 6 erforderlich ist oder nicht.

5. Rechengerät nach Anspruch 3 oder 4, gekennzeichnet durch auf der Ausgangsseite des Addier- und Sublrahierwerks (7; 176. 175) angeordnete Puffeiregisler (3) zum zeitweiligen Speichern der seriell gelesenen Ausgangssignale des Addier- und Subtrahierwerks und durch eine Schaltung (186, 187), die das Vorhandensein oder Nichtvorhandensein eines Übertrags oder Borgers aus zwei in den Pufferregistern gespeicherten Bits {X4, X3) und einem Ausgangssignal (FA) des Addier- und Subtrahierwerks ermittelt, während das letzte Bitzeitsignal eines Leseintervalls anwesend ist.

6. Rechengerät nach Anspruch 3, 4 oder 5, dadurch gekennzeichnet, daß die Addition oder Subtraktion einer Ziffernkomponente im binären Addier- und Subtrahierwerk (7; 175,176) während eines Leseintervalls (WF) erfolgt und daß während des nächsten Schreibintervalls (WF) ein das Resultat der Addition oder Subtraktion anzeigendes Signal (FA) und ein Signal Tür die Korrektur um + 6 oder —6 zum Addier- und Subtrahierwerk nur während der Anwesenheit der Bit-Zeilsignale (Q₁ + Q₂) für die zweite und die dritte Bitstefie zwecks Durchführung der Korrektur zurückgeleitet werden.

7. Rechengerät nach einem der vorangehenden Ansprüche, gekennzeichnet durch eine Verschiebeeinrichtung (211,214,215), die bewirkt, daß die aus einer bestimmten Stelle der Register (1, 2) gelesenen Bit£ während der Dauer des Lesebefehlssignals (WF) vorübergehend in Pufferregistern (3) gespeichert und anschließend an das Lesebefehlssignal aus den Pufferregislern in eine bestimmte, andere Stelle der Register geschrieben werden (Fig. 6b).

8. Rechengerät nach Anspruch 7, dadurch gekennzeichnet, daß zwei Pufferregister (3, 4) vorgesehen sind und zur Verschiebung während des ersten Leseinlervalls (T"2, WF) die aus einer bestimmten Stelle des einen Registers gelesenen Bits im einen Pufferregister gespeichert werden, während des anschließenden ersten Schreibinlervalls (T2, WF) die in diesem Pufferregister gespeicherten Bits rundverschoben werden, während des zweiten Leseintervalls (T"3, WF) die in diesem Pufferregister gespeicherten Bits in das zweite Pufferregister übertragen und dort gespeichert werden und während des folgenden zweiten Schreibintervalls (Γ3, WF) die im zweiten Pufferregister gespeicherten Bits in eine bestimmte andere Stelle des Registers eingeschrieben werden (Fig. 6 a).

9. Rechengerät nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Reihenfolge (T 19, Γ18, T" 17) der Erzeugung der Ziffern-Zeitsignale entsprechend der Verschiebungsrichtung umkehrbar ist (Fi g. 6c).