DE1774606B1 - Speicheranordnung zur durchfuehrung logischer und arithmetischer grundoperationen - Google Patents

Speicheranordnung zur durchfuehrung logischer und arithmetischer grundoperationen

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DE1774606B1 DE19681774606 DE1774606A DE1774606B1 DE 1774606 B1 DE1774606 B1 DE 1774606B1 DE 19681774606 DE19681774606 DE 19681774606 DE 1774606 A DE1774606 A DE 1774606A DE 1774606 B1 DE1774606 B1 DE 1774606B1
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Description

ORIGINAL INSPECTED
3 4
werden jedoch für die Übertragsverarbeitung Zwi- F i g. 3 eine besondere Ausführung des Ausfüh-
schenspeicher benötigt. Außerdem sind zwischen den rungsbeispiels.
Registern Sperr- und Freigabeglieder in Form von F i g. 1 zeigt einen Datenspeicher mit mehreren logischen Und- und Oderschaltungen angeordnet, die Wortspeicherstellen, von denen jede aus den Biteinmal den technischen Aufwand dieser Additions- 5 Positionen A0 bis An, B0 bis Bn usw. besteht. Jede vorrichtung wesentlich erhöhen und zum anderen Wortstelle belegt eine Reihe einer Matrix, und jedes durch ihre Verknüpfungen die Operationszeit der Datenbit in einem Wort wird in einem Speichergesamten Additionsschaltung erhöhen. element, z. B. An, gespeichert. Die Speicherelemente
Auch durch die USA.-Patentschrift 3 287 703 ist einer Reihe sind mit der gemeinsamen Wortleitung 1 eine Speicheranordnung bekanntgeworden, deren io verbunden, und die Elemente derselben Spalte sind Speicherzellen über zwischengeschaltete Freigabe- mit der gemeinsamen Ausgangs- oder Bitleitung 2 und Sperrglieder Informationen untereinander aus- verbunden. Durch Erregung der entsprechenden tauschen können. Um jedoch z. B. eine einfache Wort- und Bitleitung können Daten auf die gewählte Und- bzw. Oder-Funktion durchführen zu können, Wortstelle oder Reihe der Matrix geschrieben wersind dieser Speicheranordnung eine ganze Reihe von 15 den. Eine gewählte Wortstelle kann durch Erregung Selektionsschaltkreisen zugeordnet, die entsprechend der Wortleitung dieser Stelle abgefragt werden, und der gewünschten Operation nacheinander angesteuert die Wortleitung führt dann Signale, die die im gewerden und die Zeilen bzw. Spalten dieses Speichers wählten Wort gespeicherten Daten darstellen. Daten nacheinander selektieren, wodurch zur Durchführung können durch gleichzeitige Erregung von zwei der einfachen logischen Grundoperationen mehrere 20 Matrixreihen mit den entsprechenden Signalen über-Speicherzyklen erforderlich sind. Außerdem eignet tragen werden.
sich diese Speicherorganisation nicht zur Durch- Eine Datenverschiebung bezüglich der Spalten
führung sowohl logischer als auch arithmetischer oder Bitpositionen in einem Wort erforderte bisher
Grundoperationen. einen Speicherzyklus für jede verschobene Bitposi-
Der Erfindung liegt deshalb die Aufgabe zugrunde, 25 tion. Um die Geschwindigkeit der Übertragungsforteine solche Organisation für einen Speicher zu schaltung zu erhöhen, sind mehrere Majoritätsschaffen, daß er logische und arithmetische Grund- schaltungen M0 bis Mn vorgesehen. Zwischen je operationen ausführen und außerdem gleichzeitig zwei Ausgangsleitungen ist eine mit diesen verbungelesen und eingeschrieben werden kann und daß dene Schaltung gelegt. Die Arbeitsweise der Majodie Übertragsverarbeitung bei arithmetischen Opera- 30 ritätsschaltungen wird über eine Steuerleitung 3 getionen ohne Zeitverzögerung erfolgt. steuert. Ein Ausgangssignal wird durch eine Majori-
Die erfindungsgemäße Lösung der Aufgabe besteht tätsschaltung erzeugt, wenn die Amplitude des Eindarin, daß zwischen den Bitleitungen oder Ausgangs- gangssignals einen vorbestimmten Schwellwert Überleitungen, denen ein gemeinsames Schieberegister schreitet. Die Amplitude des Eingangssignals hängt und eine Erkennungsschaltung zur Abfühlung der 35 von der Anzahl der Signale ab, die durch Abfragen Summe nachgeschaltet sind, je eine Schwellwert- oder der Speicherelemente und durch das Ausgangssignal Majoritätsschaltung angeordnet ist, die von einer der vorhergehenden Majoritätsschaltung erzeugt gemeinsamen Steuerleitung und den Ausgangssignalen werden.
jeweils einer Bit- oder Ausgangsleitung gesteuert In dem in F i g. 1 dargestellten Speicher läßt sich
werden und die entsprechend den anliegenden Ein- 40 eine Addition mit den Majoritätsschaltungen durch-
gangssignalen ein Ausgangssignal liefern, das auf die führen und der Übertrag während eines Speicher-
mit dem Ausgang der Schwellwertschaltung verbun- zyklus fortschreiben. Es wird eine Addition der
denen Leitung und auf den Eingang einer weiteren Wörter A und B angenommen. Der Übertrag C auf
Schwellwertschaltung gelangt. der Bitposition χ ist gegeben durch die Boolsche
De Vorteil der erfindungsgemäßen Speicheranord- 45 Gleichung:
nung besteht darin, daß zwei Wortleitungen parallel
abgefragt werden können, wodurch in einem Qx = Ax-Bx + Bx-Cx-1 + Ax-Cx_1,
Speicherzyklus eine arithmetische Addition zweier
mehrstelliger Operanden in einer Speichermatrix mit
voller Übertragsverarbeitung durchgeführt werden 5° in der Ax und Bx Bits in den Wörtern A bzw. B
können. auf der Bitposition χ darstellen und C1-1 der Übertrag
Ein weiterer Vorteil besteht darin, daß in der von der nächstniedrigeren Bitposition ist.
Matrix selbst keinerlei Sperr- oder Freigabemittel Cx ist die Funktion der Majoritätsschaltung der vorgesehen werden müssen, um diese arithmetischen drei Ausdrücke Ax, Bx und Cx-1. Zur Erzeugung des oder logischen Funktionen auszuführen. Vielmehr 55 Übertrages werden das Wort A und das Wort B wird diese sehr schnelle Ausführung einer arith- abgefragt oder gleichzeitig adressiert, und die sich metischen oder logischen Grundoperation dadurch ergebenden Signale addieren sich auf den Ausgangserreicht, daß lediglich technisch sehr wenig aufwen- leitungen durch lineare Überlagerung. Die Ausgangsdige Schwellwertschalter zwischen den einzelnen Bit- signale aller Majoritätsschaltungen werden ebenfalls oder Ausgangsleitungen der Speichermatrix ange- 6° addiert. Die Ausgangscharakteristik der Majoritätsordnet sind. schaltungen ist in F i g. 2 dargestellt. Ein Ausgangs-
Ausführungsbeispiele der Erfindung werden im signal wird erzeugt, wenn zwei oder drei Eingangsfolgenden an Hand der Zeichnungen näher erklärt. signale vorliegen. Die Steuerleitung 3 schaltet die Es zeigt Majoritätsschaltungen ein und aus. Über die Lei-
F i g. 1 einen Datenspeicher als Ausführungs- 65 tung 5 kann ein Übertrag des Überlaufs in die niedere
beispiel, Stelle eines Wortes erfolgen. Die Verzögerung in
Fig. 2 die Ausgangscharakteristik der in Fig. 1 der Weiterleitung des Übertrages ist nur durch die
vrewendeten Majoritätsschaltung und Verzögerung in den Majoritätsschaltungen festgelegt,
die wesentlich niedriger sein kann als die zur Durchführung eines Speicherzyklus erforderliche Zeit.
Nachdem der Übertrag fortgeschrieben wurde, kann mit den Signalen auf den Ausgangsleitungen 2 eine logische Summe erzeugt werden. Die Signalpegel können einen der Werte 0, 1, 2 oder 3 haben, was davon abhängt, welche der Kombinationen der Bits Ax, Bx und Cx_x gemäß der folgenden Tabelle vorliegt:
Signal-
stand		 Ax -Bx-Cx -1 Logische Funktion
3 Ax -Bx-Cx -1
2 Ax Bx-Cx -1 + Tix-Bx-Cx^
1 Hx ,TJ 7" -1 + "Zx-Bx-V^1I
O
-Bx
Die logische Summe Sx erhält man durch Abfühlen der Signale 1 und 3 in der Erkennungsschaltung 4, da Sx gegeben ist durch den Ausdruck:
die niedere Stelle bei Durchführung einer Zweier-Komplement-Subtraktion erfolgt.
Die Übertragsfortschreitung kann beendet sein in einer Zeit gleich (N-1) · d, wobei d die Schaltverzögerung eines Transistorenpaares und N die Anzahl der Bitpositionen in einem Speicherwort ist. Die Schaltverzögerung d kann in der Größenordnung von einer Nanosekunde liegen.
Die Summe Sx kann auch ohne den in F i g. 1 dargestellten Signal-Diskriminator erzeugt werden, nachdem der Übertrag fortgeschrieben worden ist. Wenn die Speicherelemente 6 verwendet werden, stellt das Differentialsignal auf den Ausgangsleitungen 2 a und 2 b das Komplement des Übertrages Ux für jede Bitposition dar. Dieses Komplement kann an einer Wortstelle, z. B. "Cx (nicht dargestellt) gespeichert werden. Die Summe Sx wird dargestellt durch den Ausdruck:
Sx = Cx(Ax +Bx+Cx^)
Ax-Bx-Cx^.
Sx =
Ax-Bx-C
Eine Form eines Speicherelementes ist in F i g. 3 gezeigt. Das Element 6 besteht aus zwei gekoppelten Transistoren, deren Emitter an zwei getrennte Ausgangsleitungen oder Bitleitungen la und 2b angeschlossen sind. Jede Leitung verbindet die entsprechenden Emitter der Elemente mit derselben Matrixspalte. Jeder Transistor hat zwei Emitter. Ein Emitter jedes Transistors ist mit der Bitleitung 2 a oder 2 b verbunden und der andere mit einer Steuerleitung Ib. Die Steuerleitung la dient dazu, die angeschlossene Reihe von Elementen im Speicher durch Senken der an die Kollektoren der Transistoren jeder Zelle angelegten Spannung auf Null zu löschen. Die Steuerleitung Ib wählt eine bestimmte Reihe durch Anlegen eines positiven Impulses an die angeschlossenen Emitter aus. Normalerweise sind die Emitter negativ vorgespannt und können somit nicht gewählt werden.
Jede Majoritätsschaltung besteht aus zwei Transistoren 7. Die Basiselektroden der Transistoren 7 werden an zwei verschiedene Ausgangsleitungen in jeder Spalte angeschlosssen. Die Kollektorelektroden sind mit verschiedenen Ausgangsleitungen der nächsthöheren Matrixspalte verbunden. Im Betrieb werden die Endströme der beiden Transistoren 7 über eine Steuerleitung 3 eingeschaltet. Die beiden Transistoren 7 sind so ausgelegt, daß eine einem Einerbit entsprechende Differentialspannung ausreicht, um den Endstrom einzuschalten. Der Endstrom ist gleich dem Auslesestrom von einem abgefragten Speicherelement. Das Signal 1 in F i g. 3 wird auf die wertniederste Position gegeben und liefert einen Differentialstrom, der einem Nullbit-Signal entspricht, ausgenommen, wenn ein Übertrag des Überlaufs in Cj.j erhält man durch Abfragen der Wortstelle Cx und Übertragen des Signals auf ein Schieberegister, z.B. Register 8 in Fig. 1, sowie Verschiebung der Signale um eine Bitposition nach links und Speichern des Komplements des Signals auf einer Wortstelle üx.r
Die folgenden Majoritätsoperationen laufen dann im Speicher ab (angenommen, daß die Wörter A und B an den Stellen A und B gespeichert sind).
1. Wörter A, B und Cx gleichzeitig abfragen, um die Majoritätsoperation durchzuführen.
2. Wortstelle D löschen und Ergebnis von 1 in D setzen durch Senken der Kollektorspannung über Leitung 1 α und anschließendes Anheben der Spannung nach angemessener Verzögerung. Die Stelle D speichert dann das Komplement der Majoritätsfunktion von A, B und Cx, nämlich
A-B + EC r+ AC7..
3. Wörter A, Cx^ und D gleichzeitig abfragen, um Majoritätsoperation durchzuführen.
4. Stelle E löschen und Ergebnis der Operation 3 nach E setzen.
5. Wörter B, Cxl und D gleichzeitig abfragen, um Majoritätsoperation auszuführen.
6. Stelle F löschen und Ergebnis der Operation 5 nach F setzen.
7. Wort D abfragen.
8. Wortstelle Z5 löschen und Komplement von D nach 7J setzen.
9. Wörter E, F und Z5 gleichzeitig abfragen, um Majoritätsoperationen auszuführen.
Das Differentialsignal auf den jeweils zwei Bitleitungen 2a und 2b stellt als Ergebnis der Operation 9 die Summe Sx dar.
Der oben angegebene Algorithmus kann durch gleichzeitiges Löschen der Wortstellen D, E, F und Z) vor der Operation 1 beschleunigt werden.
Hierzu 1 Blatt Zeichnungen

Claims (5)

1 2 oder Majoritätsschaltungen (M) eine Schiebe- Patentansprüche: schaltung (8) angeordnet ist, die eine Links- oder Rechtsverschiebung der in der Matrix gespeicher-
1. Speicheranordnung zur Durchführung logi- ten Wörter über die Majoritätsschaltungen (M)
scher und arithmetischer Grundoperationen mit 5 steuert, einer Vielzahl von in Form einer Matrix in Zeilen
und Spalten angeordneten und zeilenweise in
mehreren parallelen Registern zusammengefaßten
Speicherzellen, die ihren Informationsinhalt
untereinander austauschen können, die außerdem io
über eine Wortleitung ausgelesen werden können, Die Erfindung betrifft eine Speicheranordnung zur
während gleichzeitig andere Speicherzellen in der Durchführung logischer und arithmetischer Grund-Speicheranordnung über eine andere Wortleitung operationen mit einer Vielzahl von in Form einer gelesen werden, dadurch gekennzeich- Matrix in Zeilen und Spalten angeordneten und net, daß zwischen den Bitleitungen oder Aus- 15 zeilenweise in mehreren parallelen Registern zusamgangsleitungen (2), denen ein gemeinsames mengefaßten Speicherzellen, die ihren Informations-Schieberegister (8) und eine Erkennungsschaltung inhalt untereinander austauschen können, die außer-(4) zur Abfühlung der Summe nachgeschaltet dem über eine Wortleitung ausgelesen werden könsind, je eine Schwellwert- oder Majoritätsschal- nen, während gleichzeitig andere Speicherzellen in tung (M) angeordnet ist, die von einer gemein- 20 der Speicheranordnung über eine andere Wortleitung samen Steuerleitung (3) und den Ausgangssigna- gelesen werden.
len jeweils einer Bit- oder Ausgangsleitung (2) Außer den bekannten Speicheranordnungen, die
gesteuert werden und die entsprechend den an- keinen Austausch der gespeicherten Daten innerhalb liegenden Eingangssignalen ein Ausgangssignal des Speichers ausführen können, sind auch solche liefern, das auf die mit dem Ausgang der Schwell- 25 bekanntgeworden, die den Speicherinhalt von Speiwertschaltung (M) verbundenen Leitung (2) und cherzellen einer Wortleitung in Speicherzellen, die auf den Eingang einer weiteren Schwellwert- einer anderen Wortleitung zugeordnet sind, innerhalb schaltung (M) gelangt. einer Speicherebene oder einer Speicheranordnung
2. Speicheranordnung nach Anspruch 1, da- übertragen können.
durch gekennzeichnet, daß zur arithmetischen 30 Eine derartige Speicheranordnung ist z. B. durch Addition zweier mehrstelliger Operanden zwei die deutsche Patentschrift 1 228 309 bekanntgewor-Wortleitungen (A und B) gleichzeitig adressiert den. Die darin beschriebene Speichermatrix ist zwar werden, deren zugeordnete Speicherzellen die zu mit supraleitenden Schaltelementen ausgerüstet, kann addierenden Operanden enthalten, daß die von jedoch auch mit Transistor-Speicherzellen ausgerüstet den Speicherzellen gelieferten Ausgangssignale 35 werden. Diese Speichermatrix aus mehreren parallesich auf den Bitleitungen (2) überlagern und auf len Registern ist dadurch charakterisiert, daß sie für die Eingänge der Schwellwertschaltungen (M) jede Spalte der Matrix mindestens eine Eingabegelangen, wo sie gegebenenfalls ein Übertrags- leitung und mindestens eine Entnahmeleitung besitzt, signal bilden, das die Schwellwertschaltungen (M) daß mindestens einer der Entnahmeleitungen eine in höherstelliger Richtung durchläuft, und daß 40 weitere Leitung parallel geschaltet ist, die einen in für einen entstehenden Übertrag in der letzten seinem Leitfähigkeitszustand umsteuerbaren Teil zum Stelle der Matrix eine Leitung (5) vorhanden ist, Rückstellen aufweist, und daß die beiden paralleldie den Ausgang der höchststelligen Schwellwert- geschalteten Leitungen an eine Stromquelle angeschaltung (Mn) mit dem Eingang der niedrigst- schlossen sind, so daß die beiden parallelgeschalteten stelligen Schwellwertschaltung (M0) der Speicher- 45 Leitungen zusammen einen Zwischenspeicher für die matrix verbindet. einem der Speicherelemente der Spalte entnommene
3. Speicheranordnung nach den Ansprüchen 1 Information bilden.
und 2, dadurch gekennzeichnet, daß eine Schwell- Obwohl es möglich ist, in dieser Speicheranordwertschaltung (M) aus zwei emittergekoppelten nung die supraleitfähigen Speicherelemente durch Transistoren (7) besteht, daß die Emitter aller 50 äquivalente Transistorschaltungen zu ersetzen, hat Schwellwertschaltungen (M) einer Matrix von diese Schaltung jedoch den beträchtlichen Nachteil, einer gemeinsamen Steuerleitung (3) gespeist wer- daß die äquivalenten Transistorschaltungen technisch den, daß der Kollektor des einen Transistors mit sehr aufwendig sind und daß kein exaktes Arbeiten einer Bit-L~(2a) und der Kollektor des anderen mit dieser Schaltungsanordnung möglich ist, wenn Transistors mit einer Bit-0-Leitung (2 b) verbun- 55 Transistor-Speicherelemente verwendet werden, den ist, währenddem die Basis des jeweiligen Auch ist die Übertragsdurchschaltung bei einer Transistors (7) mit der entsprechenden Bit-0- Addition von zwei Wörtern, die in benachbarten oder Bit-L-Leitung benachbarter Speicherzellen Registern gespeichert sind, sehr langwierig und ververbunden ist. mindert dadurch die Operationsgeschwindigkeit des
4. Speicheranordnung nach Anspruch 3, da- 6° gesamten Speichers.
durch gekennzeichnet, daß als Speicherzelle eine Außerdem ist durch die USA.-Patentschrift
kreuzgekoppelte Doppel-Emitter-Zelle in der 3111580 eine Addiervorrichtung zur unmittelbaren
Matrix angeordnet ist. Addition eines Addenden zum Inhalt eines von
5. Speicheranordnung nach den Ansprüchen 1 mehreren innerhalb einer Matrix frei wählbaren bis 4, dadurch gekennzeichnet, daß die Bit- oder 65 Registern bekanntgeworden, bei der es nicht erforder-Ausgangsleitungen (2) mit einer Erkennungs- lieh ist, zum Zwecke der Addition den Addenden schaltung abgeschlossen sind und daß zwischen herauszulesen. Obwohl diese Additionsvorrichtung der Erkennungsschaltung und den Schwellwert- keine Zwischenspeicher für den Addenden erfordert,
DE19681774606 1967-07-29 1968-07-26 Speicheranordnung zur durchfuehrung logischer und arithmetischer grundoperationen Withdrawn DE1774606B1 (de)

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