DE3209679C2

DE3209679C2 -

Info

Publication number: DE3209679C2
Application number: DE3209679A
Authority: DE
Inventors: Junzo Iruma Saitama Jp Yamada; Tsuneo Kodaira Tokio/Tokyo Jp Mano; Junichi Chofu Tokio/Tokyo Jp Inoue
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1981-03-17
Filing date: 1982-03-17
Publication date: 1988-01-28
Also published as: US4456980A; DE3209679A1; GB2097157B; NL190708B; FR2502377B1; FR2502377A1; JPS6042560B2; NL8201081A; GB2097157A; CA1179060A; JPS57152597A; NL190708C

Description

Die Erfindung betrifft Halbleiter-Speichereinrichtungen, die mindestens eine Wortleitung, eine Mehrzahl sich quer zu der Wortleitung erstreckender Bitleitungen, eine Datenspeichereinheit mit einer Mehrzahl zwischen der Wortleitung und den Bitleitungen zur Informationsspeicherung geschalteter Datenspeicherzellen, eine Mehrzahl zusätzlicher, sich quer zu der Wortleitung erstreckender Bitleitungen, zwischen der Wortleitung und den zusätzlichen Bitleitungen eine Mehrzahl von zusätzlichen Datenspeicherzellen zur Speicherung von Paritätsbitinformation, eine Fehlerermittlungsschaltung zur Feststellung von Fehlern mittels der zusätzlichen Datenspeicherzellen, wobei die Fehlerermittlungsschaltung eine Paritätsprüfbitgeneratorschaltung und eine Paritätskontrollschaltung enthält, und eine Korrekturschaltung zum Korrigieren der Informationen der Datenspeicherzellen unter Benutzung der Information der Fehlerermittlungsschaltung umfaßt.

Eine solche Halbleiter-Speichereinrichtung ist bekannt (Electronics, 3. Januar 1980, S. 168-172). Damit können in Rechnern, insbesondere in Mikrocomputern, unter Verwendung eines bestimmten fehlerkorrigierenden Codes, nämlich des Hamming-Codes, Einzelbitfehler erfaßt und korrigiert werden. Die Speichereinrichtung ist mit Schaltungen von mehreren Einzelelementen versehen, die unter Verknüpfung mit verschiedenen Rechnerprogrammen gespeicherte Fehlinformationen bzw. fehlerhaft gespeicherte Informationen erkennen und in einem gewissen Grade korrigieren sollen. Die Korrektur erfolgt unter Verwendung des Hamming-Codes mittels einer Codier-/Decodierschaltung. Eine dazu erforderliche Fehlerkorrekturschaltung baut relativ groß und verbraucht eine erhöhte elektrische Energie. Eine Paritätskontrolle an allen Datenbits führt zu einer großen Anzahl an Prüfbits, so daß eine ausgedehnte Zeit für die Fehlerkorrektur benötigt wird, was wiederum zu einem gesteigerten Verbrauch an elektrischer Energie führt.

Bekannte zweidimensionale horizontale und vertikale Paritätskontroll- oder -prüfsysteme verwenden zusätzliche horizontale und vertikale Paritätsbits logischer "1" oder "0" in Reihen und Spalten einer Mehrzahl Informationsdatenbits auf einer M × N Matrix, so daß die Gesamtzahl aller "1" (oder "0") in jeder Reihe und Spalte plus dem Paritätsbit immer eine gerade oder ungerade Zahl ist. Wenn in irgendeinem Datenbit ein Fehler eintritt, kann die Position solcher fehlerhaften Datenbits lokalisiert werden, indem die gesamte horizontale und vertikale Paritätsbitinformation kontrolliert bzw. geprüft wird.

Es ist eine Halbleiter-Speichereinrichtung bekannt (US-PS 41 83 463), bei der Fehlerkorrekturen unter Verwendung von horizontalen und vertikalen Paritätsbits durchgeführt werden. Korrekturschaltkreis und Speicherzellen sind getrennt von dem Halbleiter-Speicherschaltkreis bzw. von dessen Halbleiterchip vorgesehen, so daß Datenzugriffszeiten relativ groß sind und zusätzliche elektrische Leistung sowie ein besonderer Schaltungsaufwand zur funktionellen Verbindung der einzelnen Schaltkreise erforderlich sind.

Demgegenüber besteht die Aufgabe der Erfindung darin, selbstkorrekturfähige Halbleiter-Speichereinrichtungen zu schaffen, die einerseits sehr viel schneller als die bekannten sich korrigierenden Speichereinrichtungen arbeiten und andererseits dabei eine weitaus niedrigere elektrische Leistungsaufnahme bei verringertem Schaltungsaufwand benötigen.

Nach einer erfindungsgemäßen Gestaltung wird die Aufgabe in Verbindung mit den Merkmalen der eingangs genannten Einrichtung dadurch gelöst, daß eine Mehrzahl der Bitleitungen jeweils zu einer Mehrzahl erster Bitleitungsgruppen zusammengefaßt ist, wobei jede der ersten Bitleitungsgruppen k Bitleitungen aufweist, und eine Mehrzahl der Bitleitungen jeweils zu einer Mehrzahl zweiter Bitleitungsgruppen zusammengefaßt ist, wobei jede der zweiten Bitleitungsgruppen m Bitleitungen aufweist und sich aus einer Anordnung von einer der Bitleitungen jeder Gruppe der ersten Bitleitungsgruppen zusammensetzt, die zusätzlichen Datenspeicherzellen erste zusätzliche Datenspeicherzellen, die zur Speicherung der horizontalen Paritätsprüfbit-Information zwischen der Wortleitung und ersten zusätzlichen Bitleitungen verbunden sind, und zweite zusätzliche Datenspeicherzellen, die zur Speicherung der vertikalen Paritätsprüfbit-Information zwischen der Wortleitung und zweiten zusätzlichen Bitleitungen verbunden sind, aufweisen, die Paritätsprüfbitgeneratorschaltung Horizontalparitätsprüfbitgeneratoren, die jeweils zwischen jeder ersten Bitleitungsgruppe und einer der jeweiligen ersten zusätzlichen Bitleitung zur Speicherung der horizontalen Paritätsprüfbit- Informationen in jeweiligen der ersten zusätzlichen Datenspeicherzellen geschaltet sind, sowie Vertikalparitätsprüfbitgeneratoren umfaßt, die jeweils zwischen jeder zweiten Bitleitungsgruppe und einer der jeweiligen zweiten zusätzlichen Bitleitung zur Speicherung der vertikalen Paritätsprüfbit-Information in jeweiligen der zweiten zusätzlichen Datenspeicherzellen geschaltet sind, und die Paritätskontrollschaltung die Informationen, die von den Datenspeicherzellen geliefert werden, mit den Inhalten der ersten und zweiten zusätzlichen Datenspeicherzellen vergleicht, so daß eine Ausgangsinformation der Paritätskontrollschaltung an die Korrekturschaltung geliefert wird, um die von den Datenspeicherzellen zugeführte Information zu korrigieren.

Gemäß einer weiteren Gestaltung nach der Erfindung wird die Aufgabe in Verbindung mit den Merkmalen der eingangs genannten Einrichtung dadurch gelöst, daß eine Mehrzahl der Bitleitungen jeweils zu einer Mehrzahl erster Bitleitungsgruppen zusammengefaßt ist, wobei jede der ersten Bitleitungsgruppen k Bitleitungen aufweist, und eine Mehrzahl der Bitleitungen jeweils zu einer Mehrzahl zweiter Bitleitungsgruppen zusammengefaßt ist, wobei jede der zweiten Bitleitungsgruppen m Bitleitungen aufweist und sich aus einer Anordnung von einer der Bitleitungen jeder Gruppe der ersten Bitleitungsgruppen zusammensetzt, die zusätzlichen Datenspeicherzellen erste zusätzliche Datenspeicherzellen, die zur Speicherung der horizontalen Paritätsprüfbit-Information zwischen der Wortleitung und ersten zusätzlichen Bitleitungen verbunden sind, und zweite zusätzliche Datenspeicherzellen, die zur Speicherung der vertikalen Paritätsprüfbit-Information zwischen der Wortleitung und zweiten zusätzlichen Bitleitungen verbunden sind, aufweisen, die Paritätsprüfbitgeneratorschaltung einen Horizontalparitätsprüfbitgenerator, der einen Horizontalparitätsbitselektor und ein Horizontalparitätsbit- Exklusiv-OR-Gatter enthält, wobei der Horizontalparitätsbitselektor zwischen die ersten zusätzlichen Bitleitungen und das Horizontalparitätsbit-Exklusiv-OR-Gatter geschaltet ist und aus den ersten zusätzlichen Datenspeicherzellen ausgelesene Daten sowie Eingangsdaten der Einrichtung in den Horizontalparitätsbitselektor eingebbar sind, sowie einen Vertikalparitätsprüfbitgenerator umfaßt, der einen Vertikalparitätsbitselektor und ein Vertikalparitätsbit- Exklusiv-OR-Gatter enthält, wobei der Vertikalparitätsbitselektor zwischen die zweiten zusätzlichen Bitleitungen und das Vertikalparitätsbit-Exklusiv-OR-Gatter geschaltet ist und aus den zweiten zusätzlichen Datenspeicherzellen ausgelesene Daten und Eingangsdaten der Einrichtung in den Vertikalparitätsbitselektor eingebbar sind, und die Paritätskontrollschaltung die Informationen, die von den Datenspeicherzellen geliefert werden, mit den Inhalten der ersten und zweiten zusätzlichen Datenspeicherzellen vergleicht, so daß eine Ausgangsinformation der Paritätskontrollschaltung an die Korrekturschaltung geliefert wird, um die von den Datenspeicherzellen zugeführte Information zu korrigieren.

Mit den erfindungsgemäßen Gestaltungen ist auf zweckmäßige und vorteilhafte Weise erreicht, daß eine Halbleiter-Speichereinrichtung ein eindimensionales horizontales und vertikales Paritätskontroll- bzw. -prüfsystem einschließt. Dies führt insbesondere dazu, daß eine erfindungsgemäße Halbleiter- Speichereinrichtung hinsichtlich ihrer Größe sehr kompakt baut, wobei ihre Betriebsgeschwindigkeit besonders groß ist. Bitfehler werden sehr wirksam und zuverlässig beseitigt, so daß eine hohe Ausbeute der Speichereinrichtung zur Zeit der Herstellung bzw. ihre besondere Zuverlässigkeit im Betrieb gewährleistet sind. Es werden also feste, zu fehlerhaften bzw. gestörten Bitleitungen führende Bitfehler, die in bestimmten Herstellungsstufen vorliegen, behoben, also von vornherein vermieden. Aber auch nicht-feste Bitfehler oder -störungen, die durch Zusammentreffen mit Alphastrahlen od. dgl. erzeugt werden können, werden durch Korrektur beseitigt. Trotz der großen Fähigkeit, Bitfehler zu reduzieren, ist eine weitaus niedrigere elektrische Leistungsaufnahme als bei den bekannten Halbleiter-Einrichtungen erreicht. Mit der Schaltung eines einzigen, einen Horizontalparitätsbitselektor umfassenden Horizontalparitätsprüfbitgenerators sowie eines einzigen, einen Vertikalparitätsbitselektor umfassenden Vertikalparitätsprüfbitgenerators ist eine besondere Kleinschaltung erreicht, mit der die kompakte Bauweise weiter verbessert ist und die Geschwindigkeit der Bitfehler- Selbstkorrektur weiter gesteigert ist.

Die Unteransprüche beziehen sich auf besonders zweckmäßige Ausgestaltungen der Erfindung, mit denen eine noch weiter gesteigerte Betriebsgeschwindigkeit, eine weitere Verbesserung der kompakten Bauform sowie eine zusätzliche Verminderung der elektrischen Leistungsaufnahme erreicht sind.

In der nachfolgenden Beschreibung in Verbindung mit den schematischen Zeichnungen sind bestimmte bevorzugte Ausführungsformen der Erfindung und die damit erzielten Vorteile beispielhaft dargestellt. Es zeigen:

Fig. 1A und 1B schematische Darstellungen, die die Prinzipien horizontaler und vertikaler Paritätskontroll- oder -prüfsysteme zeigen, die auf eine Halbleiter-Speichereinrichtung nach der Erfindung anwendbar sind,

Fig. 2 ein Blockdiagramm der grundlegenden Anordnung einer nach den in Fig. 1A und 1B gezeigten Prinzipien aufgebauten Halbleiter-Speichereinrichtung,

Fig. 2A ein vergrößertes Schaltungsdiagramm einer Datenspeicherzelle in der Halbleiter-Speichereinrichtung der Fig. 2,

Fig. 3 ein Schaltungsdiagramm einer Paritätskontroll- oder -prüfschaltung in der in Fig. 2 gezeigten Halbleiter-Speichereinrichtung,

Fig. 4 ein Schaltungsdiagramm eines Paritätsprüfbitgenerators in der Halbleiter-Speichereinrichtung und

Fig. 5 ein Blockdiagramm einer Halbleiter-Speichereinrichtung nach einer anderen Ausführung der vorliegenden Erfindung.

Fig. 1A zeigt horizontale Paritätskontrollbits a und vertikale Paritätskontrollbits b, die horizontal bzw. vertikal an eine(r) 4 × 4 Matrix von 16 Datenbits angehängt bzw. angebracht sind. Das in Fig. 1A gezeigte Paritätskontrollsystem ist ein Gerade-Paritätsbit-Kontrollsystem, in dem die Summe von 1-Bits in jeder horizontalen Reihe und vertikalen Spalte immer gerade ist. Aus Gründen der Kürze und Einfachheit ist die gesamte Beschreibung auf das Gerade-Paritätsbit-Kontrollsystem gestützt.

Durch Übertragen der Datenbits und der Paritätskontrollbits a, b entlang der in gestrichelten Linien gezeigten Pfeile in Fig. 1A kann die zwei-dimensionale Matrix in eine ein-dimensionale Matrix umgewandelt werden, wie sie in Fig. 1B dargestellt ist. Irgendwelche Fehler in höheren (oberen) 16 Datenbits aus der Gesamtheit von 24 Bits in der ein-dimensionalen Matrix können hinsichtlich ihrer Lage festgestellt werden, indem durch ausgezogene Linien verbundene Bitgruppen mit niederen (unteren) 8 Paritätsbits verglichen werden. So kann in irgendeinem der höheren 16 Bits ein fester oder nicht-fester Bitfehler (Bitstörung) festgestellt und leicht korrigiert werden. Die vorerwähnte Anordnung ist bezeichnend für das Prinzip der vorliegenden Erfindung, auf deren Basis ein einzelnes fehlerhaftes Bit korrigiert werden kann.

Fig. 2 zeigt eine Halbleiter-Speichereinrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung. Die Halbleiter-Speichereinrichtung umfaßt eine zum Speichern von Datenbitinformationen bestimmte Datenspeicherzelleneinheit 100, die eine Matrix von Datenspeicherzellen 100₁₁ umfaßt, von denen jede, wie in Fig. 2A gezeigt, einen Feldeffekt- Transistor 102 und einen Kondensator 103 umfaßt, die in Reihe zwischen einer Bitleitung und der Erde geschaltet sind, wobei der Transistor 102 ein mit einer Wortleitung geschaltetes Gatter hat. Der Aufbau und Betrieb der Datenspeicherzellen sind hinreichend bekannt und werden deshalb nicht im Detail beschrieben. Die Halbleiter-Speichereinrichtung weist außerdem eine Paritätsprüfbitzelleneinheit 120 zum Speichern horizontaler und vertikaler Paritätsprüfbit-Informationen auf. Die Paritätsprüfbitzelleneinheit 120 ist zusammengesetzt aus einer ersten zusätzlichen Datenspeicherzellenmatrix 120 _h zum Speichern horizontaler Paritätsprüfbit-Informationen und einer zweiten zusätzlichen Datenspeicherzellenmatrix 120 _v zum Speichern vertikaler Paritätsprüfbit- Information. Jede der Matrizen 120 _h, 120 _v hat eine Mehrzahl Speicherzellen, von denen jede den gleichen Aufbau wie den der Datenspeicherzelle hat, die vorstehend beschrieben ist. Eine Paritätskontroll- und -Korrektureinheit 130 umfaßt horizontale Paritätskontrollschaltungen 130 _{h 1}-130 _hm, vertikale Paritätskontrollschaltungen 130 _{v 1}-130 _vk, eine Ein-Bit-Fehler-Korrekturschaltung 132 und eine Datenausgabeschaltung 134.

Jede der Paritätskontrollschaltungen 130 _{h 1}-130 _hm, 130 _{v 1}-130 _vk in der Paritätskontroll- und -Korrektureinheit 130 ist beispielsweise wie in Fig. 3 aufgebaut. In diesem Beispiel ist k (oder m) als 8 definiert, und jede Paritätskontrollschaltung ist aus 8 Exklusiv-OR-Gattern 201-208 zusammengesetzt. Jedes der Gatter 201-204 wird mit zwei Bits aus 8 Datenbits, die bei j bezeichnet sind, versorgt. Dem Gatter 205 werden Ausgangssignale von Gattern 201, 202, und dem Gatter 206 Ausgangssignale von den Gattern 203, 204 zugeführt. Die Gatter 205, 206 erzeugen Ausgangssignale, die dem Gatter 207 zugeführt werden. Dem Gatter 208 wird ein Ausgangssignal des Gatters 207 und ein ein Paritätsprüfbit p bezeichnendes Signal zugeführt. Das Gatter 208 erzeugt ein Ausgangssignal, das als Ausgangssignal für jede Paritätskontrollschaltung abgegeben wird. Die 8-Bit Datenbitinformation j wird vom Ausgang der Datenspeicherzelleneinheit 100 zugeführt, d. h. von Datenbitleitungen, die ausgewählten Speicherzellen entsprechen. So empfängt die Paritätskontrollschaltung 130 _{h 1} Datenbitinformation von Datenbitleitungen 160₁₁, 160₂₁, . . . 160 _{k 1} und ein Paritätsprüfbit p von einer Bitleitung 120 _{h 1} in der ersten zusätzlichen Speicherzellenmatrix 120 _h. Die anderen Paritätskontrollschaltungen 130 _{h 2}-130 _hm werden mit Datenbits und Paritätsprüfbits über entsprechende Bitleitungen versorgt. Den Paritätskontrollschaltungen 130 _{v 1}-130 _vk werden Datenbits von den gleichen Datenbitleitungen und entsprechende Paritätsprüfbits p von Bitleitungen in der zweiten zusätzlichen Speicherzellenmatrix 120 _v zugeführt.

Wie in Fig. 2 gezeigt, umfaßt die Ein-Bit-Fehler-Korrekturschaltung 132 AND-Gatter 220₁₁-220 _{k 1}, 220₁₂-220 _{k 2}, 220 _1k-220 _km und Exklusiv-OR-Gatter 230₁₁-230 _{k 1}, 230₁₂-230 _{k 2}, 230 _1m-230 _km. Das AND-Gatter 220₁₁ vollzieht eine logische Multiplikation oder eine AND-Operation mit einem Ausgangssignal der horizontalen Paritätskontrollschaltung 130 _{h 1} und einem Ausgangssignal der vertikalen Paritätskontrollschaltung 130 _{v 1}. Wenn das Ergebnis solcher logischen Multiplikation "0" ist, so bedeutet dies, daß die Inhalte der Datenspeicherzellen mit jenen der entsprechenden horizontalen und vertikalen Paritätsprüfbits übereinstimmen. Wenn umgekehrt die logische Multiplikation zum Ergebnis "1" führt, so bedeutet dies, daß die Inhalte der Datenspeicherzellen nicht mit jenen der entsprechenden horizontalen und vertikalen Paritätsprüfbits übereinstimmen. Das AND-Gatter 220₁₁ gibt sein Ausgangssignal an das Exklusiv- OR-Gatter 230₁₁ ab. Wenn das Ausgangssignal des AND-Gatters 220₁₁ "0" ist, läßt das Exklusiv-OR-Gatter 230₁₁ ein Ausgangssignal der Datenspeicherzelleneinheit 100 über die Datenbitleitung 160₁₁ durch diese als sein eigenes Ausgangssignal passieren. Wenn das Ausgangssignal des AND-Gatters 220₁₁ "1" ist, kehrt das Exklusiv-OR-Gatter 230₁₁ ein Ausgangssignal von der Datenspeicherzelleneinheit 100 über die Datenbitleitung 160₁₁ um, d. h. es korrigiert einen Ein-Bit-Fehler und gibt einen solchen reversierten Ausgang an eine folgende Stufe ab. Die anderen AND-Gatter 220₂₁-220 _km und zugehörige bzw. verbundene Exklusiv-OR-Gatter 230₂₁-230 _km arbeiten in der gleichen Weise.

Die Datenausgangsschaltung 134 dient dem aufeinanderfolgenden Hervorbringen von Ausgangssignalen oder korrigierten Daten von der Ein-Bit-Fehler-Korrekturschaltung 132 basierend auf Bitselektionssignalen.

Die Halbleiter-Speichereinrichtung umfaßt ebenfalls eine Dateneingangsschaltung 140 zur Lieferung von aus einer (nicht gezeigten) äußeren Prozeßschaltung gelieferten Daten allein an selektierte Speicherzellen in der Datenspeicherzelleneinheit 100, basierend auf Bitselektionssignalen BS₁. Den anderen unselektierten Speicherzellen in der Datenspeicherzelleneinheit 100 werden von der Dateneingangsschaltung 140 Ausgangssignale der Ein- Bit-Fehler-Korrekturschaltung 132 zugeführt. Die Dateneingangschaltung 140 hat Schalt- oder Gatterschaltungen 140 _A, ansprechend auf die Bitselektionssignale BS₁ zum selektiven Hervorbringen der Daten von der äußeren Prozeßschaltung und der Bitinformation von der Korrekturschaltung 132 an die Bitleitungen, die mit der Datenspeicherzelleneinheit 100 geschaltet sind. Wenn die Bitleitungen für Speicherzellen, in denen neue Daten zu schreiben sind, von den Bitselektionssignalen bestimmt sind, liefert die Dateneingangschaltung 140 äußere Daten an solche selektierte Bitleitungen und Daten von der Korrekturschaltung 132 an die anderen Bitleitungen, die nicht selektiert sind. Die Halbleiter-Speichereinrichtung umfaßt Wortleitungen 150 _i-150 _in. Die Datenbitleitungen 160₁₁-160 _{k 1}, 160₁₂-160 _{k 2}, . . ., 160 _1m-160 _km bilden zusammen k × m Leitungen. Die horizontalen Paritätsprüfbits werden durch die Datenbitleitungen in Gruppen von k Bits erzeugt, und deshalb sind die Datenbitleitungen in m Gruppen zum Liefern von k Bits unterteilt. Die Gesamtzahl der horizontalen und vertikalen Paritätsbitleitungen ist k + m. Die horizontalen Paritätsbitleitungen sind in Gruppen unterteilt, die jeweils den Datenbitleitungen entsprechen, die als 160₁₁-160 _{k 1}, 160₁₂- 160 _{k 2}, . . ., 160 _1m-160 _km unterteilt sind, und die vertikalen Paritätsbitleitungen sind in Unterteilungen gruppiert, die jeweils den Datenbitleitungen entsprechen, die als 160₁₁, 160₁₂ . . . 160 _1m, 160₂₁, 160₂₂ . . . 160 _2m, . . ., 160 _{k 1}, 160 _{k 2}, . . . 160 _km gruppiert sind.

Horizontale Paritätsprüfbitgeneratoren 170 _{h 1}-170 _hm sind jeweils für die vorgenannten Gruppen horizontaler Paritätsprüfbitleitungen vorgesehen, und es sind vertikale Paritätsprüfbitgeneratoren 170 _{v 1}-170 _nk jeweils für die obigen Gruppen vertikaler Paritätsprüfbitleitungen vorgesehen.

Die (k × m) Datenbitleitungen, die mit den Ausgängen der Dateneingangsschaltung 140 geschaltet und in jeweils m Gruppen für k Bits zum Bilden horizontaler Paritätsprüfbit-Informationen in k Bits geteilt sind, sind mit den horizontalen Paritätsprüfbitgeneratoren 170 _{h 1}-170 _hm, deren Anzahl m beträgt, verbunden. Die (k × m) Datenbitleitungen, die in k Gruppen jeweils für m Bits zum Bilden vertikaler Paritätsprüfbit-Informationen in m Bits geteilt sind, sind mit den vertikalen Paritätsprüfbitgeneratoren 170 _{v 1}-170 _vk, deren Anzahl k beträgt, verbunden.

Wie in Fig. 4 gezeigt, umfaßt in dem Fall, daß k (oder m) = 8 ist, jeder der Paritätsprüfbitgeneratoren 170 _{h 1}-170 _{h 7}, 170 _{v 1}-170 _vk sieben Exklusiv-OR-Gatter 241-247, die in der gleichen Anordnung wie diejenige der Exklusiv-OR-Gatter 201-207 geschaltet sind, die von der gestrichelten Linie in Fig. 3 in jeder Paritätskontrollschaltung umfaßt sind. Den Exklusiv-OR-Gattern 241-244 werden Eingangssignale j zugeführt, die ebenfalls den Exklusiv-OR-Gattern 201-204 zugeführt werden. Die erste zusätzliche Speicherzellenmatrix 120 _h der Paritätsprüfbitzelleneinheit 120 zum Speichern horizontaler Paritätsprüfbit-Information umfaßt m zusätzliche Bitleitungen entsprechend jeweils den m Gruppen Datenbitleitungen zum Erzeugen horizontaler Paritätsprüfbit- Information. Die zweite zusätzliche Speicherzellenmatrix 120 _v zum Speichern der vertikalen Paritätsprüfbit-Information umfaßt k zusätzliche Bitleitungen entsprechend jeweils den k Gruppen Datenbitleitungen zum Bilden der vertikalen Paritätsprüfbit- Information. Diese zusätzlichen Bitleitungen sind mit den Wortleitungen 150 _{i 1}-150 _in durch zusätzliche Speicherzellen in den ersten und zweiten Speicherzellenmatrizen 120 _h, 120 _v der Paritätsprüfbitzelleneinheit 120 verbunden. Wenn eine der Wortleitungen 150 _{i 1}-150 _in betätigt (aktiviert) wird, wird Datenbitinformation von (k × m) Bits aus den Datenspeicherzellen ausgelesen, die mit der aktivierten Wortleitung geschaltet sind, und als m Gruppen Datenbitinformation jeweils in k Bits, entsprechend den Gruppen von (k × m) Datenbitleitungen, an die entsprechenden m horizontalen Paritätskontrollschaltungen 130 _{h 1}-130 _hm geführt. Die (k × m)-Bit Dateninformation, geteilt in je k Gruppen zu je m Bits, wird gruppiert an die vertikalen Paritätskontrollschaltungen 130 _{v 1}-130 _vk abgegeben. Die m-Bit Horizontal-Paritätsprüfbitinformation und die k-Bit Vertikal-Paritätsprüfbitinformation, die gleichzeitig mit dem Lesen der (k × m)-Bit Dateninformation gelesen werden, werden als Kontrollinformation den Paritätskontrollschaltungen 130 _{h 1}-130 _hm, 130 _{v 1}-130 _vk für die entsprechenden Gruppen zugeführt. Ausgangssignale von den horizontalen Paritätskontrollschaltungen 130 _{h 1}-130 _hm und jene von den vertikalen Paritätskontrollschaltungen 130 _{v 1}-130 _vk werden als entsprechende Eingangssignale an die AND-Gatter 220₁₁-220 _km der Korrekturschaltung 132 abgegeben, um festzustellen, ob horizontal und vertikal kein Fehler (keine Störung) in der von der Datenspeicherzelleneinheit 100 gelesenen Datenbitinformation vorliegt. Die AND-Gatter 220₁₁-220 _km betragen der Zahl nach (k × m) und sind in Gruppen geteilt, die jeweils k Gatter umfassen. Jedes der AND-Gatter, gruppiert als 220₁₁- 220 _{k 1}, 220₁₂-220 _{k 2}, . . . 220 _1m-220 _km, wird an einem seiner Eingänge mit einem Ausgangssignal von einer der horizontalen Paritätskontrollschaltungen 130 _{h 1}-130 _hm und an seinem anderen Eingang mit einem Ausgangssignal von einer der vertikalen Paritätskontrollschaltungen 130 _{v 1}-130 _vk versorgt. Diese Anordnung bestimmt, ob in jedem abgegebenen Stück Datenbitinformation horizontal und vertikal kein Fehler vorliegt. Bei Verwendung des Gerade- Paritätsbit-Kontrollsystems erzeugen die horizontalen Paritätskontrollschaltungen 130 _{h 1}-130 _hm ein Ausgangssignal "1", wenn bei horizontalem Prüfen ein Fehler festgestellt wird, und die vertikalen Paritätskontrollschaltungen 130 _{v 1}-130 _vk erzeugen ein Ausgangssignal "1", wenn nach vertikalem Prüfen ein Fehler festgestellt wird.

Die (k × m) AND-Gatter 220₁₁-220 _km geben ihre Ausgangssignale an die betreffenden (k × m) Exklusiv-OR-Gatter 230₁₁-230 _km ab. Die Exklusiv-OR-Gatter 230₁₁-230 _km drehen die logischen Werte der von der Datenspeicherzelleneinheit 100 zugeführten Datenbitinformation nur um, wenn solche zugeführte Datenbitinformation einen Fehler in beiden Richtungen, nämlich in der Horizontalen und der Vertikalen, enthält. Die Ausgangssignale der Exklusiv- OR-Gatter 230₁₁-230 _km gehen an die Ausgangsschaltung 134 und gleichzeitig an die Eingangsschaltung 140 als Fehler-korrigierte Datenbitinformation, und zwar mittels Rückkopplungswegen (Rückführleitungen) 180.

Im folgenden wird die Dateninformationsoperation der Schaltungsanordnung, wie sie in Fig. 2 gezeigt ist, beschrieben. Wenn eine gewünschte der Wortleitungen 150 _{i 1}-150 _in aktiviert wird, wird eine (k × m)-Bit Datenbitinformation parallel von einer entsprechenden der Gruppen der Datenspeicherzellen in der Datenspeicherzelleneinheit 100 gelesen, die mit der selektierten Wortleitung verbunden sind, und zur gleichen Zeit werden parallele m-Bit Horizontal- Paritätsprüfbit-Information und parallele k-Bit Vertikal- Paritätsprüfbit-Information von den zusätzlichen Speicherzellen in den zusätzlichen Speicherzellenmatrizen 120 _h, 120 _v gelesen, die mit der ausgewählten Wortleitung geschaltet sind. Die so von der Speicherzelleneinheit 100 gelesene (k × m)-Bit Datenbitinformation wird, jeweils ein Bit zu einer Zeit, den Exklusiv- OR-Gattern 230₁₁-230 _km in der Fehler-Korrekturschaltung 132 und ebenfalls gruppiert den horizontalen und vertikalen Paritätskontrollschaltungen 130 _{h 1}-130 _hm, 130 _{v 1}-130 _vk zugeführt. Die horizontalen Paritätskontrollschaltungen 130 _{h 1}-130 _hm vergleichen die zugeführte Datenbitinformation mit der von der Speicherzellenmatrix 120 _h ausgelesenen horizontalen Paritätsprüfbit- Information, um festzustellen, ob horizontal ein Fehler (eine Störung) vorhanden ist, und erzeugen, wenn ein Fehler eingeschlossen ist, Signale "1" als kennzeichnend für solch einen Fehler. In gleicher Weise vergleichen die vertikalen Paritätskontrollschaltungen 130 _{v 1}-130 _vk die zugeführte Datenbitinformation mit der vertikalen, von der Speicherzellenmatrix 120 _v ausgelesenen Paritätsprüfbit-Information, um zu bestimmen, ob vertikal ein Fehler eingeschlossen ist, und erzeugen, wenn eine Störung stattfindet, ein Signal "1", das solch einen Fehler anzeigt. Die Ausgangssignale von den horizontalen Paritätskontrollschaltungen 130 _{h 1}-130 _hm und den vertikalen Paritätskontrollschaltungen 130 _{v 1}-130 _vk werden der Fehlerkorrekturschaltung 132 zugeführt.

Nunmehr wird ein Fall beschrieben, bei dem die dem Exklusiv-OR- Gatter 230₁₁ zugeführte Datenbitinformation einen Fehler enthält. Die Ausgangssignale von den horizontalen und vertikalen Paritätskontrollschaltungen 130 _{h 1}-130 _{v 1} sind "1". Der logische Wert nur der dem Exklusiv-OR-Gatter 230₁₁ zugeführten Datenbitinformation wird umgekehrt, wohingegen die übrige Datenbitinformation so, wie sie ist, der Ausgangsschaltung 134 zugeführt wird. Die Korrekturschaltung 132 erzeugt Fehler-korrigierte Datenbitinformation als Ausgangssignale. Die Fehler-korrigierte Datenbitinformation wird von der Ausgangsschaltung 134 mit einem oder mehreren Bits, die von dem Bit-Auswahlsignal BS₂ ausgewählt sind, als Ausgangssignal abgegeben. Zur gleichen Zeit werden die Ausgangssignale der Fehlerkorrekturschaltung 132 über Rückführleitungen 180 der Eingangsschaltung 140 zurückgeführt, von der die Signale wieder in den ursprünglichen Speicherzellenpositionen in der Datenspeicherzelleneinheit 100 gespeichert werden. Nach erneutem Speichern solcher Signale wird horizontale und vertikale Paritätskontrollbitinformation, basierend auf der Fehler- korrigierten Datenbitinformation, in entsprechende zusätzliche Speicherzellen in den ersten und zweiten zusätzlichen Speicherzellenmatrizen 120 _h, 120 _v eingeschrieben.

Neue, von der äußeren Quelle zugeführte Datenbitinformation wird wie folgt eingeschrieben. Das Bitselektionssignal BS₁ wird der Eingangsschaltung 140 zugeführt, um anzuzeigen, in welcher Datenspeicherzelle auf einer gewünschten Wortleitung neue Daten geschrieben werden sollen. Die Wortleitung, mit der die Datenspeicherzelle, in der das neue Datum geschrieben werden soll, verbunden ist, wird zuerst aktiviert, um dadurch sämtliche Datenbitinformationen aus den Datenspeicherzellen auszulesen, die mit jener Wortleitung verbunden sind, und zwar in einer Art und Weise, die ähnlich der vorstehenden Datenleseoperation ist. Darauf wird bewirkt, daß die von der Fehler-Korrekturschaltung 132 zurückgeführte Datenbitinformation erneut in anderen Datenspeicherzellen als derjenigen, in der die neuen Daten gespeichert werden sollen, gespeichert wird. Gleichzeitig wird die Datenbitinformation von der äußeren Quelle in der gewünschten Datenspeicherzelle gespeichert. Zu dieser Zeit wird horizontale und vertikale Paritätsprüfbit- Information, die auf der neuen Datenbitinformation von der äußeren Quelle und der Datenbitinformation, die von der Fehlerkorrekturschaltung 132 zurückgeführt wird, basiert, in den Paritätsprüfbitgeneratoren 170 _{h 1}-170 _hm, 170 _{v 1}-170 _vk gebildet und in den zusätzlichen Speicherzellenmatrizen 120 _h, 120 _v gespeichert.

Die Halbleiter-Speichereinrichtung solchen Aufbaus hat folgende Vorteile:

(1) Horizontale und vertikale Paritätsprüfung kann zur gleichen Zeit im Speicher durchgeführt werden, indem eine Wortzeile aktiviert wird, d. h. es kann ein ein-dimensionales Paritätsprüfen ausgeführt werden. In der Speichereinrichtung erzeugte Bitfehler sind somit geringer, als dies in Verbindung mit den konventionellen Speichereinrichtungen festgestellt wurde, und zwar mit dem Ergebnis, daß die wirksame Ausbeute an Halbleiter- Speichereinrichtungen gesteigert werden kann oder daß die Halbleiter-Speichereinrichtungen mit wesentlich erhöhter Zuverlässigkeit arbeiten. Nimmt man beispielsweise an, daß die Ausbeute ausgedrückt ist durch die Wahrscheinlichkeit, daß die Anzahl fehlerhafter Bits pro Wortleitung im Verhältnis zu der Häufigkeit des Auftretens vollständiger nicht-fehlerhafter Speichereinrichtungen 1 oder geringer ist, so beträgt die Ausbeute konventioneller Speichereinrichtungen ohne Fehlerkorrekturschaltungen 1%, 5% und 10%, wohingegen entsprechende Ausbeuten bei Speichereinrichtungen nach der vorliegenden Erfindung 25%, 41% bzw. 50% betragen. Daher sind die Ausbeuten (Erträge) bei Halbleiter-Speichereinrichtungen entsprechend der vorliegenden Erfindung wesentlich höher als bekannte Ausbeuten, und sie sind im wesentlichen gleich jenen peripherer Schaltungen für Speichereinrichtungen, die nach der laufenden bzw. derzeitigen Halbleiter-Herstellungstechnologie erzeugt werden können. Die Steigerungsrate der Zuverlässigkeit der Halbleiter- Speichereinrichtung wird unter Bezug auf weiche Fehler, die von Alphastrahlen verursacht werden, beschrieben. Die Auftretenshäufigkeit eines weichen Fehlers in einer LSI Speichereinrichtung mit 1 Mb ohne Korrekturschaltung kann durch die Wahrscheinlichkeit bestimmt werden, daß ein Alpha- Strahlenpartikel eine einzelne Speicherzelle trifft. Nach der vorliegenden Erfindung kann die gleiche Rate bestimmt werden durch die Wahrscheinlichkeit, daß ein Alpha-Strahlenpartikel innerhalb einer Fehlerkorrekturperiode auf zwei oder mehr Speicherzellen aufprallt bzw. einwirkt. Beispielsweise beträgt für einen 1 MB RAM die Häufigkeitsrate eines weichen Fehlers bei einer konventionellen Halbleiter-Speichereinrichtung 10³ FIT (FIT = Fehler bzw. Störungen pro Zeiteinheit = 10^-9/Stunde), wohingegen eine entsprechende Fehlerauftrittsrate bei einer Halbleiter-Speichereinrichtung nach der vorliegenden Erfindung 10^-5 FIT beträgt, und eine andere bekannte Fehlererscheinungsrate macht 10⁶ FIT, während eine entsprechende Fehlerauftrittsrate nach der vorliegenden Erfindung 10^-2 FIT ist. Die Rate des Auftretens weicher Fehler ist deshalb bei der Halbleiter- Speichereinrichtung nach der Erfindung wesentlich reduziert.

(2) Bei der Anordnung nach der vorliegenden Erfindung liegt der größte Teil zusätzlicher Schaltung, die für das Korrigieren von Bitfehlern erforderlich ist, in der Paritätsprüfbitzelleneinheit, und die Anzahl der in der Paritätskontroll- und Korrekturschaltung erforderlichen Gatter liegt in der Größenordnung von 4000 für ein 1 MB RAM. Das Verhältnis der Paritätszelleneinheit zur Speicherzelleneinheit ist 2 , wobei N² die Speicherkapazität ist, und wird damit kleiner, je mehr die Speicherkapazität zunimmt. Das Zeitintervall ta, das für Fehlerkorrektur erforderlich ist, bestimmt sich durch

wobei N die Quadratwurzel der Speicherkapazität (N² = Speicherkapazität) und Δ t die Verzögerungszeit pro Gatter ist. Die Fehlerkorrekturzeit für einen 1 Mb RAM mit Δ t = 2 ns ist 16 ns. Da die zusätzliche Fehler-Korrekturschaltung nach der Erfindung im Umfang klein ist, sollte sich die Erhöhung an elektrischem Energieverbrauch aufgrund der zusätzlichen Schaltung bis zu 10 mW oder weniger für einen 1 Mb RAM bewegen. Eine solch geringfügige Erhöhung der verbrauchten elektrischen Energie beeinträchtigt die Speicherleistung nicht wesentlich. Die Halbleiter- Speichereinrichtung nach der vorliegenden Erfindung ist deshalb dadurch vorteilhaft, daß die Speichereinrichtung selbst hinsichtlich der Größe kompakt sein kann, daß sie innerhalb kurzer Zeitdauer Bitfehler korrigieren kann und daß sie keine große Erhöhung an elektrischem Energieverbrauch mit sich bringt.

Die Halbleiter-Speichereinrichtung nach der Erfindung kann zwei oder mehr Bitfehler in einer Gruppe aus den horizontalen m Bitleitungsgruppen oder zwei oder mehr Bitfehler in einer Gruppe aus den vertikalen k Bitleitungsgruppen nicht korrigieren. Die Halbleiter-Speichereinrichtung kann jedoch eine Korrekturfunktion für zwei oder mehr Bitfehler aufweisen, indem bewirkt wird, daß Codeinformation, die zwei oder mehr Bitfehler feststellen kann, anstelle von Paritätsprüfbit-Information in den zusätzlichen Speicherzellenmatrizen 120 _h, 120 _v gespeichert wird.

Fig. 5 zeigt eine Halbleiter-Speichereinrichtung nach einer anderen Ausführungsform der Erfindung, insbesondere eine Halbleiter- Speichereinrichtung der Mehrfach-Wörter × 1 Bit-Bauart. Identische oder entsprechende Teile in Fig. 5 sind durch identische oder entsprechende Bezugszeichen der Fig. 2A bezeichnet. Eine Datenspeicherzellenmatrix oder -einheit 100 und eine Paritätsprüfbitzelleneinheit 120, zusammengesetzt aus ersten und zweiten zusätzlichen Speicherzellenmatrix 120 _h, 120 _v, haben den gleichen Aufbau wie die in Fig. 2 gezeigten. Deshalb umfaßt die Datenspeicherzelleneinheit 100 eine in einem wie in Fig. 1B gezeigten Muster ein-dimensional angeordnete (k × m)-Bit Matrix, wobei Speicherzellen mit üblichen Wortleitungen verbunden sind. Es gibt m Gruppen Bitleitungen 160₁₁-160 _{k 1}, 160₁₂-160 _{k 2}, . . . 160 _1m- 160 _km, und jede Gruppe besteht aus k Bits.

Für die m Gruppen von Datenspeicherzellen in der Datenspeicherzelleneinheit 100 sind entsprechende Selektoren 300₁-300 _m vorgesehen. Es sei einmal angenommen, daß verschiedene höhere Bits oder verschiedene niedere Bits innerhalb von Bits des externen Adressensignals als ein Adressensignal S₁ und die übrigen Bits als ein Adressensignal S₂ verwendet werden. Jeder Selektor ist in einer entsprechenden Gruppe Datenspeicherzellen an die Bitleitungen geschaltet und dient dem Selektieren von 1-Bit Datenbitinformationen von k-Bit Datenbitinformation auf das Signal S₁ hin. Wenn Information in einer Speicherzelle, beispielsweise Information, die in der mit der Bitleitung 160₁₁ und der Wortleitung 150 _{i 1} geschalteten Speicherzelle ausgelesen wird, wird das Adressensignal S₁ den Selektoren 300₁, 300₂ . . . 300 _m zugeführt, um die höchstwertige Bitleitung 160₁₁, 160₁₂, 160₁₃ . . . 160 _1m jeder der m Bitgruppen auszuwählen, von denen jede durch k Bitleitungen gebildet ist. Beispielsweise ist die Bitleitung 160₁₁ mit dem Ausgang des Selektors 300₁, die Bitleitung 160₁₂ mit dem Ausgang des Selektors 300₂ und die Bitleitung 160 _1m mit dem Ausgang des Selektors 300 _m verbunden. Selektierte Information der Speicherzellen, die mit diesen Bitleitungen und der Wortleitung 150 _{i 1} geschaltet sind, wird an die vertikale Paritätskontrollschaltung 310 ausgegeben. Selektierte Ausgangssignale von den Selektoren werden als Datenbitinformation für vertikale Paritätskontrolle der vertikalen Paritätskontrollschaltung 310 zugeführt. Die vertikale Paritätskontrollschaltung 310 ist aus einer Mehrzahl Exklusiv- OR-Gatter wie in der oben beschriebenen Ausführungsform der Fig. 2 zusammengesetzt und empfängt neben den Ausgangssignalen von den Selektoren ein entsprechendes Ausgangssignal von einer vertikalen Paritätsprüfbitzellenmatrix 120 _v über einen vertikalen Paritätsprüfbitgenerator 420, wie er im Detail weiter unten beschrieben wird. Die vertikale Paritätskontrollschaltung 310 erzeugt ein Ausgangssignal als Resultat der vertikalen Paritätskontrolle.

Ein Selektor 320 dient dazu, gruppierte k-Bit Datenbitinformation von der (k × m)-Bit Datenbitinformation, die von der Datenspeicherzelleneinheit 100 auf ein Adressensignal S₂ hin zugeführt ist, zu selektieren. Das bedeutet, daß das Adressensignal S₂ dem Selektor 320 zugeführt wird, um k Bitleitungen 160₁₁, 160₂₁, . . . 160 _{k 1} zu selektieren, von denen jede die höchstwertige bzw. oberste Bitleitungsgruppe bildet. Selektierte Information der mit diesen Bitleitungen und der Wortleitung 150 _{i 1} geschalteten Speicherzellen wird an die horizontale Paritätskontrollschaltung 340 von dem Selektor 320 ausgegeben. Von einer ausgewählten Gruppe Bitleitungen wird Datenbitinformation als Ausgangssignal von dem Selektor 320 an einen Selektor 330 und eine horizontale Paritätskontrollschaltung 340 als Datenbitinformation für horizontale Paritätsbitprüfung abgegeben. Die horizontale Paritätskontrollschaltung 340 setzt sich zusammen aus einer Mehrzahl Exklusiv-OR-Gatter, wie dies auch bei der entsprechenden Schaltung der vorher beschriebenen Ausführungsform der Fall ist. Die horizontale Paritätskontrollschaltung 340 empfängt außerdem ein Ausgangssignal von einer horizontalen Paritätsprüfbitzellenmatrix 120 _h über einen horizontalen Paritätsprüfbitgenerator 410 und erzeugt als Ergebnis der horizontalen Paritätskontrolle ein Ausgangssignal. Der Selektor 330 reagiert zum Auswählen von Datenbitinformation, die von den Bitleitungsgruppen zugeführt ist, auf ein Adressensignal S₁.

Ausgangssignale der Paritätskontrollschaltungen 310, 340 und ein Ausgangssignal des Selektors 330 werden einer Ein-Bit-Fehler-Korrekturschaltung 350 zugeführt. Die Fehler-Korrekturschaltung 350 umfaßt ein AND-Gatter 352, das das Ausgangssignal der horizontalen Paritätskontrollschaltung 340 und den der vertikalen Paritätskontrollschaltung 310 empfängt, und ein Exklusiv- OR-Gatter 354, das ein Ausgangssignal des AND-Gatters 352 und ein Ausgangssignal des Selektors 330 empfängt. Die Fehler-Korrekturschaltung 350 dient der Umkehrung des Ausgangssignals des Selektors 330, wenn beide Ausgangssignale von den Paritätskontrollschaltungen 340, 310 "1" sind, und gibt ein derart umgekehrtes Ausgangssignal ab. Das Ausgangssignal der Fehler-Korrekturschaltung 350 wird von der Speichereinrichtung abgegeben.

Das Ausgangssignal der Fehler-Korrekturschaltung 350, d. h. Fehler- korrigierte Datenbitinformation, wird an den Eingang der Fehler- Korrekturschaltung 350 über einen Rückkopplungsweg 370 zurückgeführt. Die so zurückgeführte Fehler-korrigierte Datenbitinformation wird erneut in gewünschten Speicherzellen oder Speicherpositionen in der Datenspeicherzelleneinheit 100 durch die Selektoren 330, 320 gespeichert.

Wenn es erforderlich ist, neue Eingangsdaten im Verhältnis zu der obigen Wiederspeicher-Operation zu schreiben, werden solche neuen Eingangsdaten über einen Schalter 401 in einer Dateneingangsschaltung 400 dem Ausgang des Selektors 330 zugeführt und dann über die Selektoren 330, 320 in gewünschte Speicherzellen in der Datenspeicherzelleneinheit 100 gespeichert. Gleichzeitig mit dem Schreiben der neuen Daten in der Datenspeicherzelleneinheit 100 wird die folgende Paritätsdatenerzeugungsoperation durchgeführt.

Die Eingangsschaltung 400 umfaßt zusätzlich zu dem Schalter 401 ein Exklusiv-OR-Gatter 403. Das Exklusiv-OR-Gatter 403 empfängt neue Eingangsdaten und das Ausgangssignal von der Ein-Bit- Fehler-Korrekturschaltung 350, um zu bestimmen, ob die neu geschriebenen Daten von der äußeren Quelle verschieden von den vorherigen Daten sind. Sofern sie verschieden sind, gibt das Exklusiv-OR-Gatter 403 ein Ausgangssignal ab, und von den neuen Daten abhängige vertikale Paritätsprüfbit-Information wird den horizontalen und vertikalen Paritätskontrollbitgeneratoren 410, 420 zugeführt.

Der horizontale Paritätsprüfbitgenerator 410 umfaßt ein Exklusiv-OR-Gatter 411, ein Gatter oder einen Schalter 413, und einen Selektor 415. Dem Exklusiv-OR-Gatter 411 wird ein Ausgangssignal des Gatters 403 in der Dateneingangsschaltung 400 und ein Ausgangssignal von dem Selektor 415 zugeführt. Wenn das Gatter 413 das Steuersignal CS₁ empfängt, wird ein Ausgangssignal des Gatters 411 über den Selektor 415 in eine entsprechende Speicherzelle in der ersten zusätzlichen Speichermatrix 120 _h als horizontale Paritätsprüfbitinformation eingespeichert. Das Gatter 411 gibt ein Ausgangssignal "1" nur ab, wenn seine Eingangssignale voneinander verschieden sind.

Der vertikale Paritätskontrollbitgenerator 420 umfaßt ein Exklusiv-OR-Gatter 421, ein Gatter oder einen Schalter 423, und einen Selektor 425. Dem Exklusiv-OR-Gatter 421 wird ein Ausgangssignal von dem Gatter 403 in der Dateneingangsschaltung 400 und ein Ausgangssignal des Selektors 415 zugeführt. Wird dem Gatter 423 das Kontrollsignal CS₁ zugeführt, so wird als vertikale Paritätsprüfbit-Information ein Ausgangssignal des Gatters 421 in eine entsprechende Speicherzelle in der zweiten zusätzlichen Speicherzellenmatrix 120 _v über den Selektor 425 gespeichert. Das Gatter 421 erzeugt nur dann ein Ausgangssignal "1", wenn seine Eingangssignale voneinander verschieden sind.

Mit der Anordnung nach der in Fig. 5 gezeigten Ausführungsform können sowohl feste als auch nicht-feste Bitfehler vermieden oder korrigiert werden. Insbesondere umfaßt die in Fig. 5 gezeigte Halbleiter-Speichereinrichtung Selektoren zum Selektieren von Datenbitinformation, die erforderlich ist, um horizontale und vertikale Paritätsprüfbit-Information und eine horizontale und vertikale Paritätsbitprüfung zu erzeugen, so daß der erforderliche Leitungsbereich und periphere Schaltungen kleiner sein können als diejenigen bei der Halbleiter-Speichereinrichtung der Fig. 2. Beispielsweise wird die Zahl der die Paritätskontrolle/Korrektureinheit bildenden Gatter nur ungefähr ein Zweiunddreißigstel (¹/₃₂) derjenigen des in Fig. 2 gezeigten Ausführungsbeispiels, d. h. sie beträgt ungefähr 140 Gatter.

Claims

1. Halbleiter-Speichereinrichtung, die
mindestens eine Wortleitung,
eine Mehrzahl sich quer zu der Wortleitung erstreckender Bitleitungen,
eine Datenspeichereinheit mit einer Mehrzahl zwischen der Wortleitung und den Bitleitungen zur Informationsspeicherung geschalteter Datenspeicherzellen,
eine Mehrzahl zusätzlicher, sich quer zu der Wortleitung erstreckender Bitleitungen,
zwischen der Wortleitung und den zusätzlichen Bitleitungen eine Mehrzahl von zusätzlichen Datenspeicherzellen zur Speicherung von Paritätsbitinformation,
eine Fehlerermittlungsschaltung zur Feststellung von Fehlern mittels der zusätzlichen Datenspeicherzellen, wobei die Fehlerermittlungsschaltung eine Paritätsprüfbitgeneratorschaltung und eine Paritätskontrollschaltung enthält, und
eine Korrekturschaltung zum Korrigieren der Informationen der Datenspeicherzellen unter Benutzung der Information der Fehlerermittlungsschaltung umfaßt,
dadurch gekennzeichnet, daß
eine Mehrzahl der Bitleitungen jeweils zu einer Mehrzahl erster Bitleitungsgruppen (160₁₁-160 _{k 1}; 160₁₂- 160 _{k 2}; . . .; 160 _1m-160 _km) zusammengefaßt ist, wobei jede der ersten Bitleitungsgruppen k Bitleitungen aufweist (k ist eine ganze Zahl), und
Eine Mehrzahl der Bitleitungen jeweils zu einer Mehrzahl zweiter Bitleitungsgruppen (160₁₁, 160₁₂, . . ., 160 _1m; 160₂₁, 160₂₂, . . . , 160 _2m; . . .; 160 _{k 1}, 160 _{k 2}, . . ., 160 _km) zusammengefaßt ist, wobei jede der zweiten Bitleitungsgruppen m Bitleitungen aufweist (m ist eine ganze Zahl) und sich aus einer Anordnung von einer der Bitleitungen jeder Gruppe der ersten Bitleitungsgruppen zusammensetzt,
die zusätzlichen Datenspeicherzellen (120)
erste zusätzliche Datenspeicherzellen (120 _h), die zur Speicherung der horizontalen Paritätsprüfbit-Information zwischen der Wortleitung und ersten zusätzlichen Bitleitungen verbunden sind, und
zweite zusätzliche Datenspeicherzellen (120 _v), die zur Speicherung der vertikalen Paritätsprüfbit-Information zwischen der Wortleitung und zweiten zusätzlichen Bitleitungen verbunden sind, aufweisen,
die Paritätsprüfbitgeneratorschaltung Horizontalparitätsprüfbitgeneratoren (170 _{h 1}-170 _hm), die jeweils zwischen jeder ersten Bitleitungsgruppe und einer der jeweiligen ersten zusätzlichen Bitleitung zur Speicherung der horizontalen Paritätsprüfbit-Informationen in jeweiligen der ersten zusätzlichen Datenspeicherzellen (120 _h) geschaltet sind, sowie Vertikalparitätsprüfbitgeneratoren (170 _{v 1}-170 _vk) umfaßt, die jeweils zwischen jeder zweiten Bitleitungsgruppe und einer der jeweiligen zweiten zusätzlichen Bitleitung zur Speicherung der vertikalen Paritätsprüfbit-Information in jeweiligen der zweiten zusätzlichen Datenspeicherzellen (120 _v) geschaltet sind, und
die Paritätskontrollschaltung (130 _{h 1}-130 _hm, 130 _{v 1}- 130 _vk) die Informationen, die von den Datenspeicherzellen (100) geliefert werden, mit den Inhalten der ersten und zweiten zusätzlichen Datenspeicherzellen vergleicht, so daß eine Ausgangsinformation der Paritätskontrollschaltung an die Korrekturschaltung (132) geliefert wird, um die von den Datenspeicherzellen (100) zugeführte Information zu korrigieren.

2. Halbleiter-Speichereinrichtung, die
mindestens eine Wortleitung,
eine Mehrzahl sich quer zu der Wortleitung erstreckender Bitleitungen,
eine Datenspeichereinheit mit einer Mehrzahl zwischen der Wortleitung und den Bitleitungen zur Informationsspeicherung geschalteter Datenspeicherzellen,
eine Mehrzahl zusätzlicher, sich quer zu der Wortleitung erstreckender Bitleitungen,
zwischen der Wortleitung und den zusätzlichen Bitleitungen
eine Mehrzahl von zusätzlichen Datenspeicherzellen zur Speicherung von Paritätsbitinformation,
eine Fehlerermittlungsschaltung zur Feststellung von Fehlern mittels der zusätzlichen Datenspeicherzellen, wobei die Fehlerermittlungsschaltung eine Paritätsprüfbitgeneratorschaltung und eine Paritätskontrollschaltung enthält, und
eine Korrekturschaltung zum Korrigieren der Informationen der Datenspeicherzellen unter Benutzung der Information der Fehlerermittlungsschaltung umfaßt,
dadurch gekennzeichnet, daß
eine Mehrzahl der Bitleitungen jeweils zu einer Mehrzahl erster Bitleitungsgruppen (160₁₁-160 _{k 1}; 160₁₂- 160 _{k 2}; . . .; 160 _1m-160 _km) zusammengefaßt ist, wobei jede der ersten Bitleitungsgruppen k Bitleitungen aufweist (k ist eine ganze Zahl), und
eine Mehrzahl der Bitleitungen jeweils zu einer Mehrzahl zweiter Bitleitungsgruppen (160₁₁, 160₁₂, . . ., 160 _1m; 160₂₁, 160₂₂, . . ., 160 _2m; . . .; 160 _{k 1}, 160 _{k 2}, . . ., 160 _km) zusammengefaßt ist, wobei jede der zweiten Bitleitungsgruppen m Bitleitungen aufweist (m ist eine ganze Zahl) und sich aus einer Anordnung von einer der Bitleitungen jeder Gruppe der ersten Bitleitungsgruppen zusammensetzt,
die zusätzlichen Datenspeicherzellen (120)
erste zusätzliche Datenspeicherzellen (120 _h), die zur Speicherung der horizontalen Paritätsprüfbit-Information zwischen der Wortleitung und ersten zusätzlichen Bitleitungen (120 _{h 1}-120 _hm) verbunden sind, und
zweite zusätzliche Datenspeicherzellen (120 _v), die zur Speicherung der vertikalen Paritätsprüfbit-Information zwischen der Wortleitung und zweiten zusätzlichen Bitleitungen (120 _{v 1}-120 _vk) verbunden sind, aufweisen,
die Paritätsprüfbitgeneratorschaltung einen Horizontalparitätsprüfbitgenerator (410), der einen Horizontalparitätsbitselektor (415) und ein Horizontalparitätsbit- Exklusiv-OR-Gatter (411) enthält, wobei der Horizontalparitätsbitselektor zwischen die ersten zusätzlichen Bitleitungen und das Horizontalparitätsbit-Exklusiv- OR-Gatter geschaltet ist und aus den ersten zusätzlichen Datenspeicherzellen ausgelesene Daten sowie Eingangsdaten der Einrichtung in den Horizontalparitätsbitselektor eingebbar sind, sowie einen Vertikalparitätsprüfbitgenerator (420) umfaßt, der einen Vertikalparitätsbitselektor (425) und ein Vertikalparitätsbit-Exklusiv-OR-Gatter (421) enthält, wobei der Vertikalparitätsbitselektor zwischen die zweiten zusätzlichen Bitleitungen und das Vertikalparitätsbit- Exklusiv-OR-Gatter geschaltet ist und aus den zweiten zusätzlichen Datenspeicherzellen ausgelesene Daten und Eingangsdaten der Einrichtung in den Vertikalparitätsbitselektor eingebbar sind,
und die Paritätskontrollschaltung (310, 340) die Informationen, die von den Datenspeicherzellen (100) geliefert werden, mit den Inhalten der ersten und zweiten zusätzlichen Datenspeicherzellen vergleicht, so daß eine Ausgangsinformation der Paritätskontrollschaltung an die Korrekturschaltung (350) geliefert wird, um die von den Datenspeicherzellen (100) zugeführte Information zu korrigieren.

3. Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß sie eine Dateneingangsschaltung (140; 400, 330, 320) zum selektiven Zuführen von Daten von einer äußeren Quelle und von einem Ausgang von der Korrekturschaltung (132, 350) an jede der Bitleitungen und der zusätzlichen Bitleitungen umfaßt.

4. Speichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Paritätskontrollschaltung eine Horizontalparitätskontrollschaltung und eine Vertikalparitätskontrollschaltung umfaßt, wobei die Korrekturschaltung so ausgebildet und angeordnet ist, daß sie Informationen von den Datenspeicherzellen dann korrigiert, wenn die Ausgangssignale von den beiden Paritätskontrollschaltungen beide das Auftreten eines Paritätsfehlers anzeigen.

5. Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sie eine Mehrzahl erster Selektoren (300₁-300 _m) zum Auswählen von die zweiten Bitleitungsgruppen bildenden Datenbitleitungen jeweils von den ersten Bitleitungsgruppen der Datenbitleitungen und zum Schalten der ausgewählten Datenbitleitungen mit der Vertikalparitätskontrollschaltung (310), einen zweiten Selektor (320) zum Auswählen einer Bitleitungsgruppe der ersten Bitleitungsgruppen und den Horizontalparitätsbitselektor (415) und den Vertikalparitätsbitselektor (425) als dritte und vierte Selektoren zum Auswählen erster und zweiter zusätzlicher Bitleitungen entsprechend den ausgewählten Datenbitleitungen aus der Mehrzahl der ersten und zweiten zusätzlichen Datenbitleitungen für die ersten und zweiten zusätzlichen Datenspeicherzellen und zum Schalten der ausgewählten ersten bzw. zweiten zusätzlichen Bitleitungen zugehörig mit der Horizontalparitätskontrollschaltung bzw. mit der Vertikalparitätskontrollschaltung umfaßt.

6. Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß sie einen fünften Selektor (330) zum aufeinanderfolgenden Selektieren (Auswählen) von Ausgangssignalen aus dem zweiten Selektor (320) und zum Schalten der ausgewählten Ausgangssignale mit der Korrekturschaltung (350) umfaßt.