JPS6042560B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6042560B2 JPS6042560B2 JP56037223A JP3722381A JPS6042560B2 JP S6042560 B2 JPS6042560 B2 JP S6042560B2 JP 56037223 A JP56037223 A JP 56037223A JP 3722381 A JP3722381 A JP 3722381A JP S6042560 B2 JPS6042560 B2 JP S6042560B2
- Authority
- JP
- Japan
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- bit
- bit information
- data
- information
- memory cell
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特に固定欠陥ビット
やα線等の入射により生じるビット誤りを自動的に検出
しかつ訂正する回路を内蔵した半導体記憶装置に関する
ものである。
やα線等の入射により生じるビット誤りを自動的に検出
しかつ訂正する回路を内蔵した半導体記憶装置に関する
ものである。
従来、半導体記憶装置においては予備の救済ビット線
を設けておき、製造段階て発生した固定欠陥ビット線を
救済ビット線に置換することにより固定欠陥ヒット線を
救済して装置の歩留りを向上させるようにしたものがあ
る。
を設けておき、製造段階て発生した固定欠陥ビット線を
救済ビット線に置換することにより固定欠陥ヒット線を
救済して装置の歩留りを向上させるようにしたものがあ
る。
しかしながらこのような構成の半導体記憶装置において
は、欠陥ビットを専用回路やレーザ装置等により救済ビ
ットに置換するものであるため、製造段階で生じた固定
欠陥ビットは救済できるが、α線等の入射により生じる
非固定的ビット誤りに対してはその救済を全く行うこと
ができないという欠点がある。 本発明はこのような欠
点を解決するためになされたもので、その目的は固定的
欠陥ビットおよび非固定的欠陥ビットの両方を救済し得
るようにした半導体記憶装置を提供することにある。
このために本発明による半導体記憶装置は、水平・垂直
パリテイチェック方式によるビット誤り訂正回路を内蔵
させることにより、欠陥ビットの救済を行うようにした
ものである。
は、欠陥ビットを専用回路やレーザ装置等により救済ビ
ットに置換するものであるため、製造段階で生じた固定
欠陥ビットは救済できるが、α線等の入射により生じる
非固定的ビット誤りに対してはその救済を全く行うこと
ができないという欠点がある。 本発明はこのような欠
点を解決するためになされたもので、その目的は固定的
欠陥ビットおよび非固定的欠陥ビットの両方を救済し得
るようにした半導体記憶装置を提供することにある。
このために本発明による半導体記憶装置は、水平・垂直
パリテイチェック方式によるビット誤り訂正回路を内蔵
させることにより、欠陥ビットの救済を行うようにした
ものである。
以下、図示する実施例に基づき本発明を詳細に説明す
る。
る。
周知のように、水平・垂直パリテイチェック方式とは
、ＭＸＮのマトリスク上に配置された複数のデータビッ
ト情報のうち各行と各列における論理゛ビ（またばＯ″
）のビット情報数が常に偶数または奇数となるように論
理゛ビまたは論理゛０″の水平および垂直パリテイビッ
ト情報を付加しておくことにより、マトリクス上の任意
のデータヒット情報に誤りが生じた場合でも、全ての水
平および垂直パリテイビット情報を調べることにより誤
りが生じているデータビットの位置を知ることができる
ものである。
、ＭＸＮのマトリスク上に配置された複数のデータビッ
ト情報のうち各行と各列における論理゛ビ（またばＯ″
）のビット情報数が常に偶数または奇数となるように論
理゛ビまたは論理゛０″の水平および垂直パリテイビッ
ト情報を付加しておくことにより、マトリクス上の任意
のデータヒット情報に誤りが生じた場合でも、全ての水
平および垂直パリテイビット情報を調べることにより誤
りが生じているデータビットの位置を知ることができる
ものである。
第１図に、４×４のマトリクス上に配置した１６個のデ
ータビット情報に対する水平パリテイビット情報を記号
ａで示し、垂直パリテイビット情報を記号ｂで示してい
る。
ータビット情報に対する水平パリテイビット情報を記号
ａで示し、垂直パリテイビット情報を記号ｂで示してい
る。
なお、第１図は水平方向および垂直方向における論理゛
１″のビット情報数が常に偶数となる偶数パリテイチェ
ック方式により図示したものであり、以下の説明も説明
の簡単化のために全て偶数パリテイチェック方式による
ものとする。ところで、第１図のデータビットおよびパ
リテイビットＡ，ｂを同図中破線により示す如く移動さ
せると、第１図の２次元マトリクスは第２図の１次元マ
トリクスに変換することができる。
１″のビット情報数が常に偶数となる偶数パリテイチェ
ック方式により図示したものであり、以下の説明も説明
の簡単化のために全て偶数パリテイチェック方式による
ものとする。ところで、第１図のデータビットおよびパ
リテイビットＡ，ｂを同図中破線により示す如く移動さ
せると、第１図の２次元マトリクスは第２図の１次元マ
トリクスに変換することができる。
従つて、第２図の１次元マトリクスにおける２４ビット
のうち上位置６ビットの中の任意の１ビット情報の誤り
は、同図中実線で示すグループ毎に下位８ビットのパリ
テイビット情報と比較することにより、誤りビットの位
置を検出することができる。このため、上位置６ビット
の任意の１ビットに固定欠陥あるいは非固定的な欠陥が
生じても、その欠陥ビット位置を検出することができ、
これに伴い誤り訂正を簡単に行うことができる。これが
、本発明における１ビット誤り訂正の原理である。第３
図は本発明による半導体記憶装置における要部の一実施
例を示す図てあつて、図中Ｃはデー．タビツト情報を記
憶するメモリセル、Ｄｈは水平パリテイビット情報を記
憶する余剰メモリセル、Ｄｖは垂直パリテイビット情報
を記憶する余剰メモリセル、ＰＧｈｌ〜ＰＧｈｍは水平
パリテイビット情報を形成する水平パリテイジェネレー
タ、ＰＧ９ｌ−〜ＰＧ．ｋは垂直パリテイビット情報を
形成する垂直パリテイジェネレータ、ＰＣｈｌ〜ＰＣｈ
ｍは水平パリテイチェック回路、ＰＣｖｌ〜ＰＣゅは垂
直パリテイチェック回路、ＤＩはデータ入力回路、ＣＯ
Ｒは１ビット誤りを訂正する訂正回路、ＤＯはデータ出
力回路である。また、ｉ１〜Ｉｎはワード線、ｋは水平
パリテイビット線群を構成するビット線数、ｍは垂直パ
リテイビット線群を構成するビット線数を示しており、
データビット線の総数は（Ｋｘｍ）本、水平および垂直
パリテイビット用のビット線の総数は（ｋ＋ｍ）本で構
成されている。なお、データ入力回路ＤＩには訂正回路
ＣＯＲにおいてビット誤りを訂正した正しいデータビッ
ト情報が各ビット毎に帰還されると共に、各部からの新
たなデータを書込むべきメモリセルＣのビット線を選択
するビット選択信号ＢＳｌが入力されており、ビット選
択信号ＢＳｌにより新たなデータを書込むべきモメリセ
ルＣのビット線が指定されると、この指定のビット線に
のみ外部からのデータを伝え、他の無指定のビット線に
は訂正回路ＣＯＲからのデータをそのまま伝える。一方
、出力回路ＤＯにもビット選択信号ＢＳ２が入力されて
おり、訂正回路ＣＯＲから得られるビット誤り訂正後の
データヒットのうちビット選択信号ＢＳ２で指定された
ビット線のデータが外部に出力される。ところで、この
実施例においては、（Ｋｘｍ）本のデータビット線はｋ
ビット単位で水平パリテイビット情報を形成するため、
ｋビット単位でグループ化されてｍグループのデータビ
ット線群となつてｍ個の水平パリテイジェネレータＰＧ
ｈｌ〜ＰＧｈ．．の入力に導かれている。
のうち上位置６ビットの中の任意の１ビット情報の誤り
は、同図中実線で示すグループ毎に下位８ビットのパリ
テイビット情報と比較することにより、誤りビットの位
置を検出することができる。このため、上位置６ビット
の任意の１ビットに固定欠陥あるいは非固定的な欠陥が
生じても、その欠陥ビット位置を検出することができ、
これに伴い誤り訂正を簡単に行うことができる。これが
、本発明における１ビット誤り訂正の原理である。第３
図は本発明による半導体記憶装置における要部の一実施
例を示す図てあつて、図中Ｃはデー．タビツト情報を記
憶するメモリセル、Ｄｈは水平パリテイビット情報を記
憶する余剰メモリセル、Ｄｖは垂直パリテイビット情報
を記憶する余剰メモリセル、ＰＧｈｌ〜ＰＧｈｍは水平
パリテイビット情報を形成する水平パリテイジェネレー
タ、ＰＧ９ｌ−〜ＰＧ．ｋは垂直パリテイビット情報を
形成する垂直パリテイジェネレータ、ＰＣｈｌ〜ＰＣｈ
ｍは水平パリテイチェック回路、ＰＣｖｌ〜ＰＣゅは垂
直パリテイチェック回路、ＤＩはデータ入力回路、ＣＯ
Ｒは１ビット誤りを訂正する訂正回路、ＤＯはデータ出
力回路である。また、ｉ１〜Ｉｎはワード線、ｋは水平
パリテイビット線群を構成するビット線数、ｍは垂直パ
リテイビット線群を構成するビット線数を示しており、
データビット線の総数は（Ｋｘｍ）本、水平および垂直
パリテイビット用のビット線の総数は（ｋ＋ｍ）本で構
成されている。なお、データ入力回路ＤＩには訂正回路
ＣＯＲにおいてビット誤りを訂正した正しいデータビッ
ト情報が各ビット毎に帰還されると共に、各部からの新
たなデータを書込むべきメモリセルＣのビット線を選択
するビット選択信号ＢＳｌが入力されており、ビット選
択信号ＢＳｌにより新たなデータを書込むべきモメリセ
ルＣのビット線が指定されると、この指定のビット線に
のみ外部からのデータを伝え、他の無指定のビット線に
は訂正回路ＣＯＲからのデータをそのまま伝える。一方
、出力回路ＤＯにもビット選択信号ＢＳ２が入力されて
おり、訂正回路ＣＯＲから得られるビット誤り訂正後の
データヒットのうちビット選択信号ＢＳ２で指定された
ビット線のデータが外部に出力される。ところで、この
実施例においては、（Ｋｘｍ）本のデータビット線はｋ
ビット単位で水平パリテイビット情報を形成するため、
ｋビット単位でグループ化されてｍグループのデータビ
ット線群となつてｍ個の水平パリテイジェネレータＰＧ
ｈｌ〜ＰＧｈ．．の入力に導かれている。
また、（Ｋｘｍ）本のデータビット線はｍビット単位で
垂直パリテイビット情報を形成するため、ｍビット単位
でグループ化されてｋグループのデータヒット線群とな
つてｋ個の垂直パリテイジェネレータＰＧｖｌ〜ＰＧｖ
ｋに導かれている。そして、水平パリテイビット情報形
成用のｍグループのデータビット線群に対応してｍ本の
余剰ビット線と、垂直パリテイビット情報形成用のｋグ
ループのデータヒット線群に対応してｋ本の余剰ビット
線が設けられ、これらの余剰ビット線とワード線１１〜
Ｉｎとの交点には余剰メモリセルＤｈ，Ｄｖが接続され
ている。一方、ワード線１１〜Ｉｎのうち所望のワード
線を活性化することによつて当該ワード線に接続されて
いるメモルセルＣから読出された（Ｋｘｍ）ビットのデ
ータヒット情報は、先の（Ｋｘｍ）本のデータビット線
のグループ分けに対応してｋビツト単位でグループ化さ
れてｍグループのデータヒット情報群となつてｍ個の水
平パリテイチェック回路ＰＣｈｌ〜ＰＣｈｍに対し各グ
ループ別に導かれている。同時に、（Ｋｘｍ）ビットの
データビット情報はｍビット単位でグループ化されてｋ
グループのデータビット情報群となつてｋ個の水平パリ
テイチェック回路ＰＣ、，〜ＰＣｖｋに対し各グループ
別に導かれている。また、（Ｋｘｍ）ビットのデータビ
ット情報と同時に読出されるｍビットの水平パリテイビ
ット情報およびｋビットの垂直パリテイビット情報はそ
れぞれ対応するグループのチェック回路ＰＣｈｌ〜ＰＣ
７，ＰＣｖｌ〜ＰＣ．ｋに対して検査情報として入力さ
れている。一方、水平パリテイチェック回路ＰＣｈｌ〜
ＰＣｈ．．の出力信号および垂直パリテイチェック回路
ＰＣＶｌ〜ＰＣｖ，の出力信号は、メモリセルＣから読
出されたデータビット情報に水平方向および垂直方向に
ずれにも誤りが無いか否かを検出するため、訂正回路Ｃ
ＯＲのアンドゲートＧｌｌ〜Ｇｋｍに入力されている。
垂直パリテイビット情報を形成するため、ｍビット単位
でグループ化されてｋグループのデータヒット線群とな
つてｋ個の垂直パリテイジェネレータＰＧｖｌ〜ＰＧｖ
ｋに導かれている。そして、水平パリテイビット情報形
成用のｍグループのデータビット線群に対応してｍ本の
余剰ビット線と、垂直パリテイビット情報形成用のｋグ
ループのデータヒット線群に対応してｋ本の余剰ビット
線が設けられ、これらの余剰ビット線とワード線１１〜
Ｉｎとの交点には余剰メモリセルＤｈ，Ｄｖが接続され
ている。一方、ワード線１１〜Ｉｎのうち所望のワード
線を活性化することによつて当該ワード線に接続されて
いるメモルセルＣから読出された（Ｋｘｍ）ビットのデ
ータヒット情報は、先の（Ｋｘｍ）本のデータビット線
のグループ分けに対応してｋビツト単位でグループ化さ
れてｍグループのデータヒット情報群となつてｍ個の水
平パリテイチェック回路ＰＣｈｌ〜ＰＣｈｍに対し各グ
ループ別に導かれている。同時に、（Ｋｘｍ）ビットの
データビット情報はｍビット単位でグループ化されてｋ
グループのデータビット情報群となつてｋ個の水平パリ
テイチェック回路ＰＣ、，〜ＰＣｖｋに対し各グループ
別に導かれている。また、（Ｋｘｍ）ビットのデータビ
ット情報と同時に読出されるｍビットの水平パリテイビ
ット情報およびｋビットの垂直パリテイビット情報はそ
れぞれ対応するグループのチェック回路ＰＣｈｌ〜ＰＣ
７，ＰＣｖｌ〜ＰＣ．ｋに対して検査情報として入力さ
れている。一方、水平パリテイチェック回路ＰＣｈｌ〜
ＰＣｈ．．の出力信号および垂直パリテイチェック回路
ＰＣＶｌ〜ＰＣｖ，の出力信号は、メモリセルＣから読
出されたデータビット情報に水平方向および垂直方向に
ずれにも誤りが無いか否かを検出するため、訂正回路Ｃ
ＯＲのアンドゲートＧｌｌ〜Ｇｋｍに入力されている。
この場合、アンドゲートＧｌｌ〜Ｇｋ、は（Ｋｘｍ）個
からなり、これらはｋ個毎にグループ化されている。そ
して、各グループのアンドゲ゛一トＧｌｌ″Ｇｌｌｌｌ
９Ｇ２ｌ″Ｇ２ｍ９ｋＧｋｌゞＧｋｍの一方の入力には
水平パリテイチェック回路ＰＣｈｌ〜ＰＣｈｍの出力信
号のうち１つが共通に入力され、他方には垂直パリテイ
チェック回路ＰＣ、１〜ＰＣｖｋの出力信号がそれぞれ
入力されている。これにより、各データビット情報に水
平方向および垂直方向のいずれにも誤りが無いか否かを
検出できるように構成されている。なお、ここでは偶数
パリテイチェック方式を利用しているため、水平方向の
検査で誤りが生じている場合には水平パリテイチェック
回路ＰＣｈｌ〜ＰＣｈｍの出力信号が゛１″となり、垂
直方向の検査で誤りが生じている場合には垂直パリテイ
チェック回路ＰＣ９ｌ〜ＰＣｖｋの出力信号が゛１″と
なる。この（Ｋｘｍ）個のアンドゲートＧｌｌ〜Ｇｋｌ
ｌｌの出力信号は（Ｋｘｍ）の排他的論理和ゲートＥｌ
ｌ〜Ｅｋｍに入力されている。
からなり、これらはｋ個毎にグループ化されている。そ
して、各グループのアンドゲ゛一トＧｌｌ″Ｇｌｌｌｌ
９Ｇ２ｌ″Ｇ２ｍ９ｋＧｋｌゞＧｋｍの一方の入力には
水平パリテイチェック回路ＰＣｈｌ〜ＰＣｈｍの出力信
号のうち１つが共通に入力され、他方には垂直パリテイ
チェック回路ＰＣ、１〜ＰＣｖｋの出力信号がそれぞれ
入力されている。これにより、各データビット情報に水
平方向および垂直方向のいずれにも誤りが無いか否かを
検出できるように構成されている。なお、ここでは偶数
パリテイチェック方式を利用しているため、水平方向の
検査で誤りが生じている場合には水平パリテイチェック
回路ＰＣｈｌ〜ＰＣｈｍの出力信号が゛１″となり、垂
直方向の検査で誤りが生じている場合には垂直パリテイ
チェック回路ＰＣ９ｌ〜ＰＣｖｋの出力信号が゛１″と
なる。この（Ｋｘｍ）個のアンドゲートＧｌｌ〜Ｇｋｌ
ｌｌの出力信号は（Ｋｘｍ）の排他的論理和ゲートＥｌ
ｌ〜Ｅｋｍに入力されている。
このゲートＥｌｌ〜ＥｋＴｎは、メモリセルＣから読出
されたデータビット情報に水平方向および垂直方向の両
方向て誤りがある時のみ該データビット情報の論理値を
反転して出力するものであり、その出力信号は出力回路
ＤＯに導かれる共に、入力回路ＤＩに対して誤り訂正済
みのデータビット情報として帰還されている。このよう
な構成において、まず読出し動作について説明する。
されたデータビット情報に水平方向および垂直方向の両
方向て誤りがある時のみ該データビット情報の論理値を
反転して出力するものであり、その出力信号は出力回路
ＤＯに導かれる共に、入力回路ＤＩに対して誤り訂正済
みのデータビット情報として帰還されている。このよう
な構成において、まず読出し動作について説明する。
読出し動作の場合、ワード線１１〜Ｉｎのうち所望のワ
ード線が活性化される。すると、このワード線に接続さ
れているメモリセルＣから（Ｋｘｍ）ビットのデータビ
ット情報が並列に読出されると共に、同じワード線に接
続されている余剰メモリセルＤｈ，Ｄｖから並列ｍビッ
トの水平パリテイビット情報および並列ｋビットの垂直
パリテイビット情報が読出される。メモリセルＣから読
出された（Ｋｘｍ）ビットのデータビット情報は訂正回
路ＣＯＲにおける排他的論理和ゲートＥｌｌ〜Ｅｋ．．
に対し１ビットずつ供給される一方、グループ化されて
水平パリテイチェック回路ＰＣｈｌ〜ＰＣｈｍ，ＰＣｖ
ｌ〜ＰＣ７，に供給される。すると、水平パリテイチェ
ック回路ＰＣｈｌ〜ＰＣｈｍは入力されたデータビット
情報とメモリセルＤｈから読出された水平パリテイビッ
ト情報とを比較し、水平方向に誤りが生じていないかど
うかを検査し、誤りが生じている場合にはこのことを示
す゛１２信号を出力する。また、垂直パリテイチェック
回路ＰＣｖｌ〜ＰＣｖｋは入力されたデータビット情報
とメモリセルＤ９から読出された垂直パリテイビット情
報とを比較して垂直方向に誤りが生じていないかどうか
を検査し、誤りが生じている場合にはこのことを示す１
゛１″信号を出力する。これら水平パリテイチェック回
路ＰＣｈｌ〜ＰＣｈ．ｎおよび垂直パリテイチェック回
路ＰＣ、１〜ＰＣＶ，の出力ノ信号は訂正回路ＣＯＲに
供給される。ここで、例えば排他的論理和ゲートＥｌｌ
に入力されているデータビット情報に誤りが生じている
場合について説明すると、この場合には水平パリテイチ
ェック回路ＰＣｈｌおよび垂直パリテイチエ７ツク回路
ＰＣ，ｌの出力信号が゛１″となる。
ード線が活性化される。すると、このワード線に接続さ
れているメモリセルＣから（Ｋｘｍ）ビットのデータビ
ット情報が並列に読出されると共に、同じワード線に接
続されている余剰メモリセルＤｈ，Ｄｖから並列ｍビッ
トの水平パリテイビット情報および並列ｋビットの垂直
パリテイビット情報が読出される。メモリセルＣから読
出された（Ｋｘｍ）ビットのデータビット情報は訂正回
路ＣＯＲにおける排他的論理和ゲートＥｌｌ〜Ｅｋ．．
に対し１ビットずつ供給される一方、グループ化されて
水平パリテイチェック回路ＰＣｈｌ〜ＰＣｈｍ，ＰＣｖ
ｌ〜ＰＣ７，に供給される。すると、水平パリテイチェ
ック回路ＰＣｈｌ〜ＰＣｈｍは入力されたデータビット
情報とメモリセルＤｈから読出された水平パリテイビッ
ト情報とを比較し、水平方向に誤りが生じていないかど
うかを検査し、誤りが生じている場合にはこのことを示
す゛１２信号を出力する。また、垂直パリテイチェック
回路ＰＣｖｌ〜ＰＣｖｋは入力されたデータビット情報
とメモリセルＤ９から読出された垂直パリテイビット情
報とを比較して垂直方向に誤りが生じていないかどうか
を検査し、誤りが生じている場合にはこのことを示す１
゛１″信号を出力する。これら水平パリテイチェック回
路ＰＣｈｌ〜ＰＣｈ．ｎおよび垂直パリテイチェック回
路ＰＣ、１〜ＰＣＶ，の出力ノ信号は訂正回路ＣＯＲに
供給される。ここで、例えば排他的論理和ゲートＥｌｌ
に入力されているデータビット情報に誤りが生じている
場合について説明すると、この場合には水平パリテイチ
ェック回路ＰＣｈｌおよび垂直パリテイチエ７ツク回路
ＰＣ，ｌの出力信号が゛１″となる。
従つて、この場合には排他的論理和ゲートＥｌｌに入力
されているデータビット情報のみの論理値が反転され、
他のデータビット情報はそのまま出力回路ＤＯに供給さ
れる。すなわち、訂正回路ＣＯＲからフは誤り訂正済み
のデータビット情報が出力される。このデータビット情
報は出力回路（１）において所望の１ビットまたは複数
ビットがビット選択信号ＢＳ２によつて選択されて外部
に出力される。同時に、入力回路ＤＩに帰還され、この
入力回路ＤＩを介して元の記憶位置に再記憶される。こ
の時、再記憶に際しては誤り訂正済みの正しいデータビ
ット情報に基づく水平パリテイビット情報および垂直パ
リテイビット情報も余剰メモリセルＤｈ，Ｄｖに書込ま
れる。次に、外部から新たなデータビット情報を書込む
場合の動作について説明する。
されているデータビット情報のみの論理値が反転され、
他のデータビット情報はそのまま出力回路ＤＯに供給さ
れる。すなわち、訂正回路ＣＯＲからフは誤り訂正済み
のデータビット情報が出力される。このデータビット情
報は出力回路（１）において所望の１ビットまたは複数
ビットがビット選択信号ＢＳ２によつて選択されて外部
に出力される。同時に、入力回路ＤＩに帰還され、この
入力回路ＤＩを介して元の記憶位置に再記憶される。こ
の時、再記憶に際しては誤り訂正済みの正しいデータビ
ット情報に基づく水平パリテイビット情報および垂直パ
リテイビット情報も余剰メモリセルＤｈ，Ｄｖに書込ま
れる。次に、外部から新たなデータビット情報を書込む
場合の動作について説明する。
この書込み動作の場合、所望のワード線のどのメモリセ
ルＣに新たなデータを書込むかを指定するビット選択信
号ＢＳｌが入力回路ＤＩに与えられる。そして、まず第
１のタイミングにおいて新たなデータを書込むべきメモ
リセルＣが接続されているワード線を活性化し、読出し
動作の場合と同様にして当該ワード線に接続されている
メモリセルＣの全てのデータビット情報が読出される。
ルＣに新たなデータを書込むかを指定するビット選択信
号ＢＳｌが入力回路ＤＩに与えられる。そして、まず第
１のタイミングにおいて新たなデータを書込むべきメモ
リセルＣが接続されているワード線を活性化し、読出し
動作の場合と同様にして当該ワード線に接続されている
メモリセルＣの全てのデータビット情報が読出される。
そして、次の第２のタイミングにおいて新たなデータを
書込むべきメモルセルＣ以外の他のメモリセルに対して
訂正回路ＣＯＲから帰還されているデータビット情報を
再記憶させると同時に、新たなデータを書込むべきメモ
リセルＣには外部からのデータビット情報を記憶させる
。この時、外部からの新たなデータビット情報と訂正回
路ＣＯＲから帰還されているデータビット情報とに基づ
く水平パリテイビット情報，垂直パリテイビット情報が
回路ＰＧｈｌ〜ＰＧｈｍ，ＰＧｖｌ〜ＰＧ、，，におい
て形成され、余剰メモリセルＤ，，Ｄ、に記憶される。
このようにこの実施例における半導体記憶装置は水平・
垂直パリテイビット情報をデータビット情報と共に記憶
させておき、この水平・垂直パリテイビット情報によつ
て誤りの生じたデータビツ．卜情報を訂正して外部に出
力するようにしたものである。このため、α線等の入射
による非固定的な誤りや欠陥ビットによる固定的な誤り
が生じてもその誤りを救済することができる。なお、こ
の実施例においては水平方向のｍグルＩープのビット線
群のうち１つのグループ内における２ビット以上の誤り
、または垂直方向のｋグループのビット線群のうち１つ
のグループ内における２ビット以上の誤りについては誤
り訂正を行うことができないが、余剰メモリセルＤｈ，
Ｄｖに記４憶させるパリテイビット情報に代えて２ビッ
ト以上の誤りを検出可能なコード情報を記憶させれば、
２ビット以上の誤り訂正機能を有する半導体記憶装置へ
容易に拡張できる。
書込むべきメモルセルＣ以外の他のメモリセルに対して
訂正回路ＣＯＲから帰還されているデータビット情報を
再記憶させると同時に、新たなデータを書込むべきメモ
リセルＣには外部からのデータビット情報を記憶させる
。この時、外部からの新たなデータビット情報と訂正回
路ＣＯＲから帰還されているデータビット情報とに基づ
く水平パリテイビット情報，垂直パリテイビット情報が
回路ＰＧｈｌ〜ＰＧｈｍ，ＰＧｖｌ〜ＰＧ、，，におい
て形成され、余剰メモリセルＤ，，Ｄ、に記憶される。
このようにこの実施例における半導体記憶装置は水平・
垂直パリテイビット情報をデータビット情報と共に記憶
させておき、この水平・垂直パリテイビット情報によつ
て誤りの生じたデータビツ．卜情報を訂正して外部に出
力するようにしたものである。このため、α線等の入射
による非固定的な誤りや欠陥ビットによる固定的な誤り
が生じてもその誤りを救済することができる。なお、こ
の実施例においては水平方向のｍグルＩープのビット線
群のうち１つのグループ内における２ビット以上の誤り
、または垂直方向のｋグループのビット線群のうち１つ
のグループ内における２ビット以上の誤りについては誤
り訂正を行うことができないが、余剰メモリセルＤｈ，
Ｄｖに記４憶させるパリテイビット情報に代えて２ビッ
ト以上の誤りを検出可能なコード情報を記憶させれば、
２ビット以上の誤り訂正機能を有する半導体記憶装置へ
容易に拡張できる。
第４図は第３図におけるパリテイチェック回路ＰＣｈｌ
〜ＰＣｈ．．，ＰＣｖｌ〜ＰＣ，Ａ．の一例を示す回路
図であり、この例は記号Ｊで示す８ビットのデータビッ
ト情報と記号１で示すパリテイビット情報との排他的論
理和を求め、データビット情報に誤りが生じているかど
うかを検出するものである。
〜ＰＣｈ．．，ＰＣｖｌ〜ＰＣ，Ａ．の一例を示す回路
図であり、この例は記号Ｊで示す８ビットのデータビッ
ト情報と記号１で示すパリテイビット情報との排他的論
理和を求め、データビット情報に誤りが生じているかど
うかを検出するものである。
なお、第３図におけるパリテイジェネレータＰＧｈｌ〜
ＰＧｈ．．，ＰＧｖｌ〜ＰＧｖｋは第４図の破線で囲む
回路によつて構成することができる。第５図は本発明に
よる半導体記憶装置における要部の他の実施例を示す図
であつて、この実施例は複数ワード×１ビット構成の半
導体記憶装置に本発明の基本原理を適用したものてある
。
ＰＧｈ．．，ＰＧｖｌ〜ＰＧｖｋは第４図の破線で囲む
回路によつて構成することができる。第５図は本発明に
よる半導体記憶装置における要部の他の実施例を示す図
であつて、この実施例は複数ワード×１ビット構成の半
導体記憶装置に本発明の基本原理を適用したものてある
。
第５図において、ＳＬｌ〜ＳＬｍはｋビットのデータビ
ット情報から１ビットのデータビット情報を選択し、そ
の選択出力を垂直パリテイチェック用のデータビット情
報として垂直パリテイチェック回路ＰＣ、に供給するセ
レクタ、ＳＫ−Ａは（ｋ×ｍ）ビットのデータビット情
報からｋビットのデータビット情報を選択し、その選択
出力をセレクタＳＬ−Ｂに供給すると共に、水平パリテ
イチェック用のデータビット情報として水平パリテイチ
ェック回路ＰＣｈに供給するセレクタ、ＳＬ−Ｂはセレ
クタＳＬ−Ａから供給される並列ｋビットのデータビッ
ト情報のうち１ビットのデータ情報を選択し、誤り訂正
用の排他的論理和ゲートＥＸｌを介して外部に出力する
セレクタ、ＳＬ−Ｃは並列ｍビットの水平パリテイビッ
ト情報のうち検査対象のデータヒット情報に関する１ビ
ットの水平パリテイビット情報を選択し、その選択出力
を水平パリテイチェック回路ＰＣｈに検査情報として供
給するセレクタ、ＳＬ−Ｄは並列ｋビットの垂直パリテ
イビット情報のうち検査対象となるデータビット情報に
関する１ビットの垂直パリテイビット情報を選択し、そ
の選択出力を垂直パリテイチェック回路ＰＣｖに検査情
報として供給するセレクタ、Ｇは検査対象のデータビッ
ト情報に関し水平方向および垂直方向の両方向の誤り示
生じているか否かを検出し、両方向誤りの場合には・゛
１″信号を前記誤り訂正用の排他的論理和ゲートＥＸｌ
に供給するアンドゲートである。
ット情報から１ビットのデータビット情報を選択し、そ
の選択出力を垂直パリテイチェック用のデータビット情
報として垂直パリテイチェック回路ＰＣ、に供給するセ
レクタ、ＳＫ−Ａは（ｋ×ｍ）ビットのデータビット情
報からｋビットのデータビット情報を選択し、その選択
出力をセレクタＳＬ−Ｂに供給すると共に、水平パリテ
イチェック用のデータビット情報として水平パリテイチ
ェック回路ＰＣｈに供給するセレクタ、ＳＬ−Ｂはセレ
クタＳＬ−Ａから供給される並列ｋビットのデータビッ
ト情報のうち１ビットのデータ情報を選択し、誤り訂正
用の排他的論理和ゲートＥＸｌを介して外部に出力する
セレクタ、ＳＬ−Ｃは並列ｍビットの水平パリテイビッ
ト情報のうち検査対象のデータヒット情報に関する１ビ
ットの水平パリテイビット情報を選択し、その選択出力
を水平パリテイチェック回路ＰＣｈに検査情報として供
給するセレクタ、ＳＬ−Ｄは並列ｋビットの垂直パリテ
イビット情報のうち検査対象となるデータビット情報に
関する１ビットの垂直パリテイビット情報を選択し、そ
の選択出力を垂直パリテイチェック回路ＰＣｖに検査情
報として供給するセレクタ、Ｇは検査対象のデータビッ
ト情報に関し水平方向および垂直方向の両方向の誤り示
生じているか否かを検出し、両方向誤りの場合には・゛
１″信号を前記誤り訂正用の排他的論理和ゲートＥＸｌ
に供給するアンドゲートである。
この実施例の基本的な動作は第３図の場合と同様である
が、この実施例においては水平パリテイチェックおよび
垂直パリテイチェックを行うためのデータビット情報は
セレクタＳＬｌ〜ＳＬｒｒｌ，ＳＬ●Ａにおいてアドレ
ス信号に従つて選択され、回路ＰＣ，，ＰＣｖに供給さ
れる。
が、この実施例においては水平パリテイチェックおよび
垂直パリテイチェックを行うためのデータビット情報は
セレクタＳＬｌ〜ＳＬｒｒｌ，ＳＬ●Ａにおいてアドレ
ス信号に従つて選択され、回路ＰＣ，，ＰＣｖに供給さ
れる。
また、所望のデータビット情報に関する水平パリテイビ
ット情報および垂直パリテイビット情報ｊ１セレクタＳ
Ｌ◆Ｃ，ＳＬ●Ｄにおいてアドレス信号に従つて選択さ
れ、回路ＰＣｈ，ＰＣｖに供給される。そして、所望の
データビット情報に誤りが検出されるとアンドゲートＧ
の出力信号によりそのデータビット情報の論理値は反転
され、すなわち訂正されて外部に出力される。同時に、
誤り訂正済みのデータヒット情報は、第３図の場合と同
様に元の記憶位置に再記憶される。なお、第５図におい
ては書込み時の信号経路を省略しているが、セレクタＳ
Ｌ−Ａ〜ＳＬ−Ｄが書込み時には読出し時と反対の動作
をするものとすると、外部からの新たな書込みデータは
以前のデータと論理が異なるかどうかが排他的論理和ゲ
ートＥＸ２において検査される。この検査結果において
、以前のデータと異なる場合、この新たなデータに関係
する水平，垂直パリテイビット情報が排他的論理和ゲー
トＥＸ３，ＥＸ４によつて変更される。この場合、ゲー
トＥＸ３，ＥＸ４の出力信号は書込み時のみイネーブル
となるゲートＧ３，Ｇ４は介してセレクタＳＬ−Ｃ，Ｓ
Ｌ−Ｄに供給される。また、新たなデータは書込み時の
みゲートＧ２を介してセレクタＳＬ−Ｂに供給される。
このように本実施例においても、固定的なビット誤りお
よび非固定的なビット誤りを救済できるが、特にこの実
施例においては水平，垂直パリテイビット情報の形成お
よび水平，垂直パリテイチェックのために必要なデータ
ヒット情報をセレクタによつて選択して取出すようにし
ているため、第３図の場合と比べて配線領域が少くて済
むという利点がある。以上の説明から明らかなように本
発明によれば゛固定的なビット誤りおよび非固定的なビ
ット誤りの両方を救済できる優れた効果がある。
ット情報および垂直パリテイビット情報ｊ１セレクタＳ
Ｌ◆Ｃ，ＳＬ●Ｄにおいてアドレス信号に従つて選択さ
れ、回路ＰＣｈ，ＰＣｖに供給される。そして、所望の
データビット情報に誤りが検出されるとアンドゲートＧ
の出力信号によりそのデータビット情報の論理値は反転
され、すなわち訂正されて外部に出力される。同時に、
誤り訂正済みのデータヒット情報は、第３図の場合と同
様に元の記憶位置に再記憶される。なお、第５図におい
ては書込み時の信号経路を省略しているが、セレクタＳ
Ｌ−Ａ〜ＳＬ−Ｄが書込み時には読出し時と反対の動作
をするものとすると、外部からの新たな書込みデータは
以前のデータと論理が異なるかどうかが排他的論理和ゲ
ートＥＸ２において検査される。この検査結果において
、以前のデータと異なる場合、この新たなデータに関係
する水平，垂直パリテイビット情報が排他的論理和ゲー
トＥＸ３，ＥＸ４によつて変更される。この場合、ゲー
トＥＸ３，ＥＸ４の出力信号は書込み時のみイネーブル
となるゲートＧ３，Ｇ４は介してセレクタＳＬ−Ｃ，Ｓ
Ｌ−Ｄに供給される。また、新たなデータは書込み時の
みゲートＧ２を介してセレクタＳＬ−Ｂに供給される。
このように本実施例においても、固定的なビット誤りお
よび非固定的なビット誤りを救済できるが、特にこの実
施例においては水平，垂直パリテイビット情報の形成お
よび水平，垂直パリテイチェックのために必要なデータ
ヒット情報をセレクタによつて選択して取出すようにし
ているため、第３図の場合と比べて配線領域が少くて済
むという利点がある。以上の説明から明らかなように本
発明によれば゛固定的なビット誤りおよび非固定的なビ
ット誤りの両方を救済できる優れた効果がある。
第１図および第２図は本発明において利用する水平・垂
直パリテイチェック方式の原理を説明するための図、第
３図は本発明の一実施例を示す図、第４図は第３図にお
けるパリテイチェック回路の一例を示す図、第５図は本
発明の他の実施例を示す図である。 Ｃ・・・メモリセル、Ｄｈ，Ｄｖ・・・余剰メモリセル
、ＤＩ・・・入力回路、ＤＯ・・・出力回路、ＣＯＲ・
・・訂正回路、ＰＧｈｌ〜ＰＧｈｍ・・・水平パリテイ
ジェネレータ、ＰＧｖｌ〜ＰＧｌ．ｋ・・・垂直パリテ
イジェネレータ、ＰＣｈｌ〜ＰＣｈｍ，ＰＣｈ・・・水
平パリテイチェック回路、ＰＣｖｌ〜ＰＣＶ，，ＰＣＶ
・・・垂直パリテイチェック回路、ＳＬｌ〜ＳＬｒｒｌ
，ＳＬ◆Ａ−ＳＬ−Ｄ・・・セレクタ。
直パリテイチェック方式の原理を説明するための図、第
３図は本発明の一実施例を示す図、第４図は第３図にお
けるパリテイチェック回路の一例を示す図、第５図は本
発明の他の実施例を示す図である。 Ｃ・・・メモリセル、Ｄｈ，Ｄｖ・・・余剰メモリセル
、ＤＩ・・・入力回路、ＤＯ・・・出力回路、ＣＯＲ・
・・訂正回路、ＰＧｈｌ〜ＰＧｈｍ・・・水平パリテイ
ジェネレータ、ＰＧｖｌ〜ＰＧｌ．ｋ・・・垂直パリテ
イジェネレータ、ＰＣｈｌ〜ＰＣｈｍ，ＰＣｈ・・・水
平パリテイチェック回路、ＰＣｖｌ〜ＰＣＶ，，ＰＣＶ
・・・垂直パリテイチェック回路、ＳＬｌ〜ＳＬｒｒｌ
，ＳＬ◆Ａ−ＳＬ−Ｄ・・・セレクタ。
Claims (1)
- １ 情報を記憶するメモリセルと、複数のビット線およ
びワード線とを有する半導体記憶装置において、前記複
数のビット線のそれを第１および第２のビット線群に所
属させ、共通するビット線群に所属するビット線を所定
数単位でグループ化したときのビット線群グループの数
と同数の余剰ビット線と、この余剰ビット線のそれぞれ
に接続されて前記ワード線により活性化される複数の余
剰メモリセルと、前記メモリセルに記憶させる複数のビ
ット情報に関する検査情報を前記ビット線群グループ単
位で形成し、前記余剰メモリセルに記憶させる検査情報
形成回路と、前記メモリセルの記憶情報と前記余剰メモ
リセルに記憶された検査情報とを比較し、記憶情報の誤
りを検出する比較回路と、この比較回路から出力される
誤り検出信号により前記メモリセルの記憶情報の誤りを
訂正して出力する訂正回路とを具備してなる半導体記憶
装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037223A JPS6042560B2 (ja) | 1981-03-17 | 1981-03-17 | 半導体記憶装置 |
| GB8207459A GB2097157B (en) | 1981-03-17 | 1982-03-15 | Semiconductor memory device |
| US06/357,840 US4456980A (en) | 1981-03-17 | 1982-03-15 | Semiconductor memory device |
| NL8201081A NL190708C (nl) | 1981-03-17 | 1982-03-16 | Halfgeleidergeheugeninrichting met foutcorrectie. |
| FR8204382A FR2502377B1 (fr) | 1981-03-17 | 1982-03-16 | Memoire semi-conductrice a fonction de correction de bits errones |
| CA000398528A CA1179060A (en) | 1981-03-17 | 1982-03-16 | Semiconductor memory device |
| DE19823209679 DE3209679A1 (de) | 1981-03-17 | 1982-03-17 | Halbleiter-speichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037223A JPS6042560B2 (ja) | 1981-03-17 | 1981-03-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152597A JPS57152597A (en) | 1982-09-20 |
| JPS6042560B2 true JPS6042560B2 (ja) | 1985-09-24 |
Family
ID=12491588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56037223A Expired JPS6042560B2 (ja) | 1981-03-17 | 1981-03-17 | 半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4456980A (ja) |
| JP (1) | JPS6042560B2 (ja) |
| CA (1) | CA1179060A (ja) |
| DE (1) | DE3209679A1 (ja) |
| FR (1) | FR2502377B1 (ja) |
| GB (1) | GB2097157B (ja) |
| NL (1) | NL190708C (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59213100A (ja) * | 1983-05-16 | 1984-12-01 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| US4653051A (en) * | 1983-09-14 | 1987-03-24 | Matsushita Electric Industrial Co., Ltd. | Apparatus for detecting and correcting errors on product codes |
| US4599709A (en) * | 1984-02-17 | 1986-07-08 | At&T Bell Laboratories | Byte organized static memory |
| US4612640A (en) * | 1984-02-21 | 1986-09-16 | Seeq Technology, Inc. | Error checking and correction circuitry for use with an electrically-programmable and electrically-erasable memory array |
| JPS60183653A (ja) * | 1984-03-01 | 1985-09-19 | Toshiba Corp | ビツト・エラ−検出機能を備えたメモリ |
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61289600A (ja) * | 1985-06-17 | 1986-12-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6246357A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| US4747080A (en) * | 1985-11-12 | 1988-05-24 | Nippon Telegraph & Telephone Corporation | Semiconductor memory having self correction function |
| US4845714A (en) * | 1987-06-08 | 1989-07-04 | Exabyte Corporation | Multiple pass error correction process and apparatus for product codes |
| DE3843564A1 (de) * | 1988-12-23 | 1990-06-28 | Standard Elektrik Lorenz Ag | Verfahren zur ueberpruefung von verbindungs- und/oder schalteinrichtungen und/oder -leitungen |
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| US5513192A (en) * | 1992-08-28 | 1996-04-30 | Sun Microsystems, Inc. | Fault tolerant disk drive system with error detection and correction |
| ITMI20020260A1 (it) * | 2002-02-12 | 2003-08-12 | Ausimont Spa | Dispersioni acquose di fluoropolimeri |
| US7010741B2 (en) * | 2002-10-29 | 2006-03-07 | Mosaid Technologies | Method and circuit for error correction in CAM cells |
| CA2447204C (en) * | 2002-11-29 | 2010-03-23 | Memory Management Services Ltd. | Error correction scheme for memory |
| JP2005195113A (ja) * | 2004-01-08 | 2005-07-21 | Toyota Motor Corp | 車両用エンジン内の気密空間のシール構造および車両用エンジン |
| JP4413091B2 (ja) * | 2004-06-29 | 2010-02-10 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100694407B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 교정 회로를 포함하는 불휘발성 강유전체 메모리장치 |
| US20060256615A1 (en) * | 2005-05-10 | 2006-11-16 | Larson Thane M | Horizontal and vertical error correction coding (ECC) system and method |
| US8381052B2 (en) | 2009-11-10 | 2013-02-19 | International Business Machines Corporation | Circuit and method for efficient memory repair |
| KR101212759B1 (ko) * | 2010-10-29 | 2012-12-14 | 에스케이하이닉스 주식회사 | 데이터 오류 검사 기능을 이용한 데이터 전송 방법, 데이터 오류 검사 기능을 이용한 반도체 메모리 및 메모리 시스템 |
| JP2016018569A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社ソシオネクスト | 半導体集積回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3067407A (en) * | 1959-12-24 | 1962-12-04 | Ibm | Cathode ray tube printer |
| US3242461A (en) * | 1961-12-28 | 1966-03-22 | Teletype Corp | Error detection system |
| US4016409A (en) * | 1976-03-01 | 1977-04-05 | Burroughs Corporation | Longitudinal parity generator for use with a memory |
| US4183463A (en) * | 1978-07-31 | 1980-01-15 | Sperry Rand Corporation | RAM error correction using two dimensional parity checking |
| US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
| US4365332A (en) * | 1980-11-03 | 1982-12-21 | Fairchild Camera And Instrument Corp. | Method and circuitry for correcting errors in recirculating memories |
-
1981
- 1981-03-17 JP JP56037223A patent/JPS6042560B2/ja not_active Expired
-
1982
- 1982-03-15 GB GB8207459A patent/GB2097157B/en not_active Expired
- 1982-03-15 US US06/357,840 patent/US4456980A/en not_active Expired - Lifetime
- 1982-03-16 FR FR8204382A patent/FR2502377B1/fr not_active Expired
- 1982-03-16 NL NL8201081A patent/NL190708C/xx not_active IP Right Cessation
- 1982-03-16 CA CA000398528A patent/CA1179060A/en not_active Expired
- 1982-03-17 DE DE19823209679 patent/DE3209679A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| NL8201081A (nl) | 1982-10-18 |
| FR2502377A1 (fr) | 1982-09-24 |
| GB2097157B (en) | 1985-02-20 |
| NL190708C (nl) | 1994-07-01 |
| US4456980A (en) | 1984-06-26 |
| JPS57152597A (en) | 1982-09-20 |
| DE3209679A1 (de) | 1983-01-20 |
| GB2097157A (en) | 1982-10-27 |
| FR2502377B1 (fr) | 1988-06-24 |
| DE3209679C2 (ja) | 1988-01-28 |
| NL190708B (nl) | 1994-02-01 |
| CA1179060A (en) | 1984-12-04 |
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