JPS60183653A - ビツト・エラ−検出機能を備えたメモリ - Google Patents
ビツト・エラ−検出機能を備えたメモリInfo
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- JPS60183653A JPS60183653A JP59039507A JP3950784A JPS60183653A JP S60183653 A JPS60183653 A JP S60183653A JP 59039507 A JP59039507 A JP 59039507A JP 3950784 A JP3950784 A JP 3950784A JP S60183653 A JPS60183653 A JP S60183653A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はビット・エラーを訂正するためのビット・エ
ラー検出機能を備えたメモリに関する。
ラー検出機能を備えたメモリに関する。
現在、量産されているRAM (ランダムアクセスメモ
リ、以下単にメモリと称する)では、チップ内でビット
・エラーを検出しこれを訂正する機能を有するものはな
い。ところが、素子寸法が微細化され、高密度化された
メモリになると、情報として蓄えられる電荷量が著しく
減少するため、α線等によるソフト・エラーが大きな問
題となシ、ビット・エラーを検出しこれを訂正すること
が必要となってくる。
リ、以下単にメモリと称する)では、チップ内でビット
・エラーを検出しこれを訂正する機能を有するものはな
い。ところが、素子寸法が微細化され、高密度化された
メモリになると、情報として蓄えられる電荷量が著しく
減少するため、α線等によるソフト・エラーが大きな問
題となシ、ビット・エラーを検出しこれを訂正すること
が必要となってくる。
従来、1ビット分のビット・エラーの検出およびその訂
正はたとえば次のようにして行なっている。すなわち、
第1図に示すよう釦、1ビ7トのデータを記憶する検数
のメモリセル1f6:杯、方向および列方向にマトリク
ス状に配列してなるメモリセルアレイ2とは別に、メモ
リセルアレイ2の4’7+1i方向の・(リテイf M
e ttiする彷紗のノーt′リテイ記憶用セル3から
なる第1のパリティ81−i ’l’、t″5tX4お
よびメモリセルアレイ2の秋方向の)ぞリテイを記tゼ
、する被数の・ぐリテイ記悼用セル3からなる第2のパ
リティ記悌部5を辞け、メモリセルアレイ2にデータを
記憶する1&1、に(i、′、力方向6[列されたメモ
リセル1のデータどうしのパリティをめ、これを第1の
パリティM[’ 1.’j’音;−4内の対応する/?
リテイ記悼用セル3に記1’a・さぜ、わ1方向に百″
列されたメモリセル1のデータどうしのパリティをめ、
これ金弟2のパリティHt l;it ′g+s s内
の対応するパリティ記t(、用セル3に記憶させる。そ
してメモリセルアレイ2からデータを尚−み出す除には
、そのメモリセル1とダ・1応する21〜1.第2の〕
母すテイ記114 m ’−p 5内の・やりティh1
″mt用セル3に予め記Ll、されているノにリテイを
ii+1′み出し、これを用いてメモリセルJからの沿
r1み出しデータに対してパリティ・チェックを行なっ
てデータがエラーか否かを横用する。そしてこのデータ
かエラーの彬合に1dビツト・エラーであるとして、メ
モリセル1からの読み出しデータとは反対レベルのデー
タを正規のデータとして出力する@ さらに従来において、2ビツトiでのビット・エラーの
検出および訂正には、アドレス・コンピュータを用いる
方法がある。
正はたとえば次のようにして行なっている。すなわち、
第1図に示すよう釦、1ビ7トのデータを記憶する検数
のメモリセル1f6:杯、方向および列方向にマトリク
ス状に配列してなるメモリセルアレイ2とは別に、メモ
リセルアレイ2の4’7+1i方向の・(リテイf M
e ttiする彷紗のノーt′リテイ記憶用セル3から
なる第1のパリティ81−i ’l’、t″5tX4お
よびメモリセルアレイ2の秋方向の)ぞリテイを記tゼ
、する被数の・ぐリテイ記悼用セル3からなる第2のパ
リティ記悌部5を辞け、メモリセルアレイ2にデータを
記憶する1&1、に(i、′、力方向6[列されたメモ
リセル1のデータどうしのパリティをめ、これを第1の
パリティM[’ 1.’j’音;−4内の対応する/?
リテイ記悼用セル3に記1’a・さぜ、わ1方向に百″
列されたメモリセル1のデータどうしのパリティをめ、
これ金弟2のパリティHt l;it ′g+s s内
の対応するパリティ記t(、用セル3に記憶させる。そ
してメモリセルアレイ2からデータを尚−み出す除には
、そのメモリセル1とダ・1応する21〜1.第2の〕
母すテイ記114 m ’−p 5内の・やりティh1
″mt用セル3に予め記Ll、されているノにリテイを
ii+1′み出し、これを用いてメモリセルJからの沿
r1み出しデータに対してパリティ・チェックを行なっ
てデータがエラーか否かを横用する。そしてこのデータ
かエラーの彬合に1dビツト・エラーであるとして、メ
モリセル1からの読み出しデータとは反対レベルのデー
タを正規のデータとして出力する@ さらに従来において、2ビツトiでのビット・エラーの
検出および訂正には、アドレス・コンピュータを用いる
方法がある。
ところが、前者の従来のメモリでは1ピツI・のビット
・エラーしかJJITできず、しかもメモリセルアレイ
2においてg4′3方向と位・方向の両刀にメモリセル
1からのデータ3’+−、み出しのためのビット紳を設
ける必要がある。このため、一般的なメモリのアーキテ
クチャ−であるl−ブラ向にはワード線を訂け、他方向
にはビット熟、を設けるというものに対し、余分なビッ
ト溜;を殻けなければならず、製造工程が欲蝦化する。
・エラーしかJJITできず、しかもメモリセルアレイ
2においてg4′3方向と位・方向の両刀にメモリセル
1からのデータ3’+−、み出しのためのビット紳を設
ける必要がある。このため、一般的なメモリのアーキテ
クチャ−であるl−ブラ向にはワード線を訂け、他方向
にはビット熟、を設けるというものに対し、余分なビッ
ト溜;を殻けなければならず、製造工程が欲蝦化する。
また、後者のアドレス・コンピユータラ用イる方法を半
導体メモリで’Allする林、合にはアーキテクチャ−
が従来のメモリとは全く異なってしまい、設計が非常に
困難となる。その上、アドレスをメモリチソゾ内で■1
豹する必要があるために、アクセス時間が朴めて艮くな
ってし才う。
導体メモリで’Allする林、合にはアーキテクチャ−
が従来のメモリとは全く異なってしまい、設計が非常に
困難となる。その上、アドレスをメモリチソゾ内で■1
豹する必要があるために、アクセス時間が朴めて艮くな
ってし才う。
この発明は上記のような事情を考p::t、 してなさ
れたものであり、その目的は、従来の半4+−4トメモ
リのアーキテクチャ−とほとんど変わらず、しlcがっ
て ji、’j造エイ′Iが松軸化ぜすかっ設、;も7
号−易など、ト・エラー検出イJ二能を(li++えた
メーτ;りを豚供することにある。
れたものであり、その目的は、従来の半4+−4トメモ
リのアーキテクチャ−とほとんど変わらず、しlcがっ
て ji、’j造エイ′Iが松軸化ぜすかっ設、;も7
号−易など、ト・エラー検出イJ二能を(li++えた
メーτ;りを豚供することにある。
上記目的を3コノ玖するためこの発明にあっては、2進
叡からなるしvビットのアドレスが付されているメモリ
セルt iy+;方向および級方向にマトリクス状に[
it4列してメモリセルアレイを((,4成し、このメ
モリセルアレイにおいて47(i方向に1″−己列され
ている各1211分のメモリセルのうちこれらに伺され
ているアドレスの対応するビットがl:’;lレベル仙
iの論理にされているものに記1λ7されるデータどう
しのパリティをパリティ記僻部内の対応する/Jリテイ
記イ:λ1用セルに記憶させるようにしたものである。
叡からなるしvビットのアドレスが付されているメモリ
セルt iy+;方向および級方向にマトリクス状に[
it4列してメモリセルアレイを((,4成し、このメ
モリセルアレイにおいて47(i方向に1″−己列され
ている各1211分のメモリセルのうちこれらに伺され
ているアドレスの対応するビットがl:’;lレベル仙
iの論理にされているものに記1λ7されるデータどう
しのパリティをパリティ記僻部内の対応する/Jリテイ
記イ:λ1用セルに記憶させるようにしたものである。
以下図面を参照してこの発す1」の−実施例を費1明す
る。
る。
負′λ2図はこの発明を1ビツトのビット・エラーの検
litおよびfl’iFを行なうメモリに実が0しブで
」5;1合の+il(成を示す図である。第2図におい
て1)はそれぞれ1ビツトのデータf W[、=’ (
、f、:tするメモリセルであり、このメモリセル1〕
を41.17.方向に4個ずつかつ龜方向に4個ずつマ
) IJクス状に配列して全体として16ビツトのlr
(:Iのメモリセルアレイ12が4+111Jy、さ
八る。・このメモリセルアレイ12内のメモリセルi
J ii (’t1’1方向のアドレスXと級方向のア
ドレスYとでアドレス指定がなされるようになっており
、;I3)常、メモリのアドレス?−J、2進数で表現
されるので、X(・ま(Xl * ””n )e Yは
(yx a−Vn )というようにそれぞれnビットの
論理の糾合せとなる。
litおよびfl’iFを行なうメモリに実が0しブで
」5;1合の+il(成を示す図である。第2図におい
て1)はそれぞれ1ビツトのデータf W[、=’ (
、f、:tするメモリセルであり、このメモリセル1〕
を41.17.方向に4個ずつかつ龜方向に4個ずつマ
) IJクス状に配列して全体として16ビツトのlr
(:Iのメモリセルアレイ12が4+111Jy、さ
八る。・このメモリセルアレイ12内のメモリセルi
J ii (’t1’1方向のアドレスXと級方向のア
ドレスYとでアドレス指定がなされるようになっており
、;I3)常、メモリのアドレス?−J、2進数で表現
されるので、X(・ま(Xl * ””n )e Yは
(yx a−Vn )というようにそれぞれnビットの
論理の糾合せとなる。
々お、この実施例ではメモリセル11が七J4方向に4
個ずつ、鯖方向に4個ずつそれぞれ配列されているので
、X、Yのアドレスはそれぞれ2ビツト、すなわちn−
2,とすればよい。そして佇シ方向のアドレスX−(X
H、Xl )の法灯の絹合せはたとえば第2図に示す
ようになされている。
個ずつ、鯖方向に4個ずつそれぞれ配列されているので
、X、Yのアドレスはそれぞれ2ビツト、すなわちn−
2,とすればよい。そして佇シ方向のアドレスX−(X
H、Xl )の法灯の絹合せはたとえば第2図に示す
ようになされている。
またこのメモリにはパリティ記悌音1)13が設けられ
ている。このパリティ記憶fA J sには0ビツト目
、1ビ、ト目および2ビツト目の3ビツト分を1組とす
る・やリテイME’憶用セル14が、前記メモリセル配
列内リにおいて(j゛11方向列されているメモリセル
11の配列の数に対応した数だけ設けられている。
ている。このパリティ記憶fA J sには0ビツト目
、1ビ、ト目および2ビツト目の3ビツト分を1組とす
る・やリテイME’憶用セル14が、前記メモリセル配
列内リにおいて(j゛11方向列されているメモリセル
11の配列の数に対応した数だけ設けられている。
そして上記パリティ記憶部13内の各組の3つのセル1
4のうち、0ビツト目のものにはメモリセルアレイ12
の対応するメモリセルfaL″列内のすべての、すなわ
ち4個のメモリセル1)に記憶(されるデータに対する
パリティが、1ビツト目のものには同じメモリセル配タ
1:内のメモリセル11のうちアドレスのXl ビット
のH+ili坤が1”にされている2つのメモリセル1
1に記憶(されるデータに対するパリティか、2ビツト
目のものには同じメモリセル配列内のメモリセル11の
うちアドレスのXl ビットの論理かt′1#にされて
いる2つのメモリセル11に記tUされているデータに
文・1するパリティがそれぞれ記憶される。
4のうち、0ビツト目のものにはメモリセルアレイ12
の対応するメモリセルfaL″列内のすべての、すなわ
ち4個のメモリセル1)に記憶(されるデータに対する
パリティが、1ビツト目のものには同じメモリセル配タ
1:内のメモリセル11のうちアドレスのXl ビット
のH+ili坤が1”にされている2つのメモリセル1
1に記憶(されるデータに対するパリティか、2ビツト
目のものには同じメモリセル配列内のメモリセル11の
うちアドレスのXl ビットの論理かt′1#にされて
いる2つのメモリセル11に記tUされているデータに
文・1するパリティがそれぞれ記憶される。
このようなte11成のメモリにおいで、任意のアドレ
ス指定を行なってメモリセルアレイ12内の1つのメモ
リセルl〕からデータk 礎f、み出す際、このメモリ
セル11を含む列内のセルデータの前記した3ビツト分
のパリティを形成するとともに、このデータ&jlみ出
しが行なわれるメモリセル1ノが含まれる横方向のメモ
リセル配列に対応したパリティiじ1.i?音iJJ内
の1和の・臂すテイ記憶用セル14に予め記tζ、され
ている3ビツトのパリティk Fiミノ(み出す。そし
てこの3ビツトのパリティどうしを比較して各ビット、
の)4゛リテイが一致するか否かを検出する。たとえば
、い捷アドレスX==(xt e xt )が(0,0
)に設定きれているメモリセル1ノからデータがH;l
み出され、このセルにビット・エラーが生じているム7
°合、・にリテイ;jビ憶H(51s内の対応するI
A’ilのノクリテイnb tri用セル14のうちO
ビット[:1の・七゛リテイのみがデータ記11社時と
は異なったものとなる。−力、アドレスX == (X
i t Xl )が((1、1)に2.÷ン定されてい
るメモリセル1ノからデータが71み出され、このセル
((ビット・エラーが生じている112.台、・ぐリテ
イ[11:・1.Fj、 +Δ[、J、?内の対比、す
るI A4:lのパリティ″o1.−’l’、H,月]
セルJ4のうち0ビツト目と1ビ、ト1」のノやりティ
かデータ記1;i;’:L’、とはう」:なったものと
なる。また、アドレスX−(X、、Xl )か(j、0
)に設足されているメモリセル1ノからデータが41;
み出され、このセルにビット・エラーが生じている」ン
。
ス指定を行なってメモリセルアレイ12内の1つのメモ
リセルl〕からデータk 礎f、み出す際、このメモリ
セル11を含む列内のセルデータの前記した3ビツト分
のパリティを形成するとともに、このデータ&jlみ出
しが行なわれるメモリセル1ノが含まれる横方向のメモ
リセル配列に対応したパリティiじ1.i?音iJJ内
の1和の・臂すテイ記憶用セル14に予め記tζ、され
ている3ビツトのパリティk Fiミノ(み出す。そし
てこの3ビツトのパリティどうしを比較して各ビット、
の)4゛リテイが一致するか否かを検出する。たとえば
、い捷アドレスX==(xt e xt )が(0,0
)に設定きれているメモリセル1ノからデータがH;l
み出され、このセルにビット・エラーが生じているム7
°合、・にリテイ;jビ憶H(51s内の対応するI
A’ilのノクリテイnb tri用セル14のうちO
ビット[:1の・七゛リテイのみがデータ記11社時と
は異なったものとなる。−力、アドレスX == (X
i t Xl )が((1、1)に2.÷ン定されてい
るメモリセル1ノからデータが71み出され、このセル
((ビット・エラーが生じている112.台、・ぐリテ
イ[11:・1.Fj、 +Δ[、J、?内の対比、す
るI A4:lのパリティ″o1.−’l’、H,月]
セルJ4のうち0ビツト目と1ビ、ト1」のノやりティ
かデータ記1;i;’:L’、とはう」:なったものと
なる。また、アドレスX−(X、、Xl )か(j、0
)に設足されているメモリセル1ノからデータが41;
み出され、このセルにビット・エラーが生じている」ン
。
合には、・りIJティ記+’A# i?li 13内の
対応する1糸i]のパリティ乱°″1.穏用セル14の
うぢOビット目と2ビツト[1の)8リテイがデータ記
1.ζ(舶とは諺なったものと々る。さらにアドレスX
−(Xl 。
対応する1糸i]のパリティ乱°″1.穏用セル14の
うぢOビット目と2ビツト[1の)8リテイがデータ記
1.ζ(舶とは諺なったものと々る。さらにアドレスX
−(Xl 。
(x2 )が(1,1)に設定されているメモリセル1
ノからデータがん「み出され、このセルにビット・エラ
ーが生じている」;合には、・ぞリデイ記tij2 T
;、1−ヨ内の対応する1 f、ifの・2リテイ翫゛
1.−・月1セル14のうち0ビット目、1ビットL(
および2ビツト目のすべてのパリティかデータ!!l:
(’、!、・町とは異なったものとなる。つオシ、ビ
ット・エラーが生じた集合、メモリセルアレイ12にお
いてG’i方向に配列されている各列内の4個のメモリ
セルI〕のうちビット・エラーか41シじているXアド
レスに対応して3ビツトのパリディビットのパターンか
変化する。このため、データtUtみ出しH゛1にパリ
ティ記1λI’elSl、3がら・a リテイをIr’
11み出し、これを用いてメモリセル1ノからの西、み
出しデータのパリティ・チェックヲ行なうことにより1
ビツトのピッi・・エラー4);出を行なうことができ
る。ぞしてこのような手「七によってビット・エラーが
検出されたときには、そのメモリセル1ノからの島み出
L2データどはることかできる。
ノからデータがん「み出され、このセルにビット・エラ
ーが生じている」;合には、・ぞリデイ記tij2 T
;、1−ヨ内の対応する1 f、ifの・2リテイ翫゛
1.−・月1セル14のうち0ビット目、1ビットL(
および2ビツト目のすべてのパリティかデータ!!l:
(’、!、・町とは異なったものとなる。つオシ、ビ
ット・エラーが生じた集合、メモリセルアレイ12にお
いてG’i方向に配列されている各列内の4個のメモリ
セルI〕のうちビット・エラーか41シじているXアド
レスに対応して3ビツトのパリディビットのパターンか
変化する。このため、データtUtみ出しH゛1にパリ
ティ記1λI’elSl、3がら・a リテイをIr’
11み出し、これを用いてメモリセル1ノからの西、み
出しデータのパリティ・チェックヲ行なうことにより1
ビツトのピッi・・エラー4);出を行なうことができ
る。ぞしてこのような手「七によってビット・エラーが
検出されたときには、そのメモリセル1ノからの島み出
L2データどはることかできる。
この”Z 7Ii=i [Il’11のメモリを半冶体
メモリで次男する曝5゛合、パリティ形成の際にはメモ
リセルアレイ12内のセルデータK 横方向でのみH7
,”み出せHeよく、シンtこかってメモリセルアレイ
12には1;・1方向のみにビット線を設ければよい。
メモリで次男する曝5゛合、パリティ形成の際にはメモ
リセルアレイ12内のセルデータK 横方向でのみH7
,”み出せHeよく、シンtこかってメモリセルアレイ
12には1;・1方向のみにビット線を設ければよい。
このため、従来の半i、一体メモリのアーキテクチャ−
とほとんど変わらず、歓造工4)が猿雑化することを赳
けることができる。
とほとんど変わらず、歓造工4)が猿雑化することを赳
けることができる。
倒’r、 3 EJはこの発明を2ビツトのビット・エ
ラーの検出および訂正を行なうメモリに実施した場合の
hJす成を示す図である。この人か5例のメモリでは、
第2図のメモリにもう1つのノjリティ記憶部15が付
加されている。この・ぐリプ4b2缶都15には、メモ
リセルアレイ12において帳方向に配列されているメモ
リセルツノの配夕11の数に対応した数だけパリティ記
憶用セル13が設けられておシ、これら各セル13には
メモリセルアレイ12の対応する幀方向でのメモリセル
配列内のすべての、すなわち4個のメモリセル11に記
1.(されるデータに対する・、OIJティかそれぞれ
記憶される。
ラーの検出および訂正を行なうメモリに実施した場合の
hJす成を示す図である。この人か5例のメモリでは、
第2図のメモリにもう1つのノjリティ記憶部15が付
加されている。この・ぐリプ4b2缶都15には、メモ
リセルアレイ12において帳方向に配列されているメモ
リセルツノの配夕11の数に対応した数だけパリティ記
憶用セル13が設けられておシ、これら各セル13には
メモリセルアレイ12の対応する幀方向でのメモリセル
配列内のすべての、すなわち4個のメモリセル11に記
1.(されるデータに対する・、OIJティかそれぞれ
記憶される。
このような構成のメモリにおいてデータを訪み出す烏合
、横方向のパリティ・チェックについては第2図のもの
と同様に行なう。またこのパリティ・チェックとともに
KQ一方向での・々リテつ− イ・ヂエックを行なうことによシ、2ビツト1でのビッ
ト・エラー前圧を行なうことができる。
、横方向のパリティ・チェックについては第2図のもの
と同様に行なう。またこのパリティ・チェックとともに
KQ一方向での・々リテつ− イ・ヂエックを行なうことによシ、2ビツト1でのビッ
ト・エラー前圧を行なうことができる。
/ことえばへ′−4しくに示ずように、アドレスX−(
xl 1 X2 )が(0,1)、(1,0)のところ
のメモリセル1ノにビット・エラーが任じた城1合(図
中X印を伺している)、データFl−み出し時に形成さ
れる横方向のパIJティは・e lティLし”、俤部ヨ
中に△印を伺して示すように1ビツト目と2ビツト目の
ものがデータLピ(、i;:、 [F9 ト(−J。
xl 1 X2 )が(0,1)、(1,0)のところ
のメモリセル1ノにビット・エラーが任じた城1合(図
中X印を伺している)、データFl−み出し時に形成さ
れる横方向のパIJティは・e lティLし”、俤部ヨ
中に△印を伺して示すように1ビツト目と2ビツト目の
ものがデータLピ(、i;:、 [F9 ト(−J。
異なったものとなる。さらにr−タルノ[、み出し峙に
形成される縦方向のパリティは、パリティ−c“俤部1
5中にム印を伺して示すように、ビット・エラーが生じ
ている組方向のメモリセル配列に対応したものがデータ
記’rl’y時とは異なったものとなる。したがって、
この場合、2つのパリティk fXg部) 、? 、
15に予め記1λユされるi9リテイとデータ読み出し
時に形成されるパリティとを比■トν、することによっ
て、メモリセルアレイ便で生じるビット・エラーを2ビ
、トまで訂正することができる。
形成される縦方向のパリティは、パリティ−c“俤部1
5中にム印を伺して示すように、ビット・エラーが生じ
ている組方向のメモリセル配列に対応したものがデータ
記’rl’y時とは異なったものとなる。したがって、
この場合、2つのパリティk fXg部) 、? 、
15に予め記1λユされるi9リテイとデータ読み出し
時に形成されるパリティとを比■トν、することによっ
て、メモリセルアレイ便で生じるビット・エラーを2ビ
、トまで訂正することができる。
この実が、J例回路では前記jis 1 +t+に示す
従来のメモリと同4−.=’に、メモリセルアレイ12
K t+IQ 方向とわ[方向の両方にピッ) ?h
Sを7iy b−jる必髪があるが、1ビツトのビット
・エラー削正と1r114.1隻の1机′の垢加により
2ビツト分のビット・エラー言」コニを行なうことがで
きる。しかも従来のアドレス・コンピュータを用いるも
のに比べると玩在の半舒ン体メモリのアーキテクチヤー
ヲlよとんどその−1: t flJ用することかでき
るので、容易に股′d+することかできる。 □ なお、」二記各実711’□例における・ンリティIr
、1.z yln′111の7)ζ:・(パリティや偶
数・ンリテイが月1いられる。
従来のメモリと同4−.=’に、メモリセルアレイ12
K t+IQ 方向とわ[方向の両方にピッ) ?h
Sを7iy b−jる必髪があるが、1ビツトのビット
・エラー削正と1r114.1隻の1机′の垢加により
2ビツト分のビット・エラー言」コニを行なうことがで
きる。しかも従来のアドレス・コンピュータを用いるも
のに比べると玩在の半舒ン体メモリのアーキテクチヤー
ヲlよとんどその−1: t flJ用することかでき
るので、容易に股′d+することかできる。 □ なお、」二記各実711’□例における・ンリティIr
、1.z yln′111の7)ζ:・(パリティや偶
数・ンリテイが月1いられる。
この発明は上記した実於例に臥;足されるものではなく
混々の変形が司a)であることにtいうまでもない。た
とえば上記孕一方i;i i+lIにおいて、ノPリテ
イ記憶部ノ3内の1ビツト目および2ビツト目のノソリ
テイ盲i f:Uj用セル14には、メモリセルアレイ
12において’l¥方向に配4列されているメモリセル
1ノのうちそれぞれアドレスXのx2ビット、xl ビ
ットがMiij ’J、匂I″l#にされている2つの
メモリセルのセルデータに対するノぞリテイを記f、i
:’させるJA、’4合について説明したが、これはア
ドレスXのX2 ビット、”1 ビットがg+ii )
1744″′0”VCサれているメモリセルのセルデー
タに対するieリテイf tCfluさせるようにして
もよい・また、上gピ各丈於例ではメモリセルアレイ1
2が16ビ、トの容部を1.1つjム2合について説明
したが、これは必歇に応じて容trtを股>’Qずれば
よく、この容h1に対応してパリティ酢怜部I3内の1
組のA IJティ記悌用セル14のlノe増減すればよ
い。
混々の変形が司a)であることにtいうまでもない。た
とえば上記孕一方i;i i+lIにおいて、ノPリテ
イ記憶部ノ3内の1ビツト目および2ビツト目のノソリ
テイ盲i f:Uj用セル14には、メモリセルアレイ
12において’l¥方向に配4列されているメモリセル
1ノのうちそれぞれアドレスXのx2ビット、xl ビ
ットがMiij ’J、匂I″l#にされている2つの
メモリセルのセルデータに対するノぞリテイを記f、i
:’させるJA、’4合について説明したが、これはア
ドレスXのX2 ビット、”1 ビットがg+ii )
1744″′0”VCサれているメモリセルのセルデー
タに対するieリテイf tCfluさせるようにして
もよい・また、上gピ各丈於例ではメモリセルアレイ1
2が16ビ、トの容部を1.1つjム2合について説明
したが、これは必歇に応じて容trtを股>’Qずれば
よく、この容h1に対応してパリティ酢怜部I3内の1
組のA IJティ記悌用セル14のlノe増減すればよ
い。
以上11も?、明したようにこの発明によれば、従来の
半冶体メモリのアーキテクチャ−とほとんど変わらず、
したがって、犯゛(造工程が社・雑化せずかつ設744
も容易なビット・エラー41出イ戊能をtiえたメモリ
を提供することができる。
半冶体メモリのアーキテクチャ−とほとんど変わらず、
したがって、犯゛(造工程が社・雑化せずかつ設744
も容易なビット・エラー41出イ戊能をtiえたメモリ
を提供することができる。
第1図は従来のメモリの宿成しく1、第2図はこの発明
の一実施例の構成を示す図、第3図はこの発明の他の火
りしjlの構成を示す図、第4し1は第3図の実施例を
説明するための、1′1°4成図である。 1)・・・メモリセル、ノ2・・・メモリセルアレイ、
1 、? 、 15・・・ノぐリテイ記憶部、14・・
・パリティ’iIr: N’ Riミセル 出[1人代理人 弁理士 鈴 江 武 彦第1図 第 2 図 114 汀 3 門 第 4 図
の一実施例の構成を示す図、第3図はこの発明の他の火
りしjlの構成を示す図、第4し1は第3図の実施例を
説明するための、1′1°4成図である。 1)・・・メモリセル、ノ2・・・メモリセルアレイ、
1 、? 、 15・・・ノぐリテイ記憶部、14・・
・パリティ’iIr: N’ Riミセル 出[1人代理人 弁理士 鈴 江 武 彦第1図 第 2 図 114 汀 3 門 第 4 図
Claims (2)
- (1)2進数からなる複数ビットのアドレスが付されて
いる単位データ記憶手段を第1の方向およびこれと交差
する第2の方向にマトリクス状に配列してなるデータ記
憶部と、上記第1゜第2の少なくとも一方の方向に配列
されている各1列分の単位データ記憶手段のうちこれら
に付されているアドレスの対応するビットが同−論理に
されているものに記憶されるデータに対するパリティを
それぞれ記憶するハリティ記憶手段が設けられているパ
リティ記憶部とを具備したことを特徴とするビット・エ
ラー検出機能を備えたメモリ。 - (2)前記パリティ記憶■bは、前記第1.第2の少な
くとも一方の方向に配列されている各1列分のすべての
単位データ記憶手段に記憶されるデータに対するノfリ
テイをそれぞれ記憶するノ4リテイ記憶手段が設けられ
ている特許請求の範囲第1項に記憶 埴のビット・エラー検出機能を備えたメモリ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59039507A JPS60183653A (ja) | 1984-03-01 | 1984-03-01 | ビツト・エラ−検出機能を備えたメモリ |
KR1019850001041A KR890005049B1 (ko) | 1984-03-01 | 1985-02-19 | 비트에러검출기능을 갖는 반도체메모리장치 |
US06/705,788 US4679196A (en) | 1984-03-01 | 1985-02-26 | Semiconductor memory device with a bit error detecting function |
EP85102254A EP0153752B1 (en) | 1984-03-01 | 1985-02-28 | Semiconductor memory device with a bit error detecting function |
DE8585102254T DE3587374T2 (de) | 1984-03-01 | 1985-02-28 | Halbleiterspeichergeraet mit einer bit-fehlererkennungsfunktion. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59039507A JPS60183653A (ja) | 1984-03-01 | 1984-03-01 | ビツト・エラ−検出機能を備えたメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60183653A true JPS60183653A (ja) | 1985-09-19 |
Family
ID=12554953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59039507A Pending JPS60183653A (ja) | 1984-03-01 | 1984-03-01 | ビツト・エラ−検出機能を備えたメモリ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4679196A (ja) |
EP (1) | EP0153752B1 (ja) |
JP (1) | JPS60183653A (ja) |
KR (1) | KR890005049B1 (ja) |
DE (1) | DE3587374T2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2664236B2 (ja) * | 1989-02-01 | 1997-10-15 | 富士通株式会社 | 半導体記憶装置 |
US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
US5164944A (en) * | 1990-06-08 | 1992-11-17 | Unisys Corporation | Method and apparatus for effecting multiple error correction in a computer memory |
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DE10245639A1 (de) * | 2002-09-30 | 2004-04-15 | Siemens Ag | Verfahren zur Bitfehlerreduzierung einer zu übertragenden Datenbitfolge und zur empfangseitigen Decodierung dieser Datenbitfolge |
US7010741B2 (en) * | 2002-10-29 | 2006-03-07 | Mosaid Technologies | Method and circuit for error correction in CAM cells |
CA2447204C (en) * | 2002-11-29 | 2010-03-23 | Memory Management Services Ltd. | Error correction scheme for memory |
JP2005203064A (ja) * | 2004-01-19 | 2005-07-28 | Toshiba Corp | 半導体記憶装置 |
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JP2008059711A (ja) * | 2006-09-01 | 2008-03-13 | Toshiba Corp | 半導体記憶装置 |
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KR20180138394A (ko) * | 2017-06-21 | 2018-12-31 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 이의 동작 방법 |
Citations (1)
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Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1984
- 1984-03-01 JP JP59039507A patent/JPS60183653A/ja active Pending
-
1985
- 1985-02-19 KR KR1019850001041A patent/KR890005049B1/ko not_active IP Right Cessation
- 1985-02-26 US US06/705,788 patent/US4679196A/en not_active Expired - Lifetime
- 1985-02-28 EP EP85102254A patent/EP0153752B1/en not_active Expired - Lifetime
- 1985-02-28 DE DE8585102254T patent/DE3587374T2/de not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5152708A (ja) * | 1974-11-05 | 1976-05-10 | Casio Computer Co Ltd |
Also Published As
Publication number | Publication date |
---|---|
KR850007159A (ko) | 1985-10-30 |
EP0153752B1 (en) | 1993-06-02 |
DE3587374D1 (de) | 1993-07-08 |
KR890005049B1 (ko) | 1989-12-08 |
EP0153752A2 (en) | 1985-09-04 |
EP0153752A3 (en) | 1988-11-30 |
US4679196A (en) | 1987-07-07 |
DE3587374T2 (de) | 1993-09-23 |
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