KR20180138394A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 호스트와 메모리 장치 사이에서 데이터를 통신하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 다양한 세그먼트들(segments)이 저장된 테이블들이 포함된 저장부; 및 상기 세그먼트들의 에러를 검출하기 위한 연산 동작을 수행하는 연산기를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러에 저장된 세그먼트들(segments)의 에러를 검출하고, 상기 에러를 정정하는 방법에 관한 것이다.
메모리 시스템(memory system)은 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 메모리 컨트롤러는 호스트(host)와 메모리 장치 사이의 데이터 통신을 제어할 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시예는 메모리 컨트롤러의 저장부(storage unit)에 저장된 세그먼트들(segments)의 에러(error)를 감지 및 정정할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 호스트와 메모리 장치 사이에서 데이터를 통신하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 다양한 세그먼트들(segments)이 저장된 테이블들이 포함된 저장부; 및 상기 세그먼트들의 에러를 검출하기 위한 연산 동작을 수행하는 연산기를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 다양한 세그먼트들이 저장되는 테이블; 상기 세그먼트들의 에러를 검출하기 위한 패리티가 저장되는 패리티 저장부; 상기 패리티를 생성하기 위한 연산을 수행하는 연산기; 상기 세그먼트들에서 에러가 검출된 경우, 상기 검출된 에러를 정정하기 위한 비트 반전기; 및 상기 에러가 정정된 상기 세그먼트들을 메모리 장치로 전송하도록 상기 연산기 및 상기 비트 반전기를 제어하는 CPU를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 제1 패리티를 패리티 저장부에 입력하는 단계; 테이블에 세그먼트를 입력하는 단계; 상기 세그먼트와 상기 제1 패리티를 연산하여 제2 패리티를 생성하는 단계; 및 상기 제1 및 제2 패리티들을 서로 비교하여 상기 세그먼트에서 에러를 검출하는 단계; 및 상기 검출된 에러를 정정하기 위한 리커버리 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
본 기술은 메모리 컨트롤러에 저장된 세그먼트들(segments)의 에러(error)를 감지 및 정정한 후, 메모리 장치에 에러가 정정된 세그먼트들을 전송할 수 있으므로, 메모리 시스템의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 4는 도 3의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 5 내지 도 7은 도 4의 메모리 블록의 다양한 실시예들을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예에 따른 메모리 컨트롤러의 저장부(storage unit)에 저장되는 테이블들(map tables)을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 메모리 장치의 메모리 블록들에 저장되는 세그먼트들(segments)을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 12는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 반도체 메모리 장치(Semiconductor Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 인터페이스 프로토콜들이 더 포함될 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 따라서, 메모리 컨트롤러(1200)에는 이처럼 다양한 정보의 세그먼트들(segments)이 저장될 수 있다. 따라서, 메모리 컨트롤러(1200)는 세그먼트들이 저장되는 다수의 테이블을(tables)을 포함할 수 있고, 세그먼트들이 가변 되면 해당 테이블을 업데이트할 수 있다. 메모리 컨트롤러(1200)는 테이블들에 저장된 세그먼트들을 사용하여 메모리 장치(1100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 프로그램(program), 리드(read) 및 소거(erase) 동작이 수행될 수 있도록 메모리 장치(1100)를 제어할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램, 리드 또는 소거 동작을 수행할 수 있다. 또한, 메모리 장치(1100)는 메모리 컨트롤러(120)로부터 세그먼트들을 수신받고, 지정된 메모리 블록에 세그먼트들을 저장할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어하기 위하여 버퍼 메모리(BUFFER MEMORY; 1210), CPU(1220), SRAM(1230), 호스트 인터페이스(HOST INTERFACE; 1240), ECC(1250), 메모리 인터페이스(MEMORY INTERFACE; 1260), 연산기(CALCULATOR; 1270) 및 비트 반전기(BIT INVERTER; 1280)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장할 수 있다.
CPU(1220)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행하거나, 커맨드 및 어드레스를 생성할 수 있다. 예를 들면, CPU(1220)는 상태 체크 동작을 위한 상태 체크 커맨드(status check command)를 생성할 수 있고, 메모리 장치(1100)의 상태(status)를 체크할 수 있고, 체크 결과에 따라 메모리 장치(1100)를 제어하기 위한 커맨드를 생성할 수 있다.
SRAM(1230)은 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있는 저장부(storage unit)로 사용될 수 있다. 여기서, 저장부는 SRAM으로 한정되지 않으나, 이하 설명에서는 설명의 편의를 위하여 SRAM(1230)을 실시예로써 설명하도록 한다. SRAM(1230)은 다양한 맵핑 세그먼트들(mapping segments)이 저장되는 테이블들(tables)을 포함할 수 있다. 예를 들면, SRAM(1230)은 다양한 논리적 어드레스(logical address)와 물리적 어드레스(physical address)에 대한 맵핑 정보들을 포함할 수 있다. 또한, SRAM(1230)에는 저장된 세그먼트들의 에러를 검출하고, 검출된 에러를 정정하기 위해 사용되는 패리티(parity)가 저장될 수 있다.
호스트 인터페이스(1240)는 메모리 시스템과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다.
ECC(1250)는 에러 정정부(error correction unit)로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출하거나 정정할 수 있다.
메모리 인터페이스(1260)는 메모리 장치(1100)와 다양한 정보를 주고받기 위한 프로토콜을 구비할 수 있다.
연산기(1270)는 SRAM(1230)에 저장된 세그먼트들의 에러를 검출하도록 구성될 수 있다. 예를 들면, 연산기(1270)는 SRAM(1230)에서 업데이트된 테이블에서 XOR 연산을 수행하여 패리티를 업데이트할 수 있고, 업데이트되기 이전과 이후의 패리티들을 비교하여 에러를 검출할 수 있다.
비트 반전기(1280)는 SRAM(1280)에서 에러가 발생한 경우, 에러가 발생한 위치의 비트를 반전시키도록 구성될 수 있다.
상술한 연산기(1270) 및 비트 반전기(1280)는 독립적인 장치들로 구성되거나, CPU(1220)에 포함되도록 구성될 수도 있다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1110)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)로부터 수신한 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 도 3의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)에는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)이 포함될 수 있다. 메모리 블록들(MB1~MBk)에는 사용자 데이터 또는 메모리 장치의 동작과 관련된 세그먼트들이 저장될 수 있다. 사용자 데이터는 사용자가 입출력 할 수 있는 데이터를 의미한다. 메모리 장치의 동작과 관련된 세그먼트들은 메모리 컨트롤러로부터 수신받은 정보, 예를 들면 테이블(map table)에 저장된 정보를 의미할 수 있다. 테이블(map table)에 저장된 정보 외에도 메모리 장치의 동작과 관련된 다양한 정보가 저장될 수 있다.
이에 따라, 메모리 블록들(MB1~MBk)은 사용되는 용도에 따라 데이터 블록 그룹(data block group; DBG)과 맵 블록 그룹(map block group; MBG)으로 구분될 수 있다. 데이터 블록 그룹(DBG)에 포함된 메모리 블록들에는 사용자 데이터가 저장될 수 있고, 맵 블록 그룹(MBG)에 포함된 메모리 블록들에는 테이블과 관련된 세그먼트들이 저장될 수 있다.
데이터 블록 그룹(DBG)과 맵 블록 그룹(MBG) 각각에 포함되는 메모리 블록의 개수는 메모리 시스템에 따라 다르게 설정될 수 있다.
메모리 블록들(MB1~MVk) 각각은 다수의 페이지들(page; PG)을 포함할 수 있다. 여기서, 페이지(PG)는 데이터가 저장되는 다수의 메모리 셀들의 그룹을 의미한다. 플래시(FLASH) 메모리 장치를 예로 들면, 동일한 워드 라인(word line)에 연결된 메모리 셀들의 그룹이 하나의 페이지(PG)가 될 수 있다.
메모리 블록들(MB1~MBk)은 다양하게 구성될 수 있는데, 도 5 내지 도 7의 실시예들을 통해 구체적으로 설명하도록 한다.
도 5 내지 도 7은 도 4의 메모리 블록의 다양한 실시예들을 설명하기 위한 도면들이다.
도 5를 참조하면, 메모리 블록(MBk)은 비트 라인들(BL1~BLI)과 소스 라인(source line; SL) 사이에 연결된 다수의 셀 스트링들(cell strings; ST)을 포함할 수 있다. 예를 들면, 셀 스트링들(ST)은 비트 라인들(BL1~BLI)에 각각 연결되고, 소스 라인(SL)에 공통으로 연결될 수 있다. 셀 스트링들(ST)은 서로 유사하게 구성되므로, 이 중 제1 비트 라인(BL1)에 연결된 셀 스트링(ST)을 예를 들어 설명하면 다음과 같다.
셀 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(source select transistor; SST), 제1 내지 제n 메모리 셀들(memory cells; F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)의 개수는 도 5에 도시된 개수로 한정되지 않는다. 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 제1 메모리 셀(F1) 사이에 연결될 수 있다. 제1 내지 제n 메모리 셀들(F1~Fn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 제n 메모리 셀(Fn)과 제1 비트 라인(BL1) 사이에 연결될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀들(F1~Fn) 사이 또는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 더 연결될 수도 있다
서로 다른 셀 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(source select line; SSL)에 연결될 수 있고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(word lines; WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(drain select lines; DSL)에 연결될 수 있다. 여기서, 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 예를 들면, 서로 다른 셀 스트링들(ST)에 포함된 메모리 셀들(F1~Fn) 중 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1)의 그룹이 하나의 페이지(PG)가 될 수 있다. 프로그램 및 리드 동작들은 페이지(PG) 단위로 수행될 수 있다.
도 6을 참조하면, 메모리 블록(MBK)은 3차원으로 구성될 수 있다.
3차원 구조로 구현된 메모리 블록(MBk)은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 다수의 셀 스트링들(ST)을 포함할 수 있다. 또는, 소스 라인(SL) 대신 웰(well)이 형성될 수도 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다.
더욱 구체적으로 설명하면, 셀 스트링들(ST)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있다. 셀 스트링들(ST)은 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수에 한정되지 않으며, 메모리 장치(1100)에 따라 다를 수 있다. 셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에는 콘택 플러그(CT)가 더 형성될 수도 있다.
도 7을 참조하면, 메모리 블록(MBk)은 도 6과 다른 3차원 구조로 구성될 수 있다.
3차원 구조로 구현된 메모리 블록(MBk)은 기판 상에 수직한 방향(Z 방향)의 U자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 연결되며 쌍을 이루는 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 게이트(pipe gate; PG)를 통해 서로 연결되어 U자 구조를 이룰 수 있다. 파이프 게이트(PG)는 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있고, 드레인 스트링들(ST_D)은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D) 및 소스 스트링들(ST_S)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있으며, 제2 방향(Y)을 따라 드레인 스트링들(ST_D)과 소스 스트링들(ST_S)이 서로 교대로 배열될 수 있다. 드레인 스트링들(ST_D)은 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은 서로 이격되어 적층된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 게이트(PG)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장될 수 있다.
메모리 블록들(MBk)은 도 5 내지 도 7에서 설명한 구조 외에도 다양한 구조로 구현될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 컨트롤러의 저장부(storage unit)에 저장되는 테이블들(tables)을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러의 저장부는 SRAM(1230)으로 구현될 수 있다. SRAM(1230)에는 다양한 세그먼트들이 저장된 테이블들(1231, 1232, 1233, 1234)이 포함될 수 있다. SRAM(1230)은 동작 속도가 매우 빠르며, 신뢰도가 매우 높기 때문에, 주로 메모리 시스템의 동작에 관련된 중요한 데이터를 저장할 수 있다. 예를 들면, SRAM(1230)은 제1 테이블(1231), 제2 테이블(1232), 제3 테이블(1233) 및 제4 테이블(1234)을 포함할 수 있다. 제1 테이블(1231)에는 논리 세그먼트(logical segment)의 위치를 나타내는 L1 세그먼트들(L1 segments)이 저장될 수 있다. 제2 테이블(1232)에는 데이터가 실제로 저장된 위치를 나타내는 L2 세그먼트들(L2 segments)이 저장될 수 있다. 제3 테이블(1233)에는 메모리 장치(1100)에서 데이터가 저장된 물리적 정보인 물리적/논리적(physical/logical) 세그먼트들(P2L segments)이 저장될 수 있다. 제4 테이블(1234)에는 호스트(2000)가 요청한 논리적 정보인 논리적/물리적(logical/ physical) 세그먼트들(L2P segments)이 저장될 수 있다.
또한, 본 실시예에서는 각 테이블에 저장된 세그먼트들의 에러를 검출 및 정정하기 위한 패리티들(parities)이 제1 내지 제4 테이블들(1231~1234) 각각에 저장될 수 있다. 예를 들면, 제1 테이블(1231)의 제1 패리티 저장부(1231P)에는 제1 테이블(1231)에 저장된 L1 세그먼트들(L1 segments)의 에러를 검출 및 정정하기 위한 패리티(PR)가 저장될 수 있다. 나머지 제2 내지 제4 테이블들(1232~1234)에도 제2 내지 제4 패리티 저장부들(1232P~1234P)이 포함될 수 있으며, 제2 내지 제4 패리티 저장부들(1232P~1234P) 각각에는 각 테이블이 저장된 세그먼트들의 에러를 검출 및 정정하기 위한 패리티(PR)가 저장될 수 있다.
제1 내지 제4 패리티 저장부들(1231P~1234P)에 저장된 패리티들(PR)은 제1 내지 제4 테이블들(1231~1234)에 저장된 세그먼트들(L1 segments, L2 segments, P2L segments 및 L2P segments)이 바뀔 때마다 업데이트될 수 있다. 예를 들면, 제1 테이블(1231)에 저장된 L1 세그먼트(L1 segment)가 새로 입력될 때마다 제1 패리티 저장부(1231P)에 저장된 패리티(PR)는 업데이트될 수 있다. 제2 내지 제4 패리티 저장부들(1232P~2134P)도 각 테이들에 입력되거나 가변되는 세그먼트에 따라 업데이트될 수 있다. 또한, 제1 내지 제4 패리치 저장부들(1231P~1234P)에 저장되는 패리티들(PR)의 용량은 각 테이블에 저장되는 세그먼트들의 비트에 따라 설정될 수 있다. 예를 들면, 제1 테이블(1231)에 저장되는 L1 세그먼트가 2 바이트(byte)인 경우, 제1 패리티 저장부(1231P)에 저장되는 패리티도 2 바이트로 생성될 수 있다. 예를 들면, 제3 테이블(1233)에 저장되는 P2L 세그먼트가 4 바이트인 경우, 제3 패리티 저장부(1233P)에 저장되는 패리티도 4 바이트로 생성될 수 있다.
제1 내지 제4 패리티 저장부들(1231P~1234P)에 저장되는 패리티들(PR)의 생성 방법을 설명하기 위하여, 제1 테이블(1231)을 예를 들어 설명하면 다음과 같다.
1 page L1 segment
2 page null
3 page null
... null
n page null
1231p null→1PR
(1PR=1page XOR null)
‘표 1’을 참조하면, 제1 테이블(1231)의 모든 페이지들(1-n page)이 비어있는 상태(null)에서 제1 페이지(1 page)에 L1 세그먼트(L1 segment)가 입력되면, 연산기(도 2의 1270)는 제1 페이지(1 page)에 입력된 L1 세그먼트(L1 segment)와 제1 패리티 저장부(1231P)에 저장된 초기 패리티(null)를 연산하여 제1 패리티(1PR)를 생성할 수 있다. 제1 패리티(1PR)는 제1 패리티 저장부(1231P)에 저장될 수 있다. 여기서, 제1 패리티 저장부(1231P)에 저장되어 있던 초기 패리티는 사용자에 따라 다르게 설정될 수 있다. 예를 들면, 초기 패리티는 모두 ‘0’ 또는 ‘1’로 설정될 수 있다.
1 page L1 segment
2 page L1 segment
3 page null
... null
n page null
1231p 1PR→2PR
(2PR=2page XOR 1PR)
‘표 2’를 참조하면, 제1 테이블(1231)의 제1 페이지(1 page)에 L1 세그먼트(L1 segment)가 저장된 상태에서, 제2 페이지(2 page)에 새로운 L1 세그먼트(L1 segment)가 입력되면, 연산기(1270)는 제2 페이지(2 page)에 입력된 L1 세그먼트(L1 segment)와 제1 패리티(1PR)를 연산하여 제2 패리티(2PR)를 생성할 수 있다. 제2 패리티(2PR)는 에러 검출 동작이 완료될 때까지 연산기(1270) 내부에 임시로 저장될 수 있다. 에러 검출 동작이 완료되면 제2 패리티(2PR)는 제1 패리티 저장부(1231P)에 저장될 수 있다. 즉, 제2 페이지(2 page)에 L1 세그먼트(L1 segment)가 새로이 입력되면, 제1 패리티 저장부(1231P)에 저장된 제1 패리티(1PR)는 제2 패리티(2PR)로 업데이트될 수 있다. 예를 들면, 연산기(1270)는 제2 페이지(2 page)에 입력된 L1 세그먼트(L1 segment)와 제1 패리티(1PR)를 XOR 연산하고, 연산 결과로써 제2 패리티(2PR)를 생성할 수 있다.
1 page L1 segment
2 page L1 segment
3 page L1 segment
... null
n page null
1231p 2PR→3PR
(3PR=3page XOR 2PR)
‘표 3’을 참조하면, 제1 테이블(1231)의 제1 및 제2 페이지들(1 page 및 2 page)에 L1 세그먼트들(L1 segment)이 저장된 상태에서, 제3 페이지(3 page)에 새로운 L1 세그먼트(L1 segment)가 입력되면, 연산기(1270)는 제3 페이지(3 page)에 입력된 L1 세그먼트(L1 segment)와 제2 패리티(2PR)를 연산하여 제3 패리티(3PR)를 생성할 수 있다. 제3 패리티(3PR)는 에러 검출 동작이 완료될 때까지 연산기(1270) 내부에 임시로 저장될 수 있다. 에러 검출 동작이 완료되면 제3 패리티(3PR)는 제1 패리티 저장부(1231P)에 저장될 수 있다. 즉, 제3 페이지(3 page)에 L1 세그먼트(L1 segment)가 새로이 입력되면, 제1 패리티 저장부(1231P)에 저장된 제2 패리티(2PR)는 제3 패리티(3PR)로 업데이트될 수 있다. 예를 들면, 연산기(1270)는 제3 페이지(3 page)에 입력된 L1 세그먼트(L1 segment)와 제2 패리티(2PR)를 XOR 연산하고, 연산 결과로써 제3 패리티(3PR)를 생성할 수 있다.
이러한 방식으로, 제1 테이블(1231)이 업데이트될 때마다 제1 패리티 저장부(1231P)도 업데이트될 수 있다.
제1 패리티 저장부(1231P)가 업데이트될 때마다 연산기(1270)는 업데이트되기 이전의 패리티와 업데이트된 이후의 패리티를 서로 비교하고, 비교 결과에 따라 에러를 검출할 수 있다. 예를 들면, 업데이트되기 이전의 패리티가 제1 패리티(1PR)이고 업데이트된 이후의 패리티가 제2 패리티(2PR)라고 가정하면, 연산기(1270)는 제1 패리티(1PR)와 비교하여 제2 패리티(2PR)에서 반전된 비트가 검출되면 테이블에 에러가 포함된 것으로 판단하고, 제2 패리티(2PR)에서 반전된 비트가 검출되지 않으면 테이블에 에러가 포함되지 않은 것으로 판단할 수 있다.
비트 반전기(1280)는 에러가 검출되면 SRAM(1230)에서 에러를 정정할 수 있다. 예를 들면, 비트 반전기(1280)는 에러 비트의 위치 정보에 따라 병렬 패리티(parallel parity) 에러 정정 방식으로 에러가 발생한 테이블 및 페이지를 찾고, 에러가 발생한 비트를 반전시켜 에러를 정정할 수 있다.
상술한 방법에 따라, 나머지 제2 내지 제4 테이블들(1232~1234)도 세그먼트들(segments)이 업데이트될 때마다 패리티를 업데이트하고, 업데이트된 패리티를 사용하여 에러를 검출 및 정정할 수 있다. 만약, 에러가 검출되지 않았으면 업데이트된 테이블의 세그먼트들은 메모리 장치(도 1의 1100)로 전송될 수 있다. 만약, 에러가 검출되면 상술한 방법에 따라 에러가 정정된 세그먼트들이 메모리 장치(1100)로 전송될 수 있다. 이처럼, SRAM(1230)에 저장된 세그먼트들(segments)의 에러를 검출 및 정정한 후, 에러가 정정된 세그먼트들을 메모리 장치(1100)로 전송함으로써, 메모리 장치(1100)의 동작 신뢰도가 개선될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치의 메모리 블록들에 저장되는 세그먼트들(segments)을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 장치(1100)는 데이터 블록 그룹(DBG)과 맵 블록 그룹(MBG)에 각각 포함되는 다수의 메모리 블록들을 포함할 수 있다. 도 4에서 상술한 바와 같이, 데이터 블록 그룹(DBG)에 포함된 메모리 블록들에는 사용자 데이터가 저장될 수 있고, 맵 블록 그룹(MBG)에 포함된 메모리 블록들(MBK-3 내지 MBK)에는 메모리 컨트롤러(도 2의 1200)에서 전송된 테이블과 관련된 세그먼트들이 저장될 수 있다. 예를 들면, 에러 검출 및 정정 동작이 완료된 SRAM(도 8의 1230)에서 출력된 테이블과 관련된 세그먼트들이 맵 블록 그룹(MBG)에 포함된 메모리 블록들(MBK-3 내지 MBK)에 저장될 수 있다. 예를 들면, 제k-3 메모리 블록(MBk-3)에는 SRAM(1230)의 제1 테이블(도 8의 1231)에 저장된 L1 세그먼트들(L1 segments)이 저장될 수 있다. 제k-2 메모리 블록(MBk-2)에는 SRAM(1230)의 제2 테이블(도 8의 1232)에 저장된 L2 세그먼트들(L2 segments)이 저장될 수 있다. 제k-1 메모리 블록(MBk-1)에는 SRAM(1230)의 제3 테이블(도 8의 1233)에 저장된 P2L 세그먼트들(P2L segments)이 저장될 수 있다. 제k 메모리 블록(MBk)에는 SRAM(1230)의 제4 테이블(도 8의 1234)에 저장된 L2P 세그먼트들(L2P segments)이 저장될 수 있다.
메모리 장치(1100)는 맵 블록 그룹(MBG)에 저장된 세그먼트들(segments)과 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read), 소거(erase), 가비지 콜렉션(garbage collection) 또는 웨어 레벨링(wear leveling) 등의 동작들을 수행할 수 있다.
메모리 컨트롤러(1100)가 SRAM(1231)에 저장된 세그먼트들의 에러를 검출 및 정정하는 구체적인 방법을 설명하면 다음과 같다.
도 10은 본 발명의 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 메모리 컨트롤러(도 1의 1200)는 호스트(도 1의 2000)가 요청한 작업을 처리하기 위하여 테이블을 관리할 수 있다. 예를 들면, 메모리 컨트롤러 (1200)는 호스트(2000)가 지정한 위치 그대로 메모리 장치(도 1의 1100)에 데이터를 저장하지 않고, 메모리 장치(1100)의 상태에 따라 지정된 위치에 데이터를 저장할 수 있다. 따라서, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 테이블을 관리할 수 있다. 이를 위해, 메모리 컨트롤러(1200)는 테이블을 저장하기 위한 저장부를 포함하며, 저장부로써 SRAM(도 2의 1230)이 주로 사용될 수 있다. 이하, 도 10에서 설명되는 ‘저장부’는 SRAM(1230)일 수 있다. 저장부에 저장된 세그먼트들의 에러 검출 및 정정 방법을 구체적으로 설명하면 다음과 같다.
호스트(2000)로부터 작업 요청이 수신되면, 메모리 컨트롤러(1200)는 저장부의 테이블에 저장된 세그먼트들에 대한 패리티(parity)를 생성할 수 있다(S101 단계).
메모리 컨트롤러(1200)는 저장부가 업데이트되었는지를 판단할 수 있다(S102 단계). 예를 들면, 저장부는 다수의 테이블들을 포함할 수 있는데, 호스트로부터 새로운 작업 요청이 수신되면(예), 해당 작업에 대한 테이블에 세그먼트가 입력되어 저장부가 업데이트될 수 있다. 또는, 기존 작업에 대한 요청만 수신되는 경우에는(아니오), 메모리 컨트롤러(1200)의 저장부는 업데이트되지 않을 수 있다. 저장부가 업데이트되지 않았으면(아니오), 메모리 컨트롤러(1200)는 저장부에 저장된 세그먼트들을 메모리 장치(1100)로 전송할 수 있다(S105 단계).
‘S102 단계’에서 저장부가 업데이트된 것으로 판단되면(예), 저장부에 저장된 세그먼트들과 패리티를 연산하여 에러 비트를 검출할 수 있다(S103 단계). 예를 들면, 메모리 컨트롤러(1200)의 연산기(1270)는 새로이 입력된 세그먼트와 ‘S101 단계’에서 생성된 패리티를 연산하여 새로운 패리티를 생성할 수 있다. 만약, 새로 생성된 패리티에서 반전된 비트가 검출되면, 메모리 컨트롤러(1200)는 세그먼트에 에러가 발생한 것으로 판단할 수 있다.
‘S103 단계’에서 에러가 검출되면, 메모리 컨트롤러(1200)는 에러 비트를 복구하여 세트먼트들을 다시 저장할 수 있다(S104). 에러 비트를 복구하는 방법은 다양하게 이루어질 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)에 리커버리(recovery) 동작을 요청하고, 이에 응답하여 호스트(2000)는 에러가 발생한 작업 요청을 다시 수행할 수 있다. 즉, 호스트(2000)가 요청한 작업 요청에 따라 메모리 컨트롤러(1200)의 테이블에 새로 저장된 세그먼트들에서 에러 비트가 검출된 것이므로, 해당 세그먼트들을 다시 저장하여 에러를 제거할 수 있다. 또는, 메모리 컨트롤러(1200) 자체적으로 에러가 발생한 테이블의 비트를 반전시켜 에러를 정정하는 복구 동작을 수행할 수도 있다. 예를 들면, 메모리 컨트롤러(1200)는 병렬 패리티(parallel parity) 에러 정정 방식을 토대로 에러를 정정할 수 있다. 예를 들면, 비트 반전기(1280)는 에러가 발생한 위치의 비트를 반전시켜 에러를 복구할 수도 있다.
이어서, 메모리 컨트롤러(1200)는 에러가 정정된 세그먼트들을 메모리 장치(1100)로 전송할 수 있다.
도 10에서는 메모리 장치(1200)의 저장부에 저장된 세그먼트들의 에러를 검출하고, 검출된 에러를 정정하는 방법에 대하여 설명되었다. 이러한 에러 정정 동작을 기초로 하여 메모리 컨트롤러는 다양한 동작을 수행할 수 있다. 이에 대하여 도 11을 참조하여 설명하도록 한다.
도 11은 본 발명의 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 메모리 시스템(도 1의 1000)의 파워(power)가 온(ON) 되면, 메모리 시스템(1000)은 부팅 루프(booting loop)와 맵 업데이트 루프(map update loop)를 순차적으로 수행할 수 있다.
부팅 루프에서는, 메모리 컨트롤러(1200)에 저장된 히스토리를 체크하고(S111 단계), 리드 캐시 테이블(read cache table; RCT) 및 L1 테이블을 순차적으로 로드(load)할 수 있다(S112 및 S113 단계들). 여기서, 히스토리는 메모리 시스템(1000)이 파워 오프(off)되기 전에 저장된 메모리 시스템(1000)의 동작과 관련된 정보를 포함할 수 있다. 리드 캐시 테이블(RCT)에는 최근에 전송되거나 자주 사용되는 데이터가 저장될 수 있다. L1 테이블에는 논리 세그먼트(logical segment)의 위치를 나타내는 L1 세그먼트들(L1 segments)이 저장될 수 있다. L1 테이블이 로드(load) 되면, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 오픈 블록(open block)을 체크할 수 있다(S114 단계).
맵 업데이트 루프가 시작되면, 메모리 컨트롤러(1200)는 P2L 테이블을 체크할 수 있다(S121 단계). P2L 테이블에는 메모리 장치(1100)에 데이터가 저장된 물리적 정보인 물리적/논리적(physical/logical) 세그먼트들(P2L segments)이 저장될 수 있다. 만약, P2L 테이블에 저장 공간이 없다면(full), 메모리 컨트롤러(1200)는 P2L 테이블의 에러를 검출할 수 있다(S122 단계). P2L 테이블에서 에러가 검출되면(fail), 메모리 컨트롤러(1200)는 검출된 에러를 정정하기 위한 리커버리 동작을 호스트(2000)에 요청할 수 있다(S123 단계). ‘S122 단계’와 ‘S123 단계’에서 에러 검출 및 리커버리 동작은 도 10에서 상술한 방법에 따라 수행될 수 있다. 예를 들면, 에러가 검출되면 메모리 컨트롤러(1200)는 호스트(2000)에 리커버리 동작을 요청할 수 있고, 이에 응답하여 호스트(2000)는 메모리 컨트롤러(1200)에 다시 작업 요청을 할 수 있다. ‘S123 단계’가 수행된 후, 부팅 루프가 다시 수행될 수 있다. 예를 들면, P2L 테이블에서 에러가 발생하지 않을 때까지 S111 내지 S123 단계들이 반복될 수 있다. 도면에는 도시되지 않았으나, S111 내지 S123 단계들이 무한 반복되는 것을 방지하기 위하여, 반복 횟수가 설정된 횟수에 도달하면 메모리 컨트롤러(1200)는 에러가 발생한 테이블을 배드(bad) 테이블로 처리한다.
‘S122 단계’에서 에러가 검출되지 않았으면(pass), 메모리 컨트롤러(1200)의 SRAM(도 2의 1230)에 저장된 P2L 테이블에 저장된 세그먼트들은 메모리 장치(1100)로 전송될 수 있고, 메모리 장치(1100)는 P2L 세그먼트들을 맵 블록 그룹(도 9의 MBG)에 포함된 메모리 블록(MBk-1)에 기록할 수 있다(S124 단계).
‘S121 단계’에서 P2L 테이블에 저장 공간이 남아 있거나(not full), ‘S124 단계’가 완료되면, 메모리 컨트롤러(1200)는 L2 테이블을 업데이트할 수 있다. L2 테이블에는 데이터가 실제로 저장된 메모리 장치(1100) 및 메모리 블록의 위치를 나타내는 L2 세그먼트들(L2 segments)이 저장될 수 있다. 이어서 리드 캐시 테이블(RCT)이 다시 로드(load)되고(S126 단계), 메모리 컨트롤러(1200)는 L1 테이블을 업데이트할 수 있다(S127 단계). 다만, L2 테이블 및 P2L 테이블에 저장된 세그먼트들이 바뀌지 않았으면 ‘S127 단계’에서 L1 테이블이 업데이트되더라도 이전 세그먼트들이 유지될 수 있다.
이어서, 메모리 컨트롤러(1200)는 서든 파워 오프(sudden power off; SPO) 기록이 있는지 체크할 수 있다(S128 단계). 서든 파워 오프(SPO) 기록이 없으면(아니오), 메모리 컨트롤러(1200)는 부팅 루프 및 맵 업데이트 루프에서 수행된 작업의 히스토리를 저장할 수 있다(S131 단계).
만약, ‘S128 단계’에서 서든 파워 오프(SPO)가 발생한 기록이 있다면(예), 메모리 컨트롤러(1200)는 테이블의 신뢰도를 개선하기 위하여 L1 테이블 및 P2L 테이블의 에러를 다시 검출할 수 있다(S129 단계). ‘S129 단계’에서 에러가 검출되지 않으면(pass) 메모리 컨트롤러(1200)는 부팅 루프 및 맵 업데이트 루프에서 수행된 작업의 히스토리를 저장할 수 있다(S131 단계).
만약, ‘S129 단계’에서 에러가 검출되면(fail), 메모리 컨트롤러(1200)는 에러가 발생한 테이블에서 검출된 에러를 정정하기 위한 리커버리 동작을 호스트(2000)에 요청할 수 있다(S130). ‘S129 단계’와 ‘S130 단계’에서 에러 검출 및 리커버리 동작은 도 10에서 상술한 방법에 따라 수행될 수 있다. ‘S130 단계’에서 리커버리 동작이 완료되면, 부팅 루프가 다시 수행될 수 있다.
상술한 도 11의 실시예에서는 메모리 컨트롤러(1200)의 저장부, 예를 들면 SRAM(1230)에 저장된 테이블의 에러를 검출 및 정정하는 방법을 설명하였으나, SRAM(12130) 외에도 다양한 저장장치들에서 에러 검출 및 정정하는 방법이 적용될 수 있다.
도 12는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 13은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 14는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 15는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 2000: 호스트
1210: 버퍼 메모리 1220: CPU
1230: SRAM 1240: 호스트 인터페이스
1250: ECC 1260: 메모리 인터페이스
1270: 연산기 1280: 비트 반전기
DBG: 데이터 블록 그룹 MBG: 맵 블록 그룹
PG: 페이지 PR: 패리티

Claims (20)

  1. 호스트와 메모리 장치 사이에서 데이터를 통신하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    다양한 세그먼트들(segments)이 저장된 테이블들이 포함된 저장부; 및
    상기 세그먼트들의 에러를 검출하기 위한 연산 동작을 수행하는 연산기를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 저장부는 SRAM으로 구현된 메모리 시스템.
  3. 제1항에 있어서,
    상기 저장부는,
    논리 세그먼트(logical segment)의 위치를 나타내는 L1 세그먼트들(L1 segments)이 저장되는 제1 테이블;
    데이터가 실제로 저장된 위치를 나타내는 L2 세그먼트들(L2 segments)이 저장되는 제2 테이블;
    상기 메모리 장치에서 데이터가 저장된 물리적 정보인 물리적/논리적(physical/logical) 세그먼트들(P2L segments)이 저장되는 제3 테이블; 및
    상기 호스트가 요청한 논리적 정보인 논리적/물리적(logical/physical) 세그먼트들(L2P segments)이 저장되는 제4 테이블을 포함하는 메모리 시스템.
  4. 제1항에 있어서, 상기 연산기는,
    상기 세그먼트들과 패리티를 XOR 연산하여 새로운 패리티를 생성하고,
    상기 패리티와 상기 새로운 패리티를 서로 비교하여, 상기 새로운 패리티에서 반전된 비트가 검출되면 상기 세그먼트들에 에러가 발생한 것으로 판단하는 메모리 시스템.
  5. 제4항에 있어서, 상기 연산기는,
    상기 새로운 패리티에서 반전된 비트를 검출하는 동안 상기 새로운 패리티를 임시 저장하고,
    상기 반전된 비트를 검출한 후에는 상기 새로운 패리티를 상기 저장부로 전송하도록 구성된 메모리 시스템.
  6. 제1항에 있어서, 상기 연산기는,
    상기 테이블이 업데이트될 때마다 상기 새로운 패리티를 생성하고, 에러를 검출하기 위한 연산을 수행하는 메모리 시스템.
  7. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 연산기에 의해 에러가 검출되면, 상기 호스트에 리커버리(recovery) 동작을 요청하는 메모리 시스템.
  8. 제1항에 있어서, 상기 호스트는,
    상기 리커버리(recovery) 동작 요청에 따라 이전에 요청한 작업을 다시 요청하는 메모리 시스템.
  9. 다양한 세그먼트들이 저장되는 테이블;
    상기 세그먼트들의 에러를 검출하기 위한 패리티가 저장되는 패리티 저장부;
    상기 패리티를 생성하기 위한 연산을 수행하는 연산기;
    상기 세그먼트들에서 에러가 검출된 경우, 상기 검출된 에러를 정정하기 위한 비트 반전기; 및
    상기 에러가 정정된 상기 세그먼트들을 메모리 장치로 전송하도록 상기 연산기 및 상기 비트 반전기를 제어하는 CPU를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 연산기가 상기 패리티를 생성하기 이전에,
    상기 패리티 저장부에는 초기 패리티가 저장되는 메모리 시스템.
  11. 제10항에 있어서,
    상기 초기 패리티는 모두 ‘0’ 또는 ‘1’로 설정되는 메모리 시스템.
  12. 제9항에 있어서,
    상기 패리티의 용량은 상기 테이블에 저장되는 세그먼트에 따라 결정되는 메모리 시스템.
  13. 제10항에 있어서,
    상기 연산기는 상기 테이블에 입력되는 첫 번째 세그먼트와 상기 초기 패리티를 연산하여 제1 패리티를 생성하고,
    상기 테이블에 새로운 세그먼트가 입력되면, 상기 새로운 세그먼트와 상기 제1 패리티를 연상하여 제2 패리티를 생성하고,
    상기 제1 패리티와 상기 제2 패리티를 서로 비교하여 상기 테이블에서 에러를 검출하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 연산기는 XOR 연산을 수행하여 상기 패리티를 생성하는 메모리 시스템.
  15. 제9항에 있어서,
    상기 비트 반전기는 병렬 패리티(parallel parity) 에러 정정 방식으로 에러가 발생한 비트의 위치를 찾고, 상기 에러가 발생한 비트를 반전시키는 메모리 시스템.
  16. 제1 패리티를 패리티 저장부에 입력하는 단계;
    테이블에 세그먼트를 입력하는 단계;
    상기 세그먼트와 상기 제1 패리티를 연산하여 제2 패리티를 생성하는 단계; 및
    상기 제1 및 제2 패리티들을 서로 비교하여 상기 세그먼트에서 에러를 검출하는 단계; 및
    상기 검출된 에러를 정정하기 위한 리커버리 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 패리티가 초기 패리티인 경우,
    상기 제1 패리티는 모두 ‘0’ 또는 ‘1’로 입력되는 메모리 시스템의 동작 방법.
  18. 제16항에 있어서,
    상기 제2 패리티를 생성하기 위하여 XOR 연산이 수행되는 메모리 시스템의 동작 방법.
  19. 제16항에 있어서,
    상기 세그먼트에서 에러를 검출하는 단계에서,
    상기 제1 및 제2 패리티들을 비교하여, 상기 제2 패리티에서 반전된 비트가 검출되면 상기 세그먼트에 상기 에러가 포함된 것으로 판단하고,
    상기 제2 패리티에서 상기 반전된 비트가 검출되지 않으면 상기 세그먼트에 상기 에러가 포함되지 않은 것으로 판단하는 메모리 시스템의 동작 방법.
  20. 제16항에 있어서,
    상기 리커버리 동작은,
    에러가 발생한 세그먼트를 상기 테이블에 다시 저장하여 수행되는 메모리 시스템의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210023585A (ko) * 2019-08-23 2021-03-04 삼성전자주식회사 데이터 신뢰성을 향상한 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210050661A (ko) * 2019-10-29 2021-05-10 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
KR20210128224A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 스토리지 장치 및 그것의 동작 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3699516A (en) * 1971-01-18 1972-10-17 Bell Telephone Labor Inc Forward-acting error control system
JPS60183653A (ja) * 1984-03-01 1985-09-19 Toshiba Corp ビツト・エラ−検出機能を備えたメモリ
US5291498A (en) * 1991-01-29 1994-03-01 Convex Computer Corporation Error detecting method and apparatus for computer memory having multi-bit output memory circuits
US5974544A (en) * 1991-12-17 1999-10-26 Dell Usa, L.P. Method and controller for defect tracking in a redundant array
US8464093B1 (en) 2004-09-03 2013-06-11 Extreme Networks, Inc. Memory array error correction
US7721181B2 (en) * 2007-07-11 2010-05-18 Macronix International Co., Ltd. Memory and 1-bit error checking method thereof
CN103984587B (zh) * 2008-06-12 2017-10-20 普安科技股份有限公司 储存虚拟化系统中更新实体储存装置的控制程序的方法
JP2010033287A (ja) * 2008-07-28 2010-02-12 Hitachi Ltd ストレージサブシステム及びこれを用いたデータ検証方法
US9244767B1 (en) * 2014-07-07 2016-01-26 Sandisk Technologies Inc. Data storage device with in-memory parity circuitry
US9507662B2 (en) * 2014-09-24 2016-11-29 Everspin Technologies, Inc. Expanded error correction codes
KR102254102B1 (ko) * 2015-01-23 2021-05-20 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US20170005672A1 (en) 2015-07-01 2017-01-05 Samsung Electronics Co., Ltd. Partial parity ecc checking mechanism with multi-bit hard and soft error correction capability
KR20170061221A (ko) * 2015-11-25 2017-06-05 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10372341B2 (en) * 2017-06-28 2019-08-06 Western Digital Technologies, Inc. Non-volatile storage device system with page based remapping
KR20190090635A (ko) * 2018-01-25 2019-08-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210023585A (ko) * 2019-08-23 2021-03-04 삼성전자주식회사 데이터 신뢰성을 향상한 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법
US11256563B2 (en) 2019-08-23 2022-02-22 Samsung Electronics Co., Ltd. Memory controller with high data reliability, a memory system having the same, and an operation method of the memory controller

Also Published As

Publication number Publication date
CN109101361B (zh) 2022-04-05
US20180373586A1 (en) 2018-12-27
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