KR20190043860A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 데이터가 저장되는 다수의 페이지들이 포함된 메모리 칩들; 및 상기 메모리 칩들에 포함된 상기 페이지들에 대한 패리티(parity)를 저장하고, 상기 메모리 칩들 중 선택된 메모리 칩에 대한 리드 커맨드가 생성되면, 상기 메모리 칩들 중 비선택된 메모리 칩들의 상기 페이지들을 리드하고, 상기 리드된 데이터와 상기 패리티를 연산하여 상기 선택된 메모리 칩의 페이지의 데이터를 구하는 메모리 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operation method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 칩킬(chipkill) 기술을 사용하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이에서 데이터 통신을 제어할 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시예는 칩킬(chipkill) 기술을 사용하여 리드 동작을 개선할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 다수의 페이지들이 포함된 메모리 칩들; 및 상기 메모리 칩들에 포함된 상기 페이지들에 대한 패리티(parity)를 저장하고, 상기 메모리 칩들 중 선택된 메모리 칩에 대한 리드 커맨드가 생성되면, 상기 메모리 칩들 중 비선택된 메모리 칩들의 상기 페이지들을 리드하고, 상기 리드된 데이터와 상기 패리티를 연산하여 상기 선택된 메모리 칩의 페이지의 데이터를 구하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 다수의 메모리 칩들의 페이지들에 저장된 데이터를 연산하여 각 페이지 그룹마다 패리티를 생성하는 단계; 상기 메모리 칩들 중 비선택된 메모리 칩들의 페이지들의 리드 동작을 수행하는 단계; 및 상기 비선택된 메모리 칩들로부터 리드된 데이터와 상기 패리티를 연산하여 선택된 메모리 칩의 선택된 페이지의 데이터를 구하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 제1 내지 제i 메모리 칩들에 포함된 페이지들의 그룹 단위로 패리티를 생성하는 단계; 제1 리드 커맨드에 응답하여 상기 제1 메모리 칩에 포함된 제1 페이지의 제1 리드 동작을 수행하는 단계; 상기 제1 리드 동작의 에러 정정 동작을 수행하는 단계; 상기 에러 정정 동작이 페일(fail)되면, 상기 에러 정정 동작이 패스(pass)될 때까지 에러 리커버리(error recovery) 동작을 수행하는 단계; 및 상기 에러 리커버리 동작이 수행되는 동안 상기 제1 메모리 칩의 제2 페이지에 대한 제2 리드 커맨드가 생성되면, 상기 제1 메모리 칩을 제외한 나머지 메모리 칩들의 제2 페이지들의 데이터를 리드하고, 상기 리드된 데이터와 상기 제2 페이지에 대응되는 패리티를 연산하여 상기 제1 메모리 칩의 상기 제2 페이지의 데이터를 구하는 제2 리드 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 이전 리드 동작의 에러 리커버리 동작이 수행되는 동안 다른 어드레스에 대한 새로운 리드 커맨드가 입력되면, 상기 이전 리드 동작의 에러 리커버리 동작이 완료되기 이전에 상기 새로운 리드 커맨드에 대한 리드 동작을 수행할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 4는 메모리 장치를 설명하기 위한 도면이다.
도 5는 메모리 블록을 설명하기 위한 도면이다.
도 6은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 7은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 8은 칩킬(chipkill)을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 10은 도 9의 제2 리드 동작을 설명하기 위한 도면이다.
도 11은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 사용자 데이터를 저장하기 위한 메모리 장치(Memory Device; 1100)와 데이터를 일시 저장하기 위한 버퍼 메모리 장치(Buffer Memory Device; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100) 및 버퍼 메모리(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다. 메모리 장치(1100)는 전원 공급이 중단되어도 저장된 데이터가 유지되는 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구현될 수 있다. 버퍼 메모리(1300)는 휘발성 메모리 장치(Volatile Memory Device)로 구현될 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 메모리 셀들에 데이터를 프로그램(program)하거나 메모리 셀들에 저장된 데이터를 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 플래시 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리(1300) 사이의 데이터 교환을 제어하거나 또는 메모리 장치(1100를 제어하기 위한 시스템 데이터를 일시적으로 버퍼 메모리(1300)에 저장할 수 있다. 버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리(1300)에 일시 저장하고, 이후 버퍼 메모리(1300)에 일시 저장된 데이터를 메모리 장치(1100)로 전송하여 저장할 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리(1300)에 저장할 수 있다.
실시예에 따라, 버퍼 메모리(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다. 다른 예시로서 메모리 시스템(1000)은 버퍼 메모리(1300)를 포함하지 않을 수 있다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor Unit; 210), 메모리 버퍼부(Memory Buffer Unit; 220), 에러 정정부(ECC; 230), 칩킬 메모리(Chipkill Memory; 240), 호스트 인터페이스(Host Interface; 250), 버퍼 제어부(Buffer Control Circuit Unit; 260), 비휘발성 메모리 장치 인터페이스(Nonvotile Memory Device Interface; 270), 데이터 랜더마이저(Data Randomizer; 280), 버퍼 메모리 장치 인터페이스(Buffer Memory Device Interface; 290) 및 버스(Bus; 300)를 포함할 수 있다.
버스(300)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(210)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(210)는 호스트 인터페이스(250)를 통해 외부의 호스트(2000)와 통신하고, 메모리 장치 인터페이스(270)를 통해 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(210)는 버퍼 메모리 인터페이스(290)를 통해 버퍼 메모리(1300)와 통신할 수 있다. 또한 프로세서부(210)는 버퍼 제어부(260)를 통해 메모리 버퍼부(220)를 제어할 수 있다. 프로세서부(210)는 메모리 버퍼부(220)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서부(210)는 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 프로세서부(210)는 큐잉된 다수의 커맨드들을 순차적으로 메모리 장치(1100)에 전달할 수 있다. 예를 들면, 프로세서부(210)는 제1 리드 커맨드를 출력한 후 제2 리드 커맨드가 수신되면, 제1 리드 커맨드에 대응되는 리드 동작이 종료될 때가지 제2 리드 커맨드를 대기시킬 수 있다. 또는, 제1 리드 커맨드에 대응되는 리드 동작에서 에러 리커버리(error recovery) 동작이 진행 중인 경우, 프로세서부(210)는 에러 리커버리 동작이 진행되는 동안 칩킬 메모리(240)를 사용하여 제2 리드 커맨드에 대응되는 리드 동작을 수행할 수 있다.
메모리 버퍼부(220)는 프로세서부(210)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(220)는 프로세서부(210)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(220)는 프로세서부(210)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(220)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(230)는 에러 정정을 수행할 수 있다. 에러 정정부(230)는 메모리 장치 인터페이스(270)를 통해 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 장치 인터페이스(270)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(230)는 메모리 장치(1100)로부터 메모리 장치 인터페이스(270)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예를 들면, 에러 정정부(230)는 메모리 장치 인터페이스(270)의 구성 요소로서 메모리 장치 인터페이스(270)에 포함될 수 있다.
칩킬 메모리(240)는 칩킬(chipkill)을 수행하기 위한 패리티(parity)를 저장할 수 있다. 칩킬(chipkill)은 특정 메모리 칩에서 에러가 발생한 경우, 에러를 복구하기 위해 사용되는 기술로써, 공개된 기술이므로 구체적인 설명은 생략하도록 한다. 칩킬(chipkill)을 간략히 설명하면, 칩킬(chipkill)은 서로 다른 메모리 칩들의 데이터를 연산하여 패리티(parity)를 생성하고, 선택된 메모리 칩에서 에러가 발생하면, 선택된 메모리 칩을 제외한 나머지 메모리 칩들의 데이터와 패리티를 연산하여 선택된 메모리 칩의 데이터를 복구할 수 있는 기술이다. 여기서, 하나의 메모리 칩은 하나의 메모리 장치와 동일할 수 있다. 본 실시예에서는 에러 정정 동작뿐만 아니라, 일반적인 리드 동작에도 칩킬을 적용함으로써, 리드 동작 시간을 단축할 수 있다. 예를 들면, 특정 메모리 칩에서 리커버리(recovery) 동작과 같은 동작 시간이 오래 걸리는 동작 수행 시, 다른 리드 커맨드에 의해 리드 동작을 수행해야 하는 경우, 칩킬(chipkill)을 사용하면 리커버리 동작이 진행되는 동안에도 선택된 메모리 칩의 데이터를 빠르게 얻을 수 있다. 또는, 특정 메모리 칩의 리드 동작에서 소프트 디코딩(soft decoding)이 필요한 경우 칩킬을 사용하여 선택된 메모리 칩의 데이터를 빠르게 얻을 수 있다. 실시예에 따라, 메모리 컨트롤러(1200)는 칩킬 메모리(240)를 포함하지 않을 수도 있다. 칩킬 메모리(240)가 메모리 컨트롤러(1200)에 포함되지 않은 경우, 패리티는 메모리 장치(1100) 중 어느 하나의 메모리 장치(1100)에 저장될 수 있다.
호스트 인터페이스(250)는 프로세서부(210)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(250)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(260)는 프로세서부(210)의 제어에 따라, 메모리 버퍼부(220)를 제어하도록 구성될 수 있다.
메모리 장치 인터페이스(270)는 프로세서부(210)의 제어에 따라, 메모리 장치(1100)와 통신하도록 구성된다. 메모리 장치 인터페이스(270)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치(1100)와 통신할 수 있다.
예를 들면, 메모리 컨트롤러(1200)는 메모리 버퍼부(220) 및 버퍼 제어부(260)를 포함하지 않을 수 있다.
예를 들면, 프로세서부(210)는 코드를 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(210)는 메모리 컨트롤러(1200)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드를 로드(load)할 수 있다. 다른 예로서, 프로세서부(210)는 메모리 장치(1100)로부터 메모리 장치 인터페이스(270)를 통해 코드를 로드(load)할 수 있다.
데이터 랜더마이저(280)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(280)는 메모리 장치 인터페이스(270)를 통해 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 메모리 장치 인터페이스(270)를 통해 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(280)는 메모리 장치(1100)로부터 메모리 장치 인터페이스(270)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다. 예를 들면, 데이터 랜더마이저(280)는 메모리 장치 인터페이스(270)의 구성 요소로서 메모리 장치 인터페이스(270)에 포함될 수 있다.
예를 들면, 메모리 컨트롤러(1200)의 버스(300)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(250), 버퍼 제어부(260), 에러 정정부(230), 메모리 장치 인터페이스(270) 및 버퍼 메모리 인터페이스(290)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(250), 프로세서부(210), 버퍼 제어부(260), 메모리 장치 인터페이스(270) 및 버퍼 메모리 인터페이스(290)에 연결될 수 있다.
버퍼 메모리 인터페이스(290)는 프로세서부(210)의 제어에 따라 버퍼 메모리(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 인터페이스(290)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리(1300)와 통신할 수 있다. 예시로서 메모리 컨트롤러(1200)는 버퍼 메모리 인터페이스(290)를 포함하지 않을 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 도 3은 메모리 컨트롤러(1200)와 다수의 채널들(CH1 내지 CHk)을 통해 메모리 컨트롤러(1200)에 연결된 다수의 메모리 장치들(1100)을 포함한 메모리 시스템(1000)을 도시한 것이다.
도 3을 참조하면, 메모리 컨트롤러(1200)는 다수의 채널들(CH1 내지 CHk)을 통해 다수의 메모리 장치들(1100)과 서로 교신할 수 있다. 메모리 컨트롤러(1200)는 다수의 채널 인터페이스들(1201)을 포함할 수 있고, 다수의 채널들(CH1 내지 CHk) 각각은 다수의 채널 인터페이스들(1201) 중 어느 하나에 연결될 수 있다. 예를 들면, 제1 채널(CH1)은 제1 채널 인터페이스(1201)에 연결될 수 있고, 제2 채널(CH2)은 제2 채널 인터페이스(1201)에 연결될 수 있고, 제k 채널(CHk)은 제k 채널 인터페이스(1201)에 각각 연결될 수 있다. 다수의 채널들(CH1 내지 CHk) 각각은 하나 이상의 메모리 장치(1100)에 연결될 수 있다. 또한 서로 다른 채널에 연결된 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 예를 들면, 서로 다른 채널들(CH1 내지 CHk)에 연결된 메모리 장치들을 제1 메모리 그룹(MG1)으로 정의하고, 동일한 채널(CH1)에 연결된 메모리 장치들을 제2 메모리 그룹(MG2)으로 정의할 수 있다. 제1 메모리 그룹(MG1)에 포함된 메모리 장치들은 서로 다른 채널들(CH1~CHk)에 연결되므로 동시에 동작할 수 있고, 제2 메모리 그룹(MG2)에 포함된 메모리 장치들은 서로 동일한 채널(CH1~CHk 중 어느 하나)에 연결되므로 서로 다른 시간에 각각 동작할 수 있다.
하나의 채널에 연결된 메모리 장치들(1100)은 서로 다른 메모리 칩들(CHIP1~CHIPN)을 구성할 수 있다. 예를 들면, 하나의 채널에 N개의 메모리 장치들(1100)이 연결되면, 메모리 장치들(1100) 각각은 서로 다른 메모리 칩들(CHIP1~CHIPN)을 구성할 수 있다.
제1 채널(CH1)에 연결된 제1 내지 제N 메모리 칩들(CHIP1~CHIPN) 각각은 제1 채널(CH1)을 공유하므로 메모리 컨트롤러(1200)와 데이터 또는 커맨드를 제1 채널(CH1)을 통해 동시에 교신할 수 없고 순차적으로 교신할 수 있다. 다시 말하면, 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 메모리 칩(CHIP1)에 데이터를 전송하는 동안, 제1 채널(CH1)에 연결된 제2 내지 제N 메모리 칩들(CHIP2 ~ CHIPN)은 메모리 컨트롤러(1200)와 데이터 또는 커맨드를 교신할 수 없다. 다시 말하면, 제1 채널(CH1)을 공유하는 제1 내지 제N 메모리 칩들(CHIP1~CHIPN) 중 어느 하나가 제1 채널(CH1)을 점유하는 동안 제1 채널(CH1)에 연결된 다른 메모리 장치들(1100)은 제1 채널(CH1)을 점유할 수 없다.
제1 채널(CH1)의 제1 메모리 칩(CHIP1)과 제2 채널(CH2)의 제1 메모리 칩(CHPI1)은 메모리 컨트롤러(1200)와 서로 독립적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 메모리 칩(CHIP1)을 구성하는 제1 메모리 장치(1100)와 제1 채널(CH1) 및 제1 채널 인터페이스(1201)를 통해 데이터를 주고 받는 동안, 동시에 메모리 컨트롤러(1200)는 제2 채널(CH2)의 제1 메모리 장치(1100)와 제2 채널(CH2) 및 제2 채널 인터페이스(1201)를 통해 데이터를 주고 받을 수 있다.
메모리 시스템(1000)은 메모리 컨트롤러(1200)에 연결된 버퍼 메모리(1300)를 포함할 수 있다. 다른 예시로서 메모리 시스템(1000)은 버퍼 메모리(1300)를 포함하지 않을 수도 있다.
도 4는 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(410)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(410)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(420)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(420)을 제어하는 제어 로직(430)을 포함할 수 있다.
메모리 셀 어레이(410)는 다수의 메모리 블록들(BLK1~BLKm; m은 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKm)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(BLK1~BLKm)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(BLK1~BLKm)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKm)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(BLK1~BLKm)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(BLK1~BLKm)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(420)은 제어 로직(430)의 제어에 따라 선택된 메모리 블록(BLK1~BLKm 중 어느 하나)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(420)은 제어 로직(430)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(420)은 전압 생성 회로(voltage generating circuit; 421), 로우 디코더(row decoder; 422), 페이지 버퍼 그룹(page buffer group; 423), 컬럼 디코더(column decoder; 424), 입출력 회로(input/output circuit; 425) 및 센싱 회로(sensing circuit; 426)를 포함할 수 있다.
전압 생성 회로(421)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(421)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(421)는 제어 로직(430)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(BLKm)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(423)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(424)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(425)와 페이지 버퍼 그룹(423) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(424)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(425)와 데이터를 주고받을 수 있다.
입출력 회로(425)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(430)에 전달하거나, 데이터(DATA)를 컬럼 디코더(424)와 주고받을 수 있다.
센싱 회로(426)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(423)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(430)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(420)을 제어할 수 있다. 또한, 제어 로직(430)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 블록들(BLK1~BLKm)은 소거 동작의 단위(unit) 일 수 있다. 예를 들면, 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 서로 동시에 소거되며, 선별적으로 소거되지 못할 수 있다.
도 5는 메모리 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 블록(BLKm)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKm)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKm)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀(MC)은 2 이상의 비트 데이터를 저장할 수 있다. 이를 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 메모리 장치(1100)는 메모리 블록(BLKm)의 단위로 소거 동작을 수행할 수 있다. 이때 메모리 블록(BLKm)을 소거 단위 블록(erase unit block)이라고 부를 수 있다. 예를 들면, 하나의 메모리 블록(BLKm)에 저장된 데이터의 일부를 업데이트 하기 위해서는 해당 메모리 블록(BLKm)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(BLKm)에 프로그램 할 수 있다. 왜냐하면 메모리 장치(1100)의 동작에서 메모리 블록(BLKm)이 소거 동작의 단위일 경우, 메모리 블록(BLKm)에 저장된 데이터의 일부만 소거한 뒤 다시 새로운 데이터로 프로그램 할 수 없기 때문이다.
도 6은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 셀 어레이(410)는 다수의 메모리 블록들(BLK1~BLKm)을 포함할 수 있다. 제1 메모리 메모리 블록(BLK1)을 예를 들어 설명하면, 제1 메모리 블록(BLK1)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 6에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 6에서, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 6에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 7은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 셀 어레이(410)는 다수의 메모리 블록들(BLK1~BLKm)을 포함할 수 있다. 제1 메모리 블록(BLK1)을 예를 들어 설명하면, 제1 메모리 블록(BLK1)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKm) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 7에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 7의 제1 메모리 블록(BLK1)은 도 6의 제1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 8은 칩킬(chipkill)을 설명하기 위한 도면이다.
도 8을 참조하면, 선택된 메모리 칩의 리드 동작 중 에러(error)가 발생한 경우, 에러 리커버리(error recovery) 동작을 수행하여 데이터를 복구할 수 있다. 하지만, 에러 리커버리 동작으로도 데이터를 복구할 수 없는 경우를 대비하여 다수의 메모리 칩들에 대한 패리티(parity)를 생성하고, 칩킬 메모리(도 2의 240)에 패리티가 저장될 수 있다. 또는, 패리티는 메모리 칩들 중 어느 하나의 메모리 칩에 저장될 수도 있다.
칩킬은 선택된 메모리 칩에서 에러가 발생하면, 나머지 비선택된 메모리 칩들로부터 데이터를 리드하고, 리드된 데이터와 패리티를 연산하여 선택된 메모리 칩의 데이터를 복구하는 기술이다.
도 8에 도시된 제1 내지 제i 메모리 칩들(CHIP1~CHIPi)은 서로 다른 채널들에 연결된 칩들로써, 도 3의 제1 메모리 그룹(MG1)에 포함된 칩들일 수 있다. 예를 들면, 도 8의 제1 메모리 칩(CHIP1)은 제1 채널에 연결된 칩이고, 제2 메모리 칩(CHIP2)은 제2 채널에 연결된 칩이고, 제i 메모리 칩(CHIPi)은 제i 채널에 연결된 칩 일 수 있다. 제P 메모리 칩(CHIP_P)은 메모리 컨트롤러(도 2의 1200)에 포함된 칩킬 메모리(도 2의 240)일 수 있다.
제1 내지 제i 메모리 칩들(CHIP1~CHIPi)은 다수의 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 다수의 페이지들(Page1~Pagei)을 포함할 수 있다. 제P 메모리 칩(CHIP_P)은 제1 내지 제i 메모리 칩들(CHIP1~CHIPi)과 다르게 구성될 수 있으나, 적어도 각 메모리 블록의 페이지 수에 해당되는 페이지들을 포함할 수 있다.
도 8에 도시된 페이지들(Page1~Pagei)은 각 메모리 칩에 포함된 메모리 블록들 중 어느 하나의 메모리 블록에 포함된 페이지들일 수 있다.
제P 메모리 칩(CHIP_P)의 제1 페이지(Page1)에는 제1 내지 제i 메모리 칩들(CHIP1~CHIPi)의 제1 페이지들(Page1)에 대한 패리티(parity)가 저장될 수 있고, 제P 메모리 칩(CHIP_P)의 제2 페이지(Page2)에는 제1 내지 제i 메모리 칩들(CHIP1~CHIPi)의 제2 페이지들(Page2)에 대한 패리티(parity)가 저장될 수 있다. 이러한 방식으로 제P 메모리 칩(CHIP_P)의 제i 페이지(Pagei)에는 제1 내지 제i 메모리 칩들(CHIP1~CHIPi)의 제i 페이지들(Pagei)에 대한 패리티(parity)가 저장될 수 있다. 여기서, 메모리 칩들의 수와 페이지들의 수는 서로 다를 수 있다. 즉, 서로 다른 메모리 칩들에 포함된 제1 페이지들(Page1)의 그룹에 대한 패리티는 제P 메모리 칩(CHIP_P)의 제1 페이지(Pgae1)에 저장될 수 있고, 서로 다른 메모리 칩들에 포함된 제i 페이지들(Pagei)의 그룹에 대한 패리티는 제P 메모리 칩(CHIP_P)의 제i 페이지(Pgaei)에 저장될 수 있다. 다시 말하면, 각 메모리 칩들에 포함된 페이지들의 그룹 단위로 패리티가 생성될 수 있다.
제P 메모리 칩(CHIP_P)의 제1 내지 제i 페이지들(Page1~Pagei)에 저장되는 패리티들은 제1 내지 제i 메모리 칩들(CHIP1~CHIPi)의 제1 내지 제i 페이지들(Page1~Pagei)에 저장되는 데이터에 따라 달라질 수 있다. 예를 들면, 제1 내지 제i 메모리 칩들(CHIP1~CHIPi) 중 제1 메모리 칩(CHIP1)의 제1 페이지(Page1)에만 데이터가 프로그램된 경우, 제P 메모리 칩(CHIP_P)의 제1 페이지(Page1)에는 제1 메모리 칩(CHIP1)의 제1 페이지(Page1)에 대한 패리티가 저장될 수 있다. 제1 내지 제i 메모리 칩들(CHIP1~CHIPi) 중 제1 및 제2 메모리 칩들(CHIP1, CHIP2)의 제1 페이지들(Page1)에만 데이터가 프로그램된 경우, 제P 메모리 칩(CHIP_P)의 제1 페이지(Page1)에는 제1 및 제2 메모리 칩들(CHIP1, CHIP2)의 제1 페이지들(Page1)의 데이터가 XOR 연산된 결과 값이 패리티로써 저장될 수 있다. 예를 들면, 제1 내지 제i 메모리 칩들(CHIP1~CHIPi)의 제1 페이지들(Page1)에 데이터가 프로그램된 경우, 제P 메모리 칩(CHIP_P)의 제1 페이지(Page1)에는 제1 내지 제i 메모리 칩들(CHIP1~CHIPi)의 제1 페이지들(Page1)의 데이터가 XOR 연산된 결과 값이 패리티로써 저장될 수 있다. 따라서, 제1 내지 제i 메모리 칩들(CHIP1~CHIPi) 중 선택된 메모리 칩의 선택된 페이지에 저장된 데이터를 리드하기 위해, 제P 메모리 칩(CHIP_P)의 제1 내지 제i 페이지들(Page1~Pagei) 중 선택된 페이지에 대응되는 페이지의 패리티와 비선택된 메모리 칩들의 페이지들에 저장된 데이터를 XOR 연산할 수 있다. XOR 연산은 메모리 컨트롤러의 프로세서부(도 2의 210)에서 수행될 수 있다.
상술한 칩킬(chipkill)을 적용한 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
도 9는 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 제1 리드 동작(S900)이 시작된 후, 제1 리드 동작(S900)이 완료되지 않은 상태에서 메모리 컨트롤러(도 2의 1200)에 제2 리드 동작(S910)에 대한 리드 커맨드가 수신된 경우, 칩킬(chipkill)을 사용하여 제2 리드 동작(S910)이 수행될 수 있다. 구체적으로 설명하면 다음과 같다.
메모리 컨트롤러(1200)에 제1 리드 동작에 대한 커맨드가 입력되면, 메모리 컨트롤러(1200)는 제1 리드 커맨드(CMD_read1) 및 물리 어드레스(physical address)를 생성하고, 물리 어드레스에 따라 선택된 메모리 칩에 제1 리드 커맨드(CMD_read1) 및 물리 어드레스를 전송할 수 있다(S901). 제2 메모리 칩(CHIP2)의 제2 페이지(Page2)를 제1 리드 동작(S900)의 물리 어드레스로 가정하고 설명하도록 한다.
제2 메모리 칩(CHIP2)은 제1 리드 커맨드 및 물리 어드레스에 응답하여 선택된 제2 페이지(Page2)의 리드(Read) 동작을 수행할 수 있다(S902).
이어서, 제2 메모리 칩(CHIP2)의 제2 페이지(Page2)로부터 리드된 데이터에 대한 에러 정정 동작(ECC)이 수행될 수 있다(S903). 에러 정정 동작(ECC)은 메모리 컨트롤러(1200)의 에러 정정부(도 2의 230)에서 수행될 수 있다. 에러 정정 동작(ECC)이 패스(pass)되면 제2 메모리 칩(CHIP2)은 리드된 제1 데이터(read1)를 출력할 수 있고(Output; S904), 이로써 제1 리드 동작(S900)은 종료될 수 있다.
만약, 에러 정정 동작(ECC)이 페일(fail)되면 제2 메모리 칩(CHIP2)은 제2 페이지(Page2)에 대한 에러 리커버리(error recovery) 동작을 수행할 수 있다(S905). 에러 리커버리 동작(S905)이 시작되면(T1), 메모리 컨트롤러(1200)는 다수의 리드 전압들에 대한 코드들을 제2 메모리 칩CHIP2)에 전송하고, 제2 메모리 칩(CHIP2)은 전송된 코드들을 사용한 리드 동작들을 에러 정정 동작(ECC)이 패스(pass)될 때까지 반복할 수 있다. 따라서, 에러 리커버리 동작(S905)이 수행되는 시간(T1-T4)이 매우 길어질 수 있다.
종래에는, 선택된 메모리 칩에서 리드 동작 또는 에러 리커버리 동작을 수행되는 동안 동일한 메모리 칩에 대한 새로운 리드 커맨드가 생성되면, 새로운 리드 커맨드는 이전 리드 동작이 완료될 때까지 대기 상태에 있다.
하지만, 본 실시예에서는 제2 메모리 칩(CHIP2)에서 에러 리커버리 동작(S905)이 수행되는 동안(T1-T4), 동일한 메모리 칩, 예를 들면 제2 메모리 칩(CHIP2)의 다른 페이지(예컨대, 제5 페이지)에 대한 제2 리드 동작(S910)이 수행될 수 있다. 제2 리드 동작(S910)을 구체적으로 설명하면 다음과 같다.
메모리 컨트롤러(1200)는 제2 리드 커맨드(CMD_read2) 및 물리 어드레스 및 물리 어드레스(physical address)를 생성할 수 있다(S911). 메모리 컨트롤러(1200)는 선택된 제2 메모리 칩(CHIP2)의 제1 리드 동작(S900)이 진행중인 것으로 판단되면, 제2 리드 커맨드(CMD_read2) 및 물리 어드레스를 제2 메모리 칩(CHIP2)으로 전송하지 않고, 칩킬(Chipkill) 동작(S912)을 수행할 수 있다.
예를 들면, 제2 메모리 칩(CHIP2)에서 제1 리드 동작(S900)이 진행 중이므로, 나머지 비선택된 메모리 칩들에는 액세스(access)할 수 있다. 따라서, 메모리 컨트롤러(1200)는 비선택된 메모리 칩들에 리드 커맨드 및 물리 어드레스를 전송하고, 비선택된 메모리 칩들로부터 수신된 데이터와 칩킬 메모리(240)에 저장된 패리티를 연산하여 제2 메모리 칩(CHIP2)의 선택된 제5 페이지(Page5)의 제2 데이터(read2)를 얻을 수 있다. 이어서, 메모리 컨트롤러(1200)는 리드된 제2 데이터(read2)를 출력할 수 있다(Output; S913). 비선택된 메모리 칩들의 리드 동작들이 병렬적으로 수행되기 때문에, 칩킬(chipkill) 동작(S910)에 걸리는 시간(T2-T3)은 제1 리드 동작(S900)의 에러 리커버리 동작(S905)에 걸리는 시간(T1-T4)보다 짧을 수 있다.
제1 리드 동작(S900)의 에러 리커버리 동작(S905)이 완료되면, 제2 메모리 칩(CHIP2)은 제1 데이터(read1)를 출력할 수 있다(Output; S906).
상술한 바와 같이, 동일한 메모리 칩에 대한 제1 리드 동작(S900)과 제2 리드 동작(S910)을 병렬적으로 수행할 수 있으므로, 메모리 시스템(1000)의 리드 동작 시간이 단축될 수 있다.
도 10은 도 9의 제2 리드 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 제2 메모리 칩(CHIP2)의 제2 페이지(Page2)에 대한 제1 리드 동작이 진행 중이므로, 제2 리드 동작은 제2 메모리 칩(CHIP2)에 액세스할 수 없다. 따라서, 메모리 컨트롤러(도 2의 1200)는 제2 리드 동작을 위하여 제2 메모리 칩(CHIP2)에 액세스하지 않는 대신, 나머지 비선택된 메모리 칩들(CHIP1, CHIP3~CHIPi)의 제5 페이지들(Page5)을 리드하고, 리드된 데이터와 해당 페이지에 대한 패리티를 XOR 연산하여 제2 메모리 칩(CHIP2)의 제5 페이지(Page5)의 데이터를 얻을 수 있다.
도 11은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 12는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 13은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 14는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1300: 버퍼 메모리
2000: 호스트 210: 프로세서부
220: 메모리 버퍼부 230: 에러 정정부
240: 칩킬 메모리 250: 호스트 인터페이스
260: 버퍼 제어부 270: 메모리 장치 인터페이스
280: 데이터 랜더마이저 290: 버퍼 메모리 인터페이스

Claims (18)

  1. 데이터가 저장되는 다수의 페이지들이 포함된 메모리 칩들; 및
    상기 메모리 칩들에 포함된 상기 페이지들에 대한 패리티(parity)를 저장하고, 상기 메모리 칩들 중 선택된 메모리 칩에 대한 리드 커맨드가 생성되면, 상기 메모리 칩들 중 비선택된 메모리 칩들의 상기 페이지들을 리드하고, 상기 리드된 데이터와 상기 패리티를 연산하여 상기 선택된 메모리 칩의 페이지의 데이터를 구하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 칩들은,
    다수의 메모리 블록들을 포함하고,
    상기 메모리 블록들 각각은 상기 다수의 페이지들을 포함하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 패리티는 상기 메모리 칩들 각각에 포함된 하나의 페이지의 데이터를 연산하여 생성된 값인 메모리 시스템.
  4. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 패리티가 저장되는 칩킬(chipkill) 메모리; 및
    상기 리드 커맨드를 생성하고, 상기 연산을 수행하는 프로세서부를 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 칩킬 메모리는,
    하나의 메모리 칩에 포함된 페이지들의 개수만큼의 상기 패리티를 저장하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 칩킬 메모리는,
    상기 메모리 칩들 각각에 포함된 페이지들의 데이터를 연산하여 상기 패리티를 생성하는 메모리 시스템.
  7. 제4항에 있어서,
    상기 프로세서부는,
    XOR 연산을 수행하여 상기 패리티를 생성하고,
    상기 XOR 연산을 수행하여 상기 선택된 메모리 칩의 페이지의 데이터를 구하는 메모리 시스템.
  8. 다수의 메모리 칩들의 페이지들에 저장된 데이터를 연산하여 각 페이지 그룹마다 패리티를 생성하는 단계;
    상기 메모리 칩들 중 비선택된 메모리 칩들의 페이지들의 리드 동작을 수행하는 단계; 및
    상기 비선택된 메모리 칩들로부터 리드된 데이터와 상기 패리티를 연산하여 선택된 메모리 칩의 선택된 페이지의 데이터를 구하는 단계를 포함하는 메모리 시스템의 동작 방법.
  9. 제8항에 있어서,
    상기 패리티를 생성하는 단계는,
    상기 메모리 칩들의 페이지들의 데이터를 XOR 연산하여 수행되는 메모리 시스템의 동작 방법.
  10. 제8항에 있어서,
    상기 비선택된 메모리 칩들의 페이지들의 리드 동작을 수행하는 단계는,
    상기 선택된 페이지가 포함된 그룹에 대응되는 페이지들을 리드하는 메모리 시스템의 동작 방법.
  11. 제8항에 있어서,
    상기 선택된 페이지의 데이터를 구하는 단계는,
    상기 비선택된 메모리 칩들로부터 리드된 데이터와 상기 패리티를 XOR 연산하여 수행되는 메모리 시스템의 동작 방법.
  12. 제1 내지 제i 메모리 칩들에 포함된 페이지들의 그룹 단위로 패리티를 생성하는 단계;
    제1 리드 커맨드에 응답하여 상기 제1 메모리 칩에 포함된 제1 페이지의 제1 리드 동작을 수행하는 단계;
    상기 제1 리드 동작의 에러 정정 동작을 수행하는 단계;
    상기 에러 정정 동작이 페일(fail)되면, 상기 에러 정정 동작이 패스(pass)될 때까지 에러 리커버리(error recovery) 동작을 수행하는 단계; 및
    상기 에러 리커버리 동작이 수행되는 동안 상기 제1 메모리 칩의 제2 페이지에 대한 제2 리드 커맨드가 생성되면, 상기 제1 메모리 칩을 제외한 나머지 메모리 칩들의 제2 페이지들의 데이터를 리드하고, 상기 리드된 데이터와 상기 제2 페이지에 대응되는 패리티를 연산하여 상기 제1 메모리 칩의 상기 제2 페이지의 데이터를 구하는 제2 리드 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 패리티는 상기 제1 내지 제i 메모리 칩들의 상기 그룹에 포함된 상기 페이지들의 데이터를 XOR 연산하여 생성되는 메모리 시스템의 동작 방법.
  14. 제12항에 있어서,
    상기 제1 리드 동작은 상기 제1 리드 커맨드에 응답하여 상기 제1 메모리 칩이 수행하는 메모리 시스템의 동작 방법.
  15. 제12항에 있어서,
    상기 제2 리드 동작은 상기 제1 메모리 칩에서 상기 에러 리커버리 동작이 수행되는 동안 수행되는 메모리 시스템의 동작 방법.
  16. 제12항에 있어서,
    상기 제2 리드 동작은 상기 제1 메모리 칩을 제외한 상기 나머지 메모리 칩들 및 상기 메모리 컨트롤러에서 수행되는 메모리 시스템의 동작 방법.
  17. 제17항에 있어서,
    상기 제2 리드 동작은,
    상기 제1 메모리 칩을 제외한 상기 나머지 메모리 칩들이 상기 제2 페이지들의 리드 동작을 동시에 수행하는 단계; 및
    상기 나머지 메모리 칩들로부터 상기 리드된 데이터와 상기 제2 페이지에 대응되는 상기 패리티를 XOR 연산하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제12항에 있어서,
    상기 에러 리커버리 동작은,
    다양한 리드 전압들을 사용하여 상기 에러 정정 동작이 패스될 때까지 상기 제1 메모리 칩의 리드 동작을 반복하여 수행되는 메모리 시스템의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11216332B2 (en) 2020-03-03 2022-01-04 SK Hynix Inc. Memory controller and method of operating the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019040470A (ja) * 2017-08-25 2019-03-14 東芝メモリ株式会社 メモリシステム
KR20210089804A (ko) 2020-01-08 2021-07-19 삼성전자주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
KR20210128224A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 스토리지 장치 및 그것의 동작 방법
TWI764856B (zh) * 2021-12-13 2022-05-11 慧榮科技股份有限公司 記憶體控制器與資料處理方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100033855A (ko) * 2008-09-22 2010-03-31 삼성전자주식회사 멀티-레벨 셀 플래시 메모리 장치에서의 ｌｓｂ 페이지 복구 방법
JP2011028520A (ja) * 2009-07-24 2011-02-10 Nec Corp ディスクアレイ装置及び物理ディスクの復元方法
KR20130097995A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 비휘발성 메모리 장치의 제어 방법 및 비휘발성 메모리 시스템
KR20130111821A (ko) * 2012-04-02 2013-10-11 삼성전자주식회사 Ｒａｉｄ 메모리 시스템
KR20160007440A (ko) * 2014-07-10 2016-01-20 삼성전자주식회사 타이어드 에러 정정 코드 시스템 및 그것의 에러 정정 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684876B1 (ko) * 2005-01-03 2007-02-20 삼성전자주식회사 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법
US9171585B2 (en) * 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US9135164B2 (en) * 2013-03-15 2015-09-15 Virident Systems Inc. Synchronous mirroring in non-volatile memory systems
KR20160097657A (ko) 2015-02-09 2016-08-18 에스케이하이닉스 주식회사 데이터 저장 장치 그리고 그것의 동작 방법
TWI550612B (zh) * 2015-03-23 2016-09-21 群聯電子股份有限公司 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元
KR102385138B1 (ko) 2015-10-08 2022-04-12 삼성전자주식회사 정정 불가능한 ecc 오류를 갖는 데이터를 복구하도록 구성되는 raid 컨트롤러 장치 및 스토리지 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100033855A (ko) * 2008-09-22 2010-03-31 삼성전자주식회사 멀티-레벨 셀 플래시 메모리 장치에서의 ｌｓｂ 페이지 복구 방법
JP2011028520A (ja) * 2009-07-24 2011-02-10 Nec Corp ディスクアレイ装置及び物理ディスクの復元方法
KR20130097995A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 비휘발성 메모리 장치의 제어 방법 및 비휘발성 메모리 시스템
KR20130111821A (ko) * 2012-04-02 2013-10-11 삼성전자주식회사 Ｒａｉｄ 메모리 시스템
KR20160007440A (ko) * 2014-07-10 2016-01-20 삼성전자주식회사 타이어드 에러 정정 코드 시스템 및 그것의 에러 정정 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11216332B2 (en) 2020-03-03 2022-01-04 SK Hynix Inc. Memory controller and method of operating the same

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