KR20210128224A - 스토리지 장치 및 그것의 동작 방법 - Google Patents

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KR20210128224A
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Abstract

본 기술은 메모리 장치 및 메모리 컨트롤러를 포함하는 스토리지 장치에 관한 것으로, 본 기술에 따른 향상된 신뢰도를 갖고, 복수의 페이지들을 포함하는 슈퍼 블록을 포함하는 메모리 장치의 동작을 제어하는 메모리 컨트롤러는 복수의 페이지들 중 제1 그룹에 저장될 데이터를 이용하여 제1 패리티를 생성하고, 복수의 페이지들 중 제2 그룹에 저장될 데이터를 이용하여 제2 패리티를 생성하는 패리티 제어부 및 제1 패리티 및 제2 패리티를 슈퍼 블록에 저장하도록 메모리 장치를 제어하는 쓰기 동작 제어부를 포함하고, 제1 그룹 및 제2 그룹은 복수의 페이지들 중, 적어도 둘 이상의 페이지들을 공통으로 포함한다.

Description

스토리지 장치 및 그것의 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그것의 동작 방법에 관한 것이다.
스토리지 장치는 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 메모리 장치(memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
메모리 장치는 리드된 데이터에 에러가 발생하는 경우에 데이터를 복구하는 패리티를 포함할 수 있다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 스토리지 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 복수의 페이지들을 포함하는 슈퍼 블록을 포함하는 메모리 장치의 동작을 제어하는 메모리 컨트롤러는, 상기 복수의 페이지들 중 제1 그룹에 저장될 데이터를 이용하여 제1 패리티를 생성하고, 상기 복수의 페이지들 중 제2 그룹에 저장될 데이터를 이용하여 제2 패리티를 생성하는 패리티 제어부 및 상기 제1 패리티 및 상기 제2 패리티를 상기 슈퍼 블록에 저장하도록 상기 메모리 장치를 제어하는 쓰기 동작 제어부를 포함하고, 상기 제1 그룹 및 상기 제2 그룹은 상기 복수의 페이지들 중, 적어도 둘 이상의 페이지들을 공통으로 포함할 수 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 페이지들을 포함하는 슈퍼 블록을 포함하는 메모리 장치, 상기 복수의 페이지들 중, 제1 그룹에 저장된 데이터를 이용하여 생성된 제1 패리티 및 제2 그룹에 저장된 데이터를 이용하여 생성된 제2 패리티를 상기 슈퍼 블록에 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 제1 그룹 및 상기 제2 그룹은 상기 복수의 페이지들 중, 적어도 둘 이상의 페이지들을 공통으로 포함할 수 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 워드라인들에 대응되는 복수의 페이지들을 포함하는 슈퍼 블록을 포함하는 메모리 장치, 상기 복수의 워드라인들 중, 취약 워드라인에 대응되는 페이지들에 적어도 둘 이상의 패리티들이 저장되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 적어도 둘 이상의 패리티들은, 상기 복수의 페이지들 중, 제1 그룹에 저장된 데이터를 이용하여 생성된 제1 패리티 및 제2 그룹에 저장된 데이터를 이용하여 생성된 제2 패리티를 포함하고, 상기 제1 그룹 및 상기 제2 그룹은 상기 복수의 페이지들 중, 적어도 둘 이상의 페이지들을 공통으로 포함할 수 있다.
본 기술의 실시 예에 따르면, 향상된 신뢰성을 갖는 스토리지 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 실시 예에 따른 패리티가 저장된 메모리 장치를 나타내는 도면이다.
도 3은, 실시 예에 따른 패리티를 이용하여 데이터가 복구 되는 내용을 설명하기 위한 도면이다.
도 4는, 실시 예에 따른 타겟 워드 라인에 저장되는 둘 이상의 패리티들을 설명하기 위한 도면이다.
도 5는 실시 예에 따른 패리티를 생성하는 메모리 컨트롤러를 나타내는 블록도이다.
도 6는 실시 예에 따른 패리티 생성부를 구체적으로 설명하기 위한 블록도이다.
도 7은 패리티 정보를 예시적으로 설명하기 위한 도면이다.
도 8은 패리티 정보에 따라서 패리티 정보 레지스터에 저장되는 정보를 예시적으로 설명하는 도면이다.
도 9는 실시 예에 따른 물리 어드레스에 따라서 생성할 패리티가 결정되는 동작을 설명하기 위한 순서도이다.
도 10은 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 11은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 액세스한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어한다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
도 1을 참조하면, 메모리 컨트롤러(200)는 패리티 제어부(210)를 더 포함할 수 있다.
메모리 장치(100)에 저장된 데이터의 신뢰성을 높이기 위해서 다양한 방법들이 사용될 수 있다. 실시 예에 따른 메모리 컨트롤러(200)는 패리티를 생성할 수 있다. 패리티는 메모리 장치(100)에 저장된 데이터를 리드한 결과 에러가 발생한 경우에, 에러가 발생한 데이터를 복구하는 데이터일 수 있다.
구체적으로 설명하면, 메모리 장치(100)는 복수의 메모리 칩들을 포함할 수 있다. 복수의 메모리 칩들은 각각 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들은 각각 메모리 셀을 포함할 수 있다. 복수의 메모리 블록들은 슈퍼 블록으로 그룹화될 수 있다. 슈퍼 블록은 하나의 패리티를 생성하는 단위일 수 있다.
즉, 슈퍼 블록에 포함된 데이터들을 이용하여 연산 동작을 수행한 결과, 하나의 패리티가 생성될 수 있다. 예를 들어, 연산 동작은 배타적 논리합(XOR) 연산 동작일 수 있다. 또는, 슈퍼 블록은 생성된 패리티가 에러를 복구할 수 있는 영역으로 표현될 수 있다. 즉, 슈퍼 블록에 포함된 데이터 중에 일부에 에러가 발생하는 경우, 해당 슈퍼 블록에 의해서 생성된 패리티를 이용하여, 에러가 발생한 데이터가 복구될 수 있다.
실시 예에서, 패리티 제어부(210)는 호스트(300)로부터 수신한 논리 어드레스가 변환된 물리 어드레스에 따라서 생성할 패리티의 개수를 결정할 수 있다. 또는, 패리티 제어부(210)는 물리 어드레스에 따라서 패리티를 생성하는 슈퍼 블록을 결정할 수 있다.
예를 들어, 데이터가 저장될 메모리 셀의 물리 어드레스가 미리 결정된 타겟 어드레스를 포함하는 경우를 가정한다. 패리티 제어부(210)는 미리 정해진 크기의 슈퍼 블록보다 작은 크기를 갖는 슈퍼 블록을 이용하여 패리티를 생성할 수 있다. 즉, 서로 상이한 슈퍼 블록의 크기에 대응하는 둘 이상의 패리티가 생성될 수 있다. 이 때, 서로 상이한 슈퍼 블록은 일부 중첩되는 메모리 블록들을 포함할 수 있다. 후술하는 도면들에서 실시 예에 관한 상세한 내용이 설명될 것이다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 실시 예에 따른 패리티가 저장된 메모리 장치를 나타내는 도면이다.
도 2를 참조하면, 메모리 장치(100)는 복수의 메모리 다이들(DIE0~DIE5)을 포함할 수 있다. 각각의 메모리 다이는 복수의 페이지들(PG1~PGN)들을 포함할 수 있다. 하나의 페이지는 같은 워드라인에 연결된 메모리 셀들로 정의될 수 있다.
도 2를 참조하면, 제0 다이(DIE0)는 제1 페이지 내지 제N 페이지(PG1~PGN)를 포함할 수 있다. 제1 페이지 내지 제N 페이지(PG1~PGN)는 각각 제1 워드라인(WL1) 내지 제N 워드라인(WLN)에 대응될 수 있다.
실시 예에서, 제1 다이(DIE1)는 제1 페이지 내지 제N 페이지(PG1~PGN)를 포함할 수 있다. 제1 페이지 내지 제N 페이지(PG1~PGN)는 각각 제1 워드라인(WL1) 내지 제N 워드라인(WLN)에 대응될 수 있다.
동일한 방식으로 제2 다이(DIE2) 내지 제5 다이(DIE5)가 도 2에 도시된다. 도 2에 도시된 워드라인 번호는 메모리 다이에 포함된 복수의 페이지들 각각의 물리적인 위치를 나타내기 위한 표시 또는 식별 번호일 수 있다. 예를 들어, 제0 다이(DIE0)에 포함된 제1 페이지(PG1)는 제0 다이(DIE)에 포함된 제1 워드라인(WL1)에 연결된 메모리 셀들일 수 있다. 한편, 제1 다이(DIE1)에 포함된 제1 페이지(PG1)는 제0 다이(DIE0)에 포함된 제1 페이지(PG1)와 다르고, 제1 다이(DIE1)에 포함된 제1 워드라인(WL1)에 연결된 메모리 셀들 일 수 있다.
다시 말해서, 각각의 다이 별로 제1 워드라인(WL1) 내지 제N 워드라인(WLN)은 각각의 메모리 다이에서 복수의 페이지들(PG1~PGN) 각각의 물리적 위치를 나타내는 표시 또는 식별 번호를 나타낼 수 있다.
도 2를 참조하면, 메모리 장치(100)는 제1 슈퍼 블록을 포함할 수 있다. 예시적으로 제1 슈퍼 블록은 도 2에 도시된 제0 다이 내지 제5 다이(DIE0~DIE5)를 포함할 수 있다. 즉, 제1 슈퍼 블록은 제0 다이 내지 제5 다이(DIE0~DIE5)에 포함된 복수의 페이지들(PG1~PGN)을 모두 포함할 수 있다. 다시 말하면, 제1 슈퍼 블록은 복수의 페이지들을 포함하는 페이지 단위의 그룹으로, 해당 그룹은 둘 이상의 페이지들을 포함할 수 있다. 따라서, 제1 슈퍼 블록은 제1 그룹 또는 제1 페이지 그룹일 수 있다.
도 2를 참조하면, 제1 슈퍼 블록을 이용하여 제1 패리티(P1)가 생성될 수 있고, 생성된 제1 패리티(P1)는 메모리 장치(100)에 저장될 수 있다. 구체적으로 설명하면, 제1 슈퍼 블록에 저장되는 데이터들을 이용하여 제1 패리티(P1)가 생성될 수 있다. 예시적으로 제1 패리티(P1)는 배타적 논리합(XOR) 연산 동작에 의해서 생성될 수 있다. 만약, 제1 슈퍼 블록에 포함된 데이터를 리드한 결과 에러가 발생하는 경우, 제1 패리티(P1)를 이용하여 에러가 발생한 데이터를 복구할 수 있다.
실시 예에서, 도 2에 도시된 하나의 페이지(PG)는 패리티를 이용하여 에러가 발생한 데이터가 복구될 수 있는 단위일 수 있다. 예를 들어, 제0 다이(DIE0)의 제1 페이지 내지 제N 페이지(PG1~PGN), 제1 다이(DIE1)의 제1 페이지 내지 제N 페이지(PG1~PGN), 제2 다이(DIE2)의 제1 페이지 내지 제N 페이지(PG1~PGN), 제3 다이(DIE3)의 제1 페이지 내지 제N 페이지(PG1~PGN), 제4 다이(DIE4)의 제1 페이지 내지 제N 페이지(PG1~PGN) 및 제5 다이(DIE5)의 제1 페이지 내지 제N 페이지(PG1~PGN)에 저장될 데이터에 대해서 모두 배타적 논리합(XOR) 연산 동작이 수행될 수 있다. 그 결과 제1 패리티(P1)가 생성될 수 있다.
만일, 제0 다이(DIE0)의 제1 페이지 내지 제N 페이지(PG1~PGN), 제1 다이(DIE1)의 제1 페이지 내지 제N 페이지(PG1~PGN), 제2 다이(DIE2)의 제1 페이지 내지 제N 페이지(PG1~PGN), 제3 다이(DIE3)의 제1 페이지 내지 제N 페이지(PG1~PGN), 제4 다이(DIE4)의 제1 페이지 내지 제N 페이지(PG1~PGN) 및 제5 다이(DIE5)의 제1 페이지 내지 제N 페이지(PG1~PGN)에 저장된 데이터를 리드한 결과, 어느 하나의 페이지에 대해서 에러가 발생할 수 있다. 이때, 에러가 발생한 페이지를 제외한 제1 슈퍼 블록에 포함된 다른 모든 페이지들에 저장된 데이터 및 제1 패리티(P1)에 대해서 배타적 논리합(XOR) 연산 동작이 수행되면, 에러가 발생한 페이지가 복구될 수 있다. 즉, 제1 슈퍼 블록에 포함된 데이터를 리드한 결과, 하나의 페이지에 저장된 데이터에 에러가 발생하면, 제1 패리티(P1)를 이용하여 에러가 발생된 페이지의 데이터가 복구될 수 있다.
실시 예에서, 배타적 논리합 연산 동작 및 데이터 복구 방법을 예시적으로 설명한다. 제P 페이지(미도시)의 데이터가 “11010011”로 가정한다. 제Q 페이지(미도시)의 데이터가 “00111011”로 가정한다. 제R 페이지(미도시)의 데이터가 “11111111”로 가정한다. 제P 페이지, 제Q 페이지 및 제R 페이지는 하나의 슈퍼 블록으로 구성된다. 제P 페이지의 데이터, 제Q 페이지의 데이터 및 제R 페이지의 데이터에 대해서 배타적 논리합(XOR) 연산 동작을 수행한 결과 패리티는 “00010111” 일 것이다.
이 때, 슈퍼 블록에 포함된 데이터를 리드한 결과, 하나의 페이지에 에러가 발생할 수 있다. 예를 들어 제Q 페이지에 에러가 발생하면, 제P 페이지, 제R 페이지 및 패리티에 대해서 배타적 논리합(XOR) 연산 동작을 수행할 수 있다. 즉 “11010011”, “11111111” 및 “00010111”를 배타적 논리합(XOR) 연산 동작하면, “00111011”을 획득할 수 있다. 따라서, 제Q 페이지의 데이터가 복구될 수 있다.
전술한 방식으로 도 2에 도시된 제1 슈퍼 블록에 포함된 데이터를 리드한 결과, 어느 하나의 페이지(PG)에 저장된 데이터에 에러가 발생하면, 제1 패리티(P1)를 이용하여 에러가 발생한 페이지에 저장된 데이터가 복구될 수 있다.
다양한 실시 예에서, 제1 슈퍼 블록에 포함되는 메모리 다이의 개수 또는 각각의 메모리 다이에 포함되는 페이지의 개수는, 본 실시 예에 의해서 제한되지 않는다.
도 3은, 실시 예에 따른 패리티를 이용하여 데이터가 복구 되는 내용을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(100)는 제1 슈퍼 블록 및 제2 슈퍼 블록을 포함할 수 있다. 제1 슈퍼 블록 및 제1 슈퍼 블록에 대응하는 제1 패리티(P1)는 도 2에서 설명된 것과 동일하므로, 본 도면에서는 중복되는 내용을 생략한다.
도 3을 참조하면, 메모리 장치(100)는 향상된 에러 복구 능력을 가질 수 있다. 실시 예에서, 메모리 장치(100)는 둘 이상의 패리티를 포함할 수 있다. 실시 예에 따르면, 제1 슈퍼 블록에 포함된 페이지 중에 어느 하나의 페이지에 저장된 데이터에 에러가 발생하면, 제1 패리티(P1)를 이용하여 데이터를 복구할 수 있다. 만약 둘 이상의 페이지에 에러가 발생하는 경우에는 제1 패리티(P1) 만으로는 데이터를 복구하기 어렵다. 하나의 패리티를 이용하면 하나의 페이지에 발생한 에러가 복구될 수 있다. 따라서, 메모리 장치(100)는 제1 슈퍼 블록에 포함되고, 제1 슈퍼 블록의 크기보다 같거나 작은 제2 슈퍼 블록을 포함할 수 있다. 이하에서, 제2 슈퍼 블록의 크기는 제1 슈퍼 블록의 크기가 작은 경우를 가정하여 설명한다.
실시 예에서, 제1 슈퍼 블록은 제0 다이 내지 제5 다이(DIE0~DIE5)에 포함된 복수의 페이지들(PG1~PGN)을 포함하는 그룹으로 제1 그룹 또는 제1 페이지 그룹일 수 있다. 또, 제2 슈퍼 블록은 제0 다이 내지 제5 다이(DIE0~DIE5)에 포함된 복수의 페이지들(PG1~PGX)을 포함하는 그룹으로 제2 그룹 또는 제2 페이지 그룹일 수 있다.
도 3을 참조하면, 제2 다이(DIE2)에 포함된 제N 페이지(PGN)에 에러가 발생하면, 도 2에서 설명한 것과 동일한 방식으로, 제1 슈퍼 블록에 포함된 제1 패리티(P1)를 이용하여, 에러가 복구될 수 있다. 또는, 제3 다이(DIE3)에 포함된 제X 페이지(PGX)에 에러가 발생하면, 제1 슈퍼 블록에 포함된 제1 패리티(P1)를 이용하여 복구될 수 있다. 즉 제1 패리티(P1)가 에러를 복구할 수 있는 데이터는 제1 슈퍼 블록에 포함된 복수의 페이지들 중에서, 하나의 페이지에 저장된 데이터일 수 있다.
메모리 장치(100)는 다양한 이유에 의해서 결함을 가질 수 있다. 예를 들어, 오랜 시간 동안 메모리 장치(100)의 쓰기, 리드 또는 소거 동작이 반복될수록 메모리 셀이 열화될 가능성이 높아진다. 메모리 셀이 열화되는 경우에 해당 메모리 셀에 저장된 데이터에 에러가 발생활 확률도 높아진다. 즉, 제1 슈퍼 블록에 포함된 둘 이상의 페이지에 저장된 데이터에 에러가 발생할 수 있다.
도 3을 참조하면, 제3 다이(DIE3)에 포함된 제X 페이지(PGX) 및 제2 다이(DIE2)에 포함된 제N 페이지(PGN)에 저장된 데이터에 에러가 발생한 경우를 가정한다. 둘 이상의 페이지에 저장된 데이터에 에러가 발생하였으므로, 도 3에 도시된 제1 패리티(P1)만을 이용하는 경우에도 정상적인 데이터로 복구할 수 없다. 따라서, 메모리 장치(100)는 제1 슈퍼 블록에 포함되는 제2 슈퍼 블록에 대응하는 제2 패리티(P2)를 더 포함할 수 있다.
이 때, 제1 슈퍼 블록보다 크기가 작은 제2 슈퍼 블록에 포함된 제3 다이(DIE3)의 제X 페이지(PGX)에 저장된 데이터를 먼저 복구할 수 있다. 제3 다이(DIE3)의 제X 페이지(PGX)에 저장된 데이터를 제2 패리티(P2)를 이용하여 복구될 수 있다.
이 후, 제2 다이(DIE2)의 제N 페이지(PGN)에 저장된 데이터에만 에러가 존재하므로, 제1 슈퍼 블록에 대응하는 제1 패리티(P1)를 이용하여 에러가 복구될 수 있다. 즉, 제1 슈퍼 블록에 포함되는 더 작은 크기의 제2 슈퍼 블록에 대응하는 패리티를 이용하여 하나의 페이지에 발생한 에러가 복구되고, 다음으로 제1 슈퍼 블록에 대응하는 패리티를 이용하여 다른 하나의 페이지에 발생한 에러가 복구될 수 있다.
실시 예에 따른 메모리 장치(100)는 복수의 패리티들을 포함할 수 있고, 각각의 패리티는 고정된 크기의 슈퍼 블록에 의해서 생성되는 것이 아니라, 가변적인 크기의 슈퍼 블록에 의해서 생성될 수 있다. 즉, 복수의 패리티가 각각 에러를 정정할 수 있는 데이터의 크기가 유동적으로 바뀔 수 있다. 또한, 복수의 패리티가 각각 에러를 정정할 수 있는 데이터의 영역은 서로 중첩될 수 있다.
실시 예에 따르면, 메모리 장치(100)에 저장될 데이터가 갖는 물리적 어드레스가 특정한 물리적 어드레스를 포함하는 경우에, 둘 이상의 패리티들이 생성될 수 있다. 둘 이상의 패리티들을 이용하는 경우에 하나의 패리티를 이용하는 것보다 데이터의 신뢰도가 향상될 수 있다. 이 때, 둘 이상의 패리티들에 각각 대응하는 에러를 복구할 수 있는 영역을 나타내는 슈퍼 블록들의 크기가 서로 상이하고, 슈퍼 블록들에 포함되는 페이지들 중에서 일부 페이지가 중첩될 수 있다.
도 4는, 실시 예에 따른 타겟 워드 라인에 저장되는 둘 이상의 패리티들을 설명하기 위한 도면이다.
도 4를 참조하면, 제0 다이 내지 제5 다이(DIE0~DIE5)는 각각 복수의 워드라인들(WL1~WLN)중에서 어느 하나의 선택된 하나의 워드라인을 포함할 수 있다. 선택된 하나의 워드라인은 타겟 워드라인으로 정의될 수 있다. 타겟 워드라인(WLX)은 제X 페이지(PGX)에 포함되는 메모리 셀들을 나타낼 수 있다. 예를 들어, 타겟 워드라인(WLX)은 메모리 장치(100)에 포함된 워드라인들 중에서, 데이터의 신뢰도가 취약한 워드라인일 수 있다.
타겟 워드라인(WLX)은 다양한 방법으로 결정될 수 있다. 예를 들어, 복수의 워드라인들(WL1~WLN)에 리드 전압을 오랜 시간 동안 인가하는 등의 메모리 셀이 열화될 수 있는 다양한 동작들이 메모리 장치(100)에 수행될 수 있다. 이 때, 특정한 워드라인이 다른 워드라인에 비해서 에러 발생률이 높을 수 있다. 에러 발생률이 상대적으로 높은 워드라인은 메모리 장치(100)에서 어느 정도 통일성 있는 물리적 위치를 가질 수 있다. 에러 발생률이 상대적으로 높은 워드라인은 취약 워드라인으로써, 타겟 워드라인(WLX)으로 결정될 수 있다.
타겟 워드라인(WLX)에 관한 정보는 사전에 메모리 장치(100)에 저장될 수 있다. 예를 들어, 도 4를 참조하면, 제X 워드라인(PGX)은 에러 발생률이 상대적으로 높은 물리적 위치를 가질 수 있다. 즉, 제0 다이(DIE0)에서, 제X 워드라인(PGX)에 연결된 메모리 셀들인 제X 페이지(PGX)가 에러 발생률이 상대적으로 높을 수 있다. 유사하게, 제1 다이 내지 제5 다이(DIE1~DIE5)에서도 동일한 물리적 위치를 갖는 제X 워드라인(PGX)에 연결된 메모리 셀들인 제X 페이지(PGX)가 에러 발생률이 상대적으로 높을 수 있다.
실시 예에 따르면, 물리적 어드레스에 따라서 둘 이상의 패리티를 생성할 지 여부가 결정될 수 있다. 또는 물리적 어드레스에 따라서, 에러를 복구할 수 있는 영역을 나타내는 슈퍼 블록의 크기가 서로 다르도록 설정될 수 있다. 또는 물리적 어드레스에 따라서, 패리티가 저장되는 위치가 결정될 수 있다.
도 4를 참조하면, 메모리 장치(100)는 제1 슈퍼 블록, 제2 슈퍼 블록 및 제3 슈퍼 블록을 포함할 수 있다. 제1 내지 제3 슈퍼 블록 및 각각의 슈퍼 블록에 대응하는 제1 내지 제3 패리티(P1~P3)는 도 2 내지 도 3에서 설명된 것과 동일하므로, 본 도면에서는 중복되는 내용을 생략한다.
실시 예에서, 제1 슈퍼 블록은 제0 다이 내지 제5 다이(DIE0~DIE5)에 포함된 복수의 페이지들(PG1~PGN)을 포함하는 그룹으로 제1 그룹 또는 제1 페이지 그룹일 수 있다. 제2 슈퍼 블록은 제0 다이 내지 제5 다이(DIE0~DIE5)에 포함된 복수의 페이지들(PG1~PGX)을 포함하는 그룹으로 제2 그룹 또는 제2 페이지 그룹일 수 있다. 또, 제3 슈퍼 블록은 제0 다이 내지 제2 다이(DIE0~DIE2)에 포함된 복수의 페이지들(PG1~PGX) 및 제3 다이 내지 제5 다이(DIE3~DIE5)에 포함된 복수의 페이지들(PG1~PGX-1)을 포함하는 그룹으로 제3 그룹 또는 제3 페이지 그룹일 수 있다.
호스트로부터 데이터를 메모리 장치에 저장하는 쓰기 요청이 입력되는 경우에, 저장될 데이터 및 논리 어드레스가 메모리 컨트롤러에 입력될 수 있다. 메모리 컨트롤러는 호스트로부터 수신한 논리 어드레스를, 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스로 변환할 수 있다.
실시 예에 따른 메모리 컨트롤러는 변환된 물리 어드레스가 타겟 워드라인을 나타내는 물리 어드레스를 포함하는지 여부를 판단할 수 있다. 변환된 물리 어드레스가 타겟 워드라인을 포함하는 경우에, 메모리 컨트롤러는 상이한 크기를 갖는 둘 이상의 슈퍼 블록에 대응하는 패리티들을 생성할 수 있다. 구체적으로, 미리 설정된 크기의 제1 슈퍼 블록에 대응하는 제1 패리티 및 제1 슈퍼 블록에 포함되는 제2 슈퍼 블록에 대응하는 제2 패리티를 생성할 수 있다. 또한, 타겟 워드라인이 에러 발생률이 높은 경우에, 메모리 컨트롤러는 제2 슈퍼 블록에 포함되는 제3 슈퍼 블록에 대응하는 제3 패리티를 더 생성할 수 있다.
구체적으로, 메모리 장치(100)에 저장될 데이터가 메모리 컨트롤러에 입력될 수 있다. 그리고 호스트로부터 수신한 논리 어드레스가 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스로 변환될 수 있다.
도 4를 참조하면, 변환된 물리 어드레스는 제0 다이 내지 제 5다이(DIE0~DIE5)에 각각 포함되는 제1 워드라인 내지 제N 워드라인(WL1~WLN)을 나타낼 수 있다. 타겟 워드라인은 제X 워드라인(WLX)으로 가정한다. 변환된 물리 어드레스가 타겟 워드라인인 제X 워드라인(WLX)을 포함하므로, 메모리 컨트롤러는 제1 슈퍼 블록에 대응하는 제1 패리티(P1)를 포함하는 적어도 둘 이상의 패리티를 생성할 수 있다. 예를 들어, 메모리 컨트롤러는 제1 슈퍼 블록에 대응하는 제1 패리티(P1), 제2 슈퍼 블록에 대응하는 제2 패리티(P2) 및 제3 슈퍼 블록에 대응하는 제3 패리티(P3)를 생성할 수 있다. 생성된 제1 내지 제3 패리티들(P1~P3)은 메모리 장치(100)의 미리 결정된 위치에 저장될 수 있다.
도 4를 참조하면, 타겟 워드라인인 제X 워드라인(WLX)에 제2 패리티(P2) 및 제3 패리티(P3)가 저장될 수 있다. 제3 패리티(P3)가 저장되는 위치는 제2 다이(DIE2)의 제X 워드라인(WLX)일 수 있다. 제2 패리티(P2)가 저장되는 위치는 제5 다이(DIE5)의 제X 워드라인(WLX)일 수 있다.
이 때, 제1 패리티(P1)를 이용하여 에러가 복구될 수 있는 데이터의 범위는 제1 슈퍼 블록에 포함된 데이터일 수 있다. 제2 패리티(P2)를 이용하여 에러가 복구될 수 있는 데이터의 범위는 제2 슈퍼 블록에 포함된 데이터일 수 있다. 제3 패리티(P3)를 이용하여 에러가 복구될 수 있는 데이터의 범위는 제3 슈퍼 블록에 포함된 데이터일 수 있다.
제1 패리티(P1)만을 이용하여 데이터의 에러가 복구되는 것과 비교하여, 실시 예에서, 제2 패리티(P2) 및 제3 패리티(P3)를 함께 이용하므로, 더 많은 양의 데이터의 에러가 복구될 수 있다.
다양한 실시 예에서, 제2 패리티(P2) 및 제3 패리티(P3)는 타겟 워드라인에 연결된 페이지에 저장될 수 있다. 따라서, 타겟 워드라인에 연결된 페이지에 저장된 데이터에 많은 에러가 발생하는 경우에도 정상적으로 데이터를 복구할 수 있다.
도 5는 실시 예에 따른 패리티를 생성하는 메모리 컨트롤러를 나타내는 블록도이다.
도 5를 참조하면, 메모리 컨트롤러(200)는 패리티 제어부(210), 버퍼 메모리(220) 및 쓰기 동작 제어부(230)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 수신한 논리 어드레스를 물리 어드레스로 변환할 수 있다. 변환된 물리 어드레스를 기초로 하여 패리티 제어부(210)는 패리티를 생성할 수 있다. 생성된 패리티는 버퍼 메모리(220)에 임시로 저장될 수 있다. 쓰기 동작 제어부(230)는 버퍼 메모리(220)에 임시로 저장된 패리티 및 데이터를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 물리 어드레스에 대응하는 위치의 메모리 셀들에 패리티 및 데이터를 저장할 수 있다.
구체적으로, 패리티 제어부(210)는 패리티 관리부(211) 및 패리티 생성부(212)를 포함할 수 있다. 패리티 관리부(211)는 물리 어드레스를 입력 받을 수 있다. 패리티 관리부(211)는 입력된 물리 어드레스에 타겟 워드라인에 해당하는 물리 어드레스가 포함되는지 여부를 판단할 수 있다. 타겟 워드라인은 메모리 장치(100)에 포함된 워드라인들(WLs) 중에서, 선택된 적어도 하나의 워드라인일 수 있다.
패리티 관리부(211)는 입력된 물리 어드레스에 타겟 워드라인에 해당하는 물리 어드레스가 포함되면, 둘 이상의 패리티를 생성하도록 패리티 정보(parity_info)를 패리티 생성부(212)에 제공할 수 있다. 패리티 정보(parity_info)는 도 7에서 상세히 설명될 것이다.
패리티 생성부(212)는 패리티 정보(parity_info)를 수신하고, 이에 응답하여 패리티를 생성할 수 있다. 예를 들어, 패리티 정보(parity_info)에 포함된 패리티 개수 또는 패리티의 저장 위치에 대응하는 복수의 패리티들을 생성할 수 있다. 구체적으로, 패리티 생성부(212)는 메모리 장치(100)에 저장될 데이터(DATA)를 입력 받고, 데이터(DATA)를 배타적 논리합(XOR) 연산 동작을 적어도 1회 이상 수행하여 패리티를 생성할 수 있다. 배타적 논리합(XOR) 연산 동작은 도 2에서 설명된 방식과 동일하거나 상응하는 방식으로 수행될 수 있다.
버퍼 메모리(220)는 패리티를 임시로 저장할 수 있다. 버퍼 메모리(220)는 메모리 장치(100)에 저장될 데이터(DATA)를 임시로 저장할 수 있다. 버퍼 메모리(220)의 개수는 본 실시 예에 의해서 제한되지 않고, 메모리 컨트롤러(200)는 둘 이상의 버퍼 메모리(220)를 포함할 수 있다. 둘 이상의 버퍼 메모리(220)인 경우에 메모리 장치(100)에 저장될 데이터(DATA)와 패리티가 서로 다른 버퍼 메모리(220)에 저장될 수도 있고, 동일한 버퍼 메모리(220)에 저장될 수도 있다.
도 5를 참조하면, 버퍼 메모리(220)는 메모리 컨트롤러(200)에 포함된 것으로 도시되어 있으나, 다양한 실시 예에서 버퍼 메모리(220)는 메모리 컨트롤러(200)의 외부에 위치하면서, 스토리지 장치(50)의 내부에 위치할 수 있다. 버퍼 메모리(220)는 휘발성 메모리 장치일 수 있다.
쓰기 동작 제어부(230)는 버퍼 메모리(220)에 저장된 데이터 및 패리티가 메모리 장치(100)에 저장되도록 버퍼 메모리(220)를 제어할 수 있다. 실시 예에서, 쓰기 동작 제어부(230)는 생성된 패리티가 메모리 장치의 미리 정해진 위치에 저장되도록 버퍼 메모리(220)를 제어할 수 있다. 예를 들어, 쓰기 동작 제어부(230)는 생성된 패리티가 메모리 장치의 타겟 워드라인에 해당하는 메모리 셀에 저장되도록 버퍼 메모리(220)를 제어할 수 있다.
도 6는 실시 예에 따른 패리티 생성부를 구체적으로 설명하기 위한 블록도이다.
도 6을 참조하면, 패리티 생성부(212)는 패리티 정보 레지스터(213) 및 패리티 연산부(214)를 포함할 수 있다. 패리티 연산부(214)는 연산 횟수 카운터(215)를 포함할 수 있다.
패리티 정보 레지스터(213)는 패리티 관리부로부터 패리티 정보(parity_info)를 수신하고, 저장할 수 있다. 패리티 정보(parity_info)는 메모리 장치(100)에서 데이터가 저장될 위치를 나타내는 물리 어드레스에 따라서, 생성할 패리티의 개수를 나타내는 정보를 포함할 수 있다.
패리티 연산부(214)는 메모리 장치(100)에 저장될 데이터(DATA)를 이용하여 배타적 논리합(XOR) 연산 동작을 수행할 수 있다. 배타적 논리합(XOR) 연산 동작을 수행한 결과로 생성된 패리티는 버퍼 메모리(220)에 임시로 저장될 수 있다. 연산 횟수 카운터(215)는 배타적 논리합(XOR) 연산 동작이 수행된 횟수를 카운트할 수 있다.
카운트된 연산 횟수가 생성할 패리티에 대응하는 슈퍼 블록의 크기에 도달하면, 패리티 연산부(214)는 패리티 정보 레지스터(213)에 플래그(FLAG) 정보를 제공할 수 있다. 플래그(FLAG) 정보는 생성된 패리티가 메모리 장치(100)에 제공될 상태인지 여부를 나타낼 수 있다.
즉, 플래그(FLAG) 정보는 슈퍼 블록에 대응하는 모든 데이터에 대해서 배타적 논리합(XOR) 연산 동작이 완료되었는지 여부를 나타낼 수 있다. 슈퍼 블록에 대응하는 모든 데이터에 대해서 배타적 논리합(XOR) 연산 동작이 완료되면, 생성된 패리티는 메모리 장치(100)에 저장될 수 있는 상태일 수 있다.
슈퍼 블록에 대응하는 모든 데이터에 대해서 배타적 논리합(XOR) 연산 동작이 완료되지 않으면, 생성된 패리티는 메모리 장치(100)에 저장될 수 없는 상태일 수 있다. 실시 예에서, 슈퍼 블록에 대응하는 모든 데이터에 대해서 배타적 논리합(XOR) 연산 동작이 완료되었는지 여부는 연산 횟수 카운터(215)에 의해서 판단될 수 있으나, 본 실시 예에 의해서 제한되지 않는다.
다른 실시 예에서, 연산 횟수 카운터(215) 외에도, 배타적 논리합(XOR) 연산 동작에 소요되는 시간을 기초로, 슈퍼 블록에 대응하는 모든 데이터에 대해서 배타적 논리합(XOR) 연산 동작이 완료되었는지 여부가 판단될 수도 있다.
버퍼 메모리(220) 및 쓰기 동작 제어부(230)의 동작 방법은 도 5에서 설명한 것과 동일하거나 상응하므로, 중복되는 설명은 생략한다.
도 7은 패리티 정보를 예시적으로 설명하기 위한 도면이다.
도 7을 참조하면, 패리티 정보(parity_info)는 메모리 장치에서 데이터가 저장될 물리 어드레스를 기초로 하여 생성할 패리티 개수, 메모리 장치에서 패리티가 저장될 어드레스 또는 메모리 장치의 슈퍼 블록의 크기 중에서 적어도 하나의 정보를 포함할 수 있다.
구체적으로, 호스트로부터 수신한 논리 어드레스가 물리 어드레스로 변환될 수 있다. 변환된 물리 어드레스가 타겟 어드레스를 포함하는 것으로 판단되면, 2 이상의 패리티를 생성하도록 지시하는 패리티 정보(parity_info)가 생성될 수 있다. 이하에서는 도 4의 패리티들(P1~P3)을 기준으로 예시적으로 설명한다.
생성할 패리티의 개수는 타겟 어드레스의 에러 발생 확률에 따라서 달라질 수 있다. 이때, 패리티 정보(parity_info)는 생성할 패리티 개수에 관한 정보를 포함할 수 있다.
도 4를 참조하면, 생성할 패리티 개수 정보는 3일 수 있다. 패리티 정보(parity_info)는 미리 설정된 크기의 제1 슈퍼 블록에 대응하는 제1 패리티가 생성되도록 지시하는 정보를 포함할 수 있다. 또한 패리티 정보(parity_info)는 제1 슈퍼 블록에 포함되고, 제1 슈퍼 블록보다 작은 크기를 갖는 제2 슈퍼 블록에 대응하는 제2 패리티가 생성되도록 지시하는 정보를 포함할 수 있다. 또한 패리티 정보(parity_info)는 제1 슈퍼 블록 및 제2 슈버 블록에 포함되고, 제1 슈퍼 블록 및 제2 슈퍼 블록보다 작은 크기를 갖는 제3 슈퍼 블록에 대응하는 제3 패리티가 생성되도록 지시하는 정보를 포함할 수 있다.
패리티 정보(parity_info)는 생성되는 3개의 패리티들이 메모리 장치에 저장될 위치를 나타내는 물리 어드레스를 포함할 수 있다. 도 4를 참조하면, 패리티 정보(parity_info)는 제2 다이(DIE2)의 제X 페이지(PGX), 제5 다이(DIE5)의 제X 페이지(PGX) 및 제5 다이(DIE5)의 제N 페이지(PGN)를 각각 나타내는 물리 어드레스를 포함할 수 있다.
패리티 정보(parity_info)는 각각의 패리티가 에러를 복구할 수 있는 범위 또는 영역을 나타내는 슈퍼 블록의 크기에 관한 정보를 포함할 수 있다. 도 4를 참조하면, 제1 슈퍼 블록에 대응하는 크기, 제2 슈퍼 블록에 대응하는 크기 및 제3 슈퍼 블록에 대응하는 크기에 관한 정보가 패리티 정보(parity_info)에 포함될 수 있다.
도 8은 패리티 정보에 따라서 패리티 정보 레지스터에 저장되는 정보를 예시적으로 설명하는 도면이다.
도 8을 참조하면, 패리티 정보 레지스터는 패리티 식별자, 패리티 어드레스 및 패리티 생성 완료 정보 중에서 적어도 하나를 포함할 수 있다.
실시 예에서, 패리티 식별자는 슈퍼 블록에 대응하는 패리티를 식별하는 정보일 수 있다. 패리티 어드레스는 패리티가 메모리 장치에 저장될 위치를 나타내는 정보일 수 있다. 패리티 생성 완료 정보는 배타적 논리합(XOR) 연산 동작을 수행한 결과 해당 슈퍼 블록에 포함되는 데이터 모두에 대해서 배타적 논리합(XOR) 연산 동작이 수행 완료되었는지를 나타내는 정보일 수 있다. 즉, 패리티 생성 완료 정보는 메모리 장치에 저장되어야 하는 패리티인지를 나타낼 수 있다.
도 4 및 도 8을 참조하면, 제2 패리티(P2)가 메모리 장치(100)에서 저장될 위치를 나타내는 패리티 어드레스(ADDRESS2)와 제2 패리티(P2)가 메모리 장치(100)에 제공될 상태를 나타내는 패리티 생성 완료 정보(FLAG2)를 포함할 수 있다. 마찬가지로, 패리티 정보 레지스터는 제3 패리티(P3)에 관한 패리티 어드레스 및 패리티 생성 완료 정보를 각각 포함할 수 있다.
도 4를 참조하면, 제1 워드라인(WL1)에 대응하는 메모리 다이들(DIE0~DIE5)의 제1 페이지(PG1)들부터 제2 워드라인(WL2), 제3 워드라인(WL3)의 순서로 데이터가 저장되는 것을 가정한다. 이때, 제3 슈퍼 블록에 해당하는 데이터 모두에 대해서 배타적 논리합(XOR) 연산 동작이 완료되면, 도 8에 도시된 패리티 정보 레지스터의 FLAG3의 값이 변할 수 있다.
예를 들어, 제3 슈퍼 블록에 해당하는 데이터 모두에 대해서 배타적 논리합(XOR) 연산 동작이 완료되기 전에는 FLAG3의 값이 0일 수 있고, 연산 동작이 완료되면 FLAG3의 값이 1이 될 수 있다.
이는 예시일 뿐이므로 본 실시 예에 의해서 제한되지 않는다.
FLAG3의 값이 1이 됨에 따라, 쓰기 동작 제어부는 버퍼 메모리에 임시로 저장된 제3 패리티(P3)를 메모리 장치에 제공할 수 있다. 제3 패리티(P3)는 제3 어드레스(ADDRESS3)가 나타내는 위치에 저장될 수 있다.
실시 예에서, 제2 슈퍼 블록에 해당하는 데이터 모두에 대해서 배타적 논리합(XOR) 연산 동작이 수행될 수 있다. 마찬가지로 연산 동작의 완료 여부를 나타내는 FLAG2 값에 따라서, 버퍼 메모리에 임시로 저장된 제2 패리티(P2)가 메모리 장치에 제공될 수 있다.
도 4를 참조하면, 제3 슈퍼 블록은 제2 슈퍼 블록에 모두 포함될 수 있다. 따라서, 제3 슈퍼 블록에 대응하는 제3 패리티(P3)가 생성되면, 이를 이용하여 계속해서 배타적 논리합(XOR) 연산 동작이 수행될 수 있다.
나아가, 제2 슈퍼 블록에 대응하는 제2 패리티(P2)의 생성이 완료됨을 나타내는 FLAG2 값에 따라서, 버퍼 메모리에 임시로 저장된 제2 패리티(P2)가 메모리 장치에 제공될 수 있다. 또한, 제2 슈퍼 블록은 제1 슈퍼 블록에 모두 포함될 수 있다.
따라서, 제2 슈퍼 블록에 대응하는 제2 패리티(P2)가 생성되면, 이를 이용하여 계속해서 배타적 논리합(XOR) 연산 동작이 수행될 수 있다. 그리고, 제1 슈퍼 블록에 대응하는 제1 패리티(P1)의 생성이 완료됨을 나타내는 FLAG1 값에 따라서, 버퍼 메모리에 임시로 저장된 제1 패리티(P1)가 메모리 장치에 제공될 수 있다.
도 4 및 도 8을 참조하면, 제2 패리티(P2) 및 제3 패리티(P3)는 타겟 워드라인에 포함되는 페이지들(PGX) 중에서 적어도 하나에 저장될 수 있다. 즉, 제2 패리티(P2)의 제2 어드레스(ADDRESS2)는 제5 다이(DIE5)의 타겟 워드라인에 대응하는 제X 페이지(PGX)를 나타낼 수 있다. 또한, 제3 패리티(P3)의 제3 어드레스(ADDRESS3)는 제2 다이(DIE2)의 타겟 워드라인에 대응하는 제X 페이지(PGX)를 나타낼 수 있다.
도 9는 실시 예에 따른 물리 어드레스에 따라서 생성할 패리티가 결정되는 동작을 설명하기 위한 순서도이다.
S910단계에서, 호스트로부터 메모리 컨트롤러에 데이터 및 논리 어드레스가 입력되고, 메모리 컨트롤러는 논리 어드레스를 물리 어드레스로 변환할 수 있다.
S920단계에서, 변환된 물리 어드레스가 타겟 워드라인 어드레스를 포함하는지 여부가 판단될 수 있다. 실시 예에서, 타겟 워드라인 어드레스는 데이터의 신뢰도가 상대적으로 낮은 메모리 셀들을 나타낼 수 있다. 예를 들어, 타겟 워드라인 어드레스는 데이터를 리드할 때, 에러 발생 확률이 높은 워드라인을 나타낼 수 있다. 변환된 물리 어드레스가 타겟 워드라인 어드레스를 포함하지 않으면 S930단계로 진행될 수 있다. 변환된 물리 어드레스가 타겟 워드라인 어드레스를 포함하면 S940단계로 진행될 수 있다.
S930단계에서, 미리 설정된 크기의 슈퍼 블록에 대응하는 하나의 패리티가 생성될 수 있다. 미리 설정된 크기의 슈퍼 블록에 포함된 데이터에 대해서 모두 배타적 논리합(XOR) 연산 동작 수행이 완료되면 하나의 패리티가 생성될 수 있다.
S940단계에서, 둘 이상의 패리티가 생성될 수 있다. 이때, 하나의 패리티는 미리 설정된 크기의 슈퍼 블록에 대응할 수 있다. 또 다른 패리티는 미리 설정된 크기의 슈퍼 블록보다 크기가 작고, 미리 설정된 크기의 슈퍼 블록에 전부 포함되는 슈퍼 블록에 대응할 수 있다. 실시 예에서, 메모리 컨트롤러는 생성된 둘 이상의 패리티가 타겟 워드라인에 저장되도록 메모리 장치에 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 장치는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(130) 및 온도 측정부(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
어드레스 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 어드레스 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 연결되는 워드라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(1230)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(1225)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 11은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다.
도 11을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 스토리지 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜덤화하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜덤 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜덤화할 것이다. 랜덤화된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜덤화하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜덤 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜덤화할 것이다. 디랜덤화된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜덤화 및 디랜덤화 동작을 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus)및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 또는 메모리 장치(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic DualIn Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric QuadFlat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outline(SOIC),Shrink Small OutlinePackage(SSOP), Thin Small Outline(TSOP),Thin QuadFlatpack(TQFP), System In Package(SIP), MultiChip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 메모리 장치(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
예시적으로, 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 맵핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, 불휘발성 메모리들(3221~322n)은 도 2를 참조하여 설명된 메모리 장치(100)일 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division MultipleAccess), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision MultipleAccess), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-FI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 패리티 제어부

Claims (20)

  1. 복수의 페이지들을 포함하는 슈퍼 블록을 포함하는 메모리 장치의 동작을 제어하는 메모리 컨트롤러에 있어서,
    상기 복수의 페이지들 중 제1 그룹에 저장될 데이터를 이용하여 제1 패리티를 생성하고, 상기 복수의 페이지들 중 제2 그룹에 저장될 데이터를 이용하여 제2 패리티를 생성하는 패리티 제어부; 및
    상기 제1 패리티 및 상기 제2 패리티를 상기 슈퍼 블록에 저장하도록 상기 메모리 장치를 제어하는 쓰기 동작 제어부;를 포함하고,
    상기 제1 그룹 및 상기 제2 그룹은 상기 복수의 페이지들 중, 적어도 둘 이상의 페이지들을 공통으로 포함하는, 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 패리티 제어부는,
    상기 복수의 페이지들 중에서 상기 제1 패리티 및 제2 패리티가 저장되는 위치를 나타내는 패리티 정보를 생성하는 패리티 관리부; 및
    상기 패리티 정보를 기초로, 상기 제1 패리티 및 상기 제2 패리티를 생성하는 패리티 생성부;를 포함하는, 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 제1 패리티는,
    상기 제1 그룹에 저장될 데이터를 배타적 논리합 연산한 결과를 포함하고,
    상기 제2 패리티는,
    상기 제2 그룹에 저장될 데이터를 배타적 논리합 연산한 결과를 포함하는, 메모리 컨트롤러.
  4. 제 1항에 있어서, 상기 쓰기 동작 제어부는,
    상기 제1 패리티 및 상기 제2 패리티가 상기 복수의 페이지들 중에서 타겟 워드라인에 대응하는 제1 페이지 및 제2 페이지에 각각 저장되도록 상기 메모리 장치를 제어하는, 메모리 컨트롤러.
  5. 제 4항에 있어서, 상기 타겟 워드라인은,
    상기 복수의 페이지들에 대응되는 워드라인들 중, 상기 제1 패리티 및 제2 패리티를 저장할 페이지들에 대응되는 워드라인인, 메모리 컨트롤러.
  6. 제 5항에 있어서, 상기 타겟 워드라인은,
    상기 복수의 페이지들의 특성에 따라서 결정되는, 메모리 컨트롤러.
  7. 제 5항에 있어서, 상기 타겟 워드라인은,
    상기 복수의 페이지들 중에서 저장된 데이터를 리드한 결과 에러 발생 가능성이 상대적으로 높은, 메모리 컨트롤러.
  8. 복수의 페이지들을 포함하는 슈퍼 블록을 포함하는 메모리 장치;
    상기 복수의 페이지들 중, 제1 그룹에 저장된 데이터를 이용하여 생성된 제1 패리티 및 제2 그룹에 저장된 데이터를 이용하여 생성된 제2 패리티를 상기 슈퍼 블록에 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하고,
    상기 제1 그룹 및 상기 제2 그룹은 상기 복수의 페이지들 중, 적어도 둘 이상의 페이지들을 공통으로 포함하는, 스토리지 장치.
  9. 제 8항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 페이지들 중에서 상기 제1 패리티 및 제2 패리티가 저장되는 위치를 나타내는 패리티 정보를 기초로, 상기 제1 패리티 및 상기 제2 패리티를 생성하는 스토리지 장치.
  10. 제 9항에 있어서, 상기 제1 패리티는,
    상기 제1 그룹에 저장될 데이터를 배타적 논리합 연산한 결과를 포함하고,
    상기 제2 패리티는,
    상기 제2 그룹에 저장될 데이터를 배타적 논리합 연산한 결과를 포함하는, 스토리지 장치.
  11. 제 8항에 있어서, 상기 메모리 컨트롤러는,
    상기 제1 패리티 및 상기 제2 패리티가 상기 복수의 페이지들 중에서 타겟 워드라인에 대응하는 제1 페이지 및 제2 페이지에 각각 저장되도록 상기 메모리 장치를 제어하는, 스토리지 장치.
  12. 제 11항에 있어서, 상기 타겟 워드라인은,
    상기 복수의 페이지들에 대응되는 워드라인들 중, 상기 제1 패리티 및 제2 패리티를 저장할 페이지들에 대응되는 워드라인인, 스토리지 장치.
  13. 제 12항에 있어서, 상기 타겟 워드라인은,
    상기 복수의 페이지들의 특성에 따라서 결정되는, 스토리지 장치.
  14. 제 12항에 있어서, 상기 타겟 워드라인은,
    상기 복수의 페이지들 중에서 저장된 데이터를 리드한 결과 에러 발생 가능성이 상대적으로 높은, 스토리지 장치.
  15. 제 8항에 있어서,
    상기 제1 그룹 및 상기 제2 그룹에 각각 포함된 페이지들의 개수는 서로 다른, 스토리지 장치.
  16. 복수의 워드라인들에 대응되는 복수의 페이지들을 포함하는 슈퍼 블록을 포함하는 메모리 장치;
    상기 복수의 워드라인들 중, 취약 워드라인에 대응되는 페이지들에 적어도 둘 이상의 패리티들이 저장되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하고,
    상기 적어도 둘 이상의 패리티들은,
    상기 복수의 페이지들 중, 제1 그룹에 저장된 데이터를 이용하여 생성된 제1 패리티 및 제2 그룹에 저장된 데이터를 이용하여 생성된 제2 패리티를 포함하고,
    상기 제1 그룹 및 상기 제2 그룹은 상기 복수의 페이지들 중, 적어도 둘 이상의 페이지들을 공통으로 포함하는, 스토리지 장치.
  17. 제 16항에 있어서,
    상기 취약 워드라인에 관한 정보는, 사전에 상기 메모리 장치에 저장되는, 스토리지 장치.
  18. 제 16항에 있어서,
    상기 제1 패리티는,
    상기 제1 그룹에 저장될 데이터를 배타적 논리합 연산한 결과를 포함하고,
    상기 제2 패리티는,
    상기 제2 그룹에 저장될 데이터를 배타적 논리합 연산한 결과를 포함하는, 스토리지 장치.
  19. 제 16항에 있어서, 상기 제1 패리티는,
    상기 제1 그룹에 저장된 데이터를 복구하는데 사용되고,
    상기 제2 패리티는,
    상기 제2 그룹에 저장된 데이터를 복구하는데 사용되는, 스토리지 장치.
  20. 제 16항에 있어서,
    상기 제1 그룹 및 상기 제2 그룹에 각각 포함된 페이지들의 개수는 서로 다른, 스토리지 장치.
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