KR20220059259A

KR20220059259A - 메모리 시스템 및 그 동작 방법

Info

Publication number: KR20220059259A
Application number: KR1020200144626A
Authority: KR
Inventors: 강혜미
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-11-02
Filing date: 2020-11-02
Publication date: 2022-05-10
Also published as: US20220138099A1; US11853202B2; US20240086318A1; CN114443507A

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 향상된 성능을 갖는 메모리 시스템은, 복수의 존들로 할당된 복수의 메모리 블록들을 포함하는 메모리 장치, 제1 내부 동작을 수행하기 위한 트리거 신호에 따라, 호스트로 상기 복수의 존들 중 상기 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청하는 메모리 컨트롤러, 및 상기 요청에 응답하여, 상기 복수의 존들과 관련된 정보를 기초로 상기 메모리 컨트롤러로 상기 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 호스트를 포함하고, 상기 메모리 컨트롤러는, 상기 가비지 컬렉션 수행 여부에 대한 정보에 기초하여, 상기 제1 내부 동작의 수행 여부를 결정한다.

Description

메모리 시스템 및 그 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 시스템 및 그 동작 방법에 관한 것이다.

스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.

휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.

본 발명의 실시 예는 향상된 성능을 갖는 메모리 시스템 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 시스템은, 복수의 존들로 할당된 복수의 메모리 블록들을 포함하는 메모리 장치, 제1 내부 동작을 수행하기 위한 트리거 신호에 따라, 호스트로 상기 복수의 존들 중 상기 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청하는 메모리 컨트롤러, 및 상기 요청에 응답하여, 상기 복수의 존들과 관련된 정보를 기초로 상기 메모리 컨트롤러로 상기 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 호스트를 포함하고, 상기 메모리 컨트롤러는, 상기 가비지 컬렉션 수행 여부에 대한 정보에 기초하여, 상기 제1 내부 동작의 수행 여부를 결정한다.

본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 제1 내부 동작을 수행하기 위한 트리거 신호를 생성하는 단계, 상기 트리거 신호에 따라, 호스트로 복수의 존들 중 상기 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청하는 단계, 상기 호스트에 저장된 상기 복수의 존들과 관련된 정보를 기초로 상기 메모리 컨트롤러로 상기 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 단계, 및 상기 가비지 컬렉션 수행 여부에 대한 정보에 기초하여, 상기 제1 내부 동작의 수행 여부를 결정하는 단계를 포함한다.

본 발명의 실시 예에 따른 복수의 존들로 할당된 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 제1 내부 동작을 수행하기 위한 트리거 신호에 따라, 호스트로 상기 복수의 존들 중 상기 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청하고, 상기 호스트로부터 상기 가비지 컬렉션 수행 여부에 대한 정보를 수신하는 호스트 제어부, 및 상기 가비지 컬렉션 수행 여부에 대한 정보에 기초하여, 상기 제1 내부 동작 및 상기 호스트에 의해 제어되는 상기 존에 대한 가비지 컬렉션 동작에 대응되는 제2 내부 동작 중 하나를 수행하도록 상기 메모리 장치를 제어하는 메모리 장치 제어부를 포함한다.

본 기술에 따르면, 향상된 성능을 갖는 메모리 시스템 및 그 동작 방법이 제공된다.

도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 일 실시 예에 따른 존의 개념을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 가비지 컬렉션 수행 여부에 대한 정보를 요청하는 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 일 예를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 다른 예를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 또 다른 예를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 제1 내부 동작을 수행하는 과정을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 제2 내부 동작을 수행하는 과정을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 일 실시 예에 따른 제1 내부 동작의 수행 여부를 결정하는 방법을 설명하기 위한 순서도이다.
도 14는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 시스템(10)은 스토리지 장치(50) 및 호스트(300)를 포함할 수 있다.

스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치(100)의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.

메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.

실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

실시 예에서, 메모리 장치(100)는 복수의 존들로 할당된 복수의 메모리 블록들을 포함할 수 있다. 존에 대한 개념은 도 4를 참조하여 자세하게 설명하도록 한다.

메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.

스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트 제어부(210), 메모리 장치 제어부(220) 및 맵핑 정보 저장부(230)를 포함할 수 있다.

호스트 제어부(210)는 호스트(300)로부터 프로그램 동작, 리드 동작, 소거 동작 등에 대한 요청을 수신할 수 있다.

또한, 호스트 제어부(210)는 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청할 수 있다. 이때, 제1 내부 동작은 웨어 레벨링 동작, 리드 리클레임 동작 등을 포함할 수 있다. 호스트 제어부(210)는 상기 요청에 대한 응답으로 호스트(300)로부터 존의 가비지 컬렉션 수행 여부에 대한 정보를 수신할 수 있다. 이후, 호스트 제어부(210)는 메모리 장치 제어부(220)로 존의 가비지 컬렉션 수행 여부에 대한 정보를 제공할 수 있다.

메모리 장치 제어부(220)는 메모리 장치(100)로 메모리 장치(100)를 제어하기 위한 커맨드들을 제공할 수 있다.

또한, 메모리 장치 제어부(220)는 제1 내부 동작을 수행하기 위한 트리거 신호에 따라, 맵핑 정보 저장부(230)로부터 제1 내부 동작이 수행될 메모리 블록을 포함하는 존에 대한 정보를 획득할 수 있다. 메모리 장치 제어부(220)는 호스트 제어부(210)로 존에 대한 정보를 제공할 수 있다. 이후, 메모리 장치 제어부(220)는 호스트 제어부(210)로부터 존의 가비지 컬렉션 수행 여부에 대한 정보를 수신할 수 있다. 메모리 장치 제어부(220)는 존의 가비지 컬렉션 수행 여부에 대한 정보를 기초로 제1 내부 동작 및 제2 내부 동작 중 하나를 수행하도록 메모리 장치(100)를 제어할 수 있다.

일 실시 예에서, 제2 내부 동작은 호스트(300)에 의해 제어되는 가비지 컬렉션 동작에 대응되는 내부 동작일 수 있다. 예를 들어, 제2 내부 동작은 가비지 컬렉션 동작을 위한 리드 동작, 프로그램 동작, 소거 동작 등을 포함할 수 있다. 일 실시 예에서, 호스트(300)에 의해 제어되는 가비지 컬렉션 동작은 타겟 존에 포함된 유효 데이터(valid data)를 다른 존에 저장하고, 타겟 존을 리셋하는 동작일 수 있다. 이 경우, 제2 내부 동작은 타겟 존에 포함된 유효 데이터를 다른 존에 저장하기 위한 리드 동작 및 프로그램 동작을 포함할 수 있고, 타겟 존을 리셋하기 위한 소거 동작을 포함할 수 있다.

맵핑 정보 저장부(230)는 복수의 존들과 복수의 메모리 블록들 사이의 맵핑 관계를 나타내는 맵핑 정보를 저장할 수 있다. 메모리 장치(100)에서의 제1 내부 동작 또는 제2 내부 동작에 따라 복수의 존들과 복수의 메모리 블록들 사이의 맵핑 관계가 변경되는 경우, 맵핑 정보 저장부(230)는 맵핑 정보를 갱신할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.

호스트(300)는 스토리지 장치(50)로 프로그램 동작, 리드 동작, 소거 동작 등을 요청할 수 있다. 호스트(300)는 메모리 장치(100)의 프로그램 동작을 위해 프로그램 커맨드에 대응되는 호스트 커맨드, 데이터 및 논리 어드레스를 메모리 컨트롤러(200)로 전송할 수 있다. 또한, 호스트(300)는 메모리 장치(100)의 리드 동작을 위해 리드 커맨드에 대응되는 호스트 커맨드 및 논리 어드레스를 메모리 컨트롤러(200)로 전송할 수 있다.

실시 예에서, 호스트(300)는 존 관리부(310)를 포함할 수 있다.

존 관리부(310)는 복수의 존들과 관련된 정보를 관리할 수 있다. 이때, 복수의 존들과 관련된 정보는 복수의 존들 각각의 식별 정보, 상태 정보, 무효 데이터 포함 여부에 대한 정보, 가비지 컬렉션 필요 여부에 대한 정보 등을 포함할 수 있다.

또한, 존 관리부(310)는 호스트 제어부(210)로부터 존의 가비지 컬렉션 수행 여부에 대한 요청을 수신할 수 있다. 존 관리부(310)는 상기 요청에 대한 응답으로 복수의 존들과 관련된 정보에 기초하여 호스트 제어부(210)로 존의 가비지 컬렉션 수행 여부에 대한 정보를 제공할 수 있다. 예를 들어, 존 관리부(310)는 존에 대한 가비지 컬렉션 동작을 수행할 예정임을 나타내는 가비지 컬렉션 수행 예정 정보 및 존에 대한 가비지 컬렉션 동작을 수행하지 않을 것을 나타내는 가비지 컬렉션 미수행 정보 중 하나를 호스트 제어부(210)로 제공할 수 있다.

일 실시 예에서, 존 관리부(310)는 존에 대한 가비지 컬렉션 동작을 제어할 수 있다. 예를 들어, 존 관리부(310)는 가비지 컬렉션 동작을 제어하기 위해 메모리 장치(100)가 제2 내부 동작을 수행하도록 하기 위한 동작 요청을 호스트 제어부(210)로 제공할 수 있다.

도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.

복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.

전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.

실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.

실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.

전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.

생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.

본 발명의 실시 예에 따르면, 리드 동작 시에, 어드레스 디코더(130)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 레벨의 리드 패스 전압을 인가할 수 있다.

예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.

입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.

리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.

제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)을 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로들을 제어할 수 있다.

도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.

메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 도면이다.

도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.

스트링(ST)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.

소스 셀렉트 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.

하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.

하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.

도 4는 일 실시 예에 따른 존의 개념을 설명하기 위한 도면이다.

도 4에서, 복수의 존들은 제1 존(Zone 1) 내지 제N 존(Zone N)을 포함할 수 있다. 복수의 존들은 각각 복수의 메모리 블록들을 포함할 수 있다. 실시 예에서, 복수의 존들 각각에 포함된 메모리 블록들의 개수는 서로 상이하거나, 같을 수 있다. 존은 호스트(300)로부터 입력되는 논리 어드레스들에 대응되는 데이터를 저장하는 영역일 수 있다. 구체적으로. 복수의 존들은 각각 대응되는 논리 어드레스 그룹들에 대응되는 데이터를 저장하는 영역일 수 있다. 예를 들어, 제1 존(Zone 1)은 제1 메모리 블록 그룹(LBA Group 1)에 대응되는 데이터를 저장하는 영역일 수 있다. 또한, 제2 존(Zone 2)은 제2 메모리 블록 그룹(LBA Group 2)에 대응되는 데이터를 저장하는 영역일 수 있다. 또한, 제3 존(Zone 3)은 제3 메모리 블록 그룹(LBA Group 3)에 대응되는 데이터를 저장하는 영역일 수 있다. 또한, 제N 존(Zone N)은 제N 메모리 블록 그룹(LBA Group N)에 대응되는 데이터를 저장하는 영역일 수 있다 이때, 논리 어드레스 그룹들은 각각 연속되는 논리 어드레스들을 포함할 수 있다.

한편, 복수의 존들은 호스트(300)의 요청에 따라 오픈 상태, 클로즈드 상태를 가질 수 있다. 이때, 오픈 상태를 가지는 존을 오픈 존으로 지칭하고, 클로즈드 상태를 갖는 존을 클로즈드 존으로 지칭할 수 있다. 오픈 존은 데이터가 쓰여질 수 있는 존, 즉 쓰기 가능한 존을 의미한다. 메모리 컨트롤러(200)는 오픈 존에 데이터에 대한 쓰기 동작을 수행할 수 있다. 클로즈드 존은 데이터가 쓰여질 수 없는 존을 의미한다. 메모리 컨트롤러(200)는 클로즈드 존의 상태가 오픈 상태로 변경되기 전까지 클로즈드 존에 데이터에 대한 쓰기 동작을 수행할 수 없다.

예를 들어, 호스트(300)가 제공하는 오픈 존 요청에 응답하여, 메모리 컨트롤러(200)는 존을 오픈할 수 있다. 여기서 존을 오픈한다는 것은, 해당 존에 대응되는 논리 어드레스 그룹에 대한 맵 테이블을 생성하는 것일 수 있다.

호스트(300)가 제공하는 클로즈 존 요청에 응답하여, 메모리 컨트롤러(200)는 존의 상태를 클로즈드 상태로 변경할 수 있다. 클로즈 존 요청은 해당 존에 대한 오픈 존 요청이 입력되기 전까지는 쓰기 요청을 하지 않을 것임을 나타내는 요청일 수 있다.

또한, 복수의 존들은 각각 호스트(300)로부터 입력되는 리셋 요청에 따라 리셋 동작을 수행할 수 있다. 이때, 리셋 동작은 리셋 요청의 대상이 되는 존에 포함된 메모리 블록들에 저장된 데이터를 소거하는 동작일 수 있다. 예를 들어, 제1 존(Zone 1)에 대한 리셋 요청이 입력되는 경우, 메모리 장치는 제1 존(Zone 1)에 포함된 메모리 블록들에 대해 소거 동작을 수행할 수 있다. 또한, 제2 존(Zone 2)에 대한 리셋 요청이 입력되는 경우, 메모리 장치는 제2 존(Zone 2)에 포함된 메모리 블록들에 대해 소거 동작을 수행할 수 있다. 또한, 제3 존(Zone 3)에 대한 리셋 요청이 입력되는 경우, 메모리 장치는 제3 존(Zone 3)에 포함된 메모리 블록들에 대해 소거 동작을 수행할 수 있다. 또한, 제N 존(Zone N)에 대한 리셋 요청이 입력되는 경우, 메모리 장치는 제N 존(Zone N)에 포함된 메모리 블록들에 대해 소거 동작을 수행할 수 있다.

한편, 존을 이용한 메모리 시스템(10)은 호스트(300)에서 존들에 대한 가비지 컬렉션 동작을 제어할 수 있다. 또한, 메모리 시스템(10)의 스토리지 장치(50)는 웨어 레벨링 동작, 리드 리클레임 동작 등과 같이 특정 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 제어할 수 있다. 이때, 특정 메모리 블록에 대한 웨어 레빌링 동작 또는 리드 리클레임 동작이 수행된 이후에 해당 메모리 블록에 대한 가비지 컬렉션 동작이 수행되는 경우, 메모리 시스템(10)은 동일한 메모리 블록에서 데이터를 이동시키는 동작을 중복하여 수행하게 된다. 이에 따라, 메모리 시스템(10)은 중복되는 동작에 따라 성능이 감소되는 문제점이 있다.

따라서, 개시되는 실시 예들에 따르면, 호스트(300)와 스토리지 장치(50) 사이의 통신을 통해 존의 가비지 컬렉션 수행 여부를 확인하고, 확인 결과에 기초하여 내부 동작의 수행 여부를 결정함으로써, 메모리 시스템(10)의 성능을 향상시킬 수 있다.

도 5는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.

도 5에 도시된 호스트 제어부(210), 메모리 장치 제어부(220), 맵핑 정보 제어부(230) 및 존 관리부(310)는 각각 도 1에 도시된 호스트 제어부(210), 메모리 장치 제어부(220), 맵핑 정보 제어부(230) 및 존 관리부(310)를 나타내는 것일 수 있다.

도 5를 참조하면, 일 실시 예에서, 호스트 제어부(210)는 존 관리부(310)로 복수의 존들 중 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청할 수 있다.

예를 들어, 제1 내부 동작을 수행하기 위한 트리거 신호에 따라, 호스트 제어부(210)는 메모리 장치 제어부(220)로부터 존에 대한 정보(ZONE information)를 획득할 수 있다. 이후, 호스트 제어부(210)는 존 관리부(310)로 존에 대한 정보(ZONE information)와 함께 존의 가비지 컬렉션 수행 여부에 대한 정보 요청(GC information request)을 제공할 수 있다.

일 실시 예에서, 호스트 제어부(210)는 존 관리부(310)로부터 존의 가비지 컬렉션 수행 여부에 대한 정보(GC information)를 수신할 수 있다. 이때, 일 실시 예에서, 가비지 컬렉션 수행 여부에 대한 정보(GC information)는 존에 대한 가비지 컬렉션 동작을 수행할 예정임을 나타내는 가비지 컬렉션 수행 예정 정보 및 존에 대한 가비지 컬렉션 동작을 수행하지 않을 것을 나타내는 가비지 컬렉션 미수행 정보 중 하나를 포함할 수 있다.

일 실시 예에서, 호스트 제어부(210)는 메모리 장치 제어부(220)로 가비지 컬렉션 수행 여부에 대한 정보(GC information)를 제공할 수 있다. 예를 들어, 호스트 제어부(210)는 메모리 장치 제어부(210)로 가비지 컬렉션 수행 예정 정보 또는 가비지 컬렉션 미수행 정보 중 하나를 제공할 수 있다.

일 실시 예에서, 호스트 제어부(210)는 존 관리부(310)로부터 존에 대한 가비지 컬렉션 요청(GC request)을 수신할 수 있다. 예를 들어, 호스트 제어부(210)는 존 관리부(310)로부터 가비지 컬렉션 수행 예정 정보를 수신한 이후에 가비지 컬렉션 동작을 위한 동작 요청 (operation request)을 수신할 수 있다. 이후, 호스트 제어부(210)는 메모리 장치 제어부(220)로 동작 요청(operation request)을 제공할 수 있다.

일 실시 예에서, 메모리 장치 제어부(220)는 제1 내부 동작을 수행하기 위한 트리거 신호에 따라 맵핑 정보 저장부(230)로부터 제1 내부 동작이 수행될 메모리 블록을 포함하는 존에 대한 정보(ZONE information)를 획득할 수 있다. 이때, 트리거 신호는 특정 메모리 블록에 대해 웨어 레벨링 동작 또는 리드 리클레임 동작이 필요한 것으로 판단될 때 발생되는 신호일 수 있다. 메모리 장치 제어부(220)는 트리거 신호에 응답하여 맵핑 정보 저장부(230)로 제1 내부 동작이 수행될 메모리 블록을 포함하는 존에 대한 정보(ZONE information)를 요청할 수 있다. 이후, 메모리 장치 제어부(220)는 맵핑 정보 저장부(230)로부터 존에 대한 정보(ZONE information)를 수신할 수 있다.

일 실시 예에서, 메모리 장치 제어부(220)는 호스트 제어부(210)로 존에 대한 정보(ZONE information)를 제공할 수 있다. 이후, 메모리 장치 제어부(220)는 호스트 제어부(210)로부터 존의 가비지 컬렉션 수행 여부에 대한 정보(GC information)를 수신할 수 있다.

일 실시 예에서, 메모리 장치 제어부(220)는 가비지 컬렉션 수행 여부에 대한 정보(GC information)에 기초하여 제1 내부 동작 및 제2 내부 동작 중 하나를 수행하도록 메모리 장치(100)를 제어할 수 있다.

구체적으로, 메모리 장치 제어부(220)는 가비지 컬렉션 수행 여부에 대한 정보(GC information)에 기초하여 제1 내부 동작의 수행 여부를 결정할 수 있다.

일 실시 예에서, 호스트 제어부(210)로부터 가비지 컬렉션 미수행 정보를 수신한 경우, 메모리 장치 제어부(220)는 메모리 장치(100)로 제1 내부 동작을 수행하기 위한 커맨드(command 1)를 제공할 수 있다. 예를 들어, 제1 내부 동작이 웨어 레벨링 동작인 경우, 메모리 장치 제어부(220)는 웨어 레벨링 동작을 위한 커맨드를 제공할 수 있다. 이 경우, 메모리 장치(100)는 웨어 레벨링 동작을 수행할 수 있다. 다른 예로, 제1 내부 동작이 리드 리클레임 동작인 경우, 메모리 장치 제어부(220)는 리드 리클레임 동작을 위한 커맨드를 제공할 수 있다. 이 경우, 메모리 장치(100)는 리드 리클레임 동작을 수행할 수 있다.

일 실시 예에서, 호스트 제어부(210)로부터 가비지 컬렉션 수행 예정 정보 및 가비지 컬렉션 동작을 위한 동작 요청(operation request)을 수신한 경우, 메모리 장치 제어부(220)는 메모리 장치(100)로 동작 요청(operation request)에 대응되는 제2 내부 동작을 수행하기 위한 커맨드(command 2)를 제공할 수 있다. 이 경우, 메모리 장치(100)는 제2 내부 동작에 대응되는 리드 동작, 프로그램 동작, 소거 동작 등을 수행할 수 있다.

일 실시 예에서, 메모리 장치 제어부(220)는 제1 내부 동작 또는 제2 내부 동작에 따라 복수의 존들과 복수의 메모리 블록들 사이의 맵핑 관계가 변경되는 경우, 맵핑 정보 저장부(230)로 갱신된 맵핑 정보(updated mapping data)를 제공할 수 있다.

일 실시 예에서, 맵핑 정보 저장부(230)는 메모리 장치 제어부(220)의 요청에 응답하여, 맵핑 정보를 기초로 제1 내부 동작이 수행될 메모리 블록을 포함하는 존에 대한 정보(ZONE information)를 확인할 수 있다. 이후, 맵핑 정보 저장부(230)는 메모리 장치 제어부(220)로 확인된 존에 대한 정보(ZONE information)를 제공할 수 있다.

또한, 일 실시 예에서, 맵핑 정보 저장부(230)는 메모리 장치 제어부(220)로부터 제공받은 갱신된 맵핑 정보(updated mapping data)에 기초하여 맵핑 정보를 갱신할 수 있다.

일 실시 예에서, 존 관리부(310)는 호스트 제어부(210)의 가비지 컬렉션 수행 여부에 대한 정보 요청(GC information request)에 응답하여 존에 대한 가비지 컬렉션이 필요한지 여부를 판단할 수 있다.

존 관리부(310)는 호스트 제어부(210)로부터 제공받은 존에 대한 정보(ZONE information)와 기 저장된 복수의 존들과 관련된 정보를 기초로 존에 대한 가비지 컬렉션이 필요한지 여부를 판단할 수 있다. 일 실시 예에서, 존 관리부(310)는 존의 무효 데이터(invalid data) 포함 여부 및 오픈 존인지 여부에 기초하여 존에 대한 가비지 컬렉션이 필요한지 여부를 판단할 수 있다.

일 실시 예에서, 존에 대한 가비지 컬렉션이 필요한 것으로 판단된 경우, 존 관리부(310)는 호스트 제어부(210)로 가비지 컬렉션 수행 예정 정보를 제공할 수 있다. 또한, 존 관리부(310)는 존에 대한 가비지 컬렉션 동작을 수행할 수 있다. 예를 들어, 존 관리부(310)는 호스트 제어부(210)로 가비지 컬렉션 동작을 위한 동작 요청(operation request)을 제공할 수 있다.

일 실시 예에서, 존에 대한 가비지 컬렉션이 필요하지 않은 것으로 판단된 경우, 존 관리부(310)는 호스트 제어부(210)로 가비지 컬렉션 미수행 정보를 제공할 수 있다.

따라서, 메모리 시스템(10)은 호스트(300)로부터 존의 가비지 컬렉션 수행 여부를 확인하고, 가비지 컬렉션 수행 여부를 기초로 제1 내부 동작의 수행 여부를 결정할 수 있다.

이에 따라, 개시되는 실시 예들에 따르면 특정 메모리 블록에 대한 제1 내부 동작을 수행하기 전에 가비지 컬렉션 수행 여부를 미리 확인함으로써, 스토리지 장치(50)의 제1 내부 동작과 호스트(300)의 가비지 컬렉션 동작의 중복 수행을 방지하여 메모리 시스템(10)의 성능을 향상시킬 수 있다.

도 6은 본 발명의 일 실시 예에 따른 가비지 컬렉션 수행 여부에 대한 정보를 요청하는 동작을 설명하기 위한 도면이다.

도 6에서, 특정 메모리 블록에 대한 제1 내부 동작을 수행하기 위한 트리거 신호가 발생된 것으로 가정한다.

메모리 장치 제어부(220)는 트리거 신호에 따라 맵핑 정보 저장부(230)로 제1 내부 동작이 수행될 메모리 블록을 포함하는 존에 대한 정보(ZONE information)를 요청할 수 있다. 일 실시 예에서, 존에 대한 정보(ZONE information)는 존에 대한 식별 정보를 포함할 수 있다.

맵핑 정보 저장부(230)는 복수의 존들과 복수의 메모리 블록들 사이의 맵핑 관계를 나타내는 맵핑 정보(mapping data)를 기초로 존에 대한 정보(ZONE information)를 확인하고, 메모리 장치 제어부(220)로 존에 대한 정보(ZONE information)를 제공할 수 있다. 일 실시 예에서, 맵핑 정보(mapping data)는 각 존에 대한 식별 정보와 각 존에 할당된 메모리 블록들에 대한 식별 정보를 포함할 수 있다. 도 6에서 하나의 존이 4개의 메모리 블록을 포함하는 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니고, 하나의 존에 할당되는 메모리 블록의 개수는 실시 예에 따라 다양할 수 있다.

또한, 메모리 장치 제어부(220)는 제공받은 존에 대한 정보(ZONE information)를 호스트 제어부(210)로 제공할 수 있다.

이후, 호스트 제어부(210)는 존 관리부(310)로 존에 대한 정보(ZONE information)를 제공하면서 가비지 컬렉션 수행 여부에 대한 정보 요청(FC information request)을 제공할 수 있다.

도 7은 본 발명의 일 실시 예에 따른 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 일 예를 설명하기 위한 도면이다.

도 7에서, 제1 내부 동작이 수행될 메모리 블록을 포함하는 존은 제1 존(ZONE 1)인 것으로 가정한다. 또한, 존 관리부(310)는 호스트 제어부(210)로부터 제1 존(ZONE 1)에 대한 정보 및 제1 존(ZONE 1)의 가비지 컬렉션 수행 여부에 대한 정보 요청을 제공받은 것으로 가정한다.

존 관리부(310)는 복수의 존들과 관련된 정보를 기초로 제1 존에 대한 가비지 컬렉션이 필요한지 여부를 판단할 수 있다. 일 실시 예에서, 복수의 존들과 관련된 정보는 복수의 존들 각각의 식별 정보, 상태 정보(State), 무효 데이터 포함 여부에 대한 정보 등을 포함할 수 있다. 도 7에서는 존 관리부(310)가 식별 정보, 상태 정보(State), 무효 데이터 포함 여부에 대한 정보를 저장하는 것으로 도시되었으나, 실시 예에 따라 존 관리부(310)는 가비지 컬렉션 필요 여부에 대한 정보도 저장할 수 있다.

일 실시 예에서, 존 관리부(310)는 존의 무효 데이터 포함 여부 및 오픈 존인지 여부에 기초하여 존의 가비지 컬렉션이 필요한지 여부를 판단할 수 있다.

일 실시 예에서, 존에 무효 데이터가 포함되고, 존이 오픈 존인 경우, 존 관리부(310)는 해당 존의 가비지 컬렉션이 필요하지 않은 것으로 판단할 수 있다.

도 7을 참조하면, 제1 존(ZONE 1)에 무효 데이터가 포함되어 있고 제1 존(ZONE 1)이 오픈 상태이므로, 존 관리부(310)는 제1 존(ZONE 1)에 대한 가비지 컬렉션이 필요하지 않은 것으로 판단할 수 있다. 이 경우, 존 관리부(310)는 호스트 제어부(210)로 제1 존(ZONE 1)에 대한 가비지 컬렉션 동작을 수행하지 않을 것을 나타내는 가비지 컬렉션 미수행 정보(GC unperformed information)를 제공할 수 있다.

호스트 제어부(210)는 존 관리부(310)로부터 제공받은 가비지 컬렉션 미수행 정보(GC unperformed information)를 메모리 장치 제어부(220)로 제공할 수 있다.

메모리 장치 제어부(220)는 가비지 컬렉션 미수행 정보(GC unperformed information)를 수신하는 경우, 제1 내부 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 메모리 장치 제어부(220)는 메모리 장치(100)로 웨어 레벨링 동작을 위한 커맨드, 리드 리클레임 동작을 위한 커맨드 등과 같이 제1 내부 동작을 수행하기 위한 커맨드(command 1)를 제공할 수 있다.

이에 따라, 메모리 장치(100)는 메모리 블록에 대한 제1 내부 동작을 수행할 수 있다.

도 8은 본 발명의 일 실시 예에 따른 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 다른 예를 설명하기 위한 도면이다.

도 8에서, 제1 내부 동작이 수행될 메모리 블록을 포함하는 존은 제1 존(ZONE 1)인 것으로 가정한다. 또한, 존 관리부(310)는 호스트 제어부(210)로부터 제1 존(ZONE 1)에 대한 정보 및 제1 존(ZONE 1)의 가비지 컬렉션 수행 여부에 대한 정보 요청을 제공받은 것으로 가정한다.

일 실시 예에서, 존에 무효 데이터가 포함되고, 존이 오픈 존이 아닌 경우, 존 관리부(310)는 해당 존의 가비지 컬렉션이 필요한 것으로 판단할 수 있다.

도 8을 참조하면, 제1 존(ZONE 1)에 무효 데이터가 포함되어 있고 제1 존(ZONE 1)이 클로즈드 상태이므로, 존 관리부(310)는 제1 존(ZONE 1)에 대한 가비지 컬렉션이 필요한 것으로 판단할 수 있다. 이 경우, 존 관리부(310)는 호스트 제어부(210)로 제1 존(ZONE 1)에 대한 가비지 컬렉션 동작을 수행할 예정임을 나타내는 가비지 컬렉션 수행 예정 정보(GC schedule information)를 제공할 수 있다.

또한, 존 관리부(310)는 호스트 제어부(210)로 제1 존(ZONE 1)에 대한 가비지 컬렉션 수행 예정 정보(GC schedule information)를 제공한 뒤, 가비지 컬렉션 동작을 제어할 수 있다. 예를 들어, 존 관리부(310)는 호스트 제어부(210) 가비지 컬렉션 동작을 위한 동작 요청(operation request)을 제공할 수 있다.

호스트 제어부(210)는 존 관리부(310)로부터 제공받은 가비지 컬렉션 수행 예정 정보(GC schedule information)를 메모리 장치 제어부(220)로 제공할 수 있다. 또한, 호스트 제어부(210)는 메모리 장치 제어부(220)로 동작 요청(operation request)을 제공할 수 있다.

일 실시 예에서, 메모리 장치 제어부(220)는 가비지 컬렉션 수행 예정 정보(GC schedule information)를 수신하는 경우, 존 관리부(310)로부터 제1 존(ZONE 1)에 대한 동작 요청(operation request)을 수신할 때까지 대기하도록 메모리 장치(100)를 제어할 수 있다.

이후, 존 관리부(310)로부터 동작 요청(operation request)을 수신하는 경우, 메모리 장치 제어부(220)는 제1 존(ZONE 1)에 할당된 메모리 블록들에 대한 제2 내부 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 메모리 장치 제어부(220)는 메모리 장치(100)로 제2 내부 동작을 수행하기 위한 커맨드(command 2)를 제공할 수 있다.

이에 따라, 메모리 장치(100)는 제1 존(ZONE 1)에 할당된 메모리 블록들에 대한 제2 내부 동작을 수행할 수 있다.

도 9는 본 발명의 일 실시 예에 따른 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 또 다른 예를 설명하기 위한 도면이다.

도 9에서, 제1 내부 동작이 수행될 메모리 블록을 포함하는 존은 제1 존(ZONE 1)인 것으로 가정한다. 또한, 존 관리부(310)는 호스트 제어부(210)로부터 제1 존(ZONE 1)에 대한 정보 및 제1 존(ZONE 1)의 가비지 컬렉션 수행 여부에 대한 정보 요청을 제공받은 것으로 가정한다.

일 실시 예에서, 존에 무효 데이터가 포함되지 않은 경우, 존 관리부(310)는 해당 존의 가비지 컬렉션이 필요하지 않은 것으로 판단할 수 있다.

도 8을 참조하면, 제1 존(ZONE 1)이 무효 데이터를 포함하지 않으므로, 존 관리부(310)는 제1 존(ZONE 1)에 대한 가비지 컬렉션이 필요하지 않은 것으로 판단할 수 있다. 이 경우, 존 관리부(310)는 호스트 제어부(210)로 제1 존(ZONE 1)에 대한 가비지 컬렉션 미수행 정보(GC unperformed information)를 제공할 수 있다.

도 10은 본 발명의 일 실시 예에 따른 제1 내부 동작을 수행하는 과정을 설명하기 위한 도면이다.

구체적으로, 도 10에 도시된 도면은 존의 가비지 컬렉션 수행 여부에 대한 정보를 확인하여 제1 내부 동작을 수행하는 과정을 설명하기 위한 도면일 수 있다.

도 10에 도시된 메모리 장치(100), 호스트 제어부(210), 메모리 장치 제어부(220) 및 존 관리부(310)는 각각 도 1 및 도 5에 도시된 메모리 장치(100), 호스트 제어부(210), 메모리 장치 제어부(220) 및 존 관리부(310)를 나타내는 것일 수 있다.

메모리 장치 제어부(220)는 제1 내부 동작을 수행하기 위한 트리거 신호를 생성할 수 있다(1001).

이후, 메모리 장치 제어부(220)는 맵핑 정보 저장부(230)로부터 존에 대한 정보를 획득할 수 있다(1003).

이후, 메모리 장치 제어부(220)는 호스트 제어부(210)로 존에 대한 정보를 제공할 수 있다(1005).

이후, 호스트 제어부(230)는 존 관리부(310)로 존에 대한 정보를 제공하면서 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청할 수 있다(1007).

이후, 존 관리부(310)는 존에 대한 가비지 컬렉션이 불필요하다는 것을 확인할 수 있다(1009).

예를 들어, 존 관리부(310)는 존에 무효 데이터가 포함되고, 존이 오픈 존인 경우, 존에 대한 가비지 컬렉션이 불필요하는 것으로 판단할 수 있다.

또한, 존 관리부(310)는 존에 무효 데이터가 포함되지 않은 경우, 존에 대한 가비지 컬렉션이 불필요하는 것으로 판단할 수 있다.

이후, 존 관리부(310)는 호스트 제어부(210)로 가비지 컬렉션 미수행 정보를 제공할 수 있다(1011).

이후, 호스트 제어부(210)는 메모리 장치 제어부(220)로 가비지 컬렉션 미수행 정보를 제공할 수 있다(1013).

이후, 메모리 장치 제어부(220)는 메모리 장치(100)로 제1 내부 동작을 수행하기 위한 커맨드를 제공할 수 있다(1015).

도 11은 본 발명의 일 실시 예에 따른 제2 내부 동작을 수행하는 과정을 설명하기 위한 도면이다.

구체적으로, 도 11에 도시된 도면은 존의 가비지 컬렉션 수행 여부에 대한 정보를 확인하여 제2 내부 동작을 수행하는 과정을 설명하기 위한 도면일 수 있다.

도 11에 도시된 메모리 장치(100), 호스트 제어부(210), 메모리 장치 제어부(220) 및 존 관리부(310)는 각각 도 1 및 도 5에 도시된 메모리 장치(100), 호스트 제어부(210), 메모리 장치 제어부(220) 및 존 관리부(310)를 나타내는 것일 수 있다.

메모리 장치 제어부(220)는 제1 내부 동작을 수행하기 위한 트리거 신호를 생성할 수 있다(1101).

이후, 메모리 장치 제어부(220)는 맵핑 정보 저장부(230)로부터 존에 대한 정보를 획득할 수 있다(1103).

이후, 메모리 장치 제어부(220)는 호스트 제어부(210)로 존에 대한 정보를 제공할 수 있다(1105).

이후, 호스트 제어부(230)는 존 관리부(310)로 존에 대한 정보를 제공하면서 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청할 수 있다(1107).

이후, 존 관리부(310)는 존에 대한 가비지 컬렉션이 필요하다는 것을 확인할 수 있다(1109).

예를 들어, 존 관리부(310)는 존에 무효 데이터가 포함되고, 존이 오픈 존이 아닌 경우, 존에 대한 가비지 컬렉션이 필요하는 것으로 판단할 수 있다.

이후, 존 관리부(310)는 호스트 제어부(210)로 가비지 컬렉션 수행 예정 정보를 제공할 수 있다(1111).

이후, 호스트 제어부(210)는 메모리 장치 제어부(220)로 가비지 컬렉션 수행 예정 정보를 제공할 수 있다(1113).

이후, 메모리 장치 제어부(210)는 존 관리부(310)에 의해 제어되는 가비지 컬렉션 동작에 대응되는 동작 요청을 수신할 때까지 대기할 수 있다(1115).

이후, 존 관리부(310)는 호스트 제어부(210)로 가비지 컬렉션 동작에 대응되는 동작 요청을 제공할 수 있다(1117).

이후, 호스트 제어부(210)는 메모리 장치 제어부(220)로 동작 요청을 제공할 수 있다(1119).

이후, 메모리 장치 제어부(220)는 메모리 장치(100)로 동작 요청에 대응되는 제2 내부 동작을 수행하기 위한 커맨드를 제공할 수 있다(1121).

도 12는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.

도 12에 도시된 방법은 예를 들어, 도 1 및 도 5에 도시된 메모리 시스템(10)에 의해 수행될 수 있다.

단계 S1201에서, 메모리 시스템(10)은 제1 내부 동작을 수행하기 위한 트리거 신호를 생성할 수 있다.

단계 S1203에서, 메모리 시스템(10)은 트리거 신호에 따라, 호스트(300)로 복수의 존들 중 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청할 수 있다.

이때, 메모리 시스템(10)은 복수의 존들과 복수의 존들 각각에 포함된 복수의 메모리 블록들 사이의 맵핑 관계를 나타내는 맵핑 정보를 기초로, 존에 대한 정보를 획득할 수 있다.

또한, 메모리 시스템(10)은 호스트(300)로 존에 대한 정보를 제공하면서 가비지 컬렉션 수행 여부에 대한 정보를 요청할 수 있다.

단계 S1205에서, 메모리 시스템(10)은 호스트(300)에 저장된 복수의 존들과 관련된 정보를 기초로 메모리 컨트롤러(200)로 가비지 컬렉션 수행 여부에 대한 정보를 제공할 수 있다.

이때, 메모리 시스템(10)은 존에 대한 정보 및 복수의 존들과 관련된 정보를 기초로 존의 무효 데이터 포함 여부를 결정할 수 있다.

또한, 메모리 시스템(10)은 무효 데이터 포함 여부에 따라, 메모리 컨트롤러(200)로 가비지 컬렉션 수행 예정 정보 및 가비지 컬렉션 미수행 정보 중 하나를 제공할 수 있다.

단계 S1207에서, 메모리 시스템(10)은 가비지 컬렉션 수행 여부에 대한 정보에 기초하여, 제1 내부 동작의 수행 여부를 결정할 수 있다.

도 13은 본 발명의 일 실시 예에 따른 제1 내부 동작의 수행 여부를 결정하는 방법을 설명하기 위한 순서도이다.

도 13에 도시된 방법은 예를 들어, 도 1 및 도 5에 도시된 메모리 시스템(10)에 의해 수행될 수 있다.

단계 S1301에서, 메모리 시스템(10)은 존에 대한 정보 및 복수의 존들과 관련된 정보를 기초로 존의 무효 데이터 포함 여부를 판단할 수 있다.

단계 S1301에서의 판단 결과에 따라 존에 무효 데이터가 포함된 경우, 단계 S1303에서, 메모리 시스템(10)은 존에 대한 정보 및 복수의 존들과 관련된 정보를 기초로 존이 오픈 존인지 여부를 판단할 수 있다.

단계 S1301에서의 판단 결과에 따라 존에 무효 데이터가 포함되지 않거나, 단계 S1303에서의 판단 결과에 따라 존이 오픈 존인 경우, 단계 S1305에서, 메모리 시스템(10)은 메모리 컨트롤러(200)로 가비지 컬렉션 미수행 정보를 제공할 수 있다.

단계 S1307에서, 메모리 시스템(10)은 가비지 컬렉션 미수행 정보에 따라 제1 내부 동작을 수행할 수 있다.

단계 S1303에서의 판단 결과에 따라 존이 오픈 존이 아닌 경우, 단계 S1309에서, 메모리 시스템(10)은 메모리 컨트롤러(200)로 가비지 컬렉션 수행 예정 정보를 제공할 수 있다.

단계 S1311에서, 메모리 시스템(10)은 메모리 컨트롤러(200)로 존에 대한 가비지 컬렉션 동작을 위한 동작 요청을 제공할 수 있다.

단계 S1313에서, 메모리 시스템(10)은 동작 요청에 따라 존에 포함된 메모리 블록들에 대한 제2 내부 동작을 수행할 수 있다.

도 14는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.

도 1 및 도 14를 참조하면, 메모리 컨트롤러(200)는 프로세서(230), RAM(240), 에러 정정 회로(250), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.

프로세서(230)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다. RAM(240)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.

에러 정정 회로(250)는 에러 정정을 수행할 수 있다. 에러 정정 회로(250)는 플래시 인터페이스(280)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래시 인터페이스(280)를 통해 메모리 장치로 전달될 수 있다. 에러 정정 회로(250)는 메모리 장치로부터 플래시 인터페이스(280)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정 회로(240)는 플래시 인터페이스(280)의 구성 요소로서 플래시 인터페이스(280)에 포함될 수 있다.

ROM(260)은 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다. 일 실시 예에서, 도 1의 호스트 제어부(210), 메모리 장치 제어부(220) 및 맵핑 정보 저장부(230)는 ROM(260)에 저장되는 펌웨어일 수 있다.

메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다. 일 실시 예에서, 도 1의 호스트 제어부(210)는 호스트 인터페이스(270)를 제어할 수 있다.

메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 일 실시 예에서, 도 1의 메모리 장치 제어부(220)는 플래시 인터페이스(280)를 제어할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(280)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.

도 15는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 16은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.

도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.

도 17은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

10: 메모리 시스템
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 호스트 제어부
220: 메모리 장치 제어부
230: 맵핑 정보 저장부
300: 호스트
310: 존 관리부

Claims

복수의 존들로 할당된 복수의 메모리 블록들을 포함하는 메모리 장치;
제1 내부 동작을 수행하기 위한 트리거 신호에 따라, 호스트로 상기 복수의 존들 중 상기 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청하는 메모리 컨트롤러; 및
상기 요청에 응답하여, 상기 복수의 존들과 관련된 정보를 기초로 상기 메모리 컨트롤러로 상기 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 호스트;를 포함하고,
상기 메모리 컨트롤러는,
상기 가비지 컬렉션 수행 여부에 대한 정보에 기초하여, 상기 제1 내부 동작의 수행 여부를 결정하는, 메모리 시스템.
제1 항에 있어서, 상기 복수의 존들은,
상기 호스트로부터 제공된 연속되는 논리 어드레스들에 대응되는 데이터를 저장하는 영역인, 메모리 시스템.
제1 항에 있어서, 상기 메모리 컨트롤러는,
상기 복수의 존들과 상기 복수의 메모리 블록들 사이의 맵핑 관계를 나타내는 맵핑 정보를 저장하는, 메모리 시스템.
제3 항에 있어서, 상기 메모리 컨트롤러는,
상기 맵핑 정보를 기초로 상기 존에 대한 정보를 획득하고, 상기 호스트로 상기 존에 대한 정보를 제공하면서 상기 가비지 컬렉션 수행 여부에 대한 정보를 요청하는, 메모리 시스템.
제1 항에 있어서, 상기 복수의 존들과 관련된 정보는,
상기 복수의 존들 각각의 식별 정보, 상태 정보 및 무효 데이터 포함 여부에 대한 정보를 포함하는, 메모리 시스템.
제1 항에 있어서, 상기 가비지 컬렉션 수행 여부에 대한 정보는,
상기 존에 대한 가비지 컬렉션 동작을 수행할 예정임을 나타내는 가비지 컬렉션 수행 예정 정보 및 상기 존에 대한 가비지 컬렉션 동작을 수행하지 않을 것을 나타내는 가비지 컬렉션 미수행 정보 중 하나를 포함하는, 메모리 시스템.
제6 항에 있어서, 상기 호스트는,
상기 존에 무효 데이터(invalid data)가 포함되고, 상기 존이 쓰기 가능한 존인 오픈 존(open zone)인 경우, 상기 메모리 컨트롤러로 상기 가비지 컬렉션 미수행 정보를 제공하는, 메모리 시스템.
제6 항에 있어서, 상기 호스트는,
상기 존에 무효 데이터가 포함되고, 상기 존이 쓰기 가능한 존인 오픈 존이 아닌 경우, 상기 메모리 컨트롤러로 상기 가비지 컬렉션 수행 예정 정보를 제공하고, 상기 존에 대한 가비지 컬렉션 동작을 제어하는, 메모리 시스템.
제6 항에 있어서, 상기 호스트는,
상기 존에 무효 데이터가 포함되지 않은 경우, 상기 메모리 컨트롤러로 상기 가비지 컬렉션 미수행 정보를 제공하는, 메모리 시스템.
제6 항에 있어서, 상기 메모리 컨트롤러는,
상기 호스트로부터 상기 가비지 컬렉션 수행 예정 정보를 수신하는 경우, 상기 호스트로부터 상기 호스트에 의해 제어되는 상기 존에 대한 가비지 컬렉션 동작을 위한 동작 요청을 수신할 때까지 대기하도록 상기 메모리 장치를 제어하는, 메모리 시스템.
제10 항에 있어서, 상기 메모리 컨트롤러는,
상기 동작 요청을 수신하는 경우, 상기 동작 요청에 대응되는 제2 내부 동작을 수행하도록 상기 메모리 장치를 제어하는, 메모리 시스템.
제6 항에 있어서, 상기 메모리 컨트롤러는,
상기 호스트로부터 상기 가비지 컬렉션 미수행 정보를 수신하는 경우, 상기 제1 내부 동작을 수행하도록 상기 메모리 장치를 제어하는, 메모리 시스템.
제1 항에 있어서, 상기 제1 내부 동작은,
웨어 레벨링 동작 및 리드 리클레임 동작 중 적어도 하나 이상을 포함하는, 메모리 시스템.
제1 내부 동작을 수행하기 위한 트리거 신호를 생성하는 단계;
상기 트리거 신호에 따라, 호스트로 복수의 존들 중 상기 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청하는 단계;
상기 호스트에 저장된 상기 복수의 존들과 관련된 정보를 기초로 상기 메모리 컨트롤러로 상기 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 단계; 및
상기 가비지 컬렉션 수행 여부에 대한 정보에 기초하여, 상기 제1 내부 동작의 수행 여부를 결정하는 단계;를 포함하는, 메모리 시스템의 동작 방법.
제14 항에 있어서, 상기 요청하는 단계는,
상기 복수의 존들과 상기 복수의 존들 각각에 포함된 복수의 메모리 블록들 사이의 맵핑 관계를 나타내는 맵핑 정보를 기초로, 상기 존에 대한 정보를 획득하는 단계; 및
상기 호스트로 상기 존에 대한 정보를 제공하면서 상기 가비지 컬렉션 수행 여부에 대한 정보를 요청하는 단계;를 포함하는, 메모리 시스템의 동작 방법.
제15 항에 있어서, 상기 가비지 컬렉션 수행 여부에 대한 정보를 제공하는 단계는,
상기 결정된 존에 대한 정보 및 상기 복수의 존들과 관련된 정보를 기초로 상기 결정된 존의 무효 데이터(invalid data) 포함 여부를 결정하는 단계; 및
상기 무효 데이터 포함 여부에 따라, 상기 메모리 컨트롤러로 상기 존에 대한 가비지 컬렉션 동작을 수행할 예정임을 나타내는 가비지 컬렉션 수행 예정 정보 및 상기 존에 대한 가비지 컬렉션 동작을 수행하지 않을 것을 나타내는 가비지 컬렉션 미수행 정보 중 하나를 제공하는 단계;를 포함하는, 메모리 시스템의 동작 방법.
제16 항에 있어서, 상기 가비지 컬렉션 수행 예정 정보 및 상기 가비지 컬렉션 미수행 정보 중 하나를 제공하는 단계는,
상기 존에 무효 데이터가 포함되고, 상기 존이 쓰기 가능한 존인 오픈 존(open zone)인 경우, 상기 가비지 컬렉션 미수행 정보를 제공하는, 메모리 시스템의 동작 방법.
제16 항에 있어서, 상기 가비지 컬렉션 수행 예정 정보 및 상기 가비지 컬렉션 미수행 정보 중 하나를 제공하는 단계는,
상기 존에 무효 데이터가 포함되고, 상기 존이 쓰기 가능한 존인 오픈 존이 아닌 경우, 상기 가비지 컬렉션 수행 예정 정보를 제공하는, 메모리 시스템의 동작 방법.
제16 항에 있어서, 상기 가비지 컬렉션 수행 예정 정보 및 상기 가비지 컬렉션 미수행 정보 중 하나를 제공하는 단계는,
상기 존에 무효 데이터가 포함되지 않은 경우, 상기 가비지 컬렉션 미수행 정보를 제공하는, 메모리 시스템의 동작 방법.
제16 항에 있어서,
상기 메모리 컨트롤러로 상기 가비지 컬렉션 수행 예정 정보를 제공한 이후에, 상기 메모리 컨트롤러로 상기 호스트에 의해 제어되는 상기 존에 대한 가비지 컬렉션 동작을 위한 동작 요청을 제공하는 단계; 및
상기 동작 요청에 따라 상기 동작 요청에 대응되는 제2 내부 동작을 수행하는 단계;를 더 포함하는, 메모리 시스템의 동작 방법.
제16 항에 있어서, 상기 제1 내부 동작의 수행 여부를 결정하는 단계는,
상기 가비지 컬렉션 미수행 정보에 따라 상기 제1 내부 동작을 수행하는, 메모리 시스템의 동작 방법.
제14 항에 있어서, 상기 제1 내부 동작은,
웨어 레벨링 동작 및 리드 리클레임 동작 중 적어도 하나 이상을 포함하는, 메모리 시스템의 동작 방법.
복수의 존들로 할당된 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
제1 내부 동작을 수행하기 위한 트리거 신호에 따라, 호스트로 상기 복수의 존들 중 상기 제1 내부 동작이 수행될 메모리 블록을 포함하는 존의 가비지 컬렉션 수행 여부에 대한 정보를 요청하고, 상기 호스트로부터 상기 가비지 컬렉션 수행 여부에 대한 정보를 수신하는 호스트 제어부; 및
상기 가비지 컬렉션 수행 여부에 대한 정보에 기초하여, 상기 제1 내부 동작 및 상기 호스트에 의해 제어되는 상기 존에 대한 가비지 컬렉션 동작에 대응되는 제2 내부 동작 중 하나를 수행하도록 상기 메모리 장치를 제어하는 메모리 장치 제어부;를 포함하는, 메모리 컨트롤러.
제23 항에 있어서,
상기 복수의 존들과 상기 복수의 메모리 블록들 사이의 맵핑 관계를 나타내는 맵핑 정보를 저장하는 맵핑 정보 저장부;를 더 포함하고,
상기 복수의 존들은,
상기 호스트로부터 제공된 연속되는 논리 어드레스들에 대응되는 데이터를 저장하는 영역인, 메모리 컨트롤러.
제23 항에 있어서, 상기 가비지 컬렉션 수행 여부에 대한 정보는,
상기 존에 대한 가비지 컬렉션 동작을 수행할 예정임을 나타내는 가비지 컬렉션 수행 예정 정보 및 상기 존에 대한 가비지 컬렉션 동작을 수행하지 않을 것을 나타내는 가비지 컬렉션 미수행 정보 중 하나를 포함하는, 메모리 컨트롤러.
제25 항에 있어서, 상기 메모리 장치 제어부는,
상기 가비지 컬렉션 수행 예정 정보에 따라, 상기 제2 내부 동작을 수행하도록 상기 메모리 장치를 제어하는, 메모리 컨트롤러.
제25 항에 있어서, 상기 메모리 장치 제어부는,
상기 가비지 컬렉션 미수행 정보에 따라, 상기 제1 내부 동작을 수행하도록 상기 메모리 장치를 제어하는, 메모리 컨트롤러.
제23 항에 있어서, 상기 제1 내부 동작은,
웨어 레벨링 동작 및 리드 리클레임 동작 중 적어도 하나 이상을 포함하는, 메모리 컨트롤러.