KR20220030090A - 저장 장치 및 그 동작 방법 - Google Patents

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박성진
김지열
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에스케이하이닉스 주식회사
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Abstract

본 기술은 저장 장치에 관한 것으로, 본 기술에 따른 저장 장치는 데이터가 저장된 기입완료 블록들 및 데이터가 비어있는 프리 블록들을 포함하는 메모리 장치 및 상기 기입완료 블록들 중 희생 블록에 저장된 유효 데이터의 논리 어드레스들과 물리 어드레스들의 맵핑 정보가 포함된 맵 세그먼트들의 개수 및 상기 프리 블록들의 소거 횟수를 기초로 상기 프리 블록들 중 어느 하나의 블록에 상기 희생 블록에 저장된 유효 데이터를 저장하는 가비지 컬렉션 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 워크로드를 고려한 웨어레벨링을 수행하는 저장 장치 및 그의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는 데이터가 저장된 기입완료 블록들 및 데이터가 비어있는 프리 블록들을 포함하는 메모리 장치 및 상기 기입완료 블록들 중 희생 블록에 저장된 유효 데이터의 논리 어드레스들과 물리 어드레스들의 맵핑 정보가 포함된 맵 세그먼트들의 개수 및 상기 프리 블록들의 소거 횟수를 기초로 상기 프리 블록들 중 어느 하나의 블록에 상기 희생 블록에 저장된 유효 데이터를 저장하는 가비지 컬렉션 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 메모리 블록들을 포함하는 메모리 장치 및 호스트로부터 입력된 쓰기 요청에 응답하여, 상기 복수의 메모리 블록들에 저장된 데이터의 크기 및 상기 데이터의 논리 어드레스들과 물리 어드레스들의 맵핑 정보가 포함된 맵 세그먼트들의 개수에 따라 상기 복수의 메모리 블록들 중 데이터가 비어 있는 프리 블록들 가운데 상기 쓰기 요청에 대응되는 쓰기 데이터를 저장할 프리 블록을 할당하고, 할당된 프리 블록에 상기 쓰기 데이터를 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
본 기술에 따르면, 워크로드를 고려한 웨어레벨링을 수행하는 저장 장치 및 그의 동작 방법이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 5는 도 4의 맵 테이블을 설명하기 위한 도면이다.
도 6은 도 4의 블록 정보를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 저장 장치가 가비지 컬렉션 동작시 타겟 블록을 할당하는 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 저장 장치가 가비지 컬렉션 동작시 타겟 블록을 할당하는 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 저장 장치가 가비지 컬렉션 동작시 타겟 블록을 할당하는 방법을 설명하기 위한 도면이다.
도 10은 도 4의 블록 정보의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 10과 같은 기입완료 블록의 유효 데이터에 대응되는 맵 세그먼트들의 개수를 기초로 호스트의 쓰기 데이터를 저장할 프리 블록을 할당하는 방법을 설명하는 도면이다.
도 12는 도 4의 블록 정보의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 12과 같은 기입완료 블록의 유효 데이터에 대응되는 맵 세그먼트들의 개수를 기초로 호스트의 쓰기 데이터를 저장할 프리 블록을 할당하는 방법을 설명하는 도면이다.
도 14는 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 15는 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 16은 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 17은 본 발명의 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명의 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 19는 본 발명의 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(400)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(400)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 읽기 동작 시, 메모리 컨트롤러(200)는 읽기 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 읽기 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 읽기 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 동작 제어부(210), 블록 할당 제어부(220) 및 메타 데이터 저장부(230)를 포함할 수 있다.
동작 제어부(210)는 메모리 장치(100)가 수행할 동작을 제어할 수 있다. 동작 제어부(210)는 호스트(400)의 쓰기 요청에 따라 제공된 쓰기 데이터를 메모리 장치(100)에 저장하는 프로그램 동작을 제어할 수 있다.
동작 제어부(210)는 호스트의 요청과 무관한 배경동작에 의해 발생하는 쓰기 동작에 따라 저장할 데이터를 메모리 장치(100)에 저장하는 프로그램 동작을 제어할 수 있다.
블록 할당 제어부(220)는 데이터를 저장할 메모리 블록을 할당할 수 있다. 실시 예에서, 블록 할당 제어부(220)는 메모리 블록들의 소거 횟수에 따라 데이터를 저장할 메모리 블록을 할당할 수 있다.
구체적으로, 블록 할당 제어부(220)는 액세스가 상대적으로 많이 발생하는 핫 데이터를 저장하는 경우 소거 카운트가 상대적으로 작은 메모리 블록을 할당할 수 있다. 블록 할당 제어부(220)는 액세스가 상대적으로 적게 발생하는 콜드 데이터를 저장하는 경우, 소거 카운트가 상대적으로 큰 메모리 블록을 할당할 수 있다. 이를 통해, 메모리 컨트롤러(200)는 호스트(400)의 쓰기 요청을 처리하거나, 배경 동작에 의해 발생하는 쓰기 동작을 수행하면서 메모리 블록들의 웨어 레벨을 관리할 수 있다.
호스트(400)가 제공한 쓰기 요청에 응답하여, 블록 할당 제어부(220)는 호스트의 워크로드를 예측할 수 있다. 예를 들어, 블록 할당 제어부(220)는 메모리 장치(100)에 저장된 데이터의 용량과 해당 데이터 중 유효 데이터에 대응되는 맵 세그먼트들의 개수를 기초로 워크로드를 예측할 수 있다. 만일, 저장된 데이터의 용량이 상대적으로 많고, 유효 데이터에 대응되는 맵 세그먼트들의 개수가 상대적으로 적다면, 호스트(400)의 워크로드는 시퀀셜 라이트(Sequenctial Write) 위주의 쓰기 요청이 입력되는 상태로 볼 수 있다. 또는 저장된 데이터의 용량이 상대적으로 적고, 유효 데이터에 대응되는 맵 세그먼트들의 개수가 상대적으로 많다면, 호스트(400)의 워크로드는 랜덤 라이트 (Random Write) 위주의 쓰기 요청이 입력되는 상태로 볼 수 있다. 여기서 시퀀셜 라이트는 쓰기 요청에 대응되는 논리 어드레스들이 연속되는 쓰기 요청이고, 랜덤 라이트는 쓰기 요청에 대응되는 논리 어드레스들이 불연속인 쓰기 요청일 수 있다. 즉, 블록 할당 제어부(220)는 저장된 데이터의 양과 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율에 따라 호스트(400)의 쓰기 요청의 경향을 예측할 수 있다.
실시 예에서, 호스트(400)의 워크로드가 시퀀셜 라이트 위주인 경우, 쓰기 요청에 대응되는 쓰기 데이터는 콜드 데이터인 것으로 취급될 수 있다. 또는 호스트(400)의 워크로드가 랜덤 라이트 위주인 경우, 쓰기 요청에 대응되는 쓰기 데이터는 핫 데이터인 것으로 취급될 수 있다. 따라서, 블록 할당 제어부(220)는 저장된 데이터의 양과 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율에 따라 쓰기 요청에 따라 입력되는 쓰기 데이터를 저장할 메모리 블록을 할당할 수 있다.
실시 예에서, 배경 동작에 의해 발생하는 쓰기 동작에 응답하여, 블록 할당 제어부(220)는 저장할 유효 데이터에 대응되는 맵 세그먼트들의 개수에 따라 메모리 블록을 할당할 수 있다. 예를 들어, 블록 할당 제어부(220)는 가비지 컬렉션에 따라 희생 블록에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수가 상대적으로 많은 경우, 소거 카운트가 상대적으로 큰 메모리 블록을 할당할 수 있다. 또는 블록 할당 제어부(220)는 가비지 컬렉션에 따라 희생 블록에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수가 상대적으로 적은 경우, 소거 카운트가 상대적으로 작은 메모리 블록을 할당할 수 있다. 구체적인 메모리 블록의 할당 방법에 대해서는 후술하는 도 4 내지 13을 통해 보다 상세하게 설명한다.
메타 데이터 저장부(230)는 메타 데이터를 저장할 수 있다. 여기서 메타 데이터는 메모리 장치(100)에 저장된 데이터의 논리 어드레스들과 물리 어드레스들의 맵핑 관계를 나타내는 맵 테이블을 포함할 수 있다.
실시 예에서, 메타 데이터는 메모리 블록들에 관한 정보인 블록 정보를 포함할 수 있다.
블록 정보는 각 메모리 블록에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수에 관한 정보, 각 메모리 블록의 소거 횟수를 나타내는 소거 카운트 정보를 더 포함할 수 있다. 실시 예에서, 블록 정보는 메모리 블록의 상태를 나타내는 블록 상태 정보를 더 포함할 수 있다. 여기서 블록 상태 정보는 메모리 블록이 데이터의 저장이 완료된 기입완료 블록인지 또는 데이터가 비어있는 프리 블록인지 또는 데이터의 저장이 완료되지 않은 오픈 블록인지 또는 메모리 블록이 배드 블록인지를 나타내는 정보일 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 칼럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 칼럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 칼럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 더미 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 동작 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다. 프로그램 검증 동작 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 센싱할 수 있다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 메모리 셀들에 저장된 데이터를 리드하고, 리드된 데이터를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬로 연결된 드레인 더미 셀(DDMC), 직렬 연결된 복수의 메모리 셀들(MC1~MCk, (k는 양의 정수)), 직렬로 연결된 소스 더미 셀 (SDMC) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 더미 셀(DDMC)의 게이트 단자는 드레인 더미 워드라인(DDWL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제1 내지 제k 메모리 셀들(MC1~MCk)의 게이트 단자 각각은 제1 내지 제k 워드라인들(WL_1~WL_k)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 더미 셀(SDMC)의 게이트 단자는 소스 더미 워드라인(SDWL)에 연결되고, 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성될 수 있다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 드레인 더미 셀(DDMC)의 드레인 단자에 연결된다. 제1 내지 제k 메모리 셀들(MC1~MCk)은 서로 직렬로 연결된다. 드레인 더미 셀(DDMC)과 제k 메모리 셀(MCk)은 직렬로 연결되고, 제1 메모리 셀(MC1)은 소스 더미 셀(SDMC)과 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 소스 더미 셀(SDMC)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL), 드레인 더미 워드라인(DDWL), 제1 내지 제k 워드라인들(WL_1~WL_k), 소스 더미 워드라인(SDWL) 및 소스 선택 라인(SSL)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 드레인 더미 워드라인(DDWL), 제1 내지 제k 워드라인들(WL_1~WL_k), 소스 더미 워드라인(SDWL) 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 4는 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(200)는 동작 제어부(210), 블록 할당 제어부(220) 및 메타 데이터 저장부(230)를 포함할 수 있다.
동작 제어부(210)는 가비지 컬렉션 제어부(211) 및 프로그램 제어부(212)를 포함할 수 있다.
가비지 컬렉션 제어부(211)는 가비지 컬렉션 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 가비지 컬렉션 제어부(211)는 가비지 컬렉션 동작의 대상이 되는 희생 블록을 결정하고, 결정된 희생 블록에 대한 정보를 블록 할당 제어부(220)에 전달할 수 있다. 이때, 희생 블록에 대한 정보는 결정된 희생 블록의 물리 어드레스 정보일 수 있다.
가비지 컬렉션 제어부(211)는 희생 블록에 저장된 유효 데이터를 리드하고, 리드된 데이터를 블록 할당 제어부(220)로부터 할당 받은 타겟 블록에 저장하도록 메모리 장치(100)를 제어할 수 있다.
프로그램 제어부(212)는 호스트로부터 입력된 쓰기 요청에 응답하여, 쓰기 데이터를 메모리 장치(100)에 저장하도록 메모리 장치(100)를 제어할 수 있다.
프로그램 제어부(212)는 논리 어드레스를 물리 어드레스로 변환하기 위해, 블록 할당 제어부(220)에 프리 블록의 할당을 요청할 수 있다. 프로그램 제어부(212)는 할당된 프리 블록에 쓰기 데이터를 저장할 것을 지시하는 프로그램 커맨드를 생성하고, 생성된 프로그램 커맨드를 메모리 장치(100)에 제공할 수 있다.
블록 할당 제어부(220)는 워크로드 예측부(221) 및 블록 할당부(222)를 포함할 수 있다.
워크로드 예측부(221)는 저장 장치(50)의 워크로드를 예측할 수 있다.
가비지 컬렉션 동작이 수행되는 경우, 워크로드 예측부(221)는 가비지 컬렉션 제어부(211)로부터 제공 받은 희생 블록에 대한 정보를 기초로, 희생 블록에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수에 따라 워크로드를 예측할 수 있다. 워크로드 예측부(221)는 희생블록에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수가 상대적으로 임계값보다 크면 유효 데이터가 랜덤 데이터인 것으로 판단할 수 있다. 또는, 워크로드 예측부(221)는 희생블록에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수가 임계값 보다 작으면 유효 데이터가 시퀀셜 데이터인 것으로 판단할 수 있다. 시퀀셜 데이터는 호스트의 액세스가 상대적으로 적은 콜드 데이터로 취급될 수 있다. 또는 랜덤 데이터는 호스트의 액세스가 상대적으로 많은 핫 데이터로 취급될 수 있다. 워크로드 예측부(221)는 희생블록에 저장된 유효 데이터가 핫 데이터인지 콜드 데이터인지를 나타내는 워크로드 정보를 블록 할당부(222)에 제공할 수 있다.
호스트로부터 제공된 쓰기 요청을 수행하는 경우,, 워크로드 예측부(221)는 프로그램 제어부(212)로부터의 프리 블록 할당 요청에 응답하여, 워크로드를 예측할 수 있다.
워크로드 예측부(221)는 메모리 장치(100)에 저장된 데이터의 용량과 메모리 장치(100)에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수를 기초로 워크로드를 예측할 수 있다. 구체적으로, 워크로드 예측부(221)는 프리블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율 또는 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율을 기초로 워크로드를 예측할 수 있다. 예를 들어, 프리 블록의 개수가 10개인 경우와 100개인 경우에 있어, 각각 유효데이터에 대응되는 맵 세그먼트들의 개수가 동일하게 3000개라고 가정하면, 맵 세그먼트들의 개수를 프리 블록의 개수로 나눈 값은 각각 300과 30일 수 있다. 이 값이 클수록 스퀀셜 데이터들이 상대적으로 많은 워크로드일 수 있다. 기입완료 블록의 개수를 이용해서 워크로드를 예측하는 경우, 기입완료 블록들의 개수가 각각 1000개와 2000개인 경우에 있어, 유효 데이터에 대응되는 맵 세그먼트들의 개수가 동일하게 1000이라고 가정할 수 있다. 이 경우, 맵 세그먼트들의 개수를 기입완료 블록의 개수로 나눈 값 각각 1과 0.5일 수 있다. 맵 세그먼트들의 개수를 기입완료 블록의 개수로 나눈 값이 작을수록 시퀀셜 데이터가 상대적으로 많은 워크로드일 수 있다.
워크로드 예측부(221)는 프리블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율 또는 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율을 임계 비율과 비교하고, 비교 결과에 따라 현재 저장된 데이터가 시퀀셜 데이터 위주인지 랜덤 데이터 위주인지를 결정할 수 있다. 시퀀셜 데이터가 많다는 것은 호스트의 액세스가 상대적으로 적은 콜드 데이터 위주로 쓰기 요청이 입력될 것으로 예측될 수 있다. 또는 랜덤 데이터가 많다는 것은 호스트의 액세스가 상대적으로 많은 핫 데이터 위주로 쓰기 요청이 입력되는 것으로 예측될 수 있다. 워크로드 예측부(221)는 현재 워크로드가 핫 데이터 위주임을 나타내는 핫 데이터 워크로드 정보 또는 현재 워크로드가 콜드 데이터 위주임을 나타내는 콜드 데이터 워크로드 정보를 블록 할당부(222)에 제공할 수 있다.
블록 할당부(222)는 워크로드 예측부(221)로부터 수신한 워크로드 정보에 따라 메모리 블록을 할당할 수 있다. 구체적으로, 블록 할당부(222)는 희생블록에 저장된 유효 데이터가 핫 데이터라는 워크로드 정보에 응답하여, 소거 카운트가 상대적으로 낮은 메모리 블록을 할당할 수 있다. 또는 블록 할당부(222)는 희생블록에 저장된 유효 데이터가 콜드 데이터라는 워크로드 정보에 응답하여, 소거 카운트가 상대적으로 높은 메모리 블록을 할당할 수 있다.
실시 예에서, 블록 할당부(222)는 희생블록에 저장된 유효 데이터가 핫 데이터라는 워크로드 정보에 응답하여, 프리 블록들의 소거 카운트 정보에 따라 소거 카운트가 가장 낮은 메모리 블록을 가비지 컬렉션의 타겟 블록으로 할당할 수 있다. 또는 블록 할당부(222)는 희생블록에 저장된 유효 데이터가 콜드 데이터라는 워크로드 정보에 응답하여, 프리 블록들의 소거 카운트 정보에 따라 소거 카운트가 가장 높은 메모리 블록을 가비지 컬렉션의 타겟 블록으로 할당할 수 있다.
다양한 실시 예에서, 블록 할당부(222)는 희생블록에 저장된 유효 데이터가 핫 데이터라는 워크로드 정보에 응답하여, 프리 블록들의 소거 카운트 정보에 따라 소거 카운트가 임계 카운트 보다 낮은 메모리 블록들 중 가장 낮은 소거 카운트를 갖는 메모리 블록을 가비지 컬렉션의 타겟 블록으로 할당할 수 있다. 또는 블록 할당부(222)는 희생블록에 저장된 유효 데이터가 콜드 데이터라는 워크로드 정보에 응답하여, 프리 블록들의 소거 카운트 정보에 따라 소거 카운트가 임계 카운트 보다 낮은 메모리 블록들 중 가장 높은 소거 카운트를 갖는 메모리 블록을 가비지 컬렉션의 타겟 블록으로 할당할 수 있다.
실시 예에서, 블록 할당부(222)는 핫 데이터 워크로드 정보에 응답하여, 프리 블록들의 소거 카운트 정보에 따라 소거 카운트가 가장 낮은 메모리 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다. 또는 블록 할당부(222)는 콜드 데이터 워크로드 정보에 응답하여, 프리 블록들의 소거 카운트 정보에 따라 소거 카운트가 가장 높은 메모리 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
다양한 실시 예에서, 블록 할당부(222)는 핫 데이터 워크로드 정보에 응답하여, 프리 블록들의 소거 카운트 정보에 따라 소거 카운트가 임계 카운트 보다 낮은 메모리 블록들 중 가장 낮은 소거 카운트를 갖는 메모리 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다. 또는 블록 할당부(222)는 콜드 데이터 워크로드 정보에 응답하여, 프리 블록들의 소거 카운트 정보에 따라 소거 카운트가 임계 카운트 보다 낮은 메모리 블록들 중 가장 높은 소거 카운트를 갖는 메모리 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
메타 데이터 저장부(230)는, 맵 테이블(231) 및 블록 정보(232)를 포함할 수 있다. 맵 테이블(231)은 도 3을 참조하여 설명된 제1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각에 대응되는 물리 어드레스들과, 물리 어드레스들 각각에 대응되는 논리 어드레스들의 맵핑 정보를 포함할 수 있다. 맵 테이블을 복수의 맵 세그먼트들을 포함할 수 있다. 하나의 맵 세그먼트들은 복수의 맵 엔트리들을 포함할 수 있다. 맵 엔트리는 하나의 논리 어드레스에 대응되는 맵핑 정보일 수 있다. 실시 예에서, 맵 세그먼트는 맵핑 정보를 리드하는 단위일 수 있다.
블록 정보(232)는 메모리 장치(100)에 포함된 메모리 블록들에 관한 정보일 수 있다.
블록 정보(232)는 각 메모리 블록에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수에 관한 정보, 각 메모리 블록의 소거 횟수를 나타내는 소거 카운트 정보를 더 포함할 수 있다. 실시 예에서, 블록 정보(232)는 메모리 블록의 상태를 나타내는 블록 상태 정보를 더 포함할 수 있다. 여기서 블록 상태 정보는 메모리 블록이 데이터의 저장이 완료된 기입완료 블록인지 또는 데이터가 비어있는 프리 블록인지 또는 데이터의 저장이 완료되지 않은 오픈 블록인지 또는 메모리 블록이 배드 블록인지를 나타내는 정보일 수 있다.
도 5는 도 4의 맵 테이블을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 블록 1개에 대한 맵 테이블(231)이 도시되나 이는 설명의 편의를 위한 것이고, 메타 데이터 저장부(230)는 메모리 블록 전부에 대한 맵 테이블들을 포함할 수 있다.
도 5의 맵 테이블(231)은 제1 내지 제5 맵 세그먼트(seg1~seg5)를 포함할 수 있다. 도 5에서 각 맵 세그먼트는 두 개의 맵 엔트리들을 포함한다. 다만, 이는 설명의 편의를 위한 것이고, 하나의 맵 세그먼트에 포함된 맵 엔트리들의 개수는 도 5의 실시 예에 의해 제한되지 않는다.
맵 엔트리는 호스트로부터 제공된 데이터의 논리 블록 어드레스(LBA)들에 맵핑된 물리 블록 어드레스(PBA)들의 정보를 포함할 수 있다. 예를 들어, 제1 내지 제 10 논리 블록 어드레스들(LAB1~LBA10)은 각각 제1 내지 제10 물리 블록 어드레스들(PBA1~PBA10)에 대응될 수 있다. 설명의 편의를 위해, 제1 내지 제 10 논리 블록 어드레스들(LAB1~LBA10) 및 제1 내지 제10 물리 블록 어드레스들(PBA1~PBA10)만을 도시하였지만, 이에 제한되지 않는다.
도 6은 도 4의 블록 정보를 설명하기 위한 도면이다.
도 6을 참조하면, 블록 정보는 소거 카운트 정보(232a) 및 유효 데이터 정보(232b)를 포함할 수 있다.
소거 카운트 정보(232a)는, 메모리 장치에 포함된 메모리 블록들이 소거된 횟수를 나타내는 소거 카운트(Erase_Count)를 포함할 수 있다.
실시 예에서, 소거 카운트 정보(232a)는 각 메모리 블록에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수에 관한 정보인 유효 데이터 세그먼트 카운트(Valid_Seg_Count)를 더 포함할 수 있다.
여기서 유효 데이터 세그먼트 카운트(Valid_Seg_Count)가 0보다 큰 메모리 블록은 데이터를 저장하고 있는 메모리 블록일 수 있다. 유효 데이터 세그먼트 카운트(Valid_Seg_Count)가 0인 메모리 블록은 데이터가 비어있는 프리블록일 수 있다.
도 6의 유효 데이터 정보(232b)는 제1 메모리 블록(BLK1)에 저장된 데이터가 유효데이터인지 여부를 나타내는 정보를 포함한다. 예를 들어, 유효 데이터 정보(232b)는 메모리 블록들 각각에 저장된 데이터의 논리 어드레스(LBA), 물리 어드레스(PBA) 및 저장된 데이터가 유효데이터인지 여부를 나타내는 정보(Valid/Invalid)를 포함할 수 있다.
소거 카운트 정보(232a)에 포함된 유효 데이터 세그먼트 카운트(Valid_Seg_Count)는 각 메모리 블록에 대응하는 유효 데이터 정보(232b) 를 기초로 계산 될 수 있다. 예를 들어, 하나의 맵 세그먼트가 두 개의 논리 어드레스들에 대한 맵 데이터(맵 엔트리)들을 포함한다고 가정하면, 제1 메모리 블록(BLK1)의 포함된 유효 데이터 세그먼트 카운트(Valid_Seg_Count)는 제1 내지 제2 논리 블록 어드레스들(LBA1~LBA2)의 맵 엔트리들이 포함된 맵 세그먼트, 제 6 논리 블록 어드레스(LBA6)의 맵 엔트리가 포함된 맵 세그먼트 및 제 10 논리 블록 어드레스(LBA10)의 맵 엔트리가 포함된 맵 세그먼트인 3일 수 있다.
도 7은 본 발명의 실시 예에 따른 저장 장치가 가비지 컬렉션 동작시 타겟 블록을 할당하는 방법을 설명하기 위한 도면이다.
도 4 및 도 7을 참조하면, 가비지 컬렉션 동작을 통해 두 개의 희생 블록(VIC1, VIC2)에 저장된 유효 데이터(Valid)가 새로운 프리 블록에 저장되는 경우를 가정한다. 두 개의 희생 블록(VIC1, VIC2)들은 서로 구별되는 가비지 컬렉션 동작들에서 각각 희생 블록으로 결정된 메모리 블록들일 수 있다.
블록 할당 제어부(220) 는 제1 희생 블록(VIC1)의 맵 테이블을 이용하여, 제1 희생 블록(VIC1)에 저장된 유효데이터를 저장할 프리 블록을 할당할 수 있다.
구체적으로, 워크로드 예측부(221)는 제1 희생 블록(VIC1)의 맵 테이블을 이용하여, 제1 희생 블록(VIC1)에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수를 판단할 수 있다. 도 7에서 제1 희생 블록(VIC1)에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수는 4일 수 있다. 구체적으로, 제1 희생 블록(VIC1)에 제1, 제2, 제5, 제7 및 제9 논리 블록 어드레스(LBA1, LBA2, LBA5, LBA7, LBA9)에 대응되는 데이터가 유효 데이터(Valid)인 경우일 수 있다. 이때, 제3, 제4, 제6 제8 및 제10 논리 블록 어드레스(LBA3, LBA4, LBA6, LBA8, LBA10)에 대응되는 데이트는 무효 데이터(Invalid)일 수 있다. 유효 데이터(Valid)에 대응되는 세그먼트들은 제1 내지 제2 논리 블록 어드레스(LBA1~LBA2)에 대응되는 제1 세그먼트(seg1), 제 5 내지 제6 논리 블록 어드레스(LBA5~LBA6)에 대응되는 제2 세그먼트(seg2), 제7 논리 블록 어드레스(LBA7)에 대응되는 제3 세그먼트(seg3) 및 제9 논리 블록 어드레스(LBA9)에 대응되는 제4 세그먼트(seg4)일 수 있다. 따라서, 제1 희생 블록(VIC1)의 유효 데이터 세그먼트 카운트는 4일 수 있다.
워크로드 예측부(221)는 제1 희생 블록(VIC1)에 대한 유효 데이터 세그먼트 카운트와 미리 설정된 임계값을 비교할 수 있다. 비교 결과, 임계 값보다 유효 데이터 세그먼트 카운트가 큰 경우, 워크로드 예측부(221)는 희생 블록에 저장된 데이터의 속성을 랜덤 데이터로 결정할 수 있다. 미리 설정된 임계값은 메모리 장치의 크기 또는 메모리 블록의 크기 등에 따라 결정될 수 있다. 예를 들어, 미리 설정된 임계값은 3일 수 있다. 제1 희생 블록(VIC1)에 대한 유효 데이터 세그먼트 카운트는 4 이므로, 임계값 3 보다 큰 값을 가진다. 따라서, 워크로드 예측부(221)는 제1 희생 블록(VIC1)에 저장된 데이터의 속성을 랜덤 데이터로 결정할 수 있다. 실시 예에서, 랜덤 데이터는 핫 데이터로 취급될 수 있다.
블록 할당부(222)는 희생블록에 저장된 유효 데이터가 핫 데이터라는 워크로드 정보를 기초로, 제1 희생 블록(VIC1)의 유효 데이터를 저장할 타겟 블록을 할당할 수 있다. 구체적으로, 블록 할당부(222)는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 가장 낮은 블록을 가비지 컬렉션 타겟 블록으로 할당할 수 있다. 블록 할당부(222)는 블록 정보(232)에 포함된 프리 블록들의 소거 카운트 정보(Free_BLK_E/C_Table)를 기초로 제1 희생 블록(VIC1)에 저장된 유효 데이터를 저장할 프리 블록을 할당할 수 있다. 블록 할당부(222)는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)들 중 소거 카운트가 가장 작은 프리 블록인 제3 프리 블록(Free_BLK3)을 제1 희생 블록(VIC1)에 저장된 유효 데이터를 저장할 타겟 블록으로 할당할 수 있다.
워크로드 예측부(221)는 제2 희생 블록(VIC2)에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수를 기초로 제2 희생 블록(VIC2)에 저장된 유효 데이터를 저장할 타겟 블록을 할당할 수 있다.
구체적으로 제2 희생 블록(VIC2)에 저장된 유효 데이터에 대응되는 맵 세그먼트들은 제1 내지 제2 논리 블록 어드레스(LBA1~LBA2)에 대응되는 제1 세그먼트(seg1), 제3 내지 제4 논리 블록 어드레스(LBA3~LBA4)에 대응되는 제2 세그먼트(seg2)일 수 있다. 따라서, 총 유효 데이터 세그먼트 카운트는 2일 수 있다.
워크로드 예측부(221)는 제2 희생 블록(VIC2)에 대한 유효 데이터 세그먼트 카운트와 미리 설정된 임계값을 비교할 수 있다. 비교 결과, 임계값보다 유효 데이터 세그먼트 카운트가 작은 경우, 워크로드 예측부(221)는, 희생 블록에 저장된 데이터의 속성을 시퀀셜 데이터로 결정할 수 있다. 예를 들어, 미리 설정된 임계값은 3일 수 있다. 제2 희생 블록(VIC2)에 대한 유효 데이터 세그먼트 카운트는 2 이므로, 임계값 3 보다 작은 값을 가진다. 따라서, 워크로드 예측부(221)는 제2 희생 블록(VIC2)에 저장된 데이터의 속성을 시퀀셜 데이터로 결정할 수 있다. 실시 예에서, 시퀀셜 데이터는 콜드 데이터로 취급될 수 있다.
블록 할당부(222)는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 가장 높은 블록을 제2 희생 블록(VIC2)에 저장된 유효 데이터를 저장할 타겟 블록으로 할당할 수 있다. 따라서, 블록 할당부(222)는제2 희생 블록(VIC2)에 저장된 유효 데이터를 저장할 타겟 블록으로 제7 프리 블록(Free_BLK7)을 할당할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 저장 장치가 가비지 컬렉션 동작시 타겟 블록을 할당하는 방법을 설명하기 위한 도면이다.
도 4 및 도 8을 참조하면, 도 7을 참조하여 설명된 것과 같이 워크로드 예측부(221)는 제1 희생 블록(VIC1)에 저장된 데이터의 속성을 랜덤 데이터로 결정할 수 있다. 실시 예에서, 랜덤 데이터는 핫 데이터로 취급될 수 있다. 블록 할당부(222)는 제1 희생 블록(VIC1)에 에 저장된 유효 데이터가 핫 데이터라는 워크로드 정보에 응답하여, 제1 희생 블록(VIC1)의 유효 데이터를 저장할 타겟 블록을 할당할 수 있다.
블록 할당부(222)는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 미리 설정된 소거 카운트 임계값보다 작은 블록들 중 어느 하나의 블록으로 할당할 수 있다. 구체적으로, 미리 설정된 소거 카운트 임계값은 7일 수 있다. 이때, 블록 할당부(222)는, 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중 소거 카운트가 7보다 작은 블록들 중에서, 소거 카운트가 가장 낮은 블록인 제3 프리 블록(Free_BLK3)을 가비지 컬렉션 타겟 블록으로 할당할 수 있다.
같은 방식으로, 워크로드 예측부(221)는 제2 희생 블록(VIC2)에 저장된 데이터의 속성을 시퀀셜 데이터로 결정할 수 있다. 실시 예에서, 시퀀셜 데이터는 콜드 데이터로 취급될 수 있다. 블록 할당부(222)는 제2 희생 블록(VIC2)에 저장된 유효 데이터가 콜드 데이터라는 워크로드 정보에 응답하여, 제2 희생 블록(VIC2)의 유효 데이터를 저장할 타겟 블록을 할당할 수 있다.
블록 할당부(222)는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 미리 설정된 소거 카운트 임계값보다 작은 블록들 중 어느 하나의 블록으로 할당할 수 있다. 구체적으로, 미리 설정된 소거 카운트 임계값은 7일 수 있다. 이때, 블록 할당부(222)는, 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중 소거 카운트가 7보다 작은 블록들 중에서, 소거 카운트가 가장 높은 블록인 제9 프리 블록(Free_BLK9)을 가비지 컬렉션 타겟 블록으로 할당할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 저장 장치가 가비지 컬렉션 동작시 타겟 블록을 할당하는 방법을 설명하기 위한 도면이다.
도 4 및 도 9를 참조하면, 도 7을 참조하여 설명된 것과 같이 워크로드 예측부(221)는 제1 희생 블록(VIC1)에 저장된 데이터의 속성을 랜덤 데이터로 결정할 수 있다. 실시 예에서, 랜덤 데이터는 핫 데이터로 취급될 수 있다. 블록 할당부(222)는 제1 희생 블록(VIC1)에 에 저장된 유효 데이터가 핫 데이터라는 워크로드 정보에 응답하여, 제1 희생 블록(VIC1)의 유효 데이터를 저장할 타겟 블록을 할당할 수 있다.
도 9의 실시 예에서, 블록 할당부(222)는 프리 블록들의 평균 소거 카운트를 이용하여 희생 블록에 저장된 유효 데이터를 저장할 타겟 블록을 할당할 수 있다.
블록 할당부(222)는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)의 평균 소거 카운트를 계산할 수 있다. 평균 소거 카운트는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 각각의 소거 카운트를 모두 더한 전체 소거 카운트를 프리 블록들의 수로 나누어 계산될 수 있다. 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)의 전체 소거 카운트는 60이므로 평균 소거 카운트는 6일 수 있다.
블록 할당부(222)는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 평균 소거 카운트보다 낮은 프리 블록들 중에서 어느 하나의 블록을 가비지 컬렉션 타겟 블록으로 할당할 수 있다. 블록 할당부(222)는 소거 카운트가 6보다 작은 프리 블록들을 가비지 컬렉션 타겟 블록으로 할당할 수 있다. 따라서, 제1 내지 제4 프리 블록들(Free_BLK1~Free_BLK4) 및 제6 프리 블록(Free_BLK6) 중에서 어느 하나의 블록을 가비지 컬렉션 타겟 블록으로 할당할 수 있다.
워크로드 예측부(221)는 제2 희생 블록(VIC2)에 저장된 데이터의 속성을 시퀀셜 데이터로 결정할 수 있다. 실시 예에서, 시퀀셜 데이터는 콜드 데이터로 취급될 수 있다. 메모리 컨트롤러는 제2 희생 블록(VIC2)에 저장된 유효 데이터가 콜드 데이터라는 워크로드 정보에 응답하여, 제2 희생 블록(VIC2)의 유효 데이터를 저장할 타겟 블록을 할당할 수 있다.
블록 할당부(222)는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 평균 소거 카운트보다 높은 프리 블록들 중에서 어느 하나의 블록을 가비지 컬렉션 타겟 블록으로 할당할 수 있다. 블록 할당부(222)는 평균 소거 카운트가 6 이므로, 소거 카운트가 6보다 큰 프리 블록들을 가비지 컬렉션 타겟 블록으로 할당할 수 있다. 따라서, 블록 할당부(222)는 제5 프리 블록(Free_BLK5) 및 제7 내지 제10 프리 블록들(Free_BLK7~Free_BLK10) 중에서 어느 하나의 블록을 가비지 컬렉션 타겟 블록으로 할당할 수 있다.
도 10은 도 4의 블록 정보의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 10과 같은 기입완료 블록의 유효 데이터에 대응되는 맵 세그먼트들의 개수를 기초로 호스트의 쓰기 데이터를 저장할 프리 블록을 할당하는 방법을 설명하는 도면이다.
도 10 및 11을 참조하면, 블록 정보는 기입완료 블록의 유효 데이터에 대응되는 맵 세그먼트들의 개수에 관한 정보(232d)를 포함할 수 있다.
메모리 컨트롤러는 호스트로부터 입력된 쓰기 요청에 응답하여, 호스트가 제공하는 워크로드를 예측할 수 있다.
구체적으로, 메모리 컨트롤러는 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율을 기초로 워크로드를 예측할 수 있다.
예를 들어, 기입완료 블록 유효 데이터 세그먼트 테이블(Closed_BLK_V/S_Table)은 제1 내지 제10 기입완료 블록들(Closed_BLK1~Closed_BLK10) 각각에 대응되는 유효 데이터 세그먼트 카운트(Valid_Seg_Count)를 포함할 수 있다. 유효 데이터 세그먼트 카운트(Valid_Seg_Count)는 각각 메모리 블록에 저장되어있는 유효 데이터에 대응되는 맵 세그먼트들의 개수를 나타낼 수 있다.
실시 예에서, 기입완료 블록 유효 데이터 세그먼트 테이블(Closed_BLK_V/S_Table)은 전체 기입완료 블록의 개수를 포함할 수 있다. 기입완료 블록 유효 데이터 세그먼트 테이블(Closed_BLK_V/S_Table)은 제1 내지 제10 기입완료 블록들(Closed_BLK1~Closed_BLK10) 각각에 대응되는 유효 데이터 세그먼트 카운트(Valid_Seg_Count)들의 총 합을 포함할 수 있다.
도 10에서, 제1 내지 제10 기입완료 블록들(Closed_BLK1~Closed_BLK10) 각각에 대응되는 유효 데이터 세그먼트 카운트(Valid_Seg_Count)들의 총 합이 24일 수 있다. 메모리 컨트롤러는 전체 유효 데이터 세그먼트 카운트(Valid_Seg_Count)와 기입완료 블록(Closed_BLK)의 총 합을 기초로, 호스트 데이터 속성을 예측할 수 있다. 전체 유효 데이터 세그먼트 카운트인 24를 기입완료 블록(Closed_BLK)들의 개수인 10으로 나눈 값은 2.4이다. 메모리 컨트롤러는 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율을 임계 값과 비교하고, 비교 결과에 따라 현재 저장된 데이터가 시퀀셜 데이터 위주인지 랜덤 데이터 위주인지를 결정할 수 있다. 임계 값이 3이라고 가정하면, 메모리 컨트롤러는 워크로드가 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율이 임계 값보다 낮으므로, 시퀀셜 데이터가 상대적으로 많은 워크로드인 시퀀셜 워크로드라고 결정할 수 있다. 시퀀셜 데이터가 많다는 것은 호스트의 액세스가 상대적으로 적은 콜드 데이터 위주로 쓰기 요청이 입력될 것으로 예측될 수 있다.
도 11을 참조하면, 메모리 컨트롤러는 제1 내지 제10 기입완료 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 가장 높은 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
메모리 컨트롤러는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 가장 높은 소거 카운트 값을 갖는 제7 프리 블록(Free_BLK7)을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
실시 예에서, 메모리 컨트롤러는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 미리 설정된 소거 카운트 임계값보다 작은 블록들 중 어느 하나의 블록으로 할당할 수 있다. 구체적으로, 미리 설정된 소거 카운트 임계값은 7일 수 있다. 이때, 메모리 컨트롤러는, 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중 소거 카운트가 7보다 작은 블록들 중에서, 소거 카운트가 가장 낮은 메모리 블록인 제3 프리 블록(Free_BLK3)을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
실시 예에서, 메모리 컨트롤러는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)의 평균 소거 카운트를 계산할 수 있다. 평균 소거 카운트는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 각각의 소거 카운트를 모두 더한 전체 소거 카운트를 프리 블록들의 수로 나누어 계산할 수 있다. 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)의 전체 소거 카운트는 60일 수 있다. 따라서, 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)의 평균 소거 카운트는 6일 수 있다.
메모리 컨트롤러는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 평균 소거 카운트보다 낮은 프리 블록들 중에서 어느 하나의 메모리 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다. 예를 들어, 메모리 컨트롤러는 평균 소거 카운트가 6보다 작은 프리 블록들을 가비지 컬렉션 목표 오픈 블록으로 할당할 수 있다. 따라서, 제1 내지 제4 프리 블록들(Free_BLK1~Free_BLK4) 및 제6 프리 블록(Free_BLK6) 중에서 어느 하나의 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
도 12는 도 4의 블록 정보의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 12과 같은 기입완료 블록의 유효 데이터에 대응되는 맵 세그먼트들의 개수를 기초로 호스트의 쓰기 데이터를 저장할 프리 블록을 할당하는 방법을 설명하는 도면이다.
도 12 및 13을 참조하면, 블록 정보는 기입완료 블록의 유효 데이터에 대응되는 맵 세그먼트들의 개수에 관한 정보(232d)를 포함할 수 있다.
메모리 컨트롤러는 호스트로부터 입력된 쓰기 요청에 응답하여, 호스트가 제공하는 워크로드를 예측할 수 있다.
구체적으로, 메모리 컨트롤러는 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율을 기초로 워크로드를 예측할 수 있다.
예를 들어, 기입완료 블록 유효 데이터 세그먼트 테이블(Closed_BLK_V/S_Table)은 제1 내지 제10 기입완료 블록들(Closed_BLK1~Closed_BLK10) 각각에 대응되는 유효 데이터 세그먼트 카운트(Valid_Seg_Count)를 포함할 수 있다. 유효 데이터 세그먼트 카운트(Valid_Seg_Count)는 각각 메모리 블록에 저장되어있는 유효 데이터에 대응되는 맵 세그먼트들의 개수를 나타낼 수 있다.
실시 예에서, 기입완료 블록 유효 데이터 세그먼트 테이블(Closed_BLK_V/S_Table)은 전체 기입완료 블록의 개수를 포함할 수 있다. 기입완료 블록 유효 데이터 세그먼트 테이블(Closed_BLK_V/S_Table)은 제1 내지 제10 기입완료 블록들(Closed_BLK1~Closed_BLK10) 각각에 대응되는 유효 데이터 세그먼트 카운트(Valid_Seg_Count)들의 총 합을 포함할 수 있다.
도 12에서, 제1 내지 제10 기입완료 블록들(Closed_BLK1~Closed_BLK10) 각각에 대응되는 유효 데이터 세그먼트 카운트(Valid_Seg_Count)들의 총 38일 수 있다. 메모리 컨트롤러는 전체 유효 데이터 세그먼트 카운트(Valid_Seg_Count)와 기입완료 블록(Closed_BLK)의 총 합을 기초로, 호스트 데이터 속성을 예측할 수 있다. 전체 유효 데이터 세그먼트 카운트인 38을 기입완료 블록(Closed_BLK)들의 개수인 10으로 나눈 값은 3.8이다. 메모리 컨트롤러는 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율을 임계 값과 비교하고, 비교 결과에 따라 현재 저장된 데이터가 시퀀셜 데이터 위주인지 랜덤 데이터 위주인지를 결정할 수 있다. 임계 값이 3이라고 가정하면, 메모리 컨트롤러는 워크로드가 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율이 임계 값보다 높으므로, 랜덤 데이터가 상대적으로 많은 워크로드인 랜덤 워크로드라고 결정할 수 있다. 랜덤 데이터가 많다는 것은 호스트의 액세스가 상대적으로 많은 핫 데이터 위주로 쓰기 요청이 입력될 것으로 예측될 수 있다.
도 12를 참조하면, 메모리 컨트롤러는 제1 내지 제10 기입완료 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 가장 낮은 메모리 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
메모리 컨트롤러는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 가장 낮은 소거 카운트 값을 갖는 제3 프리 블록(Free_BLK3)을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
실시 예에서, 메모리 컨트롤러는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 미리 설정된 소거 카운트 임계값보다 작은 블록들 중 어느 하나의 블록을 할당할 수 있다. 구체적으로, 미리 설정된 소거 카운트 임계값은 7일 수 있다. 이때, 메모리 컨트롤러는, 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중 소거 카운트가 7보다 작은 블록들 중에서, 소거 카운트가 가장 낮은 메모리 블록인 제3 프리 블록(Free_BLK3)을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
실시 예에서, 메모리 컨트롤러는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)의 평균 소거 카운트를 계산할 수 있다. 평균 소거 카운트는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 각각의 소거 카운트를 모두 더한 전체 소거 카운트를 프리 블록들의 수로 나누어 계산할 수 있다. 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)의 전체 소거 카운트는 60일 수 있다. 따라서, 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10)의 평균 소거 카운트는 6일 수 있다.
메모리 컨트롤러는 제1 내지 제10 프리 블록들(Free_BLK1~Free_BLK10) 중에서 소거 카운트가 평균 소거 카운트보다 낮은 프리 블록들 중에서 어느 하나의 메모리 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다. 예를 들어, 메모리 컨트롤러는 평균 소거 카운트가 6보다 작은 프리 블록들을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
따라서, 제1 내지 제4 프리 블록들(Free_BLK1~Free_BLK4) 및 제6 프리 블록(Free_BLK6) 중에서 어느 하나의 블록을 쓰기 데이터를 저장할 메모리 블록으로 할당할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 14를 참조하면, S1401단계에서, 저장 장치는, 가비지 컬렉션 동작을 수행할 희생 블록을 결정할 수 있다. 예를 들어, 희생 블록은 메모리 블록에 저장된 데이터 중 유효 데이터가 가장 적은 메모리 블록일 수 있다.
S1403단계에서, 저장 장치는 가비지 컬렉션 동작에 따라 저장될 유효 데이터에 대응되는 맵 세그먼트의 개수가 임계값을 초과하는지 여부를 판단할 수 있다. 판단결과, 유효 데이터에 대응되는 맵 세그먼트의 개수가 임계값을 초과하면 S1405단계로 진행하고, 그렇지 않으면, S1409단계로 진행한다.
S1405단계에서, 저장 장치는 저장될 유효 데이터의 속성을 랜덤 데이터(핫 데이터)로 결정할 수 있다.
S1407단계에서, 저장 장치는 메모리 장치에 포함된 프리 블록들 중 소거 카운트가 상대적으로 작은 프리 블록에 유효 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들 중 소거 카운트가 가장 작은 프리 블록에 유효 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들 중 임계 소거 카운트 이하의 프리블록들 중 소거 카운트가 가장 작은 프리 블록에 유효 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들의 평균 소거 카운트보다 작은 소거 카운트를 갖는 프리 블록들 중 임의의 프리 블록에 유효 데이터를 저장할 수 있다.
S1409단계에서, 저장 장치는 저장될 유효 데이터의 속성을 시퀀셜 데이터(콜드 데이터)로 결정할 수 있다.
S1411단계에서, 저장 장치는 메모리 장치에 포함된 프리 블록들 중 소거 카운트가 상대적으로 큰 프리 블록에 유효 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들 중 소거 카운트가 가장 큰 프리 블록에 유효 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들 중 임계 소거 카운트 이하의 프리블록들 중 소거 카운트가 가장 큰 프리 블록에 유효 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들의 평균 소거 카운트보다 작은 소거 카운트를 갖는 프리 블록들 중 임의의 프리 블록에 유효 데이터를 저장할 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 15를 참조하면, S1501단계에서, 저장 장치는, 호스트로부터 쓰기 요청을 수신할 수 있다.
S1503단계에서, 저장 장치는 호스트의 워크로드를 예측할 수 있다. 구체적으로, 저장 장치는, 메모리 장치에 저장된 데이터의 용량과 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수를 기초로 워크로드를 예측할 수 있다. 예를 들어, 저장 장치는 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율이 임계 비율을 초과하는지 여부를 판단할 수 있다. 판단결과, 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율이 임계 비율을 초과하면, S1505단계로 진행하고, 그렇지 않으면 S1509단계로 진행한다.
S1505단계에서, 저장 장치는 호스트의 워크로드를 랜덤 데이터(핫 데이터)로 결정할 수 있다.
S1507단계에서, 저장 장치는 메모리 장치에 포함된 프리 블록들 중 소거 카운트가 상대적으로 작은 프리 블록에 쓰기 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들 중 소거 카운트가 가장 작은 프리 블록에 쓰기 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들 중 임계 소거 카운트 이하의 프리블록들 중 소거 카운트가 가장 작은 프리 블록에 쓰기 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들의 평균 소거 카운트보다 작은 소거 카운트를 갖는 프리 블록들 중 임의의 프리 블록에 쓰기 데이터를 저장할 수 있다.
S1509단계에서, 저장 장치는 호스트의 워크로드를 시퀀셜 데이터(콜드 데이터)로 결정할 수 있다.
S1511단계에서, 저장 장치는 메모리 장치에 포함된 프리 블록들 중 소거 카운트가 상대적으로 큰 프리 블록에 쓰기 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들 중 소거 카운트가 가장 큰 프리 블록에 쓰기 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들 중 임계 소거 카운트 이하의 프리블록들 중 소거 카운트가 가장 큰 프리 블록에 쓰기 데이터를 저장할 수 있다. 또는 저장 장치는 메모리 장치에 포함된 프리 블록들의 평균 소거 카운트보다 작은 소거 카운트를 갖는 프리 블록들 중 임의의 프리 블록에 쓰기 데이터를 저장할 수 있다.
도 15에서는 기입완료 블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율이 임계 비율을 초과하는지 여부를 판단하는 것으로 도시되었으나, S1503단계에서, 저장 장치는 프리블록의 개수와 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율이 임계 비율보다 작은지를 판단할 수도 있다.
도 16은 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 16을 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다. 버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 17은 본 발명의 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 18은 본 발명의 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 18을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 19는 본 발명의 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 19를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 동작 제어부
220: 블록 할당 제어부
230: 메타 데이터 저장부
400: 호스트

Claims (20)

  1. 데이터가 저장된 기입완료 블록들 및 데이터가 비어있는 프리 블록들을 포함하는 메모리 장치; 및
    상기 기입완료 블록들 중 희생 블록에 저장된 유효 데이터의 논리 어드레스들과 물리 어드레스들의 맵핑 정보가 포함된 맵 세그먼트들의 개수 및 상기 프리 블록들의 소거 횟수를 기초로 상기 프리 블록들 중 어느 하나의 블록에 상기 희생 블록에 저장된 유효 데이터를 저장하는 가비지 컬렉션 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치.
  2. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 기입완료 블록에 저장된 데이터의 논리 어드레스 및 물리 어드레스와의 맵핑 정보를 포함하는 맵 테이블;
    상기 기입완료 블록들에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수에 관한 정보 및 상기 프리 블록들의 소거 횟수를 나타내는 소거 카운트 정보를 포함하는 블록 정보 저장부;
    상기 기입완료 블록들에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수 및 미리 설정된 임계값의 비교 결과에 따라 상기 희생 블록에 저장된 유효 데이터의 속성을 결정하고, 상기 유효 데이터의 속성 및 상기 소거 카운트 정보를 기초로 상기 희생 블록에 저장된 유효 데이터를 저장할 타겟 블록을 할당하는 블록 할당 제어부; 및
    상기 희생 블록에 저장된 유효 데이터를 리드하고, 리드된 데이터를 상기 타겟 블록에 저장하도록 상기 메모리 장치를 제어하는 동작 제어부;를 포함하는 저장 장치.
  3. 제 2항에 있어서, 상기 블록 할당 제어부는,
    상기 기입완료 블록들에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수가 상기 임계 값을 초과하면, 상기 희생 블록에 저장된 유효 데이터의 속성을 랜덤 데이터로 결정하는 저장 장치.
  4. 제 3항에 있어서, 상기 블록 할당 제어부는,
    상기 희생 블록에 저장된 유효 데이터의 속성이 랜덤 데이터이면, 상기 프리 블록들 중 소거 카운트가 가장 작은 프리 블록을 상기 타겟 블록으로 할당하는 저장 장치.
  5. 제 3항에 있어서, 상기 블록 할당 제어부는,
    상기 희생 블록에 저장된 유효 데이터의 속성이 랜덤 데이터이면, 상기 프리 블록들 중 미리 설정된 임계 카운트 미만의 소거 카운트를 갖는 프리 블록들 중 가장 작은 소거 카운트를 갖는 프리 블록을 상기 타겟 블록으로 할당하는 저장 장치.
  6. 제 2항에 있어서, 상기 블록 할당 제어부는,
    상기 기입완료 블록들에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수가 상기 임계 값보다 작거나 같으면, 상기 희생 블록에 저장된 유효 데이터의 속성을 시퀀셜 데이터로 결정하는 저장 장치.
  7. 제 6항에 있어서, 상기 블록 할당 제어부는,
    상기 희생 블록에 저장된 유효 데이터의 속성이 시퀀셜 데이터이면, 상기 프리 블록들 중 소거 카운트가 가장 큰 프리 블록을 상기 타겟 블록으로 할당하는 저장 장치.
  8. 제 6항에 있어서, 상기 블록 할당 제어부는,
    상기 희생 블록에 저장된 유효 데이터의 속성이 시퀀셜 데이터이면, 상기 프리 블록들 중 미리 설정된 임계 카운트 미만의 소거 카운트를 갖는 프리 블록들 중 가장 큰 소거 카운트를 갖는 프리 블록을 상기 타겟 블록으로 할당하는 저장 장치.
  9. 제 6항에 있어서, 상기 블록 할당 제어부는,
    상기 희생 블록에 저장된 유효 데이터의 속성이 시퀀셜 데이터이면, 상기 프리 블록들의 평균 소거 카운트를 계산하고, 상기 평균 소거 카운트를 초과하는 소거 카운트를 갖는 프리 블록들 중 어느 하나의 프리 블록을 상기 타겟 블록으로 할당하는 저장 장치.
  10. 제 1항에 있어서, 상기 희생 블록은,
    상기 기입완료 블록들에 저장된 유효 데이터의 크기에 따라 결정되는 저장 장치.
  11. 제 1항에 있어서, 상기 희생 블록은,
    상기 기입완료 블록들 중 가장 적은 유효 데이터를 저장하는 메모리 블록인 저장 장치.
  12. 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    호스트로부터 입력된 쓰기 요청에 응답하여, 상기 복수의 메모리 블록들에 저장된 데이터의 크기 및 상기 데이터의 논리 어드레스들과 물리 어드레스들의 맵핑 정보가 포함된 맵 세그먼트들의 개수에 따라 상기 복수의 메모리 블록들 중 데이터가 비어 있는 프리 블록들 가운데 상기 쓰기 요청에 대응되는 쓰기 데이터를 저장할 프리 블록을 할당하고, 할당된 프리 블록에 상기 쓰기 데이터를 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치.
  13. 제 12항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 메모리 블록들에 저장된 데이터의 논리 어드레스 및 물리 어드레스와의 맵핑 정보를 포함하는 맵 테이블;
    상기 복수의 메모리 블록들 중 데이터가 저장된 기입완료 블록들의 개수에 관한 정보 및 상기 복수의 메모리 블록들에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수에 관한 정보를 포함하는 블록 정보 저장부;
    상기 기입완료 블록들의 개수와 상기 복수의 메모리 블록들에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수의 비율을 기초로 상기 호스트의 워크로드를 예측하고, 상기 워크로드에 따라 상기 쓰기 데이터를 저장할 상기 프리 블록을 할당하는 블록 할당 제어부; 및
    상기 쓰기 데이터를 할당된 프리 블록에 저장하도록 상기 메모리 장치를 제어하는 동작 제어부;를 포함하는 저장 장치.
  14. 제 13항에 있어서, 상기 블록 할당 제어부는,
    상기 복수의 메모리 블록들에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수를 상기 기입완료 블록들의 개수로 나눈 값이 미리 설정된 임계 비율을 초과하면, 상기 워크로드를 랜덤 워크로드로 결정하는 저장 장치.
  15. 제 14항에 있어서, 상기 블록 할당 제어부는,
    상기 랜덤 워크로드에 응답하여, 상기 프리 블록들 중 소거 카운트가 가장 작은 프리 블록을 상기 쓰기 데이터를 저장할 메모리 블록으로 할당하는 저장 장치.
  16. 제 14항에 있어서, 상기 블록 할당 제어부는,
    상기 랜덤 워크로드에 응답하여, 상기 프리 블록들 중 미리 설정된 임계 카운트 미만의 소거 카운트를 갖는 프리 블록들 중 가장 작은 소거 카운트를 갖는 프리 블록을 상기 쓰기 데이터를 저장할 메모리 블록으로 할당하는 저장 장치.
  17. 제 13항에 있어서, 상기 블록 할당 제어부는,
    상기 복수의 메모리 블록들에 저장된 유효 데이터에 대응되는 맵 세그먼트들의 개수를 상기 기입완료 블록들의 개수로 나눈 값이 미리 설정된 임계 비율을 초과하면, 상기 워크로드를 시퀀셜 워크로드로 결정하는 저장 장치.
  18. 제 17항에 있어서, 상기 블록 할당 제어부는,
    상기 시퀀셜 워크로드에 응답하여, 상기 프리 블록들 중 소거 카운트가 가장 큰 프리 블록을 상기 쓰기 데이터를 저장할 메모리 블록으로 할당하는 저장 장치.
  19. 제 17항에 있어서, 상기 블록 할당 제어부는,
    상기 시퀀셜 워크로드에 응답하여, 상기 프리 블록들 중 미리 설정된 임계 카운트 미만의 소거 카운트를 갖는 프리 블록들 중 가장 큰 소거 카운트를 갖는 프리 블록을 상기 쓰기 데이터를 저장할 메모리 블록으로 할당하는 저장 장치.
  20. 제 17항에 있어서, 상기 블록 할당 제어부는,
    상기 시퀀셜 워크로드에 응답하여, 상기 프리 블록들의 평균 소거 카운트를 계산하고, 상기 평균 소거 카운트를 초과하는 소거 카운트를 갖는 프리 블록들 중 어느 하나의 프리 블록을 상기 쓰기 데이터를 저장할 메모리 블록으로 저장 장치.
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