KR20230139233A - 메모리 컨트롤러 및 그것의 동작 방법 - Google Patents

메모리 컨트롤러 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 컨트롤러는 복수의 메모리 장치들을 각각 제어하는 복수의 컨트롤 코어들, 호스트로부터 수신된 쓰기 요청들을 미리 정해진 기준에 따라 상기 복수의 컨트롤 코어들에 각각 할당하는 호스트 코어 및 상기 호스트 코어 및 상기 복수의 컨트롤 코어들이 액세스하는 공유 메모리를 포함하고, 서든 파워 오프에 응답하여, 상기 호스트 코어는, 상기 쓰기 요청들에 대응되는 논리 어드레스들에 관한 정보를 포함하는 덤프 정보를 상기 공유 메모리에 저장하고, 상기 복수의 컨트롤 코어들 중 제1 컨트롤 코어는, 상기 제1 컨트롤 코어와 연관된 제2 컨트롤 코어의 덤프 정보를 상기 제1 컨트롤 코어가 제어하는 메모리 장치에 저장한다.

Description

메모리 컨트롤러 및 그것의 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러 및 그것의 동작에 관방법에 관한 것이다.
메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 메모리 시스템에 공급되는 주 전원이 차단되는 서든 파워 오프가 발생하면 비휘발성 메모리 장치에 저장되지 않은 데이터는 유실될 수 있다. 메모리 시스템은 서든 파워 오프가 발생시 보조 전원을 통해 일정 시간동안 전원을 공급받게 된다. 이때, 메모리 시스템은 보조 전원이 공급되는 동안 비휘발성 메모리 장치에 데이터를 모두 저장하여야 데이터 유실을 방지할 수 있다. 그러나, 메모리 시스템에 포함된 컨트롤 코어들 각각의 성능은 차이가 있을 수 있어 보조 전원이 공급되는 동안 비휘발성 메모리 장치에 데이터를 모두 저장하지 못할 수 있다. 또한, 오작동하는 컨트롤 코어가 있으면 오작동된 컨트롤 코어에 할당된 데이터들은 유실될 수 있다. 따라서, 서든 파워 오프 상황에서 비휘발성 메모리 장치에 데이터를 모두 저장할 수 있는 방안이 필요할 수 있다.
본 발명의 실시 예는 서든 파워 오프 상황에서 데이터 유실을 방지할 수 있는 메모리 컨트롤러 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 복수의 메모리 장치들을 각각 제어하는 복수의 컨트롤 코어들, 호스트로부터 수신된 쓰기 요청들을 미리 정해진 기준에 따라 상기 복수의 컨트롤 코어들에 각각 할당하는 호스트 코어 및 상기 호스트 코어 및 상기 복수의 컨트롤 코어들이 액세스하는 공유 메모리를 포함하고, 서든 파워 오프에 응답하여, 상기 호스트 코어는, 상기 쓰기 요청들에 대응되는 논리 어드레스들에 관한 정보를 포함하는 덤프 정보를 상기 공유 메모리에 저장하고, 상기 복수의 컨트롤 코어들 중 제1 컨트롤 코어는, 상기 제1 컨트롤 코어와 연관된 제2 컨트롤 코어의 덤프 정보를 상기 제1 컨트롤 코어가 제어하는 메모리 장치에 저장한다.
본 발명의 실시 예에 따른 복수의 메모리 장치들을 각각 제어하는 복수의 컨트롤 코어들을 포함하는 메모리 컨트롤러의 동작 방법은 호스트로부터 수신된 쓰기 요청들을 미리 정해진 기준에 따라 상기 복수의 컨트롤 코어들에 각각 할당하는 단계, 서든 파워 오프에 응답하여, 상기 쓰기 요청들에 대응되는 논리 어드레스에 관한 정보를 포함하는 덤프 정보를 공유 메모리에 저장하는 단계 및 상기 복수의 컨트롤 코어들 중 제1 컨트롤 코어와 연관된 제2 컨트롤 코어의 덤프 정보를 상기 제1 컨트롤 코어가 제어하는 메모리 장치에 저장하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 복수의 메모리 장치들을 각각 제어하는 복수의 컨트롤 코어들, 호스트로부터 수신된 쓰기 요청들을 미리 정해진 기준에 따라 상기 복수의 컨트롤 코어들에 각각 할당하는 호스트 코어 및 상기 호스트 코어 및 상기 복수의 컨트롤 코어들이 액세스하는 공유 메모리를 포함하고, 서든 파워 오프에 응답하여, 상기 호스트 코어는, 상기 쓰기 요청들에 대응되는 논리 어드레스들에 관한 정보를 포함하는 덤프 정보를 상기 공유 메모리에 저장하고, 상기 복수의 컨트롤 코어들은, 할당된 쓰기 요청들에 대응되는 데이터 및 상기 복수의 컨트롤 코어들에 각각 연관된 페어 컨트롤 코어들의 덤프 정보를 상기 복수의 메모리 장치들에 저장한다.
본 기술에 따르면 서든 파워 오프 상황에서 데이터 유실을 방지할 수 있는 메모리 컨트롤러 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 서든 파워 오프 상황에서 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 서든 파워 오프 상황에서 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 4는 마일스톤 정보 저장부를 설명하기 위한 도면이다.
도 5는 덤프 정보 저장부를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 서든 파워 오프 상황에서 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 7은 파워 온에 응답하여 수행되는 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 서든 파워 오프에서 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 9는 파워 온에 응답하여 수행되는 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 10은 도1 의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 11은 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 쓰기 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 복수의 메모리 장치들로 구성될 수 있다. 실시 예에서, 메모리 장치(100)는 제1 내지 제4 메모리 장치들(101, 102, 103, 104)을 포함할 수 있다. 도 1에서는, 메모리 장치들이 4개인 것으로 도시되었으나 메모리 장치(100)는 5개 이상의 메모리 장치들로 구성될 수 있다. 복수의 메모리 장치들 각각은 복수의 메모리 칩들을 포함할 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)와 메모리 장치(100)간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 쓰기 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 쓰기 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 쓰기 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트 코어(210), 공유 메모리(220) 및 컨트롤 코어(230)를 포함할 수 있다.
호스트 코어(210)는 호스트(300)로부터 요청을 수신받아 컨트롤 코어(230)에 제공할 수 있다. 컨트롤 코어(230)는 복수의 컨트롤 코어들로 구성될 수 있다. 구체적으로, 호스트 코어(210)는 호스트(300)로부터 쓰기 요청을 수신 받으면 쓰기 요청에 대응되는 논리 어드레스 및 쓰기 데이터를 컨트롤 코어(230)에 제공할 수 있다. 실시 예에서, 호스트 코어(210)는 쓰기 요청에 대응되는 논리 어드레스 및 쓰기 데이터를 공유 메모리(220)에 제공할 수 있다. 호스트 코어(210)는 호스트(300)로부터 리드 요청을 수신 받으면 리드 요청에 대응되는 논리 어드레스를 컨트롤 코어(230)에 제공할 수 있다.
실시 예에서, 호스트 코어(210)는 호스트(300)로부터 수신받은 요청들을 미리 정해진 기준에 따라 복수의 컨트롤 코어들에 각각 할당할 수 있다. 예를 들어, 호스트 코어(210)는 요청들을 복수의 컨트롤 코어들에 각각 순차적으로 할당할 수 있다. 다른 예로, 호스트 코어(210)는 복수의 컨트롤 코어들 각각의 동작 속도에 따라 요청들을 할당할 수 있다. 호스트 코어(210)는 복수의 컨트롤 코어들 중 먼저 제공한 요청을 처리한 컨트롤 코어에 요청들을 추가적으로 할당할 수 있다.
공유 메모리(220)는 호스트(300)로부터 제공된 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시로 저장할 수 있다. 실시 예에서, 공유 메모리(220)는 휘발성 메모리 장치일 수 있다. 예를 들어, 공유 메모리(220)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다.
실시 예에서, 공유 메모리(220)는 요청들에 대응되는 논리 어드레스에 관한 정보를 포함하는 덤프 정보를 저장할 수 있다. 공유 메모리(220)는 복수의 컨트롤 코어들에 각각 할당된 요청들의 처리 상태를 나타내는 마일스톤 정보를 저장할 수 있다.
컨트롤 코어(230)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 컨트롤 코어(230)는 메모리 장치(100)를 액세스하는데 필요한 동작들을 수행할 수 있다. 예를 들어, 컨트롤 코어(230)는 메모리 장치(100)에 커맨드를 제공하고, 커맨드에 대응되는 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 컨트롤 코어(230)는 호스트 코어(210)로부터 수신 받은 요청들에 대응되는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 컨트롤 코어(230)는 복수의 컨트롤 코어들로 구성될 수 있다. 실시 예에서, 컨트롤 코어(230)는 제1 내지 제4 컨트롤 코어들(231, 232, 233, 234)로 구성될 수 있다. 다만, 컨트롤 코어(230)는 5개 이상의 컨트롤 코어들로도 구성될 수 있다.
복수의 컨트롤 코어들 각각은 복수의 메모리 장치들 각각의 동작을 제어할 수 있다. 실시 예에서, 제1 컨트롤 코어(231)는 제1 메모리 장치(101)의 동작을 제어할 수 있다. 제2 컨트롤 코어(232)는 제2 메모리 장치(102)의 동작을 제어할 수 있다. 다른 실시 예에서, 제1 컨트롤 코어(231)는 제1 메모리 장치(101) 및 제2 메모리 장치(102)의 동작을 제어할 수 있다.
복수의 컨트롤 코어들 각각은 호스트 코어(210)로부터 할당된 쓰기 요청을 처리한 뒤, 복수의 컨트롤 코어들 각각에 연관된 페어 컨트롤 코어의 마일스톤 정보를 식별할 수 있다. 예를 들어, 제1 컨트롤 코어(231)는 할당된 쓰기 요청들에 대응되는 데이터를 제1 메모리 장치에 저장한 뒤, 제2 컨트롤 코어(232)의 마일스톤 정보를 식별할 수 있다. 이때, 제2 컨트롤 코어(232)는 제1 컨트롤 코어(231)의 페어 컨트롤 코어일 수 있다. 또는, 제1 컨트롤 코어(231)의 페어 컨트롤 코어는 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)일 수 있다. 제1 컨트롤 코어(231) 및 제2 컨트롤 코어(232)는 공유 메모리(220)에 저장된 서로의 마일스톤 정보를 식별할 수 있다. 실시 예에서, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232)보다 할당된 쓰기 요청의 빈도수가 적은 컨트롤 코어일 수 있다. 다른 실시 예에서, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232)보다 할당 쓰기 요청들을 처리하는 동작 속도가 더 빠른 컨트롤 코어일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 서든 파워 오프 상황에서 메모리 시스템의 동작을 설명하기 위한 도면이다.
서든 파워 오프는 메모리 시스템(50)에 공급되는 주 전원이 차단되는 상황일 수 있다. 메모리 시스템(50)은 서든 파워 오프시 보조 전원을 통해 일정 시간동안 전원 공급을 유지할 수 있다. 이때, 컨트롤 코어(230)는 보조 전원이 공급되는 동안 호스트(300)의 쓰기 요청들(W_REQ)에 대응되는 데이터를 메모리 장치(100)에 저장하는 덤프 동작을 수행할 수 있다.
도 2를 참조하면, 호스트 코어(210)는 호스트(300)로부터 쓰기 요청들(W_REQ)을 수신받을 수 있다. 예를 들어, 도 2에 도시된 바와 같이 호스트 코어(210)는 호스트(300)로부터 제1 내지 제8 쓰기 요청들(W1~W8)을 수신받을 수 있다. 호스트 코어(210)는 쓰기 요청들(W_REQ)을 제1 내지 제4 컨트롤 코어들(231, 232, 233, 234)에 각각 할당할 수 있다. 예를 들어, 호스트 코어(210)는 제1 내지 제8 쓰기 요청들(W1~W8)을 제1 내지 제4 컨트롤 코어들(231, 232, 233, 234)에 순차적으로 할당할 수 있다. 구체적으로, 호스트 코어(210)는 제1 내지 제2 쓰기 요청들(W1, W2)을 제1 컨트롤 코어(231)에 할당할 수 있다. 호스트 코어(210)는 제3 내지 제4 쓰기 요청들(W3, W4)을 제2 컨트롤 코어(232)에 할당할 수 있다. 호스트 코어(210)는 제5 내지 제6 쓰기 요청들(W5, W6)을 제3 컨트롤 코어(233)에 할당할 수 있다. 호스트 코어(210)는 제7 내지 제8 쓰기 요청들(W7, W8)을 제4 컨트롤 코어(234)에 할당할 수 있다.
이후, 제1 내지 제4 컨트롤 코어들(231, 232, 233, 234)은 할당된 쓰기 요청들에 대응되는 데이터(W_DATA)를 공유 메모리(220)로부터 리드할 수 있다. 제1 내지 제4 컨트롤 코어들(231, 232, 233, 234)은 할당된 쓰기 요청들에 대응되는 데이터(W_DATA)를 제1 내지 제4 메모리 장치(101, 102, 103, 104)에 저장하도록 제1 내지 제4 메모리 장치(101, 102, 103, 104)를 제어할 수 있다. 예를 들어, 제1 컨트롤 코어(231)는 제1 내지 제2 쓰기 요청들에 대응되는 데이터(W_DATA)를 제1 메모리 장치(101)에 저장하도록 제1 메모리 장치(101)를 제어할 수 있다. 제1 메모리 장치(101)는 제1 메모리 칩(CHIP 1) 및 제2 메모리 칩(CHIP 2)을 포함할 수 있다. 제1 내지 제2 쓰기 요청들에 대응되는 데이터(W_DATA)는 제1 메모리 칩(CHIP 1) 및 제2 메모리 칩(CHIP 2)에 저장될 수 있다.
한편, 서든 파워 오프 상황에서 메모리 시스템(50)은 보조 전원이 오프되기 전에 쓰기 요청들에 대응되는 데이터(W_DATA)를 메모리 장치(100)에 저장해야 할 수 있다. 즉, 메모리 장치(100)에 저장되지 못한 데이터는 유실될 수 있다. 예를 들어, 서든 파워 오프 상황에서 복수의 컨트롤 코어들 중 어느 하나의 컨트롤 코어가 정상적으로 동작하지 않으면 어느 하나의 컨트롤 코어에 할당된 쓰기 요청들에 대응되는 데이터(W_DATA)는 유실될 수 있다. 다른 예로, 어느 하나의 컨트롤 코어의 동작 속도가 느리면 보조 전원이 공급되는 동안 할당된 쓰기 요청들에 대응되는 데이터를 전부 저장하지 못할 수 있다. 따라서, 서든 파워 오프 상황에서 데이터 유실을 방지할 수 있는 방안이 필요할 수 있다.
도 3은 본 발명의 실시 예에 따른 서든 파워 오프 상황에서 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 컨트롤러(200)는 호스트 코어(210), 공유 메모리(220) 및 컨트롤 코어(230)를 포함할 수 있다. 공유 메모리(220)는 덤프 정보 저장부(221) 및 마일스톤 정보 저장부(222)를 포함할 수 있다. 덤프 정보 저장부(221)는 컨트롤 코어(230)에 할당된 쓰기 요청들에 대응되는 논리 어드레스에 관한 정보를 포함하는 덤프 정보(W_LBA)를 저장할 수 있다. 마일스톤 정보 저장부(222)는 컨트롤 코어(230)에 할당된 쓰기 요청들의 처리 상태를 나타내는 마일스톤 정보를 저장할 수 있다.
호스트 코어(210)는 서든 파워 오프에 응답하여 할당된 쓰기 요청들에 대응되는 논리 어드레스에 관한 정보를 포함하는 덤프 정보를 덤프 정보 저장부(221)에 저장할 수 있다. 컨트롤 코어(230)는 할당된 쓰기 요청들에 대응되는 데이터를 메모리 장치(100)에 저장하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 도 2를 참조하여 설명하면 제1 컨트롤 코어(231)는 제1 내지 제2 쓰기 요청들에 대응되는 데이터를 제1 메모리 장치(101)에 저장하도록 제1 메모리 장치(101)를 제어할 수 있다. 이후, 제1 컨트롤 코어(231)는 할당된 쓰기 요청들의 처리가 완료되었음을 나타내는 마일스톤 정보로 갱신(MS_UP)할 수 있다. 그리고, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232)의 마일스톤 정보를 식별(MS_CHECK)할 수 있다. 제2 컨트롤 코어(232)는 제1 컨트롤 코어(231)의 페어 컨트롤 코어일 수 있다. 제1 컨트롤 코어(231)는 제2 컨트롤 코어의 마일스톤 정보를 기초로 제2 컨트롤 코어의 덤프 정보를 제1 컨트롤 코어(231)가 제어하는 제1 메모리 장치(101)에 저장할 수 있다. 예를 들어, 제2 컨트롤 코어(232)의 마일스톤 정보가 쓰기 요청들의 처리가 완료되었음을 나타내는 마일스톤 정보로 갱신되어 있지 않으면 제1 컨트롤 코어(231)는 제2 컨트롤 코어의 덤프 정보(F2_LBA)를 제1 메모리 장치(101)에 저장하도록 제1 메모리 장치(101)를 제어할 수 있다. 구체적으로, 제1 컨트롤 코어(101)는 마일스톤 정보 저장부(222)에 저장된 제2 컨트롤 코어(232)의 마일스톤 정보를 식별한 뒤, 제2 컨트롤 코어(232)의 마일스톤 정보가 갱신되어 있지 않으면 덤프 정보 저장부(221)로부터 제2 컨트로 코어(232)의 덤프 정보를 식별(D_CHECK)할 수 있다. 그리고, 제1 컨트롤 코어(231)는 제2 컨트롤 코어의 덤프 정보(F2_LBA)를 덤프 정보 저장부(221)로부터 리드할 수 있다. 이후, 제1 컨트롤 코어(231)는 제2 컨트롤 코어의 덤프 정보(F2_LBA)를 제1 메모리 장치(101)에 저장할 수 있다.
도 3에 도시된 것과 달리, 제2 컨트롤 코어(232)에 할당된 쓰기 요청들의 처리가 완료된 경우 제2 컨트롤 코어(232)는 제1 컨트롤 코어(231)의 마일스톤 정보를 식별(MS_CHECK)할 수 있다. 제2 컨트롤 코어(232)는 제1 컨트롤 코어(231)의 마일스톤 정보가 갱신되어 있지 않으면 제1 컨트롤 코어의 덤프 정보를 덤프 정보 저장부로부터 리드하여 제2 컨트롤 코어(232)가 제어하는 제2 메모리 장치(102)에 저장할 수 있다.
복수의 컨트롤 코어들 중 어느 하나의 컨트롤 코어는 어느 하나의 컨트롤 코어와 연관된 페어 컨트롤 코어의 마일스톤 정보를 식별할 수 있다. 또는, 페어 컨트롤 코어는 어느 하나의 컨트롤 코어의 마일스톤 정보를 식별할 수 있다. 즉, 어느 하나의 컨트롤 코어 및 페어 컨트롤 코어는 서로의 마일스톤 정보를 식별할 수 있다. 예를 들어, 제1 컨트롤 코어(231)의 페어 컨트롤 코어는 제2 컨트롤 코어(232)일 수 있다. 다른 예로, 제1 컨트롤 코어(231)의 페어 컨트롤 코어는 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)일 수 있다. 즉, 어느 하나의 컨트롤 코어는 하나 이상의 페어 컨트롤 코어의 마일스톤 정보를 식별할 수 있다.
도 4는 마일스톤 정보 저장부를 설명하기 위한 도면이다.
도 4를 참조하면, 마일스톤 정보 저장부(222)는 복수의 컨트롤 코어들에 각각 할당된 쓰기 요청들의 처리 상태를 나타내는 마일스톤 정보(MS_INFO)를 저장할 수 있다. 마일스톤 정보(MS_INFO)는 복수의 컨트롤 코어들 각각마다 저장될 수 있다. 마일스톤 정보(MS_INFO)는 복수의 컨트롤 코어들에 각각 할당된 쓰기 요청들이 처리된 정도를 나타내는 복수의 시퀀스들(S_1~S_4)을 포함할 수 있다. 예를 들어, 복수의 컨트롤 코어들 중 어느 하나의 컨트롤 코어는 할당된 쓰기 요청들 중 일부가 완료될 때마다 마일스톤 정보(MS_INFO)를 갱신할 수 있다. 어느 하나의 컨트롤 코어는 복수의 시퀀스들 각각이 완료될 때마다 어느 하나의 컨트롤 코어의 마일스톤 정보를 갱신할 수 있다. 도 4에서는, 복수의 컨트롤 코어들이 처리할 쓰기 요청들이 제1 내지 제4 시퀀스들(S_1~S_4)로 구분되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다.
실시 예에서, 제1 컨트롤 코어(231)는 서든 파워 오프에 응답하여 할당된 쓰기 요청들에 대응되는 데이터를 제1 메모리 장치(101)에 저장할 수 있다. 할당된 쓰기 요청들은 제1 내지 제4 시퀀스(S_1~S_4)들을 포함할 수 있다. 제1 컨트롤 코어(231)는 할당된 쓰기 요청들 중 일부의 처리가 완료될때마다 마일스톤 정보를 갱신할 수 있다. 제1 컨트롤 코어(231)는 할당된 쓰기 요청들의 처리가 완료된 뒤, 서든 파워 오프로부터 미리 설정된 시간이 경과한 시점인 체크 포인트에서 제2 컨트롤 코어의 마일스톤 정보를 식별(MS_CHECK)할 수 있다. 제1 컨트롤 코어(231)의 페어 컨트롤 코어는 제2 컨트롤 코어(232)일 수 있다. 이때, 제2 컨트롤 코어(232)는 할당된 쓰기 요청들 중 제1 시퀀스(S_1)에 대응하는 쓰기 요청들만 처리된 상태일 수 있다. 즉, 제2 컨트롤 코어(232)는 제2 내지 제4 시퀀스(S_2~S_4)에 대응하는 쓰기 요청들의 처리가 완료되지 못한 상태일 수 있다. 이때, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232)가 처리하지 못한 제2 내지 제4 시퀀스(S_2~S_4)에 대응하는 제2 컨트롤 코어의 덤프 정보를 덤프 정보 저장부(221)로부터 리드할 수 있다. 그리고, 제1 컨트롤 코어(231)는 제2 내지 제4 시퀀스(S_2~S_4)에 대응하는 제2 컨트롤 코어의 덤프 정보를 제1 메모리 장치(101)에 저장할 수 있다.
실시 예에서, 제4 컨트롤 코어(234)는 서든 파워 오프에 응답하여 할당된 쓰기 요청들에 대응되는 데이터를 제4 메모리 장치(104)에 저장할 수 있다. 제4 컨트롤 코어(234)는 할당된 쓰기 요청들의 처리가 완료된 뒤, 서든 파워 오프로부터 미리 설정된 시간이 경과한 시점인 체크 포인트에서 제3 컨트롤 코어의 마일스톤 정보를 식별(MS_CHECK)할 수 있다. 제4 컨트롤 코어(234)의 페어 컨트롤 코어는 제3 컨트롤 코어(233)일 수 있다. 이때, 제3 컨트롤 코어(233)는 할당된 쓰기 요청들 중 제1 내지 제3 시퀀스(S_1~S_3)에 대응하는 쓰기 요청들만 처리된 상태일 수 있다. 즉, 제3 컨트롤 코어(233)는 제4 시퀀스(S_4)에 대응하는 쓰기 요청들의 처리가 완료되지 못한 상태일 수 있다. 이때, 제4 컨트롤 코어(234)는 제3 컨트롤 코어(233)가 처리하지 못한 제4 시퀀스(S_4)에 대응하는 제3 컨트롤 코어의 덤프 정보를 덤프 정보 저장부(221)로부터 리드할 수 있다. 그리고, 제4 컨트롤 코어(234)는 제4 시퀀스(S_4)에 대응하는 제4 컨트롤 코어의 덤프 정보를 제4 메모리 장치(104)에 저장할 수 있다.
실시 예에서, 서든 파워 오프로부터 미리 설정된 시간이 경과한 시점인 체크 포인트는 복수의 컨트롤 코어들 각각에 할당된 쓰기 요청들의 처리가 완료된 시점일 수 있다. 할당된 쓰기 요청들의 처리가 완료된 시점은 할당된 쓰기 요청들에 대응하는 데이터가 메모리 장치에 저장된 시점일 수 있다. 다만, 복수의 컨트롤 코어들 중 일부의 컨트롤 코어들은 정상적으로 작동하지 못하여 체크 포인트이내에 할당된 쓰기 요청들을 전부 처리하지 못할 수 있다. 이에 따라, 어느 하나의 컨트롤 코어가 페어 컨트롤 코어의 마일스톤 정보를 식별함으로써 페어 컨트롤 코어가 처리하지 못한 쓰기 요청들에 대응되는 덤프 정보를 어느 하나의 컨트롤 코어가 제어하는 메모리 장치에 저장할 수 있다.
한편, 서든 파워 오프에 응답하여 보조 전원이 공급되므로, 복수의 컨트롤 코어들은 보조 전원이 오프되기 전에 할당된 쓰기 요청들에 대응되는 데이터를 복수의 메모리 장치들에 저장해야할 수 있다. 그리고, 보조 전원이 오프되는 시간은 커패시터에 충전된 전하의 양에 따라 변경되므로, 보조 전원이 오프되는 시간이 변경됨에 따라 체크 포인트의 시점도 변경되어야 할 수 있다. 어느 하나의 컨트롤 코어가 페어 컨트롤 코어의 마일스톤 정보를 식별하는 시점인 체크 포인트는 보조 전원이 오프되는 시점보다 이전이어야 할 수 있다.
도 5는 덤프 정보 저장부를 설명하기 위한 도면이다.
도 5를 참조하면, 덤프 정보 저장부(221)는 복수의 시퀀스들(S_1~S_4)에 각각 대응하는 덤프 정보를 저장할 수 있다. 도 5에 도시된 바와 같이, 제1 내지 제4 컨트롤 코어들(F1~F4)에 할당된 쓰기 요청들의 개수는 같거나 다를 수 있다. 예를 들어, 제1 컨트롤 코어(F1)에는 제1 내지 제4 쓰기 요청들이 할당됨에 따라 덤프 정보 저장부(221)는 제1 내지 제4 논리 어드레스(LBA1~LBA4)에 관한 정보를 포함하는 덤프 정보를 저장할 수 있다. 그리고, 제2 컨트롤 코어(F2)에는 제5 내지 제15 쓰기 요청들이 할당됨에 따라 덤프 정보 저장부(221)는 제5 내지 제15 논리 어드레스(LBA5~LBA15)에 관한 정보를 포함하는 덤프 정보를 저장할 수 있다. 그리고, 제3 컨트롤 코어(F3)에는 제16 내지 제23 쓰기 요청들이 할당됨에 따라 덤프 정보 저장부(221)는 제16 내지 제23 논리 어드레스(LBA16~LBA23)에 관한 정보를 포함하는 덤프 정보를 저장할 수 있다. 그리고, 제4 컨트롤 코어(F4)에는 제24 내지 제27 쓰기 요청들이 할당됨에 따라 덤프 정보 저장부(221)는 제24 내지 제27 논리 어드레스(LBA24~LBA27)에 관한 정보를 포함하는 덤프 정보를 저장할 수 있다.
덤프 정보 저장부(221)는 복수의 컨트롤 코어들 각각의 덤프 정보를 복수의 시퀀스들로 구분하여 저장할 수 있다. 제1 컨트롤 코어의 덤프 정보는 하나의 논리 어드레스당 하나의 시퀀스로 저장될 수 있다. 예를 들어, 제1 컨트롤 코어(F1)의 제1 시퀀스(S_1)는 제1 논리 어드레스(LBA1)일 수 있다. 제2 컨트롤 코어의 덤프 정보는 세 개의 논리 어드레스당 하나의 시퀀스로 저장될 수 있다. 예를 들어, 제2 컨트롤 코어(F2)의 제1 시퀀스(S_1)는 제5 내지 제7 논리 어드레스(LBA5~LBA7)일 수 있다. 제3 컨트롤 코어의 덤프 정보는 두 개의 논리 어드레스당 하나의 시퀀스로 저장될 수 있다. 예를 들어, 제3 컨트롤 코어(F3)의 제1 시퀀스(S_1)는 제16 내지 제17 논리 어드레스(LBA16~LBA17)일 수 있다.
덤프 정보 저장부(221)는 복수의 컨트롤 코어에 할당된 쓰기 요청들의 개수에 따라 하나의 시퀀스에 포함된 논리 어드레스의 개수를 다르게 저장할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 서든 파워 오프 상황에서 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 컨트롤러(200)는 호스트 코어(210), 공유 메모리(220) 및 컨트롤 코어(230)를 포함할 수 있다. 공유 메모리(220)는 덤프 정보 저장부(221) 및 마일스톤 정보 저장부(222)를 포함할 수 있다. 덤프 정보 저장부(221)는 컨트롤 코어(230)에 할당된 쓰기 요청들에 대응되는 논리 어드레스에 관한 정보를 포함하는 덤프 정보(W_LBA)를 저장할 수 있다. 마일스톤 정보 저장부(222)는 컨트롤 코어(230)에 할당된 쓰기 요청들의 처리 상태를 나타내는 마일스톤 정보를 저장할 수 있다.
호스트 코어(210)는 서든 파워 오프에 응답하여 할당된 쓰기 요청들에 대응되는 논리 어드레스에 관한 정보를 포함하는 덤프 정보(W_LBA)를 덤프 정보 저장부(221)에 저장할 수 있다. 컨트롤 코어(230)는 할당된 쓰기 요청들에 대응되는 데이터를 메모리 장치(100)에 저장하도록 메모리 장치(100)를 제어할 수 있다. 실시 예에서, 제1 컨트롤 코어(231)는 복수의 시퀀스들로 구분된 할당된 쓰기 요청들의 처리가 완료될 때마다 제1 컨트롤 코어(231)의 마일스톤 정보를 갱신(MS_UP)할 수 있다. 제1 컨트롤 코어(231)는 할당된 쓰기 요청들에 대응되는 데이터를 제1 메모리 장치(101)에 저장하고 미리 설정된 시간이 경과한 뒤에, 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)의 마일스톤 정보를 식별(MS_CHECK)할 수 있다. 또는, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232)의 마일스톤 정보를 식별(MS_CHECK)하여, 제2 컨트롤 코어(232)의 덤프 정보를 제1 메모리 장치(101)에 저장한 뒤, 제3 컨트롤 코어(233)의 마일 스톤 정보를 식별(MS_CHECK)할 수 있다. 제1 컨트롤 코어(231)의 페어 컨트롤 코어는 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)일 수 있다. 실시 예에서, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)보다 할당된 쓰기 요청들의 개수가 적은 컨트롤 코어일 수 있다. 다른 실시 예에서, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)보다 동작 속도가 빠른 컨트롤 코어일 수 있다. 이때, 제2 컨트롤 코어(232)의 마일스톤 정보는 복수의 시퀀스들 중 제1 시퀀스(S_1)까지 갱신된 상태일 수 있다. 즉, 제2 컨트롤 코어(232)는 할당된 쓰기 요청들 중 제2 내지 제4 시퀀스에 대응하는 쓰기 요청들을 처리하지 못한 상태일 수 있다. 제3 컨트롤 코어(233)의 마일스톤 정보는 복수의 시퀀스들 중 제3 시퀀스(S_3)까지 갱신된 상태일 수 있다. 즉, 제3 컨트롤 코어는 할당된 쓰기 요청들 중 제4 시퀀스에 대응하는 쓰기 요청들을 처리하지 못한 상태일 수 있다. 이에 따라, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)의 마일스톤 정보를 식별(MS_CHECK)하고, 식별된 마일스톤 정보를 기초로 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)의 덤프 정보를 덤프 정보 저장부(221)로부터 리드할 수 있다. 구체적으로, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)의 복수의 시퀀스들 중 완료되지 못한 시퀀스들에 대응하는 덤프 정보를 덤프 정보 저장부(221)로부터 리드할 수 있다. 예를 들어, 도 5에 도시된 바와 같이 제1 컨트롤 코어(231)는 제2 컨트롤 코어의 제2 내지 제4 시퀀스(S_2~S_4)들에 대응하는 제8 내지 제15 논리 어드레스(LBA8~LBA15)에 관한 정보를 리드할 수 있다. 또한, 제1 컨트롤 코어(231)는 제3 컨트롤 코어의 제4 시퀀스(S_4)에 대응하는 제22 내지 제23 논리 어드레스(LBA22~LBA23)에 관한 정보를 리드할 수 있다. 이후, 제1 컨트롤 코어(231)는 제2 컨트롤 코어(232) 및 제3 컨트롤 코어(233)의 완료되지 못한 시퀀스들에 대응하는 덤프 정보를 제1 메모리 장치(101)에 저장하도록 제1 메모리 장치(101)를 제어할 수 있다.
본 발명에서는 어느 하나의 컨트롤 코어의 페어 컨트롤 코어가 하나 또는 둘인 경우를 예시로 들어 설명하였으나, 어느 하나의 컨트롤 코어의 페어 컨트롤 코어는 셋 이상일 수 있다. 그리고, 서든 오프 상황에서 어느 하나의 컨트롤 코어가 페어 컨트롤 코어의 마일스톤 정보를 식별할 수 있고, 페어 컨트롤 코어도 어느 하나의 컨트롤 코어의 마일스톤 정보를 식별하여 어느 하나의 컨트롤 코어의 덤프 정보를 페어 컨트롤 코어가 제어하는 메모리 장치에 저장할 수 있다. 즉, 어느 하나의 컨트롤 코어 및 페어 컨트롤 코어는 서로의 마일스톤 정보를 식별할 수 있다.
도 7은 파워 온에 응답하여 수행되는 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 7은 서든 파워 오프에 응답하여, 제1 컨트롤 코어(231)가 제1 컨트롤 코어와 연관된 제2 컨트롤 코어의 덤프 정보(F2_LBA)를 제1 메모리 장치(101)에 저장한 뒤, 파워 온이 되었을 때의 동작일 수 있다.
도 7을 참조하면, 제1 컨트롤 코어(231)는 파워 온에 응답하여 제1 메모리 장치(101)에 저장된 제2 컨트롤 코어의 덤프 정보(F2_LBA)를 리드할 수 있다. 제2 컨트롤 코어에 할당된 쓰기 요청들에 대응되는 데이터는 저장되지 못하였으므로, 제1 컨트롤 코어(231)는 제2 컨트롤 코어의 덤프 정보가 페일되었음을 나타내는 페일 신호(F_SIG)와 함께 제2 컨트롤 코어의 덤프 정보(F2_LBA)를 호스트 코어(210)에 제공할 수 있다. 이후, 호스트 코어는(210) 페일 신호 및 제2 컨트롤 코어의 덤프 정보(F2_LBA)를 호스트(300)에 제공할 수 있다. 이에 따라, 호스트(300)는 서든 파워 오프 상황에서 메모리 장치(100)에 저장되지 못한 데이터를 식별할 수 있다.
도 8은 본 발명의 실시 예에 따른 서든 파워 오프에서 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 8을 참조하면, 단계 S801에서, 메모리 시스템(50)은 호스트로부터 수신된 쓰기 요청들을 미리 정해진 기준에 따라 복수의 컨트롤 코어들에 각각 할당할 수 있다. 실시 예에서, 호스트 코어는 할당된 쓰기 요청들을 복수의 컨트롤 코어들에 순차적으로 할당할 수 있다. 다른 실시 예에서, 호스트 코어는 쓰기 요청들을 할당하는 빈도 수를 복수의 컨트롤 코어들마다 각각 다르게 할당할 수 있다.
단계 S803에서, 메모리 시스템(50)은 서든 파워 오프에 응답하여 덤프 정보를 공유 메모리에 저장할 수 있다. 덤프 정보는 복수의 컨트롤 코어들 각각에 할당된 쓰기 요청들에 대응되는 논리 어드레스에 관한 정보일 수 있다.
단계 S805에서, 메모리 시스템(50)은 복수의 컨트롤 코어들에 각각 할당된 쓰기 요청들의 처리 상태를 나타내는 마일스톤 정보를 저장할 수 있다. 실시 예에서, 복수의 컨트롤 코어들은 각각 할당된 쓰기 요청들의 처리가 완료되었을 때 마일스톤 정보를 갱신할 수 있다. 다른 실시 예에서, 복수의 컨트롤 코어들은 각각 복수의 시퀀스들 각각에 대응하는 쓰기 요청들이 처리가 완료될 때마다 마일스톤 정보를 갱신할 수 있다.
단계 S807에서, 메모리 시스템(50)은 마일스톤 정보를 기초로 페어 컨트롤 코어의 덤프 정보를 어느 하나의 컨트롤 코어가 제어하는 메모리 장치에 저장할 수 있다. 페어 컨트롤 코어는 어느 하나의 컨트롤 코어와 연관된 컨트롤 코어일 수 있다. 페어 컨트롤 코어 및 어느 하나의 컨트롤 코어는 서로의 마일스톤 정보를 식별할 수 있다. 어느 하나의 컨트롤 코어는 미리 설정된 시간이 경과한 뒤에 페어 컨트롤 코어의 마일스톤 정보가 갱신되어 있지 않으면 페어 컨트롤 코어의 덤프 정보를 어느 하나의 컨트롤 코어가 제어하는 메모리 장치에 저장할 수 있다.
도 9는 파워 온에 응답하여 수행되는 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 9를 참조하면, 단계 S901에서, 메모리 시스템(50)은 파워 온에 응답하여 어느 하나의 컨트롤 코어가 제어하는 메모리 장치에 저장된 페어 컨트롤 코어의 덤프 정보를 리드할 수 있다.
단계 S903에서, 메모리 시스템(50)은 페어 컨트롤 코어의 덤프 정보를 호스트에 제공할 수 있다. 호스트는 서든 파워 오프 상황에서 메모리 장치에 저장되지 못한 데이터에 대응하는 논리 어드레스에 관한 정보를 제공받을 수 있다.
도 10은 도1 의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 10의 메모리 컨트롤러(1000)는 도 1의 메모리 컨트롤러(200)를 나타낼 수 있다.
도 10을 참조하면, 메모리 컨트롤러(1000)는 프로세서(1010), RAM(1020), 에러 정정 회로(1030), 호스트 인터페이스(1040), ROM(1050), 및 메모리 인터페이스(1060)를 포함할 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어할 수 있다. 실시 예에서, 도 1에 도시된 컨트롤 코어(230)는 프로세서(1010)의 일 구성으로 구현될 수 있다. 프로세서(1010)는 호스트(300)로부터 요청된 데이터를 메모리 장치(100)에 저장하도록 메모리 컨트롤러(1000)의 동작을 제어할 수 있다.
RAM(1020)은 메모리 컨트롤러(1000)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 실시 예에서, RAM(1020)은 복수의 컨트롤 코어들 각각의 덤프 정보 및 마일스톤 정보를 저장할 수 있다.
에러 정정 회로(1030)는 에러 정정을 수행할 수 있다. 에러 정정 회로(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치(100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치(100)로 전달될 수 있다. 에러 정정 회로(1030)는 메모리 장치(100)로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정 회로(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
ROM(1050)은 메모리 컨트롤러(1000)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(1000)는 호스트 인터페이스(1040)를 통해 외부 장치(예를 들어, 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다. 메모리 컨트롤러(1000)는 호스트 인터페이스(1040)를 통해 데이터를 제공 받을 수 있다.
메모리 컨트롤러(1000)는 메모리 인터페이스(1060)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1000)는 메모리 인터페이스(1060)를 통해 커맨드, 어드레스, 및 제어 신호 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수 있다. 예시적으로, 메모리 인터페이스(1060)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 11은 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변회로(120)는 제어 로직(130)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다. 다른 예로, 주변회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 페이지 버퍼 그룹(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 페이지 버퍼 그룹(123)은 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 페이지 버퍼 그룹(123)은 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(123)은 열 선택 회로를 포함할 수 있다.
실시 예에서, 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되는 동안, 다른 페이지 버퍼들은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 저장할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 페이지 버퍼 그룹(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다. 예를 들어, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 작으면 패스 신호를 제어 로직(130)으로 출력할 수 있다. 다른 예로, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 작으면 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 페이지 버퍼 제어 신호는 페이지 버퍼 그룹(123)으로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함할 수 있다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
도 14는 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 메모리 시스템(50)과 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러
210: 호스트 코어
220: 공유 메모리
221: 덤프 정보 저장부
222: 마일스톤 정보 저장부
230: 컨트롤 코어
300: 호스트

Claims (19)

  1. 복수의 메모리 장치들을 각각 제어하는 복수의 컨트롤 코어들;
    호스트로부터 수신된 쓰기 요청들을 미리 정해진 기준에 따라 상기 복수의 컨트롤 코어들에 각각 할당하는 호스트 코어; 및
    상기 호스트 코어 및 상기 복수의 컨트롤 코어들이 액세스하는 공유 메모리;를 포함하고,
    서든 파워 오프에 응답하여,
    상기 호스트 코어는,
    상기 쓰기 요청들에 대응되는 논리 어드레스들에 관한 정보를 포함하는 덤프 정보를 상기 공유 메모리에 저장하고,
    상기 복수의 컨트롤 코어들 중 제1 컨트롤 코어는,
    상기 제1 컨트롤 코어와 연관된 제2 컨트롤 코어의 덤프 정보를 상기 제1 컨트롤 코어가 제어하는 메모리 장치에 저장하는 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 제1 컨트롤 코어는,
    상기 제2 컨트롤 코어보다 상기 쓰기 요청들이 할당되는 빈도 수가 낮은 메모리 컨트롤러.
  3. 제2 항에 있어서, 상기 복수의 컨트롤 코어들은,
    각각 할당된 쓰기 요청들의 처리 상태를 나타내는 마일스톤 정보를 상기 공유 메모리에 각각 저장하고,
    상기 제1 컨트롤 코어는,
    상기 제2 컨트롤 코어의 마일스톤 정보를 기초로 상기 제2 컨트롤 코어의 덤프 정보를 상기 제1 컨트롤 코어가 제어하는 메모리 장치에 저장하는 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 제1 컨트롤 코어는,
    상기 제1 컨트롤 코어에 할당된 쓰기 요청들에 대응되는 데이터들을 상기 메모리 장치에 저장하고, 상기 서든 파워 오프로부터 미리 설정된 시간이 경과한 뒤에 상기 제2 컨트롤 코어의 마일스톤 정보를 식별하는 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 복수의 컨트롤 코어들은,
    상기 각각 할당된 쓰기 요청들의 처리가 완료되면 상기 마일스톤 정보를 각각 갱신하고,
    상기 제1 컨트롤 코어는,
    상기 미리 설정된 시간이 경과한 뒤에 상기 제2 컨트롤 코어의 마일스톤 정보가 갱신되어 있지 않으면 상기 제2 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장하는 메모리 컨트롤러.
  6. 제5 항에 있어서, 상기 제1 컨트롤 코어는,
    상기 제2 컨트롤 코어의 마일스톤 정보 및 상기 제1 컨트롤 코어와 연관된 제3 컨트롤 코어의 마일스톤 정보를 기초로 상기 제2 컨트롤 코어의 덤프 정보 및 상기 제3 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장하는 메모리 컨트롤러.
  7. 제5 항에 있어서, 상기 마일스톤 정보는,
    상기 할당된 쓰기 요청들이 처리된 정도를 나타내는 복수의 시퀀스들을 포함하고,
    상기 복수의 컨트롤 코어들은,
    상기 복수의 시퀀스들이 각각 완료될 때마다 상기 마일스톤 정보를 갱신하는 메모리 컨트롤러.
  8. 제7 항에 있어서, 상기 제1 컨트롤 코어는,
    상기 제2 컨트롤 코어의 복수의 시퀀스들 중 완료된 시퀀스들을 제외한 나머지 시퀀스들에 대응하는 덤프 정보를 상기 메모리 장치에 저장하는 메모리 컨트롤러.
  9. 제5 항에 있어서,
    상기 서든 파워 오프에 응답하여 외부 보조 전원이 상기 메모리 컨트롤러에 공급되고,
    상기 서든 파워 오프로부터 상기 미리 설정된 시간까지의 간격은,
    상기 서든 파워 오프로부터 상기 외부 보조 전원이 오프되는 시간까지의 간격보다 짧은 메모리 컨트롤러.
  10. 복수의 메모리 장치들을 각각 제어하는 복수의 컨트롤 코어들을 포함하는 메모리 컨트롤러의 동작 방법에 있어서,
    호스트로부터 수신된 쓰기 요청들을 미리 정해진 기준에 따라 상기 복수의 컨트롤 코어들에 각각 할당하는 단계;
    서든 파워 오프에 응답하여, 상기 쓰기 요청들에 대응되는 논리 어드레스에 관한 정보를 포함하는 덤프 정보를 공유 메모리에 저장하는 단계; 및
    상기 복수의 컨트롤 코어들 중 제1 컨트롤 코어와 연관된 제2 컨트롤 코어의 덤프 정보를 상기 제1 컨트롤 코어가 제어하는 메모리 장치에 저장하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 제2 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장하는 단계는,
    상기 복수의 컨트롤 코어들에 각각 할당된 쓰기 요청들의 처리 상태를 나타내는 마일스톤 정보를 상기 공유 메모리에 각각 저장하는 단계;를 더 포함하고,
    상기 마일스톤 정보를 기초로 상기 제2 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장하는 메모리 컨트롤러의 동작 방법.
  12. 제11 항에 있어서, 상기 제2 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장하는 단계는,
    상기 제1 컨트롤 코어에 할당된 쓰기 요청들에 대응되는 데이터들을 상기 메모리 장치에 저장하고, 상기 서든 파워 오프로부터 미리 설정된 시간이 경과한 뒤에 상기 제2 컨트롤 코어의 마일스톤 정보를 식별하는 메모리 컨트롤러의 동작 방법.
  13. 제12 항에 있어서, 상기 마일스톤 정보를 상기 공유 메모리에 각각 저장하는 단계는,
    상기 복수의 컨트롤 코어들에 각각 할당된 쓰기 요청들의 처리가 완료되면 상기 마일스톤 정보를 각각 갱신하는 단계;를 더 포함하고,
    상기 미리 설정된 시간이 경과한 뒤에 상기 제2 컨트롤 코어의 마일스톤 정보가 갱신되어 있지 않으면 상기 제2 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장하는 메모리 컨트롤러의 동작 방법.
  14. 제13 항에 있어서,
    상기 제2 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장한 뒤, 상기 복수의 컨트롤 코어들 중 상기 제1 컨트롤 코어와 연관된 제3 컨트롤 코어의 마일스톤 정보를 식별하고, 상기 제3 컨트롤 코어의 마일스톤 정보를 기초로 상기 제3 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장하는 메모리 컨트롤러의 동작 방법.
  15. 제13 항에 있어서, 상기 마일스톤 정보는,
    상기 복수의 컨트롤 코어들에 각각 할당된 쓰기 요청들이 처리된 정도를 나타내는 복수의 시퀀스들을 포함하고,
    상기 마일스톤 정보를 각각 갱신하는 단계는,
    상기 복수의 시퀀스들이 각각 완료될 때마다 상기 마일스톤 정보를 갱신하는 메모리 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 제2 컨트롤 코어의 덤프 정보를 상기 메모리 장치에 저장하는 단계는,
    상기 제2 컨트롤 코어의 복수의 시퀀스들 중 완료된 시퀀스들을 제외한 나머지 시퀀스들에 대응하는 덤프 정보를 상기 메모리 장치에 저장하는 메모리 컨트롤러의 동작 방법.
  17. 복수의 메모리 장치들을 각각 제어하는 복수의 컨트롤 코어들;
    호스트로부터 수신된 쓰기 요청들을 미리 정해진 기준에 따라 상기 복수의 컨트롤 코어들에 각각 할당하는 호스트 코어; 및
    상기 호스트 코어 및 상기 복수의 컨트롤 코어들이 액세스하는 공유 메모리;를 포함하고,
    서든 파워 오프에 응답하여,
    상기 호스트 코어는,
    상기 쓰기 요청들에 대응되는 논리 어드레스들에 관한 정보를 포함하는 덤프 정보를 상기 공유 메모리에 저장하고,
    상기 복수의 컨트롤 코어들은,
    할당된 쓰기 요청들에 대응되는 데이터 및 상기 복수의 컨트롤 코어들에 각각 연관된 페어 컨트롤 코어들의 덤프 정보를 상기 복수의 메모리 장치들에 저장하는 메모리 컨트롤러.
  18. 제17 항에 있어서, 상기 복수의 컨트롤 코어들은,
    상기 할당된 쓰기 요청들에 대응되는 데이터를 저장하였는지 여부를 나타내는 마일스톤 정보를 상기 공유 메모리에 각각 저장하고, 상기 마일스톤 정보를 기초로 상기 페어 컨트롤 코어들의 덤프 정보를 상기 복수의 메모리 장치에 저장하는 메모리 컨트롤러.
  19. 제18 항에 있어서, 상기 복수의 컨트롤 코어들은,
    파워 온에 응답하여, 상기 페어 컨트롤 코어들의 덤프 정보를 리드하여 상기 호스트에게 제공하는 메모리 컨트롤러.
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