KR20200114009A

KR20200114009A - 메모리 컨트롤러 및 그 동작 방법

Info

Publication number: KR20200114009A
Application number: KR1020190035041A
Authority: KR
Inventors: 이미희; 하대규; 유호룡
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-03-27
Filing date: 2019-03-27
Publication date: 2020-10-07
Also published as: US20200310966A1; CN111752856A; US11194712B2

Abstract

본 기술은 전자 장치에 관한 것으로 효율적인 가비지 컬렉션을 수행하는 메모리 컨트롤러는, 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 장치에 상기 복수의 메모리 블록들 중 배드 블록으로 처리된 메모리 블록에 관한 배드 블록 발생 정보를 요청하고, 상기 메모리 장치로부터 수신된 상기 배드 블록 발생 정보를 기초로 상기 복수의 메모리 블록들의 수, 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수에 관한 정보를 포함하는 블록 정보를 저장하는 블록 정보 저장부 및 상기 블록 정보를 기초로 상기 메모리 장치가 가비지 컬렉션이 필요한 상태인지를 나타내는 플래그 정보를 호스트에 출력하는 가비지 컬렉션 상태 판단부를 포함하고, 상기 가비지 컬렉션 상태 판단부는 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수를 기초로 결정된 상기 플래그 정보를 출력하는 것을 특징으로 한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.

저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.

저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.

본 발명의 실시 예는 배드 블록의 수에 따라 가비지 컬렉션 수행 조건을 결정하는 메모리 컨트롤러 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 컨트롤러는, 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 장치에 상기 복수의 메모리 블록들 중 배드 블록으로 처리된 메모리 블록에 관한 배드 블록 발생 정보를 요청하고, 상기 메모리 장치로부터 수신된 상기 배드 블록 발생 정보를 기초로 상기 복수의 메모리 블록들의 수, 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수에 관한 정보를 포함하는 블록 정보를 저장하는 블록 정보 저장부 및 상기 블록 정보를 기초로 상기 메모리 장치가 가비지 컬렉션이 필요한 상태인지를 나타내는 플래그 정보를 호스트에 출력하는 가비지 컬렉션 상태 판단부를 포함하고, 상기 가비지 컬렉션 상태 판단부는 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수를 기초로 결정된 상기 플래그 정보를 출력하는 것을 특징으로 한다.

본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서, 상기 메모리 장치에 상기 복수의 메모리 블록들 중 배드 블록으로 처리된 메모리 블록에 관한 배드 블록 발생 정보를 요청하는 단계, 상기 메모리 장치로부터 상기 배드 블록 발생 정보를 수신하는 단계, 상기 배드 블록 발생 정보를 기초로 상기 복수의 메모리 블록들의 수, 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수에 관한 정보를 포함하는 블록 정보를 저장하는 단계, 상기 블록 정보를 기초로 상기 메모리 장치가 가비지 컬렉션이 필요한 상태인지를 판단하는 단계 및 상기 가비지 컬렉션이 필요한 상태인지를 판단한 결과를 기초로, 가비지 컬렉션이 필요한지를 나타내는 플래그 정보를 호스트에 출력하는 단계를 포함하고, 상기 플래그 정보는 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수를 기초로 결정되는 것을 특징으로 한다.

본 기술에 따르면, 배드 블록의 수에 따라 가비지 컬렉션 수행 조건을 결정하는 메모리 컨트롤러 및 그 동작 방법이 제공된다.

도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 1의 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 7은 가비지 컬렉션이 수행되는 실시예를 설명하기 위한 도면이다.
도 8은 가비지 컬렉션이 수행되는 다른 실시예를 설명하기 위한 도면이다.
도 9는 블록 정보 저장부에 저장되는 배드 블록 테이블을 설명하기 위한 도면이다.
도 10은 가비지 컬렉션이 수행되지 않는 실시예를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 호스트의 동작을 설명하기 위한 도면이다.
도 13은 은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14는 은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 저장 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.

저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.

저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.

메모리 컨트롤러(200)는 가비지 컬렉션 상태 판단부(210)를 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)의 요청 없이도 가비지 컬렉션(Garbage Collection, GC)을 위한 동작들을 수행할 수 있다. 그러나, 본 발명에서 가비지 컬렉션 상태 판단부(210)는 호스트(300)의 요청에 따라 메모리 장치(100)가 가비지 컬렉션이 필요한 상태인지를 판단할 수 있다. 메모리 컨트롤러(200)는 가비지 컬렉션이 필요한 상태인지를 판단한 판단 결과를 기초로 가비지 컬렉션을 수행할 수 있다. 본 발명에서 가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)로부터 수신된 블록 정보(BLK_INF)를 기초로 메모리 장치(100)가 가비지 컬렉션이 필요한 상태인지를 판단할 수 있다.

가비지 컬렉션 상태 판단부(210)는 호스트(300)의 요청에 응답하는 플래그 정보(FLAG_INF)를 출력할 수 있다. 즉, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)가 가비지 컬렉션이 필요한 상태인지를 나타내는 플래그 정보(FLAG_INF)를 호스트(300)에 출력할 수 있다. 플래그 정보(FLAG_INF)는 가비지 컬렉션이 필요한 상태인지를 나타내는 플래그(FLAG)를 포함할 수 있다. 호스트(300)는 플래그 정보(FLAG_INF)를 수신하여, 플래그 정보(FLAG_INF)에 포함된 플래그(FLAG)를 기초로 가비지 컬렉션이 필요한 상태인지를 판단할 수 있다.

실시 예에서, 플래그 정보(FLAG_INF)에 포함된 플래그(FLAG)가 “0”인 경우 가비지 컬렉션이 필요없는 상태일 수 있다. 반대로, 플래그 정보(FLAG_INF)에 포함된 플래그(FLAG)가 “1”인 경우 가비지 컬렉션이 필요한 상태일 수 있다.

호스트(300)는 가비지 컬렉션 상태 판단부(210)로부터 수신된 플래그 정보(FLAG_INF)를 기초로 가비지 컬렉션을 수행하기 위한 가비지 컬렉션 요청(GC_REQ)을 출력할 수 있다.

메모리 컨트롤러(200)는 블록 정보 저장부(220)를 포함할 수 있다. 블록 정보 저장부(220)는 메모리 장치(100)에 포함된 복수의 메모리 블록들에 관한 정보를 저장할 수 있다. 복수의 메모리 블록들에 관한 정보는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수, 오픈 블록(Open Block)의 수 및 배드 블록(Bad Block)의 수에 관한 정보를 포함할 수 있다. 배드 블록의 수는 런타임 배드 블록(Run-time Bad Block, RTBB)의 수 및 제조 배드 블록(Manufacture Bad Block, MBB)의 수를 합산한 수이다.

실시 예에서, 예비 블록(Reserved Block)의 수는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 데이터를 저장할 메모리 블록들 이외에 메모리 장치(100)에 추가된 메모리 블록들의 수를 의미할 수 있다. 예비 블록(Reserved Block) 중 일부는 프리 블록(Free Block)으로 설정될 수 있다. 프리 블록(Free Block)은 예비 블록(Reserved Block) 중 가비지 컬렉션의 수행을 위해 할당된 메모리 블록들일 수 있다. 프리 블록(Free Block)은 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 때, 유효 페이지가 복사되는 메모리 블록일 수 있다. 복수의 메모리 블록들에 관한 정보는 위 정보 외에도 다양한 정보가 포함될 수 있다.

블록 정보 저장부(220)는 메모리 장치(100)에 배드 블록 발생 정보(BBG_INF)를 요청할 수 있다. 배드 블록 발생 정보(BBG_INF)는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록 처리된 메모리 블록에 관한 정보를 포함할 수 있다. 블록 정보 저장부(220)는 메모리 장치(100)로부터 요청에 대응하는 배드 블록 발생 정보(BBG_INF)를 수신할 수 있다. 블록 정보 저장부(220)는 배드 블록 발생 정보(BBG_INF)를 기초로 배드 블록의 수를 업데이트할 수 있다. 블록 정보 저장부(220)는 업데이트 된 배드 블록의 수를 저장할 수 있다.

블록 정보 저장부(220)는 저장된 블록 정보(BLK_INF)를 출력할 수 있다. 블록 정보(BLK_INF)는 복수의 메모리 블록들에 관한 정보일 수 있다. 블록 정보(BLK_INF)는 가비지 컬렉션을 수행하기 위한 임계값을 설정하기 위한 정보를 포함할 수 있다. 블록 정보 저장부(220)는 블록 정보(BLK_INF)를 가비지 컬렉션 상태 판단부(210)에 출력할 수 있다.

메모리 컨트롤러(200)는 가비지 컬렉션 수행부(230)를 포함할 수 있다. 가비지 컬렉션 수행부(230)는 호스트(300)로부터 가비지 컬렉션 요청(GC_REQ)을 수신할 수 있다. 가비지 컬렉션 수행부(230)는 호스트(300)로부터 수신된 가비지 컬렉션 요청(GC_REQ)을 기초로 가비지 컬렉션을 수행하기 위한 동작들을 수행할 수 있다. 가비지 컬렉션을 수행하기 위한 동작들은 프로그램 동작 및 소거 동작을 포함할 수 있다. 가비지 컬렉션 수행부(230)는 가비지 컬렉션을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.

실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장 층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치(100)는 물론, 전하 저장 층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.

실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 설정된 동작 전압으로 프로그램 동작 또는 소거 동작을 수행할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 맵핑 정보를 버퍼 메모리에 저장할 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.

도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(125)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다.

메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 메모리 장치(100)를 제어하기 위해서 필요한 다양한 설정 정보들인 시스템 정보은 복수의 블록들에 저장될 수 있다.

제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링들을 포함한다. 제 1 내지 제 m 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들 각각은 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 제 1 내지 제 n 메모리 셀들은 각각 제 1 내지 제 n 워드 라인들에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.

주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(125)을 포함한다.

어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.

실시 예로서, 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.

프로그램 및 읽기 동작 시에, 제어 로직(125)이 수신한 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.

어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.

소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 소거 동작은 하나의 메모리 블록 전체 또는 일부에 대해서 수행될 수 있다.

부분 소거 동작 시에 어드레스(ADDR)는 블록 및 행 어드레스들을 포함할 것이다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.

어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스들에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)들에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택한다.

실시 예로서, 어드레스 디코더(121)는 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.

실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.

실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.

프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(122)는 리드전압 및 리드전압보다 높은 패스전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(122)는 소거 전압을 생성할 것이다.

읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.

제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.

프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.

읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.

실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.

제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결된다. 제어 로직(125)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 제어하도록 구성된다.

도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.

도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.

도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.

도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 12에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.

도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 6은 도 1의 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.

도 6을 참조하면, 도 6의 메모리 컨트롤러(200)는 가비지 컬렉션 상태 판단부(210), 블록 정보 저장부(220) 및 가비지 컬렉션 수행부(230)를 포함할 수 있다.

가비지 컬렉션 상태 판단부(210)는 호스트(300)로부터 가비지 컬렉션 상태 요청(GCS_REQ)을 수신할 수 있다. 호스트(300)는 메모리 장치(100)에 가비지 컬렉션(Garbage collection, GC)이 필요한지를 판단하기 위해 가비지 컬렉션 상태 요청(GCS_REQ)을 출력할 수 있다. 호스트(300)로부터 가비지 컬렉션 상태 요청(GCS_REQ)을 수신하면, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)에 따라 가비지 컬렉션이 필요한 상태인지를 판단할 수 있다.

종래에는, 메모리 컨트롤러(200)가 자체적으로 메모리 장치(100)에 가비지 컬렉션이 필요한지를 판단한 후 가비지 컬렉션을 위한 동작을 수행하였다. 그러나, 본 발명에서는, 메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 메모리 장치(100)에 가비지 컬렉션이 필요한지를 판단하기 위한 동작들을 수행할 수 있다. 즉, 메모리 컨트롤러(200)가 자체적으로 가비지 컬렉션이 필요한지를 판단하는 것 외에 호스트(300)의 요청에 따라 가비지 컬렉션이 필요한지를 판단할 수 있다.

호스트(300)로부터 가비지 컬렉션 상태 요청(GCS_REQ)을 수신하면, 가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)에 블록 정보 요청(BI_REQ)을 출력할 수 있다. 블록 정보 요청(BI_REQ)은 메모리 장치(100)에 가비지 컬렉션이 필요한 상태인지를 판단하기 위해 출력되는 요청일 수 있다. 구체적으로, 블록 정보 요청(BI_REQ)은 메모리 장치(100)에 포함된 복수의 메모리 블록들에 관한 정보를 수신하기 위한 요청일 수 있다.

가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)에 블록 정보(BLK_INF)를 요청할 수 있다. 가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)로부터 블록 정보 요청(BI_REQ)에 대응하는 블록 정보(BLK_INF)를 수신할 수 있다. 가비지 컬렉션 상태 판단부(210)는 블록 정보(BLK_INF)를 기초로 메모리 장치(100)가 가비지 컬렉션이 필요한 상태인지를 판단할 수 있다.

가비지 컬렉션 상태 판단부(210)는 블록 정보(BLK_INF)를 기초로 메모리 장치(100)가 가비지 컬렉션이 필요한 상태인지를 나타내는 플래그 정보(FLAG_INF)를 출력할 수 있다. 즉, 가비지 컬렉션 상태 판단부(210)는 호스트(300)로부터 수신된 가비지 컬렉션 상태 요청(GCS_REQ)에 응답하는 플래그 정보(FLAG_INF)를 출력할 수 있다. 플래그 정보(FLAG_INF)는 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수를 기초로 결정될 수 있다.

실시 예에서, 플래그 정보(FLAG_INF)에 포함된 플래그(FLAG)가 “0”으로 설정된 경우, 메모리 장치(100)는 가비지 컬렉션이 필요하지 않은 상태일 수 있다. 반대로, 플래그(FLAG)가 “1”로 설정된 경우, 메모리 장치(100)는 가비지 컬렉션이 필요한 상태일 수 있다.

블록 정보 저장부(220)는 메모리 장치(100)에 배드 블록 발생 정보(BBG_INF)를 요청할 수 있다. 배드 블록 발생 정보(BBG_INF)는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록 처리된 메모리 블록에 관한 정보를 포함할 수 있다. 블록 정보 저장부(220)는 메모리 장치(100)로부터 요청에 대응하는 배드 블록 발생 정보(BBG_INF)를 수신할 수 있다.

블록 정보 저장부(220)는 메모리 장치(100)에 포함된 복수의 메모리 블록들에 관한 정보인 블록 정보(BLK_INF)를 저장할 수 있다. 블록 정보(BLK_INF)는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수, 오픈 블록(Open Block)의 수 및 배드 블록(Bad Block)의 수에 관한 정보를 포함할 수 있다. 배드 블록의 수는 런타임 배드 블록(Run-time Bad Block, RTBB)의 수 및 제조 배드 블록(Manufacture Bad Block, MBB)의 수를 합산한 수이다. 배드 블록은 복수의 메모리 블록들 중 데이터를 저장할 수 없는 블록일 수 있다.

실시 예에서, 예비 블록(Reserved Block)의 수는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 데이터를 저장할 메모리 블록들 이외에 메모리 장치(100)에 추가된 메모리 블록들의 수를 의미할 수 있다. 프리 블록(Free Block)의 수는 예비 블록(Reserved Block) 중 가비지 컬렉션의 수행을 위해 할당된 메모리 블록의 수이다. 프리 블록(Free Block)은 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 때, 유효 페이지가 복사되는 메모리 블록일 수 있다. 복수의 메모리 블록들 중 예비 블록(Reserved Block)의 수 및 프리 블록(Free Block)의 수는 메모리 장치(100)의 초기화 시 미리 설정될 수 있다.

실시 예에서, 오픈 블록(Open Block)의 수는 복수의 메모리 블록들 중 데이터가 저장된 메모리 블록들의 수를 의미할 수 있다. 오픈 블록(Open Block)에 포함된 복수의 페이지들에 모두 데이터가 저장되면, 오픈 블록(Open Block)은 클로즈드 블록(Closed Block)이 될 수 있다.

실시 예에서, 메모리 장치(100)의 초기화 시, 블록 정보 저장부(220)는 메모리 장치(100)에 저장된 제조 배드 블록(Manufacture Bad Block, MBB)의 수를 수신할 수 있다. 제조 배드 블록(MBB)은 메모리 장치(100)의 생산 시 발생한 배드 블록일 수 있다.

메모리 장치(100)의 초기화 시, 블록 정보 저장부(220)는 제조 배드 블록(MBB)의 수를 배드 블록의 수로 저장할 수 있다. 이후, 메모리 장치(100)의 동작 수행 중 배드 블록, 즉 런타임 배드 블록(RTBB)이 발생하면, 블록 정보 저장부(220)는 런타임 배드 블록(RTBB) 및 제조 배드 블록(MBB)의 수를 합산한 수를 배드 블록의 수로 저장할 수 있다.

구체적으로, 블록 정보 저장부(220)는 메모리 장치(100)로부터 배드 블록 발생 정보(BBG_INF)를 수신할 수 있다. 배드 블록 발생 정보(BBG_INF)는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록 처리된 메모리 블록에 관한 정보를 포함할 수 있다. 즉, 배드 블록 발생 정보(BBG_INF)는 메모리 장치(100)의 동작 중에 발생한 런타임 배드 블록(RTBB)의 수에 관한 정보를 포함할 수 있다. 따라서, 블록 정보 저장부(220)는 배드 블록 발생 정보(BBG_INF)를 기초로 배드 블록의 수를 결정할 수 있다. 결과적으로, 블록 정보 저장부(220)는 제조 배드 블록(MBB) 및 배드 블록 발생 정보(BBG_INF)를 기초로 결정되는 런타임 배드 블록(RTBB)의 수를 합산한 메모리 블록의 수를 배드 블록의 수로 저장할 수 있다.

또, 블록 정보 저장부(220)는 메모리 장치(100)로부터 배드 블록 발생 정보(BBG_INF)를 수신하면, 배드 블록의 수를 업데이트할 수 있다. 구체적으로, 메모리 장치(100)로부터 배드 블록 발생 정보(BBG_INF)를 수신하면, 런타임 배드 블록(RTBB)의 수가 업데이트될 수 있다. 따라서, 업데이트 된 런타임 배드 블록(RTBB)의 수를 기초로 배드 블록의 수가 업데이트될 수 있다. 블록 정보 저장부(220)는 배드 블록 발생 정보(BBG_INF)를 수신하면, 업데이트 된 배드 블록의 수를 저장할 수 있다.

블록 정보 저장부(220)는 가비지 컬렉션 상태 판단부(210)로부터 블록 정보 요청(BI_REQ)을 수신하면, 저장된 블록 정보(BLK_INF)를 출력할 수 있다. 블록 정보(BLK_INF)는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수, 오픈 블록(Open Block)의 수 및 배드 블록의 수에 관한 정보를 포함할 수 있다.

가비지 컬렉션 상태 판단부(210)는 블록 정보(BLK_INF)를 기초로 메모리 장치(100)가 가비지 컬렉션이 필요한 상태인지를 판단할 수 있다. 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)가 가비지 컬렉션이 필요한 상태인지를 판단한 판단 결과를 기초로 플래그 정보(FLAG_INF)를 호스트(300)에 출력할 수 있다. 플래그 정보(FLAG_INF)는 메모리 장치(100)가 가비지 컬렉션이 필요한 상태인지를 나타낼 수 있다. 플래그 정보(FLAG_INF)에 포함된 플래그(FLAG)는 “0” 또는 “1”로 설정될 수 있다. 플래그(FLAG)는 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록(Free Block)의 수를 기초로 설정될 수 있다.

구체적으로, 가비지 컬렉션 상태 판단부(210)는 블록 정보(BLK_INF)를 수신하여, 블록 정보(BLK_INF)에 포함된 프리 블록(Free Block)의 수 및 복수의 메모리 블록들의 수와 배드 블록의 수의 차이를 기초로 플래그(FLAG)를 설정할 수 있다. 또, 블록 정보(BLK_INF)가 업데이트된 경우, 가비지 컬렉션 상태 판단부(210)는 업데이트된 블록 정보(BLK_INF)에 포함된 배드 블록의 수를 기초로 플래그(FLAG)를 설정할 수 있다. 즉, 가비지 컬렉션 상태 판단부(210)는 업데이트 된 배드 블록의 수를 포함하는 블록 정보(BLK_INF)를 수신하여, 프리 블록(Free Block)의 수 및 복수의 메모리 블록들의 수와 업데이트 된 상기 배드 블록의 수의 차이를 기초로 플래그(FLAG)를 설정할 수 있다.

실시 예에서, 프리 블록(Free Block)의 수가 복수의 메모리 블록들의 수와 업데이트 된 상기 배드 블록의 수의 차이보다 크거나 같으면, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)에 가비지 컬렉션이 필요하지 않는 상태로 판단할 수 있다. 이 경우, 가비지 컬렉션 상태 판단부(210)는 호스트(300)로부터 수신된 가비지 컬렉션 상태 요청(GCS_REQ)에 응답하여, 가비지 컬렉션이 필요하지 않음을 나타내도록 설정된 플래그(FLAG)를 포함하는 플래그 정보(FLAG_INF)를 출력할 수 있다. 가비지 컬렉션이 필요하지 않는 경우, 플래그(FLAG)는 “0”으로 설정될 수 있다.

다른 실시 예에서, 프리 블록(Free Block)의 수가 복수의 메모리 블록들의 수와 업데이트 된 상기 배드 블록의 수의 차이보다 작으면, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)에 가비지 컬렉션이 필요한 상태로 판단할 수 있다. 이 경우, 가비지 컬렉션 상태 판단부(210)는 호스트(300)로부터 수신된 가비지 컬렉션 상태 요청(GCS_REQ)에 응답하여, 가비지 컬렉션이 필요함을 나타내도록 설정된 플래그(FLAG)를 포함하는 플래그 정보(FLAG_INF)를 출력할 수 있다. 가비지 컬렉션이 필요한 경우, 플래그(FLAG)는 “1”로 설정될 수 있다.

호스트(300)는 가비지 컬렉션 상태 판단부(210)로부터 플래그 정보(FLAG_INF)에 포함된 플래그(FLAG)를 수신할 수 있다. 플래그(FLAG)는 “0” 또는 “1”로 설정될 수 있다. 호스트(300)가 “0”으로 설정된 플래그(FLAG)를 수신하면, 호스트(300)는 메모리 컨트롤러(200)에 가비지 컬렉션 요청(GC_REQ)을 출력하지 않을 수 있다. 반면에, 호스트(300)가 “1”로 설정된 플래그(FLAG)를 수신하면, 호스트(300)는 메모리 컨트롤러(200)에 가비지 컬렉션 요청(GC_REQ)을 출력할 수 있다.

가비지 컬렉션 수행부(230)는 호스트(300)로부터 가비지 컬렉션 요청(GC_REQ)을 수신할 수 있다. 가비지 컬렉션 수행부(230)는 가비지 컬렉션 요청(GC_REQ)에 대응하는 동작을 수행할 수 있다. 가비지 컬렉션 수행부(230)는 가비지 컬렉션을 수행하기 위해, 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다. 즉, 가비지 컬렉션 상태 판단부(210)가 메모리 장치(100)에 가비지 컬렉션이 필요한 상태로 판단하면, 가비지 컬렉션 수행부(230)는 가비지 컬렉션을 수행하기 위한 동작들을 수행할 수 있다.

도 7은 가비지 컬렉션이 수행되는 실시예를 설명하기 위한 도면이다.

도 7을 참조하면, 도 7의 (a)는 도 1의 메모리 장치(100)에 포함된 복수의 메모리 블록들을 나타낸 도면이다. 도 7의 (b)는 블록 정보 저장부(220)에 저장된 블록 정보(BLK_INF)를 나타낸 도면이다. 블록 정보(BLK_INF)는 도 7의 (a)에 표현된 메모리 블록들에 관한 정보를 포함할 수 있다.

도 7의 (a) 및 (b)에서, 메모리 장치(100)는 제0 내지 제47 메모리 블록(BLK0~BLK47)을 포함하는 것으로 가정한다. 따라서, 메모리 장치(100)에 포함된 전체 메모리 블록(Total Block)의 수는 48개일 수 있다. 다른 실시 예에서, 메모리 장치(100)는 더 많은 수의 메모리 블록들을 포함할 수 있다.

메모리 장치(100)에 포함된 복수의 메모리 블록들 중 제0 내지 제15 메모리 블록(BLK0~BLK15)은 예비 블록(Reserved Block)일 수 있다. 예비 블록(Reserved Block)은 복수의 메모리 블록들 중 데이터를 저장할 메모리 블록들 이외에 메모리 장치(100)에 추가된 메모리 블록들일 수 있다. 예비 블록(Reserved Block)은 메모리 장치(100)의 초기화 시 미리 설정될 수 있다. 즉, 제0 내지 제15 메모리 블록(BLK0~BLK15)은 메모리 장치(100)의 초기화 시 미리 설정된 메모리 블록일 수 있다. 다른 실시 예에서, 다양한 수의 예비 블록(Reserved Block)이 설정될 수 있다.

실시 예에서, 예비 블록(Reserved Block) 중 일부가 프리 블록(Free Block)으로 설정될 수 있다. 프리 블록(Free Block)은 가비지 컬렉션 수행 시, 희생 블록으로 선정된 메모리 블록들에 포함된 유효 페이지 데이터가 복사되는 메모리 블록일 수 있다. 따라서, 메모리 컨트롤러(200)가 가비지 컬렉션을 수행하기 위해, 메모리 장치(100)에 충분한 프리 블록(Free Block)이 확보될 수 있다. 도 7의 (a)에서, 예비 블록(Reserved Block) 중 제0 내지 제7 메모리 블록(BLK0~BLK7)이 프리 블록(Free Block)으로 설정된 것으로 가정한다.

메모리 장치(100)에 포함된 복수의 메모리 블록들 중 제16 내지 제47 메모리 블록(BLK16~BLK47)은 오픈 블록(Open Block)일 수 있다. 오픈 블록(Open Block)은 메모리 블록에 포함된 복수의 페이지들 중 일부에 데이터가 저장된 메모리 블록일 수 있다. 오픈 블록(Open Block)에 포함된 복수의 페이지들에 모두 데이터가 저장된 경우, 오픈 블록(Open Block)은 클로즈드 블록(Closed Block)이 될 수 있다. 또, 데이터를 저장하는 과정에서 프로그램 페일이 발생하는 경우, 오픈 블록(Open Block)은 배드 블록으로 될 수 있다. 오픈 블록(Open Block)이 배드 블록 처리되면, 배드 블록 처리된 메모리 블록은 런타임 배드 블록(RTBB)일 수 있다.

도 7의 (a)에서, 제16 내지 제47 메모리 블록(BLK16~BLK47)이 오픈 블록(Open Block)이므로, 오픈 블록(Open Block)의 수는 32개일 수 있다.

도 7의 (b)는 (a)의 상태를 반영하여 블록 정보 저장부(220)에 저장된 블록 정보(BLK_INF)를 나타낸 도면이다. 실시 예에서, 메모리 장치(100)에 포함된 전체 메모리 블록(Total Block)의 수는 48개일 수 있다. 즉, 제0 메모리 블록에서 제47 메모리 블록(BLK47)까지 48개의 메모리 블록들이 메모리 장치(100)에 포함될 수 있다.

메모리 장치(100)의 초기화 시, 복수의 메모리 블록들 중 예비 블록(Reserved Block)으로 설정된 메모리 블록들의 수는 16개, 프리 블록(Free Block)으로 설정된 메모리 블록들의 수는 8개일 수 있다. 복수의 메모리 블록들 중 데이터가 저장된 메모리 블록들, 즉, 제16 내지 제 47 블록은 오픈 블록(Open Block)이므로, 오픈 블록(Open Block)의 수는 32개일 수 있다. 따라서, 블록 정보 저장부(220)는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수, 오픈 블록(Open Block)의 수 및 배드 블록의 수에 관한 정보를 저장할 수 있다.

종래에는 메모리 컨트롤러(200)가 자체적으로 가비지 컬렉션이 필요한 상태인지를 판단하고, 판단 결과에 따라 가비지 컬렉션을 수행하였다. 또, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 프리 블록(Free Block)의 수가 충분히 확보되지 않고, 예비 블록(Reserved Block)의 수가 충분히 확보될 때 메모리 컨트롤러(200)는 가비지 컬렉션이 필요한 상태인 것으로 판단하였다.

구체적으로, 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 때, 프리 블록 수(Free Block#)가 특정값 보다 작으면, 가지비 컬렉션이 수행될 수 있다. 메모리 장치(100)는 가비지 컬렉션을 통해 프리 블록(Free Block)을 확보할 수 있다. 그러나, 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 때, 예비 블록의 수(Reserved Block#)가 특정값 보다 클 때만 가비지 컬렉션이 수행될 수 있다. 즉, 예비 블록(Reserved Block)으로 할당된 메모리 블록들이 충분하지 않으면, 가비지 컬렉션이 수행될 수 없다.

실시 예에서, 가비지 컬렉션 수행 조건은 프리 블록의 수(Free Block#)가 9개보다 작고, 예비 블록의 수(Reserved Block#)가 15개보다 큰 경우로 설정될 수 있다. 따라서, 도 7의 (a)에서, 메모리 장치(100)의 초기화 시, 예비 블록의 수는 16개로 설정되었고, 프리 블록의 수는 8개이기 때문에, 메모리 컨트롤러(200)는 가비지 컬렉션을 수행할 수 있다.

종래에는 프리 블록의 수(Free Block#)가 일정값 보다 작고, 예비 블록(Reserved Block#)의 수가 일정값 보다 클 때만 가비지 컬렉션이 수행되었다. 그러나, 메모리 장치(100)의 초기 동작 시, 예비 블록(Reserved Block)의 수가 고정된 값으로 결정되기 때문에, 프리 블록(Free Block)의 수가 충분하지 않으면 가비지 컬렉션이 무한대로 수행될 우려가 있었다. 따라서, 메모리 컨트롤러(200)는 가비지 컬렉션을 자주 수행하게 되어, 메모리 컨트롤러(200)가 수행하는 동작들이 지연될 수 있었다.

본 발명은 위 문제점을 해결하기 위해 가비지 컬렉션을 수행하는 조건을 재 설정할 수 있다. 즉, 가비지 컬렉션이 수행되는 조건을 설정함에 있어서, 프리 블록(Free Block)의 수가 임계값 이하인지 여부를 기준으로 가비지 컬렉션의 수행 조건이 결정될 수 있다. 임계값은 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록의 수와 전체 메모리 블록(Total Block)의 수의 차이로 결정될 수 있다. 배드 블록은 런타임 배드 블록(RTBB) 및 제조 배드 블록(MBB)을 포함할 수 있다. 즉, 임계값이 고정된 값이 아닌 시간에 따라 변하는 값을 가질 수 있다. 따라서, 메모리 컨트롤러(200)는 메모리 장치(100)에 포함된 복수의 메모리 블록들에 관한 정보를 기초로 가비지 컬렉션을 수행하는 조건을 설정할 수 있다.

도 8은 가비지 컬렉션이 수행되는 다른 실시예를 설명하기 위한 도면이다.

도 8을 참조하면, 도 8의 (a)는 도 1의 메모리 장치(100)에 포함된 복수의 메모리 블록들을 나타낸 도면이다. 도 8의 (b)는 블록 정보 저장부(220)에 저장된 블록 정보(BLK_INF)를 나타낸 도면이다. 블록 정보(BLK_INF)는 도 8의 (a)에 표현된 메모리 블록들에 관한 정보를 포함할 수 있다. 도 8의 블록 정보(BLK_INF)는 도 7의 블록 정보(BLK_INF)와는 달리 런타임 배드 블록(RTBB)의 수 및 제조 배드 블록(MBB)의 수에 관한 정보를 더 포함할 수 있다.

도 8의 (a) 및 (b)에서, 메모리 장치(100)는 제0 내지 제47 메모리 블록(BLK0~BLK47)을 포함하는 것으로 가정한다. 따라서, 메모리 장치(100)에 포함된 전체 메모리 블록(Total Block)의 수는 48개일 수 있다. 다른 실시 예에서, 메모리 장치(100)는 더 많은 수의 메모리 블록들을 포함할 수 있다.

복수의 메모리 블록들 중 예비 블록(Reserved Block) 및 프리 블록(Free Block)은 메모리 장치(100)의 초기화 시 설정될 수 있다. 실시 예에서, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 제0 내지 제15 메모리 블록(BLK0~BLK15)은 예비 블록(Reserved Block)일 수 있다. 예비 블록(Reserved Block) 중 제0 내지 제7 메모리 블록(BLK0~BLK7)은 프리 블록(Free Block)일 수 있다.

메모리 장치(100)에 포함된 복수의 메모리 블록들 중 제16 내지 제47 메모리 블록(BLK16~BLK47)은 오픈 블록(Open Block)일 수 있다. 오픈 블록(Open Block)은 메모리 블록에 포함된 복수의 페이지들 중 일부에 데이터가 저장된 메모리 블록일 수 있다.

그러나, 메모리 장치(100)가 동작을 수행함에 따라, 배드 블록이 발생할 수 있다. 배드 블록은 메모리 장치(100)의 생산 단계에서 발생한 제조 배드 블록(MBB) 및 메모리 장치(100)의 동작 수행 중에 발생한 런타임 배드 블록(RTBB)을 포함할 수 있다. 배드 블록은 데이터가 저장될 수 없는 메모리 블록을 의미할 수 있다.

메모리 장치(100)의 동작 수행 중 무효 데이터가 저장된 메모리 블록은 런타임 배드 블록(RTBB)일 수 있다. 실시 예에서, 제32 내지 제45 메모리 블록(BLK32~BLK45)은 메모리 장치(100)의 동작 수행 중에 발생한 배드 블록, 즉 런타임 배드 블록(RTBB)일 수 있다. 제46 및 제47 메모리 블록(BLK46, BLK47)은 제조 배드 블록(MBB)일 수 있다. 제조 배드 블록(MBB)은 메모리 장치(100)의 생산 단계에서 발생한 배드 블록일 수 있다.

도 8의 (b)는 (a)의 상태를 반영하여 블록 정보 저장부(220)에 저장된 블록 정보(BLK_INF)를 나타낸 도면이다. 실시 예에서, 메모리 장치(100)에 포함된 전체 메모리 블록(Total Block)의 수는 48개일 수 있다. 즉, 제0 메모리 블록에서 제47 메모리 블록(BLK0~BLK47)까지 48개의 메모리 블록들이 메모리 장치(100)에 포함될 수 있다. 메모리 장치(100)의 초기화 시, 복수의 메모리 블록들 중 예비 블록(Reserved Block)으로 설정된 메모리 블록들의 수는 16개, 프리 블록(Free Block)으로 설정된 메모리 블록들의 수는 8개일 수 있다. 복수의 메모리 블록들 중 데이터가 저장된 메모리 블록들, 즉, 제16 내지 제47 메모리 블록(BLK16~BLK47)은 오픈 블록(Open Block)이므로, 오픈 블록(Open Block)의 수는 32개일 수 있다. 그러나, 메모리 장치(100)의 동작 수행 및 메모리 장치(100)의 생산 단계에서 배드 블록이 발생했기 때문에, 최종적으로 결정되는 오픈 블록(Open Block)의 수는 배드 블록으로 처리된 메모리 블록 수를 제외한 16개일 수 있다.

도 7과 달리 도 8의 (b)에서, 블록 정보 저장부(220)는 배드 블록의 수에 관한 정보를 저장할 수 있다. 배드 블록의 수는 런타임 배드 블록(RTBB) 및 제조 배드 블록(MBB)의 수를 합산한 수이다. 따라서, 블록 정보 저장부(220)는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수, 오픈 블록(Open Block)의 수 및 배드 블록의 수에 관한 정보를 저장할 수 있다.

종래에는 예비 블록 수(Reserved Block#) 및 프리 블록 수(Free Block#)를 기초로 가비지 컬렉션의 수행 조건이 결정되었으나, 본 발명에서는 예비 블록 수(Reserved Block#) 대신 새로운 임계값과 프리 블록의 수(Free Block#)를 기초로 가비지 컬렉션 수행 조건이 결정될 수 있다. 임계값은 전체 메모리 블록 수(Total Block#) 및 배드 블록의 수를 기초로 결정될 수 있다. 실시 예에서, 임계값은 전체 메모리 블록 수(Total Block#)와 배드 블록의 수의 차이로 결정될 수 있다. 배드 블록의 수는 제조 배드 블록(MBB) 및 런타임 배드 블록(RTBB)의 수를 합산한 수이다.

따라서, 본 발명에서는, 프리 블록 수(Free Block#)가 임계값 보다 작을 때, 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 수 있다. 도 8에서, 임계값은 전체 메모리 블록(Total Block)의 수(48)에서, 제조 배드 블록(MBB)의 수(2) 및 런타임 배드 블록(RTBB)의 수(14)를 합산한 수(16)를 뺀 값(32)으로 결정될 수 있다. 결과적으로 도 8에서 프리 블록 수(Free Block#)는 “8”이기 때문에, 임계값인 “32”보다 작으므로, 메모리 컨트롤러(200)는 가비지 컬렉션을 수행할 수 있다.

본 발명에서, 임계값은 메모리 장치(100)의 상태를 반영하여, 메모리 장치(100)의 상태가 변할 때 마다 업데이트 될 수 있다. 실시 예에서, 블록 정보 저장부(220)는 메모리 장치(100)로부터 배드 블록 발생 정보(BBG_INF)를 수신하여, 블록 정보(BLK_INF)를 업데이트 하고, 업데이트된 블록 정보(BLK_INF)를 가비지 컬렉션 상태 판단부(210)에 출력할 수 있다. 가비지 컬렉션 상태 판단부(210)는 블록 정보(BLK_INF)를 기초로 임계값을 계산하여 메모리 장치(100)에 가비지 컬렉션이 필요한 상태인지를 판단할 수 있다.

실시 예에서, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)로부터 배드 블록 발생 정보(BBG_INF)를 수신할 때마다, 임계값을 업데이트할 수 있다. 임계값이 업데이트되면, 메모리 컨트롤러(200)는 새로운 가비지 컬렉션 수행 조건에 따라, 가비지 컬렉션을 수행하게 된다.

도 9는 블록 정보 저장부에 저장되는 배드 블록 테이블을 설명하기 위한 도면이다.

도 8 및 도 9를 참조하면, 도 9는 메모리 장치(100)로부터 배드 블록 발생 정보(BBG_INF)를 수신한 이후의 배드 블록 테이블을 나타낸 도면이다. 도 9에서, 제32 내지 제45 메모리 블록(BLK32~BLK45)은 런타임 배드 블록(RTBB)이고, 제46 및 제47 메모리 블록(BLK46, BLK47)은 제조 배드 블록(MBB)인 것으로 가정한다.

배드 블록 테이블은 각 메모리 블록에 대응하는 값을 가질 수 있다. 각 메모리 블록에 대응하는 값은 “0” 또는 “1”일 수 있다. 메모리 블록에 대응하는 값이 “0”인 경우, 메모리 블록은 배드 블록이 아닐 수 있다. 메모리 블록에 대응하는 값이 “1”인 경우, 메모리 블록은 배드 블록일 수 있다. 배드 블록 테이블을 배드 블록 발생 정보(BBG_INF)를 수신하여, 각 메모리 블록에 대응하는 값을 업데이트할 수 있다.

블록 정보 저장부(220)는 메모리 장치(100)의 초기화 시 제조 배드 블록(MBB)에 관한 정보를 수신할 수 있다. 블록 정보 저장부(220)는 제조 배드 블록(MBB)에 관한 정보를 수신하여 제조 배드 블록(MBB)에 대응하는 값을 “0”에서 “1”로 변경할 수 있다. 실시 예에서, 제46 및 제47 메모리 블록(BLK46, BLK47)이 제조 배드 블록(MBB)인 것으로 가정했기 때문에, 블록 정보 저장부(220)는 제조 배드 블록(MBB)에 관한 정보를 수신하여, 제46 및 제47 메모리 블록(BLK46, BLK47)에 대응하는 값을 “0”에서 “1”로 변경할 수 있다.

이후, 메모리 장치(100)의 동작 수행 시, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 일부가 배드 블록 처리될 수 있다. 메모리 장치(100)의 동작 수행 중에 메모리 블록이 배드 블록 처리되면, 해당 메모리 블록은 런타임 배드 블록(RTBB)일 수 있다. 메모리 장치(100)는 런타임 배드 블록(RTBB) 발생 시, 런타임 배드 블록(RTBB)에 관한 정보를 포함하는 배드 블록 발생 정보(BBG_INF)를 블록 정보 저장부(220)에 출력할 수 있다. 블록 정보 저장부(220)는 배드 블록 발생 정보(BBG_INF)를 수신하여 배드 블록 테이블을 업데이트 할 수 있다.

실시 예에서, 제32 내지 제45 메모리 블록(BLK32~BLK45)을 런타임 배드 블록(RTBB)으로 가정했기 때문에, 블록 정보 저장부(220)는 배드 블록 발생 정보(BBG_INF)를 수신하여, 제32 내지 제45 메모리 블록(BLK32~BLK45)에 대응하는 값을 “0”에서 “1”로 변경할 수 있다.

블록 정보 저장부(220)는 업데이트된 배드 블록 테이블을 기초로 계산된 배드 블록 수를 저장할 수 있다. 도 9에서, 제조 배드 블록(MBB)의 수는 2개이고, 런타임 배드 블록(RTBB)의 수는 14개이므로, 배드 블록의 수는 16일 수 있다. 따라서, 블록 정보 저장부(220)에 배드 블록의 수는 16으로 저장될 수 있다.

블록 정보 저장부(220)는 업데이트된 블록 정보(BLK_INF)를 가비지 컬렉션 상태 판단부(210)에 출력할 수 있다. 가비지 컬렉션 상태 판단부(210)는 업데이트된 블록 정보(BLK_INF)를 기초로 가비지 컬렉션을 수행하기 위한 임계값을 업데이트 할 수 있다. 가비지 컬렉션 상태 판단부(210)는 업데이트된 임계값을 기초로 가비지 컬렉션의 수행 여부를 결정할 수 있다.

도 10은 가비지 컬렉션이 수행되지 않는 실시예를 설명하기 위한 도면이다.

도 10을 참조하면, 도 10의 (a)는 도 1의 메모리 장치(100)에 포함된 복수의 메모리 블록들을 나타낸 도면이다. 도 10의 (b)는 블록 정보 저장부(220)에 저장된 블록 정보(BLK_INF)를 나타낸 도면이다. 블록 정보(BLK_INF)는 도 10의 (a)에 표현된 메모리 블록들에 관한 정보를 포함할 수 있다. 도 10의 블록 정보(BLK_INF)는 도 7의 블록 정보(BLK_INF)와는 달리 런타임 배드 블록(RTBB)의 수 및 제조 배드 블록(MBB)의 수에 관한 정보를 더 포함할 수 있다.

도 10의 (a) 및 (b)에서, 메모리 장치(100)는 제0 내지 제47 메모리 블록(BLK0~BLK47)을 포함하는 것으로 가정한다. 따라서, 메모리 장치(100)에 포함된 전체 메모리 블록(Total Block)의 수는 48개일 수 있다. 다른 실시 예에서, 메모리 장치(100)는 더 많은 수의 메모리 블록들을 포함할 수 있다.

복수의 메모리 블록들 중 예비 블록(Reserved Block) 및 프리 블록(Free Block)은 메모리 장치(100)의 초기화 시 설정될 수 있다. 실시 예에서, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 제0 내지 제7 메모리 블록(BLK0~BLK7)은 예비 블록(Reserved Block)일 수 있다. 예비 블록(Reserved Block) 중 제0 내지 제7 메모리 블록(BLK0~BLK7)은 프리 블록(Free Block)일 수 있다. 따라서, 예비 블록(Reserved Block) 전부가 프리 블록(Free Block)으로 설정될 수 있다.

실시 예에서, 메모리 장치(100)에 데이터가 저장됨에 따라, 런타임 배드 블록(RTBB)이 발생할 수 있다. 런타임 배드 블록(RTBB)이 발생하기 전, 제8 내지 제45 메모리 블록(BLK8~BLK45)이 오픈 블록(Open Block)이었으나, 메모리 장치(100)가 동작을 수행함에 따라, 제8 내지 제45 메모리 블록(BLK8~BLK45)이 배드 블록 처리될 수 있다. 또, 제46 및 제47 메모리 블록(BLK46, BLK47)은 메모리 장치(100)의 생산 단계에서 발생한 제조 배드 블록(MBB)으로 초기화 시 배드 블록 처리될 수 있다.

도 10의 (b)는 (a)의 상태를 반영하여 블록 정보 저장부(220)에 저장된 블록 정보(BLK_INF)를 나타낸 도면이다. 실시 예에서, 메모리 장치(100)에 포함된 전체 메모리 블록(Total Block)의 수는 48개일 수 있다. 즉, 제0 메모리 블록에서 제47 메모리 블록(BLK0~BLK47)까지 48개의 메모리 블록들이 메모리 장치(100)에 포함될 수 있다. 메모리 장치(100)의 초기화 시, 복수의 메모리 블록들 중 예비 블록(Reserved Block)으로 설정된 메모리 블록들의 수는 8개, 프리 블록(Free Block)으로 설정된 메모리 블록들의 수는 8개일 수 있다.

도 7과 달리 도 10의 (b)에서, 블록 정보 저장부(220)는 배드 블록의 수에 관한 정보를 저장할 수 있다. 배드 블록의 수는 런타임 배드 블록(RTBB) 및 제조 배드 블록(MBB)의 수를 합산한 수이다. 따라서, 블록 정보 저장부(220)는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수, 오픈 블록(Open Block)의 수 및 배드 블록의 수에 관한 정보를 저장할 수 있다.

도 8을 참조하면, 본 발명에서 가비지 컬렉션 상태 판단부(210)는 가비지 컬렉션이 수행되는 임계값을 설정할 수 있다. 즉, 임계값은 전체 메모리 블록(Total Block)의 수(48)에서, 제조 배드 블록(MBB)의 수(2) 및 런타임 배드 블록(RTBB)의 수(38)를 합산한 수(40)를 뺀 값(8)로 결정될 수 있다. 결과적으로 도 10에서 프리 블록(Free Block)의 수는 “8”이기 때문에, 임계값인 “8”과 같으므로, 메모리 컨트롤러(200)는 가비지 컬렉션을 수행할 수 없다.

결과적으로, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록이 차지하는 비중이 커져, 프리 블록(Free Block)으로 확보될 메모리 블록이 존재하지 않는 경우, 메모리 컨트롤러(200)는 가비지 컬렉션을 수행하지 않을 수 있다. 따라서, 종래 가비지 컬렉션의 수행 조건 대신, 본 발명에서 제안되는 새로운 방식에 따라 가비지 컬렉션 수행 조건이 결정될 수 있다. 따라서, 프리 블록(Free Block)의 수가 임계값보다 작은지를 기초로 가비지 컬렉션 수행 조건을 결정하면, 가비지 컬렉션이 무한대로 수행되는 것을 방지할 수 있다.

즉, 본 발명에서 가비지 컬렉션이 수행되는 임계값은 메모리 장치(100)의 상태를 기초로 결정되므로, 시간에 따라 변화하는 메모리 장치(100)의 상태에 따라 임계값이 설정될 수 있다. 따라서, 메모리 장치(100)의 상태를 반영한 가비지 컬렉션이 수행될 수 있다.

도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.

도 11을 참조하면, S1101 단계에서, 가비지 컬렉션 상태 판단부(210)는 호스트(300)로부터 가비지 컬렉션 상태 요청(GCS_REQ)을 수신할 수 있다. 가비지 컬렉션 상태 요청(GCS_REQ)은 메모리 장치(100)에 가비지 컬렉션(Garbage collection, GC)이 필요한지를 판단하기 위한 요청일 수 있다. 종래에 메모리 컨트롤러(200)가 자체적으로 가비지 컬렉션이 필요한지 여부를 판단하는 것과 달리 본 발명에서는 호스트(300)의 요청에 따라 가비지 컬렉션의 필요 여부가 판단될 수 있다.

S1103 단계에서, 가비지 컬렉션 상태 판단부(210)는 블록 정보 요청(BI_REQ)을 출력할 수 있다. 구체적으로, 호스트(300)로부터 가비지 컬렉션 상태 요청(GCS_REQ)을 수신하면, 가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)에 블록 정보 요청(BI_REQ)을 출력할 수 있다. 즉, 호스트(300)로부터 가비지 컬렉션 상태 요청(GCS_REQ)을 수신하면, 가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)로부터 수신된 블록 정보(BLK_INF)를 기초로 메모리 장치(100)에 가비지 컬렉션이 필요한 상태인지를 판단할 수 있다.

S1105 단계에서, 가비지 컬렉션 상태 판단부(210)는 배드 블록의 수를 판단할 수 있다. 배드 블록의 수는 런타임 배드 블록(Run-time Bad Block, RTBB)의 수 및 제조 배드 블록(Manufacture Bad Block, MBB)의 수를 합산한 수이다. 배드 블록은 복수의 메모리 블록들 중 데이터를 저장할 수 없는 블록일 수 있다.

실시 예에서, 가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)로부터 블록 정보 요청(BI_REQ)에 대응하는 블록 정보(BLK_INF)를 수신할 수 있다. 블록 정보(BLK_INF)는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수, 오픈 블록(Open Block)의 수 및 배드 블록(Bad Block)의 수에 관한 정보를 포함할 수 있다. 따라서, 가비지 컬렉션 상태 판단부(210)는 블록 정보(BLK_INF)에 포함된 런타임 배드 블록(RTBB)의 수 및 제조 배드 블록(MBB)의 수를 합산하여 배드 블록의 수를 결정할 수 있다.

S1107 단계에서, 가비지 컬렉션 상태 판단부(210)는 가비지 컬렉션 수행 여부를 결정하는 플래그(FLAG) 설정할 수 있다. 구체적으로, 가비지 컬렉션 상태 판단부(210)가 배드 블록의 수를 결정하면, 가비지 컬렉션을 수행 유무를 결정하는 임계값을 결정할 수 있다. 즉, 전체 블록의 수에서 배드 블록의 수를 뺀 값을 임계값으로 설정할 수 있다. 블록 정보(BLK_INF)에 포함된 프리 블록(Free Block)의 수는 임계값 보다 작거나 또는 크거나 같을 수 있다.

실시 예에서, 프리 블록(Free Block)의 수가 임계값 보다 크거나 같으면, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)에 가비지 컬렉션이 필요하지 않는 상태로 판단하여, 플래그(FLAG)를 “0”으로 설정할 수 있다. 반대로, 프리 블록(Free Block)의 수가 임계값 보다 작으면, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)에 가비지 컬렉션이 필요한 상태로 판단하여, 플래그(FLAG)를 “1”로 설정할 수 있다.

S1109 단계에서, 가비지 컬렉션 상태 판단부(210)는 설정된 플래그(FLAG)를 호스트(300)에 출력할 수 있다. 플래그(FLAG)는 “0” 또는 “1”로 설정될 수 있다. 호스트(300)는 플래그(FLAG)에 설정된 값에 따라 가비지 컬렉션 요청(GC_REQ)을 출력 유무를 결정할 수 있다. 실시 예에서, 호스트(300)가 “0”으로 설정된 플래그(FLAG)를 수신하면, 호스트(300)는 메모리 컨트롤러(200)에 가비지 컬렉션 요청(GC_REQ)을 출력하지 않을 수 있다. 반면에, 호스트(300)가 “1”로 설정된 플래그(FLAG)를 수신하면, 호스트(300)는 메모리 컨트롤러(200)에 가비지 컬렉션 요청(GC_REQ)을 출력할 수 있다.

도 12는 본 발명의 일 실시 예에 따른 호스트의 동작을 설명하기 위한 도면이다.

도 12를 참조하면, S1201 단계에서, 호스트(300)는 메모리 컨트롤러(200)로부터 플래그(FLAG)를 수신할 수 있다. 플래그(FLAG)는 플래그 정보(FLAG_INF)에 포함될 수 있다. 플래그 정보(FLAG_INF)는 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수를 기초로 결정될 수 있다.

구체적으로, 호스트(300)는 가비지 컬렉션 상태 판단부(210)로부터 “0” 또는 “1”로 설정된 플래그(FLAG)를 수신할 수 있다. 플래그(FLAG)는 메모리 장치에 가비지 컬렉션이 필요한지를 나타낼 수 있다. 실시 예에서, 플래그(FLAG)가 “0”으로 설정된 경우, 메모리 장치는 가비지 컬렉션이 필요없는 상태일 수 있다. 반대로 플래그(FLAG)가 “1”로 설정된 경우, 메모리 장치는 가비지 컬렉션이 필요한 상태일 수 있다.

S1203 단계에서, 호스트(300)는 수신된 플래그(FLAG)가 “1”로 설정되었는지를 판단할 수 있다. 플래그(FLAG)가 “1”로 설정된 경우, 메모리 장치는 가비지 컬렉션이 필요한 상태일 수 있다. 플래그(FLAG)가 “1”로 설정된 경우, S1205 단계로 진행한다.

S1205 단계에서, 호스트(300)는 가비지 컬렉션 요청(GC_REQ)을 출력할 수 있다. 구체적으로, 호스트(300)가 “1”로 설정된 플래그(FLAG)를 수신하면, 호스트(300)는 가비지 컬렉션 수행부(230)에 가비지 컬렉션 요청(GC_REQ)을 출력할 수 있다. 가비지 컬렉션 수행부(230)는 가비지 컬렉션 요청(GC_REQ)에 대응하는 동작을 수행할 수 있다. 가비지 컬렉션 수행부(230)는 가비지 컬렉션을 수행하기 위해, 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

도 13은 은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.

도 13을 참조하면, 도 13은 가비지 컬렉션의 수행 조건을 결정하는 종래 방식을 나타낸다.

S1301 단계에서, 가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)로부터 블록 정보(BLK_INF)를 수신할 수 있다.

구체적으로, 가비지 컬렉션 상태 판단부(210)는 메모리 장치에 가비지 컬렉션이 필요한지를 판단하기 위해 블록 정보 저장부(220)에 블록 정보 요청(BI_REQ)을 출력할 수 있다. 가비지 컬렉션 상태 판단부(210)는 블록 정보 요청(BI_REQ)에 대응하는 블록 정보(BLK_INF)를 수신할 수 있다.

실시 예에서, 블록 정보(BLK_INF)는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수 및 오픈 블록(Open Block)에 관한 정보를 포함할 수 있다.

S1303 단계에서, 가비지 컬렉션 상태 판단부(210)는 프리 블록(Free Block)의 수가 제1 값 이하인지를 판단할 수 있다. 제1 값은 메모리 장치의 초기화 시에 설정될 수 있다. 즉, 프리 블록(Free Block)의 수가 특정값 보다 작은 경우, 메모리 장치에 가비지 컬렉션이 필요한 것으로 판단될 수 있다. 블록 정보(BLK_INF)에 포함된 프리 블록(Free Block)의 수가 제1 값 이하면, S1305 단계로 진행한다. 프리 블록(Free Block)의 수가 제1 값보다 크면 S1307 단계로 진행한다.

S1305 단계에서, 가비지 컬렉션 상태 판단부(210)는 예비 블록(Reserved Block)의 수가 제2 값 이상인지를 판단할 수 있다. 제2 값은 메모리 장치의 초기화 시에 설정될 수 있다. 즉, 예비 블록(Reserved Block)의 수가 특정값 보다 큰 경우, 메모리 장치에 가비지 컬렉션을 위한 메모리 블록들이 충분히 확보된 것일 수 있다. 따라서, 예비 블록(Reserved Block)의 수가 제2 값 이상이면, 메모리 장치에 가비지 컬렉션이 수행될 수 있다.

예비 블록(Reserved Block)의 수가 제2 값 이상이면, S1309 단계로 진행한다. 예비 블록(Reserved Block)의 수가 제2 값보다 작으면, S1307 단계로 진행한다.

S1307 단계에서, 가비지 컬렉션 상태 판단부(210)는 플래그(FLAG)를 “0”으로 설정할 수 있다. 플래그(FLAG)가 “0”으로 설정된 경우, 메모리 장치(100)는 가비지 컬렉션이 필요하지 않은 상태일 수 있다. 실시 예에서, 복수의 메모리 블록들에 포함된 메모리 블록들 중 프리 블록(Free Block)의 수가 확보된 경우에는 가비지 컬렉션을 수행할 필요가 없기 때문에, 플래그(FLAG)는 “0”으로 설정될 수 있다. 또, 복수의 메모리 블록들에 포함된 메모리 블록들 중 예비 블록(Reserved Block)의 수가 확보되지 않은 경우에는 가비지 컬렉션을 수행할 수 없기 때문에, 플래그(FLAG)는 “0”으로 설정될 수 있다.

S1309 단계에서, 가비지 컬렉션 상태 판단부(210)는 플래그(FLAG)를 “1”로 설정할 수 있다. 플래그(FLAG)가 “1”로 설정된 경우, 메모리 장치(100)는 가비지 컬렉션이 필요한 상태일 수 있다. 실시 예에서, 메모리 장치의 초기화 시 복수의 메모리 블록들 중 예비 블록(Reserved Block)이 특정값 이상으로 설정된 것을 전제로 하여, 프리 블록(Free Block)의 수가 특정값 이하가 되면, 메모리 컨트롤러(200)는 가비지 컬렉션을 수행하기 위한 동작들을 수행할 수 있다.

S1311 단계에서, 가비지 컬렉션 상태 판단부(210)는 “0” 또는 “1”로 설정된 플래그(FLAG)를 호스트(300)에 출력할 수 있다. 호스트(300)는 플래그(FLAG)에 설정된 값을 기초로 가비지 컬렉션 요청(GC_REQ)의 출력을 결정할 수 있다. 메모리 컨트롤러(200)가 호스트(300)로부터 가비지 컬렉션 요청(GC_REQ)을 수신하면, 메모리 컨트롤러(200)는 가비지 컬렉션을 위한 동작을 수행할 수 있다.

도 14는 은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.

도 14를 참조하면, 도 14는 종래 방식과 다른 본 발명에서의 가비지 컬렉션의 수행 조건을 결정하는 방법을 나타낸다.

S1401 단계에서, 가비지 컬렉션 상태 판단부(210)는 블록 정보 저장부(220)로부터 블록 정보(BLK_INF)를 수신할 수 있다.

실시 예에서, 블록 정보(BLK_INF)는 전체 메모리 블록(Total Block)의 수, 예비 블록(Reserved Block)의 수, 프리 블록(Free Block)의 수, 오픈 블록(Open Block)의 수 및 배드 블록(Bad Block)의 수에 관한 정보를 포함할 수 있다. 배드 블록의 수는 런타임 배드 블록(Run-time Bad Block, RTBB)의 수 및 제조 배드 블록(Manufacture Bad Block, MBB)의 수를 합산한 수이다. 배드 블록은 복수의 메모리 블록들 중 데이터를 저장할 수 없는 블록일 수 있다.

S1403 단계에서, 가비지 컬렉션 상태 판단부(210)는 블록 정보(BLK_INF)를 기초로 프리 블록(Free Block)의 수를 판단할 수 있다. 프리 블록(Free Block)은 예비 블록(Reserved Block) 중 가비지 컬렉션의 수행을 위해 할당된 메모리 블록들일 수 있다. 프리 블록(Free Block)은 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 때, 유효 페이지가 복사되는 메모리 블록일 수 있다. 프리 블록(Free Block)의 수를 기초로 가비지 컬렉션의 수행 조건이 결정될 수 있다.

S1405 단계에서, 가비지 컬렉션 상태 판단부(210)는 블록 정보(BLK_INF)를 기초로 배드 블록(Bad Block)의 수를 확인할 수 있다. 배드 블록의 수는 런타임 배드 블록(Run-time Bad Block, RTBB)의 수 및 제조 배드 블록(Manufacture Bad Block, MBB)의 수를 합산한 수이다. 블록 정보 저장부(220)는 메모리 장치(100)로부터 배드 블록 발생 정보(BBG_INF)를 수신하면, 배드 블록 발생 정보(BBG_INF)를 기초로 배드 블록의 수가 업데이트될 수 있다. 가비지 컬렉션 상태 판단부(210)는 업데이트된 배드 블록의 수를 기초로 배드 블록의 수를 확인할 수 있다.

S1407 단계에서, 가비지 컬렉션 상태 판단부(210)는 전체 블록(Total Block)의 수와 배드 블록 수의 차이인 제3 값 확인할 수 있다. 제3 값은 임계값일 수 있다. 즉, 임계값은 전체 메모리 블록(Total Block)의 수에서, 제조 배드 블록(MBB)의 수 및 런타임 배드 블록(RTBB)의 수를 합산한 수를 뺀 값으로 결정될 수 있다. 임계값이 결정되면, 가비지 컬렉션 상태 판단부(210)는 메모리 장치에 가비지 컬렉션이 필요한지 여부를 판단할 수 있다.

S1409 단계에서, 프리 블록(Free Block)의 수가 제3 값 보다 작은지를 판단할 수 있다. 즉, 본 발명에서 제시하는 새로운 방식에 따라, 가비지 컬렉션 상태 판단부(210)는 가비지 컬렉션의 수행 조건을 판단할 수 있다. 따라서, 가비지 컬렉션 상태 판단부(210)는 프리 블록의 수와 임계값을 비교하여 가비지 컬렉션의 수행 여부를 판단할 수 있다. 프리 블록(Free Block)의 수가 제3 값 보다 작은 경우, S1411 단계로 진행한다. 프리 블록(Free Block)의 수가 제3 값 보다 크거가 같으면, S1415 단계로 진행한다.

S1411 단계에서, 프리 블록(Free Block)의 수가 제3 값 보다 작으면, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)에 가비지 컬렉션이 필요한 상태로 판단할 수 있다. 이 경우, 가비지 컬렉션 상태 판단부(210)는 가비지 컬렉션이 필요함을 나타내도록 플래그(FLAG)를 “1” 로 설정할 수 있다.

S1413 단계에서, 가비지 컬렉션 상태 판단부(210)는 “0” 또는 “1”로 설정된 플래그(FLAG)를 호스트(300)에 출력할 수 있다. 호스트(300)는 플래그(FLAG)에 설정된 값을 기초로 가비지 컬렉션 요청(GC_REQ)의 출력을 결정할 수 있다. 메모리 컨트롤러(200)가 호스트(300)로부터 가비지 컬렉션 요청(GC_REQ)을 수신하면, 메모리 컨트롤러(200)는 가비지 컬렉션을 위한 동작을 수행할 수 있다.

S1415 단계에서, 프리 블록(Free Block)의 수가 제3 값 보다 크거나 같으면, 가비지 컬렉션 상태 판단부(210)는 메모리 장치(100)에 가비지 컬렉션이 필요하지 않는 상태로 판단할 수 있다. 이 경우, 가비지 컬렉션 상태 판단부(210)는 가비지 컬렉션이 필요하지 않음을 나타내도록 플래그(FLAG)를 “0”으로 설정할 수 있다.

도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.

메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

도 15를 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.

버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.

프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.

프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(Logical Block Address, LBA)를 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.

실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.

에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.

호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.

버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.

메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.

예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.

예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.

예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.

도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.

도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.

도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 내지 도 5를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 가비지 컬렉션 상태 판단부
220: 블록 정보 저장부
230: 가비지 컬렉션 수행부
300: 호스트

Claims

복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
상기 메모리 장치에 상기 복수의 메모리 블록들 중 배드 블록으로 처리된 메모리 블록에 관한 배드 블록 발생 정보를 요청하고, 상기 메모리 장치로부터 수신된 상기 배드 블록 발생 정보를 기초로 상기 복수의 메모리 블록들의 수, 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수에 관한 정보를 포함하는 블록 정보를 저장하는 블록 정보 저장부; 및
상기 블록 정보를 기초로 상기 메모리 장치가 가비지 컬렉션이 필요한 상태인지를 나타내는 플래그 정보를 호스트에 출력하는 가비지 컬렉션 상태 판단부;를 포함하고,
상기 가비지 컬렉션 상태 판단부는 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수를 기초로 결정된 상기 플래그 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
제 1항에 있어서, 상기 블록 정보 저장부는,
상기 메모리 장치의 동작 중에 발생한 런타임 배드 블록의 수에 관한 정보를 더 포함하여 상기 배드 블록 발생 정보를 요청하는 것을 특징으로 하는 메모리 컨트롤러.
제 2항에 있어서, 상기 블록 정보 저장부는,
상기 메모리 장치의 제조 시에 발생한 제조 배드 블록의 수 및 상기 런타임 배드 블록의 수를 합산한 상기 배드 블록의 수를 저장하는 것을 특징으로 하는 메모리 컨트롤러.
제 3항에 있어서, 상기 블록 정보 저장부는,
상기 배드 블록 발생 정보를 수신하면 상기 런타임 배드 블록의 수를 업데이트 하고, 상기 업데이트 된 런타임 배드 블록의 수를 기초로 상기 배드 블록의 수를 업데이트 하여 저장하는 것을 특징으로 하는 메모리 컨트롤러.
제 4항에 있어서, 상기 가비지 컬렉션 상태 판단부는,
상기 업데이트 된 배드 블록의 수를 포함하는 블록 정보를 수신하여, 상기 프리 블록의 수 및 상기 복수의 메모리 블록들의 수와 상기 업데이트 된 배드 블록의 수의 차이를 기초로 결정된 상기 플래그 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
제 5항에 있어서, 상기 가비지 컬렉션 상태 판단부는,
상기 프리 블록의 수가 상기 복수의 메모리 블록들의 수와 상기 업데이트 된 배드 블록의 수의 차이보다 크거나 같으면, 상기 가비지 컬렉션이 필요하지 않음을 나타내는 상기 플래그 정보를 출력하는 특징으로 하는 메모리 컨트롤러.
제 5항에 있어서, 상기 가비지 컬렉션 상태 판단부는,
상기 프리 블록의 수가 상기 복수의 메모리 블록들의 수와 상기 업데이트 된 배드 블록의 수의 차이보다 작으면, 상기 가비지 컬렉션이 필요함을 나타내는상기 플래그 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
제 7항에 있어서,
상기 호스트에 출력된 상기 플래그 정보를 기초로 상기 호스트의 가비지 컬렉션 요청을 수신하는 경우 상기 가비지 컬렉션을 수행하는 가비지 컬렉션 수행부를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러.
제 1항에 있어서, 상기 가비지 컬렉션 상태 판단부는,
상기 호스트로부터 상기 메모리 장치에 상기 가비지 컬렉션이 필요한지에 대한 판단을 요청하는 가비지 컬렉션 상태 요청을 수신하고, 상기 가비지 컬렉션 상태 요청에 따라 상기 가비지 컬렉션이 필요한 상태인지를 판단하는 것을 특징으로 하는 메모리 컨트롤러.
제 9항에 있어서, 상기 가비지 컬렉션 상태 판단부는,
상기 가비지 컬렉션 상태 요청을 수신하면, 상기 메모리 장치에 포함된 상기 복수의 메모리 블록들에 관한 정보를 수신하기 위한 블록 정보 요청을 상기 블록 정보 저장부에 출력하는 것을 특징으로 하는 메모리 컨트롤러.
제 10항에 있어서, 상기 블록 정보 저장부는,
상기 블록 정보 요청을 수신하면, 상기 블록 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
제 11항에 있어서, 상기 가비지 컬렉션 상태 판단부는,
상기 블록 정보를 기초로 상기 메모리 장치가 상기 가비지 컬렉션이 필요한 상태인지를 판단한 후, 상기 플래그 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
상기 메모리 장치에 상기 복수의 메모리 블록들 중 배드 블록으로 처리된 메모리 블록에 관한 배드 블록 발생 정보를 요청하는 단계;
상기 메모리 장치로부터 상기 배드 블록 발생 정보를 수신하는 단계;
상기 배드 블록 발생 정보를 기초로 상기 복수의 메모리 블록들의 수, 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수에 관한 정보를 포함하는 블록 정보를 저장하는 단계;
상기 블록 정보를 기초로 상기 메모리 장치가 가비지 컬렉션이 필요한 상태인지를 판단하는 단계; 및
상기 가비지 컬렉션이 필요한 상태인지를 판단한 결과를 기초로, 가비지 컬렉션이 필요한지를 나타내는 플래그 정보를 호스트에 출력하는 단계;를 포함하고,
상기 플래그 정보는 상기 복수의 메모리 블록들 중 배드 블록의 수 및 프리 블록의 수를 기초로 결정되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 13항에 있어서, 상기 배드 블록 발생 정보를 요청하는 단계는,
상기 메모리 장치의 동작 중에 발생한 런타임 배드 블록의 수에 관한 정보를 더 포함하여 요청하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 14항에 있어서, 상기 블록 정보를 저장하는 단계는,
상기 메모리 장치의 제조 시에 발생한 제조 배드 블록의 수 및 상기 런타임 배드 블록의 수를 합산한 상기 배드 블록의 수를 저장하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 15항에 있어서, 상기 블록 정보를 저장하는 단계는,
상기 배드 블록 발생 정보를 수신하면 상기 런타임 배드 블록의 수를 업데이트 하고, 상기 업데이트 된 런타임 배드 블록의 수를 기초로 상기 배드 블록의 수를 업데이트 하여 저장하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 16항에 있어서, 상기 플래그 정보를 상기 호스트에 출력하는 단계는,
상기 업데이트 된 배드 블록의 수를 포함하는 블록 정보를 수신하여, 상기 프리 블록의 수 및 상기 복수의 메모리 블록들의 수와 상기 업데이트 된 배드 블록의 수의 차이를 기초로 결정된상기 플래그 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 17항에 있어서, 상기 플래그 정보를 상기 호스트에 출력하는 단계는,
상기 프리 블록의 수가 상기 복수의 메모리 블록들의 수와 상기 업데이트 된 배드 블록의 수의 차이보다 크거나 같으면, 상기 가비지 컬렉션이 필요하지 않음을 나타내는 상기 플래그 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 17항에 있어서, 상기 플래그 정보를 상기 호스트에 출력하는 단계는,
상기 프리 블록의 수가 상기 복수의 메모리 블록들의 수와 상기 업데이트 된 배드 블록의 수의 차이보다 작으면, 상기 가비지 컬렉션이 필요함을 나타내는 상기 플래그 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 19항에 있어서,
상기 플래그 정보를 기초로 상기 호스트로부터 상기 가비지 컬렉션을 수행하기 위한 가비지 컬렉션 요청을 수신하는 단계; 및
상기 가비지 컬렉션 요청을 기초로 가비지 컬렉션을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 13항에 있어서, 상기 가비지 컬렉션이 필요한 상태인지를 판단하는 단계는,
상기 호스트로부터 상기 메모리 장치에 상기 가비지 컬렉션이 필요한지에 대한 판단을 요청하는 가비지 컬렉션 상태 요청을 수신하고, 상기 가비지 컬렉션 상태 요청에 따라 상기 가비지 컬렉션이 필요한 상태인지를 판단하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 21항에 있어서,
상기 가비지 컬렉션 상태 요청을 수신하면, 상기 메모리 장치에 포함된 상기 복수의 메모리 블록들에 관한 정보를 수신하기 위한 블록 정보 요청을 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 22항에 있어서,
상기 블록 정보 요청을 기초로 상기 블록 정보를 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제 23항에 있어서, 상기 플래그 정보를 상기 호스트에 출력하는 단계는,
상기 블록 정보를 기초로 상기 메모리 장치가 상기 가비지 컬렉션이 필요한 상태인지를 판단한 후, 상기 플래그 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.