KR20200114149A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로 논리 블록 어드레스를 균등하게 분배하는 메모리 컨트롤러는, 데이터를 저장하는 복수의 메모리 장치들을 제어하는 메모리 컨트롤러에 있어서, 호스트로부터 요청 및 상기 요청에 대응하는 논리 어드레스를 수신하는 호스트 인터페이스, 상기 호스트 인터페이스로부터 상기 논리 어드레스를 수신하여, 상기 논리 어드레스와 물리 어드레스 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성하는 복수의 코어들을 포함하는 프로세서부 및 상기 논리 어드레스를 수신하기 전에 수신된 논리 블록 어드레스들이 상기 복수의 코어들에 할당된 상태를 나타내는 비트맵을 저장하는 비트맵 저장부를 포함하고, 상기 호스트 인터페이스는 상기 비트맵을 기초로 상기 복수의 코어들 중 어느 하나를 상기 논리 어드레스를 할당할 코어로 결정하는 것을 특징으로 한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 논리 블록 어드레스를 균등하게 분배하는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 데이터를 저장하는 복수의 메모리 장치들을 제어하는 메모리 컨트롤러에 있어서, 호스트로부터 요청 및 상기 요청에 대응하는 논리 어드레스를 수신하는 호스트 인터페이스, 상기 호스트 인터페이스로부터 상기 논리 어드레스를 수신하여, 상기 논리 어드레스와 물리 어드레스 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성하는 복수의 코어들을 포함하는 프로세서부 및 상기 논리 어드레스를 수신하기 전에 수신된 논리 블록 어드레스들이 상기 복수의 코어들에 할당된 상태를 나타내는 비트맵을 저장하는 비트맵 저장부를 포함하고, 상기 호스트 인터페이스는 상기 비트맵을 기초로 상기 복수의 코어들 중 어느 하나를 상기 논리 어드레스를 할당할 코어로 결정하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 데이터를 저장하는 복수의 메모리 장치들을 제어하는 복수의 코어들을 포함하는 메모리 컨트롤러의 동작 방법에 있어서, 호스트로부터 요청 및 상기 요청에 대응하는 논리 어드레스를 수신하는 단계, 복수의 논리 어드레스들이 상기 복수의 코어들에 할당된 상태를 나타내는 비트맵을 참조하는 단계 및 상기 비트맵을 참조한 참조 결과를 기초로 상기 복수의 코어들 중 어느 하나를 상기 수신된 논리 어드레스를 할당할 코어로 결정하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 데이터를 저장하는 복수의 메모리 장치들을 제어하는 복수의 코어들을 포함하는 메모리 컨트롤러의 동작 방법에 있어서, 상기 복수의 메모리 장치들에 각각 포함된 복수의 메모리 블록들 중 가비지 컬렉션이 수행되는 희생 메모리 블록을 결정하는 단계, 호스트로부터 수신된 복수의 논리 어드레스들이 복수의 코어들에 할당된 상태를 나타내는 비트맵을 참조하는 단계 및 상기 비트맵을 참조한 참조 결과를 기초로 상기 복수의 코어들 중 상기 희생 메모리 블록의 물리 어드레스들에 각각 대응하는 논리 어드레스들을 할당할 코어를 결정하는 단계를 포함한다.
본 기술에 따르면, 논리 블록 어드레스를 균등하게 분배하는 메모리 컨트롤러 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 종래 논리 블록 어드레스를 멀티 코어에 할당하는 방법을 설명하기 위한 도면이다.
도 3은 도 1의 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 4는 복수의 채널을 통해 연결된 복수의 다이들을 설명하기 위한 도면이다.
도 5는 논리 블록 어드레스를 멀티 코어에 균등하게 할당하는 실시 예를 설명하기 위한 도면이다.
도 6은 논리 블록 어드레스가 할당된 코어를 나타내는 비트맵을 설명하기 위한 도면이다.
도 7은 각 코어에 연결된 다이들의 수가 다를 때, 논리 블록 어드레스를 균등하게 할당하는 실시 예를 설명하기 위한 도면이다.
도 8은 코어가 4개일 때 논리 블록 어드레스를 균등하게 할당하는 실시 예를 설명하기 위한 도면이다.
도 9는 코어가 4개일 때 논리 블록 어드레스가 할당된 코어를 나타내는 비트맵을 설명하기 위한 도면이다.
도 10은 비트맵 저장부로부터 비트맵을 수신한 이후, 논리 블록 어드레스를 균등하게 할당하는 실시 예를 설명하기 위한 도면이다.
도 11은 비트맵 저장부로부터 비트맵을 수신한 이후, 논리 블록 어드레스를 균등하게 할당하는 다른 실시 예를 설명하기 위한 도면이다.
도 12는 호스트로부터 읽기 요청을 수신한 경우, 논리 블록 어드레스를 코어에 할당하는 방법을 설명하기 위한 도면이다.
도 13은 가비지 컬렉션을 수행하는 경우 논리 블록 어드레스를 코어에 할당하는 방법을 설명하기 위한 도면이다.
도 14는 멀티 코어간에 논리 블록 어드레스를 출력하는 방법을 설명하기 위한 도면이다.
도 15는 가비지 컬렉션 수행 후, 비트맵 저장부에 저장된 비트맵을 설명하기 위한 도면이다.
도 16은 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 17은 도 16의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 18은 도 17의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 19는 도 17의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 20은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 21은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 22는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 23은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 24는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
메모리 컨트롤러(200)는 복수의 메모리 장치들을 제어할 수 있다. 복수의 메모리 장치들을 제어하기 위해, 메모리 컨트롤러(200)에 복수의 코어들이 포함될 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(210)를 포함할 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 요청(Request) 및 논리 블록 어드레스(Logical Blcok Address, LBA)를 수신할 수 있다. 호스트(300)로부터 수신되는 요청은 쓰기 요청(WRITE_REQ) 또는 읽기 요청(READ_REQ)일 수 있다. 호스트(300)로부터 수신되는 논리 블록 어드레스(LBA)는 쓰기 요청(WRITE_REQ) 또는 읽기 요청(READ_REQ)에 대응하는 어드레스일 수 있다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다.
호스트 인터페이스(210)는 호스트(300)로부터 요청 및 요청에 대응하는 논리 블록 어드레스를 수신한 후, 호스트(300)로부터 수신된 요청에 대응하는 동작을 수행할 수 있다.
실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스를 프로세서부(230)에 출력할 수 있다. 호스트 인터페이스(210)는 비트맵 저장부(220)로부터 비트맵(Bitmap)을 수신하여, 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스를 할당할 코어를 결정할 수 있다. 즉, 호스트 인터페이스(210)는 비트맵 저장부(220)로부터 수신된 비트맵(Bitmap)을 참조할 수 있다.
호스트 인터페이스(210)는 비트맵(Bitmap)을 참조한 참조 결과를 기초로 논리 블록 어드레스를 할당할 코어를 결정할 수 있다. 즉, 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로 복수의 코어들 중 어느 하나를 논리 블록 어드레스를 할당할 코어로 결정할 수 있다.
호스트 인터페이스(210)가 호스트(300)로부터 수신된 논리 블록 어드레스를 할당하는 것은, 논리 블록 어드레스에 대응하는 요청을 프로세서부(230)에 포함된 복수의 코어들 중 어느 하나의 코어에 할당하는 것일 수 있다.
구체적으로, 호스트 인터페이스(210)는 복수의 코어들에 할당된 논리 블록 어드레스들의 수에 따라, 호스트(300)로부터 수신된 논리 블록 어드레스를 할당할 코어를 결정할 수 있다. 논리 블록 어드레스를 할당할 코어가 결정되면, 호스트 인터페이스(210)는 결정된 코어에 논리 블록 어드레스를 출력할 수 있다.
메모리 컨트롤러(200)는 비트맵 저장부(220)를 포함할 수 있다. 비트맵 저장부(220)는 비트맵(Bitmap)을 저장할 수 있다. 비트맵(Bitmap)은 논리 블록 어드레스에 대응하는 비트값을 포함할 수 있다. 논리 블록 어드레스에 대응하는 비트값은 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스가 할당된 코어를 나타낼 수 있다. 즉, 비트맵 저장부(220)는 복수의 코어들 중 어느 하나를 나타내는 비트값을 저장할 수 있다.
실시 예에서, 비트맵 저장부(220)는 호스트 인터페이스(210)로부터 코어 정보(CORE_INF)를 수신하여 비트맵(Bitmap)에 포함된 비트값을 변경할 수 있다. 코어 정보(CORE_INF)는 논리 블록 어드레스가 할당된 코어에 관한 정보를 포함할 수 있다. 비트맵(Bitmap)은 호스트 인터페이스(210)가 호스트(300)로부터 논리 블록 어드레스를 수신하기 전에 수신된 논리 블록 어드레스들이 복수의 코어들에 할당된 상태를 나타낼 수 있다.
메모리 컨트롤러(200)는 프로세서부(230)를 포함할 수 있다. 프로세서부(230)는 적어도 하나의 코어를 포함할 수 있다. 코어는 메모리 장치(100)를 제어할 수 있다. 실시 예에서, 코어의 수가 복수개인 경우, 복수의 코어들 각각은 복수의 메모리 장치들을 제어할 수 있다.
프로세서부(230)에 포함된 코어는 호스트 인터페이스(210)로부터 논리 블록 어드레스를 수신하여, 논리 블록 어드레스(LBA)와 물리 블록 어드레스(Physical Blcok Address, PBA) 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성할 수 있다. 프로세서부(230)는 맵핑 정보를 생성한 후, 논리 블록 어드레스에 대응하는 물리 블록 어드레스(PBA)를 출력할 수 있다. 물리 블록 어드레스(PBA)는 복수의 메모리 장치들 중 어느 하나의 장치에 포함된 메모리 블록의 위치를 나타낼 수 있다. 즉, 물리 블록 어드레스(PBA)는 물리 페이지를 나타내는 물리 어드레스(Physical Address, PA)일 수 있다.
메모리 컨트롤러(200)는 메모리 인터페이스(240)를 포함할 수 있다. 메모리 인터페이스(240)는 프로세서부(230)로부터 물리 블록 어드레스(PBA)를 수신할 수 있다. 메모리 인터페이스(240)는 수신된 물리 블록 어드레스(PBA)를 메모리 장치(100)로 출력할 수 있다. 메모리 인터페이스(240)는 복수의 메모리 장치들과 연결될 수 있다. 따라서, 메모리 인터페이스(240)는 복수의 메모리 장치들 중 프로세서부(230)로부터 수신된 물리 블록 어드레스(PBA)에 대응하는 메모리 장치(100)에 물리 블록 어드레스(PBA)를 출력할 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장 층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장 층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 설정된 동작 전압으로 프로그램 동작 또는 소거 동작을 수행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 맵핑 정보를 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 종래 논리 블록 어드레스를 멀티 코어에 할당하는 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 호스트 인터페이스(210)는 수신된 논리 블록 어드레스들을 프로세서부(230)에 출력할 수 있다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다.
제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)는 이븐 어드레스(Even LBA)일 수 있다. 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1) 및 제7 논리 블록 어드레스(LBA7)는 오드 어드레스(Odd LBA)일 수 있다. 즉, 논리 블록 어드레스의 번호가 짝수 인지 또는 홀수인지에 따라, 논리 블록 어드레스는 이븐 어드레스(Even LBA) 또는 오드 어드레스(Odd LBA)일 수 있다.
종래에 호스트 인터페이스(210)는 논리 블록 어드레스가 이븐 어드레스(Even LBA)인지 또는 오드 어드레스(Odd LBA)인지에 따라 프로세서부(230)에 포함된 코어들 중 어느 하나의 코어에 논리 블록 어드레스를 할당하였다. 구체적으로, 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1) 및 제7 논리 블록 어드레스(LBA7)는 오드 어드레스(Odd LBA)이므로, 호스트 인터페이스(210)는 오드 어드레스(Odd LBA)에 대응하는 제0 코어(CORE0)에 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1) 및 제7 논리 블록 어드레스(LBA7)를 할당하였다. 또, 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)가 이븐 어드레스(Even LBA)이기 때문에, 호스트 인터페이스(210)는 이븐 어드레스(Even LBA)에 대응하는 제1 코어(CORE1)에 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 할당하였다. 프로세서부(230)는 호스트 인터페이스(210)로부터 논리 블록 어드레스를 수신하면, 논리 블록 어드레스와 물리 블록 어드레스(PBA) 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성하였다.
그러나, 종래에 논리 블록 어드레스를 코어에 할당하는 방식은, 논리 블록 어드레스의 번호에 의존한다는 문제점이 있었다. 즉, 호스트(300)로부터 이븐 어드레스(Even LBA) 또는 오드 어드레스(Odd LBA)만 수신하는 경우, 한 쪽 코어에서만 맵핑 정보를 생성하는 문제가 발생하였다. 따라서, 한 쪽 코어에서만 동작을 수행하여, 한쪽 코어에 관리하는 메모리 장치들의 사용량이 증가한다는 문제가 있었다.
실시 예에서, 호스트(300)로부터 수신된 논리 블록 어드레스들 중 오드 어드레스(Odd LBA)들의 수가 많이 때문에, 제0 코어(CORE0)가 관리하는 메모리 장치들의 사용량이 증가하는 문제점이 발생할 수 있다.
또, 한쪽 코어에 편중되어 맵핑 정보를 생성하는 경우, 한쪽 코어에 속한 메모리 장치들의 프로그램 및 소거 사이클이 증가하게 되어, 전체적인 메모리 장치들의 성능이 저하될 수 있었다. 즉, 복수의 코어들간 논리 블록 어드레스를 균등하게 할당하는 것이 불가능하여, 메모리 장치들의 성능이 저하되었다.
따라서, 복수의 코어들 간 논리 블록 어드레스를 균등하게 분배할 필요가 있었다.
도 3은 도 1의 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 컨트롤러(200)는 호스트 인터페이스(210), 비트맵 저장부(220), 프로세서부(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 다른 실시 예에서, 호스트 인터페이스(210)는 비트맵 저장부(220)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트(300)로부터 요청 및 논리 블록 어드레스를 수신할 수 있다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다.
실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 쓰기 요청(WRITE_REQ) 및 쓰기 요청(WRITE_REQ)에 대응하는 논리 블록 어드레스를 수신할 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 수신된 쓰기 요청(WRITE_REQ)에 대응하는 동작을 수행하기 위해, 논리 블록 어드레스를 프로세서부(230)에 출력할 수 있다.
호스트(300)는 인터페이스는 논리 블록 어드레스를 프로세서부(230)에 출력하기 전, 비트맵 저장부(220)로부터 비트맵(Bitmap)을 수신할 수 있다. 비트맵(Bitmap)은 논리 블록 어드레스에 대응하는 비트값을 포함할 수 있다. 비트값은 프로세서부(230)에 포함된 복수의 코어들 중 각 논리 블록 어드레스가 할당된 코어에 따라 결정될 수 있다. 즉, 각 논리 블록 어드레스에 대응하는 비트값은 논리 블록 어드레스가 할당된 코어가 동일하면 동일한 값이 될 수 있다. 결과적으로, 비트맵(Bitmap)은 논리 블록 어드레스들이 복수의 코어들에 할당된 상태를 나타낼 수 있다.
호스트 인터페이스(210)는 비트맵 저장부(220)로부터 수신된 비트맵(Bitmap)을 참조할 수 있다. 호스트 인터페이스(210)는 비트맵(Bitmap)을 참조한 참조 결과를 기초로 논리 블록 어드레스를 할당할 코어를 결정할 수 있다. 즉, 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로 복수의 코어들 중 어느 하나를 논리 블록 어드레스를 할당할 코어로 결정할 수 있다.
호스트 인터페이스(210)가 호스트(300)로부터 수신된 논리 블록 어드레스를 할당하는 것은, 논리 블록 어드레스에 대응하는 요청을 프로세서부(230)에 포함된 복수의 코어들 중 어느 하나의 코어에 할당하는 것일 수 있다.
구체적으로, 호스트 인터페이스(210)는 비트맵 저장부(220)로부터 비트맵(Bitmap)을 수신하여, 논리 블록 어드레스들이 복수의 코어들에 할당된 상태를 판단할 수 있다. 즉, 호스트 인터페이스(210)는 비트맵 저장부(220)로부터 수신된 비트맵(Bitmap)을 기초로, 복수의 코어들 각각에 할당된 논리 블록 어드레스의 수를 판단할 수 있다. 결과적으로, 호스트 인터페이스(210)는 비트맵(Bitmap)에 포함된 서로 다른 비트값들의 수가 균등한지 여부를 판단할 수 있다.
호스트 인터페이스(210)는 기 설정된 할당 비율 및 프로세서부(230)에 포함된 복수의 코어들 각각에 할당된 논리 블록 어드레스의 수를 기초로 복수의 코어들 중 호스트(300)로부터 수신된 논리 블록 어드레스를 할당할 코어를 결정할 수 있다. 기 설정된 할당 비율은 복수의 코어들 각각에 연결된 적어도 하나의 메모리 장치의 수를 기초로 결정될 수 있다. 프로세서부(230)에 포함된 복수의 코어들 각각에 할당된 논리 블록 어드레스의 수는 비트맵(Bitmap)에 포함된 서로 다른 비트값들의 개수에 따라 결정될 수 있다. 즉, 호스트 인터페이스(210)는 복수의 메모리 장치들 중 복수의 코어들 각각에 대응하여 연결된 메모리 장치의 수를 기초로 기 설정된 할당 비율을 결정할 수 있다.
실시 예에서, 복수의 코어들에 연결된 메모리 장치들의 수가 동일한 경우, 복수의 코어들에 할당되는 논리 블록 어드레스의 수는 동일할 수 있다. 다른 실시 예에서, 복수의 코어들에 연결된 메모리 장치들의 수가 다른 경우, 복수의 코어들에 할당되는 논리 블록 어드레스의 수는 메모리 장치들의 수의 비에 따라 결정될 수 있다.
호스트 인터페이스(210)는 복수의 코어들 중 논리 블록 어드레스를 할당할 코어를 결정하면, 논리 블록 어드레스를 할당할 코어에 대한 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다.
다른 실시 예에서, 프로세서부(230)에 포함된 복수의 코어들 중 어느 하나의 동작이 중단되면, 호스트 인터페이스(210)는 논리 블록 어드레스를 복수의 코어들 중 동작이 중단된 코어를 제외한 나머지 코어들에 할당할 수 있다. 이 후, 동작이 중단된 코어가 다시 동작을 시작하면, 비트맵 저장부(220)로부터 다시 비트맵(Bitmap)을 수신하여, 복수의 코어들 중 어느 하나의 코어에 논리 블록 어드레스를 할당할 수 있다.
비트맵 저장부(220)는 비트맵(Bitmap)을 저장할 수 있다. 비트맵(Bitmap)은 호스트(300)로부터 수신된 논리 블록 어드레스들 각각에 대응하는 비트값들을 포함할 수 있다. 비트맵 저장부(220)는 복수의 코어들 중 어느 하나를 나타내는 비트값을 저장할 수 있다.
비트값은 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스들이 할당된 코어에 따라 결정될 수 있다. 또, 비트값은 복수의 코어들의 수에 따라 결정될 수 있다. 즉, 비트맵 저장부(220)는 복수의 코어들의 수에 따라 복수의 코어들 중 어느 하나에 대응하는 비트값을 결정할 수 있다.
결과적으로, 복수의 코어들 중 논리 블록 어드레스들이 할당된 코어가 동일한 경우, 논리 블록 어드레스들에 대응하는 비트값들은 동일할 수 있다.
비트맵 저장부(220)는 호스트 인터페이스(210)로부터 코어 정보(CORE_INF)를 수신할 수 있다. 코어 정보(CORE_INF)는 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스가 할당된 코어에 대한 정보를 포함할 수 있다.
비트맵 저장부(220)는 코어 정보(CORE_INF)를 수신하여, 논리 블록 어드레스에 대응하는 비트값을 논리 블록 어드레스가 할당된 코어를 나타내는 값으로 변경할 수 있다. 즉, 비트맵 저장부(220)는 논리 블록 어드레스가 할당된 코어에 대한 정보를 포함하는 비트맵(Bitmap)을 저장할 수 있다.
호스트 인터페이스(210)가 호스트(300)로부터 쓰기 요청(WRITE_REQ) 및 논리 블록 어드레스를 수신하면, 비트맵 저장부(220)는 저장된 비트맵(Bitmap)을 호스트 인터페이스(210)에 출력할 수 있다. 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로, 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스를 출력할 코어를 결정할 수 있다.
프로세서부(230)는 적어도 하나의 코어를 포함할 수 있다. 코어는 논리 블록 어드레스와 물리 블록 어드레스(PBA) 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성할 수 있다. 실시 예에서, 프로세서부(230)는 복수의 코어들을 포함할 수 있다.
프로세서부(230)는 호스트 인터페이스(210)로부터 논리 블록 어드레스를 수신할 수 있다. 프로세서부(230)는 호스트 인터페이스(210)가 결정한 코어에 논리 블록 어드레스를 할당할 수 있다.
프로세서부(230)는 맵핑 정보를 생성한 후, 논리 블록 어드레스에 대응하는 물리 블록 어드레스(PBA)를 출력할 수 있다. 물리 블록 어드레스(PBA)는 복수의 메모리 장치들 중 어느 하나의 장치에 포함된 메모리 블록의 위치를 나타낼 수 있다. 또는, 하나의 메모리 장치(100)에 포함된 복수의 다이들 중 어느 하나의 다이의 위치를 나타낼 수 있다. 즉, 물리 블록 어드레스(PBA)는 물리 페이지를 나타내는 물리 어드레스(Physical Address, PA)일 수 있다.
메모리 인터페이스(240)는 프로세서부(230)로부터 물리 블록 어드레스(PBA)를 수신할 수 있다. 메모리 인터페이스(240)는 물리 블록 어드레스(PBA)를 메모리 장치(100)로 출력할 수 있다. 메모리 장치(100)는 물리 블록 어드레스(PBA)를 수신하여 호스트(300)의 요청에 대응하는 동작을 수행할 수 있다. 실시 예에서, 호스트(300)로부터 수신된 요청은 쓰기 요청(WRITE_REQ)이므로, 호스트(300)로부터 물리 블록 어드레스(PBA)와 함께 수신된 데이터를 해당 물리 블록 어드레스(PBA)에 프로그램할 수 있다.
메모리 인터페이스(240)는 복수의 채널을 통해 복수의 메모리 장치들 또는 복수의 다이들에 연결될 수 있다. 복수의 다이들은 복수의 메모리 장치들 또는 하나의 메모리 장치(100)에 포함된 메모리 셀들을 포함할 수 있다. 메모리 인터페이스(240)는 프로세서부(230)로부터 수신된 물리 블록 어드레스(PBA)를 채널에 연결된 복수의 메모리 장치들 중 어느 하나 또는 복수의 다이들 중 어느 하나에 출력할 수 있다.
도 4는 복수의 채널을 통해 연결된 복수의 다이들을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 인터페이스(240)는 제1 내지 제8 채널(CH1~CH8)을 통해 제1 내지 제8 다이(DIE1~DIE8)에 연결될 수 있다. 도 4에서, 제1 내지 제4 채널(CH1~CH4)은 메모리 인터페이스(240)를 통해 제0 코어(CORE0)와 연결되고, 제5 내지 제8 채널(CH5~CH8)은 메모리 인터페이스(240)를 통해 제1 코어(CORE1)와 연결된 것으로 가정한다. 프로세서부(230)는 제0 코어(CORE0) 및 제1 코어(CORE1)로 구성되는 것으로 가정한다.
실시 예에서, 제1 채널(CH1)은 제1 다이(DIE1), 제2 채널(CH2)은 제2 다이(DIE2), 제3 채널(CH3)은 제3 다이(DIE3), 제4 채널(CH4)은 제4 다이(DIE4), 제5 채널(CH5)은 제5 다이(DIE5), 제6 채널(CH6)은 제6 다이(DIE6), 제7 채널(CH7)은 제7 다이(DIE7), 제8 채널(CH8)은 제8 다이(DIE8)에 각각 연결될 수 있다.
실시 예에서, 제1 내지 제4 다이(DIE1~DIE4)는 하나의 메모리 장치(100) 또는 복수의 메모리 장치들에 포함될 수 있다. 또, 제5 내지 제8 다이(DIE5~DIE8)는 하나의 메모리 장치(100) 또는 복수의 메모리 장치들에 포함될 수 있다.
도 4에서, 제1 내지 제8 다이(DIE1~DIE8)는 복수의 메모리 장치들에 포함된 것으로 가정한다. 즉, 제1 다이(DIE1)는 제1 메모리 장치, 제2 다이(DIE2)는 제2 메모리 장치, 제3 다이(DIE3)는 제3 메모리 장치, 제4 다이(DIE4)는 제4 메모리 장치, 제5 다이(DIE5)는 제5 메모리 장치, 제6 다이(DIE6)는 제6 메모리 장치, 제7 다이(DIE7)는 제7 메모리 장치, 제8 다이(DIE8)는 제8 메모리 장치에 각각 포함된 것으로 가정한다.
메모리 인터페이스(240)는 프로세서부(230)에 포함된 제0 코어(CORE0) 및 제1 코어(CORE1)에 연결될 수 있다(미도시). 따라서, 호스트 인터페이스(210)로부터 수신된 논리 블록 어드레스가 제0 코어(CORE0)로 할당된 경우, 메모리 인터페이스(240)는 프로세서부(230)로부터 수신된 물리 블록 어드레스(PBA)를 제1 내지 제4 다이(DIE1~DIE4) 중 어느 하나에 출력할 수 있다. 호스트 인터페이스(210)로부터 수신된 논리 블록 어드레스가 제1 코어(CORE1)로 할당된 경우, 메모리 인터페이스(240)는 프로세서부(230)로부터 수신된 물리 블록 어드레스(PBA)를 제5 내지 제8 다이(DIE5~DIE8) 중 어느 하나에 출력할 수 있다.
실시 예에서, 프로세서부(230)에 포함된 복수의 코어들 각각이 메모리 인터페이스(240)를 통해 연결된 다이의 수에 따라, 호스트 인터페이스(210)가 복수의 코어들 각각에 할당하는 논리 블록 어드레스의 수가 결정될 수 있다. 도 4에서, 프로세서부(230)에 포함된 복수의 코어들 중 제0 코어(CORE0)에 연결된 다이들의 개수는 4개이고, 제1 코어(CORE1)에 연결된 다이들의 개수는 4개이므로, 호스트(300)의 인터페이스가 제0 코어(CORE0) 및 제1 코어(CORE1)에 할당하는 논리 블록 어드레스의 수는 동일하게 결정될 수 있다.
다른 실시 예에서, 메모리 인터페이스(240)를 통해 복수의 코어들 각각에 연결된 다이의 수가 동일하지 않은 경우, 호스트 인터페이스(210)는 각 코어에 연결된 다이들의 개수를 기초로 논리 블록 어드레스를 할당할 수 있다. 즉, 각 코어에 연결된 다이들의 개수비에 따라 논리 블록 어드레스를 할당할 수 있다.
도 5는 논리 블록 어드레스를 멀티 코어에 균등하게 할당하는 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 호스트 인터페이스(210)는 수신된 논리 블록 어드레스들을 프로세서부(230)에 출력할 수 있다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다.
도 5에서, 프로세서부(230)는 제0 코어(CORE0) 및 제1 코어(CORE1)를 포함할 수 있다. 즉, 프로세서부(230)는 멀티 코어를 포함할 수 있다. 다른 실시 예에서, 프로세서부(230)가 포함하는 코어들의 수는 다양할 수 있다. 도 5에서, 메모리 인터페이스(240)를 통해 각 코어에 연결된 다이들의 수는 동일한 것으로 가정한다. 각 코어는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성할 수 있다.
실시 예에서, 호스트 인터페이스(210)가 처음으로 수신한 논리 블록 어드레스는 제5 논리 블록 어드레스(LBA5)일 수 있다. 또는, 호스트 인터페이스(210)가 제5 논리 블록 어드레스(LBA5)를 수신하기 전에 호스트(300)로부터 수신된 어드레스들이 제0 코어(CORE0) 및 제1 코어(CORE1)에 균등하게 할당될 수 있다.
도 5는, 호스트 인터페이스(210)가 처음으로 논리 블록 어드레스를 수신하거나, 제5 논리 블록 어드레스(LBA5)를 수신하기 전, 제0 코어(CORE0) 및 제1 코어(CORE1)에 논리 블록 어드레스들이 균등하게 할당된 이후 제5 논리 블록 어드레스(LBA5)를 수신한 경우를 나타낼 수 있다.
실시 예에서, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 수 있다. 즉, 제0 코어(CORE0)는 논리 블록 어드레스의 할당이 시작되는 시작 코어일 수 있다.
호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당한 이후, 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 수 있다. 구체적으로, 메모리 인터페이스(240)를 통해 제0 코어(CORE0) 및 제1 코어(CORE1)에 연결된 다이들의 수가 동일하기 때문에, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스들 중 어느 하나를 제0 코어(CORE0)에 할당하면, 제0 코어(CORE0)에 할당한 이후에 코어에 할당해야 할 논리 블록 어드레스를 제1 코어(CORE1)에 할당할 수 있다.
이와 같은 순서로, 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당하면, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 수 있다. 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당하면, 호스트 인터페이스(210)는 제1 논리 블록 어드레스(LBA1)를 제0 코어(CORE0)에 할당할 수 있다. 제1 논리 블록 어드레스(LBA1)를 제0 코어(CORE0)에 할당하면, 호스트 인터페이스(210)는 제7 논리 블록 어드레스(LBA7)를 제1 코어(CORE1)에 할당할 수 있다. 제7 논리 블록 어드레스(LBA7)를 제1 코어(CORE1)에 할당하면, 호스트 인터페이스(210)는 제6 논리 블록 어드레스(LBA6)를 제0 코어(CORE0)에 할당할 수 있다. 제6 논리 블록 어드레스(LBA6)를 제0 코어(CORE0)에 할당하면, 호스트 인터페이스(210)는 제2 논리 블록 어드레스(LBA2)를 제1 코어(CORE1)에 할당할 수 있다.
결과적으로, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스를 복수의 코어들에 균등하게 할당할 수 있다. 따라서, 호스트 인터페이스(210)는 논리 블록 어드레스가 이븐 어드레스(Even LBA)인지 오드 어드레스(Odd LBA)인지와 관계없이, 기 설정된 할당 비율에 따라 논리 블록 어드레스를 복수의 코어들 중 어느 하나에 할당할 수 있다.
도 6은 논리 블록 어드레스가 할당된 코어를 나타내는 비트맵을 설명하기 위한 도면이다.
도 6을 참조하면, 첫번째 열은 호스트(300)로부터 수신된 논리 블록 어드레스들을 나타낸다. 두번째 열은 각 논리 블록 어드레스에 대응하는 비트값들을 포함하는 비트맵(Bitmap)을 나타낸다. 비트맵(Bitmap)에 포함된 비트값들 중 “0”은 논리 블록 어드레스가 제0 코어(CORE0)에 할당되는 것을 나타낸다고 가정한다. 또, 비트맵(Bitmap)에 포함된 비트값들 중 “1”은 논리 블록 어드레스가 제1 코어(CORE1)에 할당되는 것을 나타낸다고 가정한다. 비트맵(Bitmap)에 포함된 비트값들은 프로세서부(230)에 포함된 복수의 코어들의 수에 따라 결정될 수 있다.
도 6에서, 호스트 인터페이스(210)는 호스트(300)로부터 제0 내지 제9 논리 블록 어드레스(LBA0~LBA9)를 수신하는 것으로 가정한다. 다른 실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 더 많은 수의 논리 블록 어드레스들을 수신할 수 있다.
도 5 및 도 6을 참조하면, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 도 6은, 도 5에서 호스트 인터페이스(210)가 호스트(300)로부터 수신된 논리 블록 어드레스들을 프로세서부(230)에 포함된 제0 코어(CORE0) 및 제1 코어(CORE1) 중 어느 하나에 할당할 것을 결정한 이후 비트맵(Bitmap)에 저장된 비트값들이 변경되는 과정을 나타낸다.
실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스들을 할당할 코어를 결정하면, 비트맵 저장부(220)에 코어 정보(CORE_INF)를 출력할 수 있다. 코어 정보(CORE_INF)는 논리 블록 어드레스들이 할당되는 코어에 대한 정보를 포함할 수 있다. 비트맵 저장부(220)는 호스트 인터페이스(210)로부터 수신된 코어 정보(CORE_INF)를 기초로 비트맵(Bitmap)에 포함된 비트값을 변경할 수 있다.
먼저, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 것을 결정할 수 있다. 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 것을 결정하면, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)가 할당되는 코어에 대한 정보를 포함하는 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다. 비트맵 저장부(220)는 코어 정보(CORE_INF)를 수신하여, 제5 논리 블록 어드레스(LBA5)에 대응하는 비트값을 “0”으로 변경할 수 있다.
제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 것을 결정한 후, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 것을 결정할 수 있다. 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 것을 결정하면, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3)가 할당되는 코어에 대한 정보를 포함하는 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다. 비트맵 저장부(220)는 코어 정보(CORE_INF)를 수신하여, 제3 논리 블록 어드레스(LBA3)에 대응하는 비트값을 “1”로 변경할 수 있다.
제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 것을 결정한 후, 호스트 인터페이스(210)는 제1 논리 블록 어드레스(LBA1)를 제0 코어(CORE0)에 할당할 것을 결정할 수 있다. 제1 논리 블록 어드레스(LBA1)를 제0 코어(CORE0)에 할당할 것을 결정하면, 호스트 인터페이스(210)는 제1 논리 블록 어드레스(LBA1)가 할당되는 코어에 대한 정보를 포함하는 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다. 비트맵 저장부(220)는 코어 정보(CORE_INF)를 수신하여, 제1 논리 블록 어드레스(LBA1)에 대응하는 비트값을 “0”으로 변경할 수 있다.
위와 같은 방식으로 제7 논리 블록 어드레스(LBA7)에 대응하는 비트값은 “1”로, 제6 논리 블록 어드레스(LBA6)에 대응하는 비트값은 “0”으로, 제2 논리 블록 어드레스(LBA2)에 대응하는 비트값은 “1”로 변경될 수 있다.
도 7은 각 코어에 연결된 다이들의 수가 다를 때, 논리 블록 어드레스를 균등하게 할당하는 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 호스트 인터페이스(210)는 수신된 논리 블록 어드레스들을 프로세서부(230)에 출력할 수 있다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다.
도 7에서, 프로세서부(230)는 제0 코어(CORE0) 및 제1 코어(CORE1)를 포함할 수 있다. 즉, 프로세서부(230)는 멀티 코어를 포함할 수 있다. 다른 실시 예에서, 프로세서부(230)가 포함하는 코어들의 수는 다양할 수 있다. 도 7에서, 메모리 인터페이스(240)를 통해 각 코어에 연결된 다이들의 수는 상이할 수 있다. 도 7에서 제0 코어(CORE0)에 연결된 다이들의 수는 제1 코어(CORE1)에 연결된 다이들의 수의 2배인 것으로 가정한다. 또, 호스트 인터페이스(210)가 제5 논리 블록 어드레스(LBA5)를 수신하기 전에 제0 코어(CORE0)에 할당된 논리 블록 어드레스들의 수는 제1 코어(CORE1)에 할당된 논리 블록 어드레스들의 수의 2배로, 각 코어에 연결된 다이들을 기초로 균등하게 할당된 것으로 가정한다.
각 코어는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성할 수 있다.
실시 예에서, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 수 있다. 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당한 이후, 제3 논리 블록 어드레스(LBA3)를 제0 코어(CORE0)에 할당할 수 있다. 구체적으로, 메모리 인터페이스(240)를 통해 제0 코어(CORE0)에 연결된 다이들의 수가 제1 코어(CORE1)에 연결된 다이들의 수의 2배이므로, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스들 중 2개의 논리 블록 어드레스들을 제0 코어(CORE0)에 할당한 이후, 1개의 논리 블록 어드레스를 제1 코어(CORE1)에 할당할 수 있다.
이와 같은 순서로, 제5 및 제3 논리 블록 어드레스(LBA5, LBA3)를 제0 코어(CORE0)에 할당하면, 호스트 인터페이스(210)는 제1 논리 블록 어드레스(LBA1)는 제1 코어(CORE1)에 할당할 수 있다. 제1 논리 블록 어드레스(LBA1)를 제1 코어(CORE1)에 할당하면, 호스트 인터페이스(210)는 제7 및 제6 논리 블록 어드레스(LBA7, LBA6)를 제0 코어(CORE0)에 할당할 수 있다. 제7 및 제6 논리 블록 어드레스(LBA7, LBA6)를 제0 코어(CORE0)에 할당하면, 호스트 인터페이스(210)는 제2 논리 블록 어드레스(LBA2)를 제1 코어(CORE1)에 할당할 수 있다.
도 8은 코어가 4개일 때 논리 블록 어드레스를 균등하게 할당하는 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 호스트 인터페이스(210)는 수신된 논리 블록 어드레스들을 프로세서부(230)에 출력할 수 있다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다.
도 8에서, 프로세서부(230)는 제0 내지 제3 코어(CORE0~CORE3)를 포함할 수 있다. 다른 실시 예에서, 프로세서부(230)는 더 많은 수의 코어들을 포함할 수 있다. 도 8에서, 메모리 인터페이스(240)를 통해 각 코어에 연결된 다이들의 수는 동일한 것으로 가정한다. 각 코어는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성할 수 있다.
도 8은, 호스트 인터페이스(210)가 처음으로 논리 블록 어드레스를 수신하거나, 제5 논리 블록 어드레스(LBA5)를 수신하기 전, 제0 내지 제3 코어(CORE0~CORE3)에 논리 블록 어드레스들이 균등하게 할당된 이후 제5 논리 블록 어드레스(LBA5)를 수신한 경우를 나타낼 수 있다.
실시 예에서, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 수 있다. 즉, 제0 코어(CORE0)는 논리 블록 어드레스의 할당이 시작되는 시작 코어일 수 있다.
호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당한 이후, 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 수 있다. 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당한 이후, 제1 논리 블록 어드레스(LBA1)를 제2 코어(CORE2)에 할당할 수 있다. 호스트 인터페이스(210)는 제1 논리 블록 어드레스(LBA1)를 제2 코어(CORE2)에 할당한 이후, 제7 논리 블록 어드레스(LBA7)를 제3 코어(CORE3)에 할당할 수 있다.
구체적으로, 메모리 인터페이스(240)를 통해 제0 내지 제3 코어(CORE0~CORE3)에 연결된 다이들의 수가 동일하기 때문에, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스들을 제0 내지 제3 코어(CORE0~CORE3)에 순차적으로 할당할 수 있다.
실시 예에서, 제7 논리 블록 어드레스(LBA7)를 제3 코어(CORE3)에 할당한 후, 다시 제0 코어(CORE0)부터 논리 블록 어드레스가 할당될 수 있다. 따라서, 호스트 인터페이스(210)는 제7 논리 블록 어드레스(LBA7)를 제3 코어(CORE3)에 할당한 후, 제6 논리 블록 어드레스(LBA6)를 제0 코어(CORE0)에 할당할 수 있다. 호스트 인터페이스(210)는 제6 논리 블록 어드레스(LBA6)를 제0 코어(CORE0)에 할당한 후, 제2 논리 블록 어드레스(LBA2)를 제1 코어(CORE1)에 할당할 수 있다.
실시 예에서, 제2 논리 블록 어드레스(LBA2)를 제0 코어(CORE0)에 할당한 후, 호스트 인터페이스(210)로부터 수신되는 논리 블록 어드레스들은 제1 코어(CORE1)부터 순차적으로 할당될 수 있다. 즉, 호스트(300)로부터 수신되는 논리 블록 어드레스들은 이븐 어드레스(Even LBA)인지 오드 어드레스(Odd LBA)인지와 관계없이 제0 내지 제3 코어(CORE0~CORE3)에 균등하게 할당될 수 있다.
도 9는 코어가 4개일 때 논리 블록 어드레스가 할당된 코어를 나타내는 비트맵을 설명하기 위한 도면이다.
도 9를 참조하면, 첫번째 열은 호스트(300)로부터 수신된 논리 블록 어드레스들을 나타낸다. 두번째 열은 각 논리 블록 어드레스에 대응하는 비트값들을 포함하는 비트맵(Bitmap)을 나타낸다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다.
도 9에서, 비트맵(Bitmap)에 포함된 비트값들 중 “00”은 논리 블록 어드레스가 제0 코어(CORE0)에 할당되는 것을 나타낸다고 가정한다. 비트맵(Bitmap)에 포함된 비트값들 중 “01”은 논리 블록 어드레스가 제1 코어(CORE1)에 할당되는 것을 나타낸다고 가정한다. 비트맵(Bitmap)에 포함된 비트값들 중 “11”은 논리 블록 어드레스가 제2 코어(CORE2)에 할당되는 것을 나타낸다고 가정한다. 또, 비트맵(Bitmap)에 포함된 비트값들 중 “10”은 논리 블록 어드레스가 제1 코어(CORE1)에 할당되는 것을 나타낸다고 가정한다. 논리 블록 어드레스가 할당된 코어를 나타내는 비트값은 위 값들외에 다양하게 설정될 수 있다. 또, 비트맵(Bitmap)에 포함된 비트값들은 프로세서부(230)에 포함된 복수의 코어들의 수에 따라 결정될 수 있다. 즉, 비트맵 저장부(220)는 복수의 코어들의 수에 따라 복수의 코어들 중 어느 하나에 대응하는 비트값을 결정할 수 있다.
도 9에서, 호스트 인터페이스(210)는 호스트(300)로부터 제0 내지 제9 논리 블록 어드레스(LBA0~LBA9)를 수신하는 것으로 가정한다. 다른 실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 더 많은 수의 논리 블록 어드레스들을 수신할 수 있다.
도 8 및 도 9를 참조하면, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 도 9는, 도 8에서 호스트 인터페이스(210)가 호스트(300)로부터 수신된 논리 블록 어드레스들을 프로세서부(230)에 포함된 제0 내지 제3 코어(CORE0~CORE3) 중 어느 하나에 할당할 것을 결정한 이후 비트맵(Bitmap)에 저장된 비트값들이 변경되는 과정을 나타낸다.
실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스들을 할당할 코어를 결정하면, 비트맵 저장부(220)에 코어 정보(CORE_INF)를 출력할 수 있다. 코어 정보(CORE_INF)는 논리 블록 어드레스들이 할당되는 코어에 대한 정보를 포함할 수 있다. 비트맵 저장부(220)는 호스트 인터페이스(210)로부터 수신된 코어 정보(CORE_INF)를 기초로 비트맵(Bitmap)에 포함된 비트값을 변경할 수 있다.
먼저, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 것을 결정할 수 있다. 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 것을 결정하면, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)가 할당되는 코어에 대한 정보를 포함하는 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다. 비트맵 저장부(220)는 코어 정보(CORE_INF)를 수신하여, 제5 논리 블록 어드레스(LBA5)에 대응하는 비트값을 “00”으로 변경할 수 있다.
제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당할 것을 결정한 후, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 것을 결정할 수 있다. 제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 것을 결정하면, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3)가 할당되는 코어에 대한 정보를 포함하는 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다. 비트맵 저장부(220)는 코어 정보(CORE_INF)를 수신하여, 제3 논리 블록 어드레스(LBA3)에 대응하는 비트값을 “01”로 변경할 수 있다.
제3 논리 블록 어드레스(LBA3)를 제1 코어(CORE1)에 할당할 것을 결정한 후, 호스트 인터페이스(210)는 제1 논리 블록 어드레스(LBA1)를 제2 코어(CORE2)에 할당할 것을 결정할 수 있다. 제1 논리 블록 어드레스(LBA1)를 제2 코어(CORE2)에 할당할 것을 결정하면, 호스트 인터페이스(210)는 제1 논리 블록 어드레스(LBA1)가 할당되는 코어에 대한 정보를 포함하는 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다. 비트맵 저장부(220)는 코어 정보(CORE_INF)를 수신하여, 제1 논리 블록 어드레스(LBA1)에 대응하는 비트값을 “11”로 변경할 수 있다.
제1 논리 블록 어드레스(LBA1)를 제2 코어(CORE2)에 할당할 것을 결정한 후, 호스트 인터페이스(210)는 제7 논리 블록 어드레스(LBA7)를 제3 코어(CORE3)에 할당할 것을 결정할 수 있다. 제7 논리 블록 어드레스(LBA7)를 제3 코어(CORE3)에 할당할 것을 결정하면, 호스트 인터페이스(210)는 제7 논리 블록 어드레스(LBA7)가 할당되는 코어에 대한 정보를 포함하는 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다. 비트맵 저장부(220)는 코어 정보(CORE_INF)를 수신하여, 제7 논리 블록 어드레스(LBA7)에 대응하는 비트값을 “10”으로 변경할 수 있다.
위와 같은 방식으로 이후 수신된 제6 논리 블록 어드레스(LBA6)에 대응하는 비트값은 “00”으로, 제2 논리 블록 어드레스(LBA2)에 대응하는 비트값은 “01”로 변경될 수 있다.
도 10은 비트맵 저장부로부터 비트맵을 수신한 이후, 논리 블록 어드레스를 균등하게 할당하는 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 도 10의 (a)는 호스트(300)로부터 수신된 제4 및 제8 논리 블록 어드레스(LBA4, LBA8)를 제1 코어(CORE1)에 할당한 후 비트맵 저장부(220)에 저장된 비트맵(Bitmap)을 나타낸다. 도 10의 (b)는 제4 및 제8 논리 블록 어드레스(LBA4, LBA8)를 제1 코어(CORE1)에 할당한 후 호스트(300)로부터 수신된 논리 블록 어드레스들을 제0 및 제1 코어(CORE0, CORE1)에 할당하는 방법을 나타낸다. 도 10의 (b)에서 제0 및 제1 코어(CORE0, CORE1)에 각각 연결된 다이들의 수는 동일한 것으로 가정한다. 따라서, 제0 및 제1 코어(CORE0, CORE1)에 할당되어야 할 논리 블록 어드레스의 비율은 1일 수 있다. 제0 및 제1 코어(CORE0, CORE1)에 할당되어야 할 논리 블록 어드레스의 비율은 제0 및 제1 코어(CORE0, CORE1)에 연결된 다이들의 수에 따라 기 설정될 수 있다.
도 10의 (a)는 호스트(300)로부터 논리 블록 어드레스를 수신하기 전에 수신된 논리 블록 어드레스들이 할당된 코어를 나타내는 비트값을 포함하는 비트맵(Bitmap)을 나타낸다. 실시 예에서, 비트맵(Bitmap)에 포함된 비트값들 중 “0”은 논리 블록 어드레스가 제0 코어(CORE0)에 할당되는 것을 나타낸다고 가정한다. 또, 비트맵(Bitmap)에 포함된 비트값들 중 “1”은 논리 블록 어드레스가 제1 코어(CORE1)에 할당되는 것을 나타낸다고 가정한다. 비트맵(Bitmap)에 포함된 비트값들은 프로세서부(230)에 포함된 복수의 코어들의 수에 따라 결정될 수 있다.
실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 수신하기 전에, 제4 논리 블록 어드레스(LBA4) 및 제8 논리 블록 어드레스(LBA8)를 수신할 수 있다. 제4 및 제8 논리 블록 어드레스(LBA4, LBA8)는 프로세서부(230)에 포함된 코어들 중 제1 코어(CORE1)에 할당될 수 있다. 따라서, 제4 및 제8 논리 블록 어드레스(LBA4, LBA8)에 대응하는 비트값들은 “1”일 수 있다.
호스트 인터페이스(210)는 제4 및 제8 논리 블록 어드레스(LBA4, LBA8)를 제1 코어(CORE1)에 할당한 후, 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 논리 블록 어드레스를 수신한 후, 비트맵 저장부(220)로부터 비트맵(Bitmap)을 수신할 수 있다. 호스트 인터페이스(210)는 비트맵(Bitmap)에 포함된 비트값을 기초로 호스트(300)로부터 수신된 논리 블록 어드레스를 할당할 코어를 결정할 수 있다. 즉, 호스트 인터페이스(210)는 비트맵 저장부(220)로부터 수신된 비트맵(Bitmap)을 참조할 수 있다. 호스트 인터페이스(210)는 비트맵(Bitmap)을 참조한 참조 결과를 기초로 논리 블록 어드레스를 할당할 코어를 결정할 수 있다.
실시 예에서, 제0 및 제1 코어(CORE0, CORE1)에 연결된 다이들의 수가 동일하므로, 제0 및 제1 코어(CORE0, CORE1)에 할당되는 논리 블록 어드레스들의 수는 동일할 수 있다. 그러나, 호스트 인터페이스(210)가 호스트(300)로부터 제5 논리 블록 어드레스(LBA5)를 수신하기 전, 제4 및 제8 논리 블록 어드레스(LBA4, LBA8)가 제1 코어(CORE1)에 할당되었기 때문에, 제0 및 제1 코어(CORE0, CORE1)에 할당된 논리 블록 어드레스들의 수가 균등하지 않을 수 있다. 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 및 제1 코어(CORE0, CORE1) 중 논리 블록 어드레스들이 할당량이 적은 제0 코어(CORE0)에 할당할 수 있다. 즉, 호스트 인터페이스(210)는 복수의 코어들 중 할당된 논리 어드레스들의 수가 가장 적은 코어에 논리 어드레스를 할당할 수 있다.
제0 및 제1 코어(CORE0, CORE1)에 논리 블록 어드레스의 할당된 비율이 1로 될 때까지 호스트 인터페이스(210)는 논리 블록 어드레스를 제0 코어(CORE0)에 할당할 수 있다. 따라서, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당한 후 제3 논리 블록 어드레스(LBA3)를 제0 코어(CORE0)에 할당할 수 있다.
제3 논리 블록 어드레스(LBA3)를 제0 코어(CORE0)에 할당하면, 제0 및 제1 코어(CORE0, CORE1)에 할당된 논리 어드레스들의 비율은 기 설정된 할당 비율인 1로 될 수 있다. 따라서, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3)를 제0 코어(CORE0)에 할당한 후, 제1 논리 블록 어드레스(LBA1)를 할당이 시작되는 시작 코어인 제0 코어(CORE0)에 할당할 수 있다.
제1 논리 블록 어드레스(LBA1)를 제0 코어(CORE0)에 할당한 후, 제0 및 제1 코어(CORE0, CORE1)에 논리 블록 어드레스를 균등하게 할당하기 위해, 호스트 인터페이스(210)는 제2 논리 블록 어드레스(LBA2)를 제1 코어(CORE1)에, 제6 논리 블록 어드레스(LBA6)를 제0 코어(CORE0)에 할당할 수 있다. 이 후, 호스트(300)로부터 수신된 논리 블록 어드레스들은 제0 및 제1 코어(CORE0, CORE1)에 균등하게 할당될 수 있다.
도 11은 비트맵 저장부로부터 비트맵을 수신한 이후, 논리 블록 어드레스를 균등하게 할당하는 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 도 11의 (a)는 호스트(300)로부터 수신된 제4 논리 블록 어드레스(LBA4)를 제1 코어(CORE1)에 할당한 후 비트맵 저장부(220)에 저장된 비트맵(Bitmap)을 나타낸다. 도 11의 (b)는 제4 논리 블록 어드레스(LBA4)를 제1 코어(CORE1)에 할당한 후 호스트(300)로부터 수신된 논리 블록 어드레스들을 제0 및 제1 코어(CORE0, CORE1)에 할당하는 방법을 나타낸다. 도 11의 (b)에서 제0 코어(CORE0)에 연결된 다이들의 수는 제1 코어(CORE1)에 연결된 다이들의 수의 2배인 것으로 가정한다. 따라서, 제0 및 제1 코어(CORE0, CORE1)에 할당되어야 할 논리 블록 어드레스의 비율은 2일 수 있다. 제0 및 제1 코어(CORE0, CORE1)에 할당되어야 할 논리 블록 어드레스의 비율은 제0 및 제1 코어(CORE0, CORE1)에 연결된 다이들의 수에 따라 기 설정될 수 있다.
도 11의 (a)는 호스트(300)로부터 논리 블록 어드레스를 수신하기 전에 수신된 논리 블록 어드레스들이 할당된 코어를 나타내는 비트값을 포함하는 비트맵(Bitmap)을 나타낸다. 실시 예에서, 비트맵(Bitmap)에 포함된 비트값들 중 “0”은 논리 블록 어드레스가 제0 코어(CORE0)에 할당되는 것을 나타낸다고 가정한다. 또, 비트맵(Bitmap)에 포함된 비트값들 중 “1”은 논리 블록 어드레스가 제1 코어(CORE1)에 할당되는 것을 나타낸다고 가정한다. 비트맵(Bitmap)에 포함된 비트값들은 프로세서부(230)에 포함된 복수의 코어들의 수에 따라 결정될 수 있다.
실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 수신하기 전에, 제4 논리 블록 어드레스(LBA4)를 수신할 수 있다. 제4 논리 블록 어드레스(LBA4)는 프로세서부(230)에 포함된 코어들 중 제1 코어(CORE1)에 할당될 수 있다. 따라서, 제4 논리 블록 어드레스(LBA4)에 대응하는 비트값은 “1”일 수 있다.
호스트 인터페이스(210)는 제4 논리 블록 어드레스(LBA4)를 제1 코어(CORE1)에 할당한 후, 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 논리 블록 어드레스를 수신한 후, 비트맵 저장부(220)로부터 비트맵(Bitmap)을 수신할 수 있다. 호스트 인터페이스(210)는 비트맵(Bitmap)에 포함된 비트값을 기초로 호스트(300)로부터 수신된 논리 블록 어드레스를 할당할 코어를 결정할 수 있다.
실시 예에서, 제0 코어(CORE0)에 연결된 다이들의 수가 제1 코어(CORE1)에 연결된 다이들의 수의 2배이므로, 제0 코어(CORE0)에 할당되는 논리 블록 어드레스들의 수는 제1 코어(CORE1)에 할당되는 논리 블록 어드레스들의 수의 2배일 수 있다. 그러나, 호스트 인터페이스(210)가 호스트(300)로부터 제5 논리 블록 어드레스(LBA5)를 수신하기 전, 제4 및 제8 논리 블록 어드레스(LBA4, LBA8)가 제1 코어(CORE1)에 할당되었기 때문에, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 및 제1 코어(CORE0, CORE1) 중 논리 블록 어드레스들이 할당량이 적은 제0 코어(CORE0)에 할당할 수 있다. 즉, 호스트 인터페이스(210)는 복수의 코어들 중 할당된 논리 어드레스들의 수가 가장 적은 코어에 논리 어드레스를 할당할 수 있다.
제0 및 제1 코어(CORE0, CORE1)에 논리 블록 어드레스의 할당된 비율이 2로 될 때까지 호스트 인터페이스(210)는 논리 블록 어드레스를 제0 코어(CORE0)에 할당할 수 있다. 따라서, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5)를 제0 코어(CORE0)에 할당한 후 제3 논리 블록 어드레스(LBA3)를 제0 코어(CORE0)에 할당할 수 있다.
제3 논리 블록 어드레스(LBA3)를 제0 코어(CORE0)에 할당하면, 제0 및 제1 코어(CORE0, CORE1)에 할당된 논리 어드레스들의 비율은 기 설정된 할당 비율인 2로 될 수 있다. 따라서, 호스트 인터페이스(210)는 제1 논리 블록 어드레스(LBA1)를 제0 코어(CORE0)에 할당한 후, 제1 논리 블록 어드레스(LBA1)를 할당이 시작되는 시작 코어인 제0 코어(CORE0)에 할당할 수 있다.
제1 논리 블록 어드레스(LBA1)를 제0 코어(CORE0)에 할당한 후, 제0 및 제1 코어(CORE0, CORE1)에 할당되는 논리 블록 어드레스의 할당 비율이 2로 되도록, 호스트 인터페이스(210)는 제2 논리 블록 어드레스(LBA2)를 제0 코어(CORE0)에, 제6 논리 블록 어드레스(LBA6)를 제1 코어(CORE1)에 할당할 수 있다. 이 후, 호스트(300)로부터 수신된 논리 블록 어드레스들은 제0 및 제1 코어(CORE0, CORE1)에 기 설정된 할당 비율로 할당될 수 있다.
도 12는 호스트로부터 읽기 요청을 수신한 경우, 논리 블록 어드레스를 코어에 할당하는 방법을 설명하기 위한 도면이다.
도 3 및 도 12를 참조하면, 메모리 컨트롤러(200)는 호스트 인터페이스(210), 비트맵 저장부(220), 프로세서부(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 다른 실시 예에서, 호스트 인터페이스(210)는 비트맵 저장부(220)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트(300)로부터 요청 및 논리 블록 어드레스를 수신할 수 있다. 실시 예에서, 호스트 인터페이스(210)는 호스트(300)로부터 읽기 요청(READ_REQ) 및 읽기 요청(READ_REQ)에 대응하는 논리 블록 어드레스를 수신할 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 수신된 읽기 요청(READ_REQ)에 대응하는 동작을 수행하기 위해, 논리 블록 어드레스를 프로세서부(230)에 출력할 수 있다.
호스트(300)는 인터페이스는 논리 블록 어드레스를 프로세서부(230)에 출력하기 전, 비트맵 저장부(220)로부터 비트맵(Bitmap)을 수신할 수 있다. 비트맵(Bitmap)은 논리 블록 어드레스에 대응하는 비트값을 포함할 수 있다. 비트값은 프로세서부(230)에 포함된 복수의 코어들 중 각 논리 블록 어드레스가 할당된 코어에 따라 결정될 수 있다. 즉, 각 논리 블록 어드레스에 대응하는 비트값은 논리 블록 어드레스가 할당된 코어가 동일하면 동일한 값이 될 수 있다. 결과적으로, 비트맵(Bitmap)은 논리 블록 어드레스들이 복수의 코어들에 할당된 상태를 나타낼 수 있다.
호스트 인터페이스(210)는 비트맵 저장부(220)로부터 비트맵(Bitmap)을 수신하여, 논리 블록 어드레스들이 복수의 코어들에 할당된 상태를 판단할 수 있다. 구체적으로, 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로 호스트(300)로부터 수신된 논리 블록 어드레스가 할당된 코어를 판단할 수 있다. 즉, 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스가 할당된 코어를 판단할 수 있다. 논리 블록 어드레스가 할당된 코어는 비트맵(Bitmap)에 포함된 비트값을 기초로 결정될 수 있다.
호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스가 할당된 코어를 판단하고, 해당 코어에 논리 블록 어드레스를 출력할 수 있다. 즉, 호스트 인터페이스(210)는 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스가 할당되었다고 판단된 코어에 논리 블록 어드레스를 출력할 수 있다.
프로세서부(230)는 적어도 하나의 코어를 포함할 수 있다. 코어는 메모리 장치(100)를 제어할 수 있다. 실시 예에서, 코어의 수가 복수개인 경우, 복수의 코어들 각각은 복수의 메모리 장치들을 제어할 수 있다.
코어는 호스트(300)로부터 읽기 요청(READ_REQ)을 수신하기 전에 수신된 쓰기 요청(WRITE_REQ)에 따라 생성된 맵핑 정보를 저장할 수 있다. 맵핑 정보는 논리 블록 어드레스와 물리 블록 어드레스(PBA) 사이의 맵핑 관계를 나타낼 수 있다. 실시 예에서, 프로세서부(230)는 복수의 코어들을 포함할 수 있다.
프로세서부(230)는 호스트 인터페이스(210)로부터 논리 블록 어드레스를 수신할 수 있다. 프로세서부(230)는 호스트 인터페이스(210)가 결정한 코어에 논리 블록 어드레스를 할당할 수 있다. 호스트(300)로부터 수신된 논리 블록 어드레스에 대한 맵핑 정보가 호스트 인터페이스(210)가 결정한 코어에 저장될 수 있다.
프로세서부(230)는 호스트 인터페이스(210)로부터 논리 블록 어드레스(LBA)를 수신하고, 해당 논리 블록 어드레스와 맵핑 관계를 갖는 물리 블록 어드레스(PBA)를 메모리 인터페이스(240)에 출력할 수 있다. 물리 블록 어드레스(PBA)는 복수의 메모리 장치들 중 어느 하나의 장치에 포함된 메모리 블록의 위치를 나타낼 수 있다. 또는, 하나의 메모리 장치(100)에 포함된 복수의 다이들 중 어느 하나의 다이의 위치를 나타낼 수 있다.
메모리 인터페이스(240)는 프로세서부(230)로부터 물리 블록 어드레스(PBA)를 수신할 수 있다. 메모리 인터페이스(240)는 수신된 물리 블록 어드레스(PBA)를 메모리 장치(100)로 출력할 수 있다. 메모리 장치(100)는 물리 블록 어드레스(PBA)를 수신하여 호스트(300)의 요청에 대응하는 동작을 수행할 수 있다. 호스트(300)로부터 수신된 요청이 읽기 요청(READ_REQ)이므로, 메모리 장치(100)는 해당 물리 블록 어드레스(PBA)에 저장된 데이터를 메모리 컨트롤러(200)에 출력할 수 있다.
메모리 인터페이스(240)는 복수의 채널을 통해 복수의 메모리 장치들 또는 복수의 다이들에 연결될 수 있다. 복수의 다이들은 복수의 메모리 장치들 또는 하나의 메모리 장치(100)에 포함된 메모리 셀들을 포함할 수 있다. 메모리 인터페이스(240)는 프로세서부(230)로부터 수신된 물리 블록 어드레스(PBA)를 채널에 연결된 복수의 메모리 장치들 중 어느 하나 또는 복수의 다이들 중 어느 하나에 출력할 수 있다. 호스트(300)로부터 수신된 읽기 요청(READ_REQ)에 따라, 메모리 장치(100)는 해당 물리 블록 어드레스(PBA)에 저장된 데이터를 메모리 컨트롤러(200)에 출력할 수 있다.
도 13은 가비지 컬렉션을 수행하는 경우 논리 블록 어드레스를 코어에 할당하는 방법을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 때, 프로세서부(230)는 가비지 컬렉션(Garbage Collection, GC)의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 호스트 인터페이스(210)에 출력할 수 있다. 호스트 인터페이스(210)는 가비지 컬렉션이 수행되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 순차적으로 수신할 수 있다. 도 13에서, 프로세서부(230)는 제0 및 제1 코어(CORE0, CORE1)를 포함하는 것으로 가정한다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다. 물리 블록 어드레스(PBA)는 물리 페이지를 나타내는 물리 어드레스(Physical Address, PA)일 수 있다.
실시 예에서, 가비지 컬렉션의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들은 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)일 수 있다. 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)는 제1 코어(CORE1)에 할당된 논리 블록 어드레스들일 수 있다. 따라서, 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 때, 제1 코어(CORE1)는 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)를 호스트 인터페이스(210)에 출력할 수 있다. 호스트 인터페이스(210)는 제1 코어(CORE1)로부터 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2) 순으로 논리 블록 어드레스들을 수신할 수 있다(①).
호스트 인터페이스(210)는 가비지 컬렉션의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 수신한 후, 논리 블록 어드레스를 프로세서부(230)에 포함된 복수의 코어들 각각에 균등하게 할당할 수 있다. 즉, 프로세서부(230)에 포함된 복수의 코어들 각각에 연결된 다이들의 수가 동일한 것으로 가정했기 때문에, 호스트 인터페이스(210)는 논리 블록 어드레스들을 각 코어에 균등하게 할당할 수 있다.
따라서, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)를 수신한 후, 제0 코어(CORE0)부터 순차적으로 할당할 수 있다. 실시 예에서, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3)를 어드레스의 할당이 시작되는 시작 코어인 제0 코어(CORE0)에 할당할 수 있다(②). 제3 논리 블록 어드레스(LBA3)를 제0 코어(CORE0)에 할당한 후, 호스트 인터페이스(210)는 제7 논리 블록 어드레스(LBA7)를 제1 코어(CORE1)에 할당할 수 있다(③). 제7 논리 블록 어드레스(LBA7)를 제1 코어(CORE1)에 할당한 후, 호스트 인터페이스(210)는 제2 논리 블록 어드레스(LBA2)를 제0 코어(CORE0)에 할당할 수 있다(②).
다른 실시 예에서, 호스트 인터페이스(210)는 가비지 컬렉션의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 수신한 후, 비트맵 저장부(220)로부터 비트맵(Bitmap)을 수신할 수 있다. 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로 복수의 코어들 각각에 할당된 논리 블록 어드레스의 수를 판단할 수 있다. 호스트 인터페이스(210)는 각 코어에 할당된 논리 블록 어드레스의 수를 판단한 후, 가비지 컬렉션이 수행되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 복수의 코어들 중 어느 하나에 할당할 수 있다.
구체적으로, 호스트 인터페이스(210)는 기 설정된 할당 비율에 따라, 논리 블록 어드레스들을 복수의 코어들 중 어느 하나에 할당할 수 있다. 호스트 인터페이스(210)는 복수의 메모리 장치들 중 복수의 코어들 각각에 대응하여 연결된 메모리 장치의 수를 기초로 기 설정된 할당 비율을 결정할 수 있다. 결과적으로 호스트 인터페이스(210)는 복수의 코어들에 각각 할당된 논리 어드레스의 수를 기초로, 가비지 컬렉션이 수행되는 메모리 블록의 물리 어드레스들에 각각 대응하는 논리 어드레스들을 복수의 코어들에 할당할 수 있다.
실시 예에서, 비트맵 저장부(220)는 가비지 컬렉션 수행 정보를 저장할 수 있다. 즉, 논리 블록 어드레스들을 복수의 코어들에 할당할 때, 코어에 대한 정보 뿐만아니라 복수의 논리 블록 어드레스들에 대응하는 메모리 블록에 가비지 컬렉션이 수행되었음을 나타내는 코어 정보를 생성할 수 있다. 따라서, 비트맵 저장부(220)는 코어 정보를 수신하여 복수의 논리 블록 어드레스들이 대응하는 비트값을 저장할 수 있다. 복수의 논리 블록 어드레스들에 대응하는 비트값은 가비지 컬렉션이 수행된 논리 블록 어드레스임을 나타낼 수 있다.
도 14는 멀티 코어간에 논리 블록 어드레스를 출력하는 방법을 설명하기 위한 도면이다.
도 14를 참조하면, 프로세서부(230)는 제0 및 제1 코어(CORE0, CORE1)를 포함할 수 있다. 또, 도 13 및 도 14를 참조하면, 가비지 컬렉션(Garbage Collection, GC)의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들은 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)일 수 있다. 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)는 제1 코어(CORE1)에 할당된 논리 블록 어드레스들일 수 있다. 논리 블록 어드레스(LBA)는 논리 페이지를 나타내는 논리 어드레스(Logical Address, LA)일 수 있다. 물리 블록 어드레스(PBA)는 물리 페이지를 나타내는 물리 어드레스(Physical Address, PA)일 수 있다.
실시 예에서, 프로세서부(230)에 포함된 제0 및 제1 코어(CORE0, CORE1)는 서로 데이터를 주고 받을 수 있다. 이러한 방식을 프로세서 간 통신(Inter-Process Communication, IPC)이라고 한다. 프로세스 간 통신(IPC)은 프로세스들 사이에 서로 데이터를 주고받는 행위 또는 그에 대한 방법이나 경로를 뜻한다.
따라서, 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)가 호스트 인터페이스(210)에 출력된 후, 다시 제3 논리 블록 어드레스(LBA3) 및 제2 논리 블록 어드레스(LBA2)는 제0 코어(CORE0)에, 제7 논리 블록 어드레스(LBA7)는 제1 코어(CORE1)에 할당될 수도 있지만, 제1 코어(CORE1)가 바로 제3 논리 블록 어드레스(LBA3) 및 제2 논리 블록 어드레스(LBA2)를 제0 코어(CORE0)에 출력할 수 있다. 즉, 제1 코어(CORE1)는 호스트 인터페이스(210)에 재 할당될 논리 블록 어드레들을 출력할 필요 없이, 제1 코어(CORE1)는 프로세서 간 통신(IPC)에 의해 제3 논리 블록 어드레스(LBA3) 및 제2 논리 블록 어드레스(LBA2)를 바로 제0 코어(CORE0)에 출력할 수 있다.
도 15는 가비지 컬렉션 수행 후, 비트맵 저장부에 저장된 비트맵을 설명하기 위한 도면이다.
도 15를 참조하면, 도 15의 (a)는 가비지 컬렉션(Garbage Collection, GC)이 수행되기 전 비트맵 저장부(220)에 저장된 비트맵(Bitmap)을 나타내고, 도 15의 (b)는 가비지 컬렉션이 수행된 후 비트맵 저장부(220)에 저장된 비트맵(Bitmap)을 나타낸다. 도 15에서, 프로세서부(230)에 포함된 코어는 2개이고, 각 코어에 연결된 다이들의 수는 동일한 것으로 가정한다.
도 15의 (a) 및 (b)에서, 첫번째 열은 호스트(300)로부터 수신된 논리 블록 어드레스들을 나타낸다. 두번째 열은 각 논리 블록 어드레스에 대응하는 비트값들을 포함하는 비트맵(Bitmap)을 나타낸다. 비트맵(Bitmap)에 포함된 비트값들 중 “0”은 논리 블록 어드레스가 제0 코어(CORE0)에 할당되는 것을 나타낸다고 가정한다. 또, 비트맵(Bitmap)에 포함된 비트값들 중 “1”은 논리 블록 어드레스가 제1 코어(CORE1)에 할당되는 것을 나타낸다고 가정한다. 비트맵(Bitmap)에 포함된 비트값들은 프로세서부(230)에 포함된 복수의 코어들의 수에 따라 결정될 수 있다. 즉, 비트값이 “0” 또는 “1”로 설정되면, 프로세서부(230)에 포함된 코어들의 수는 2개일 수 있다.
도 13 내지 도 15를 참조하면, 가비지 컬렉션의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들은 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)일 수 있다.
도 15의 (a)는 가비지 컬렉션이 수행되기 전의 비트맵(Bitmap)을 나타낸다. 가비지 컬렉션을 수행하기 전, 호스트 인터페이스(210)는 호스트(300)로부터 제5 논리 블록 어드레스(LBA5), 제3 논리 블록 어드레스(LBA3), 제1 논리 블록 어드레스(LBA1), 제7 논리 블록 어드레스(LBA7), 제6 논리 블록 어드레스(LBA6) 및 제2 논리 블록 어드레스(LBA2)를 차례로 수신할 수 있다. 따라서, 호스트 인터페이스(210)는 제5 논리 블록 어드레스(LBA5), 제1 논리 블록 어드레스(LBA1) 및 제6 논리 블록 어드레스(LBA6)를 제0 코어(CORE0)에, 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)를 제1 코어(CORE1)에 할당할 수 있다.
실시 예에서, 가비지 컬렉션을 수행하기 전, 비트맵 저장부(220)는 각 논리 블록 어드레스에 대응하는 비트값을 포함하는 비트맵(Bitmap)을 저장할 수 있다. 구체적으로, 제5 논리 블록 어드레스(LBA5), 제1 논리 블록 어드레스(LBA1) 및 제6 논리 블록 어드레스(LBA6)에 대응하는 비트값은 “0”일 수 있다. 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)에 대응하는 비트값은 “1”일 수 있다.
도 15의 (b)는 가비지 컬렉션이 수행된 후의 비트맵(Bitmap)을 나타낸다. 가비지 컬렉션의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들은 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)일 수 있다. 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)는 제1 코어(CORE1)에 할당된 논리 블록 어드레스들일 수 있다. 따라서, 메모리 컨트롤러(200)가 가비지 컬렉션을 수행할 때, 제1 코어(CORE1)는 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)를 호스트 인터페이스(210)에 출력할 수 있다.
호스트 인터페이스(210)는 가비지 컬렉션의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 수신한 후, 논리 블록 어드레스를 프로세서부(230)에 포함된 복수의 코어들 각각에 균등하게 할당할 수 있다. 즉, 프로세서부(230)에 포함된 복수의 코어들 각각에 연결된 다이들의 수가 동일한 것으로 가정했기 때문에, 호스트 인터페이스(210)는 논리 블록 어드레스들을 각 코어에 균등하게 할당할 수 있다.
따라서, 호스트 인터페이스(210)는 제3 논리 블록 어드레스(LBA3), 제7 논리 블록 어드레스(LBA7) 및 제2 논리 블록 어드레스(LBA2)를 수신한 후, 제0 코어(CORE0)부터 순차적으로 할당할 수 있다. 결과적으로, 제3 논리 블록 어드레스(LBA3)를 제0 코어(CORE0)에 할당한 후, 호스트 인터페이스(210)는 제7 논리 블록 어드레스(LBA7)를 제1 코어(CORE1)에 할당할 수 있다. 제7 논리 블록 어드레스(LBA7)를 제1 코어(CORE1)에 할당한 후, 호스트 인터페이스(210)는 제2 논리 블록 어드레스(LBA2)를 제0 코어(CORE0)에 할당할 수 있다.
가비지 컬렉션의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들이 제0 및 제1 코어(CORE0, CORE1)에 할당되어, 제3 및 제1 논리 블록 어드레스(LBA3, LBA1)에 대응하는 비트값이 “0”으로 변경될 수 있다. 제7 논리 블록 어드레스(LBA7)는 다시 제1 코어(CORE1)에 할당되므로, 제7 논리 블록 어드레스(LBA7)에 대응하는 비트값은 “1”을 유지할 수 있다.
도 16은 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 16을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(125)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 메모리 장치(100)를 제어하기 위해서 필요한 다양한 설정 정보들인 시스템 정보은 복수의 블록들에 저장될 수 있다.
제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링들을 포함한다. 제 1 내지 제 m 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들 각각은 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 제 1 내지 제 n 메모리 셀들은 각각 제 1 내지 제 n 워드 라인들에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.
실시 예로서, 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.
프로그램 및 읽기 동작 시에, 제어 로직(125)이 수신한 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 소거 동작은 하나의 메모리 블록 전체 또는 일부에 대해서 수행될 수 있다.
부분 소거 동작 시에 어드레스(ADDR)는 블록 및 행 어드레스들을 포함할 것이다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스들에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)들에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택한다.
실시 예로서, 어드레스 디코더(121)는 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.
프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(122)는 리드전압 및 리드전압보다 높은 패스전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(122)는 소거 전압을 생성할 것이다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결된다. 제어 로직(125)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 제어하도록 구성된다.
도 17은 도 16의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 17을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 18 및 도 19를 참조하여 더 상세히 설명된다.
도 18은 도 17의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 18을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 18에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 18에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 18에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 19는 도 17의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 19를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 19의 메모리 블록(BLKb)은 도 18의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 20은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 20을 참조하면, S2001 단계에서, 호스트 인터페이스(210)는 호스트(300)로부터 쓰기 요청(WRITE_REQ) 및 논리 블록 어드레스(LBA)를 수신할 수 있다. 논리 블록 어드레스는 쓰기 요청(WRITE_REQ)에 대응하는 어드레스일 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 쓰기 요청(WRITE_REQ) 및 논리 블록 어드레스(LBA)를 수신한 후, 호스트(300)로부터 수신된 요청에 대응하는 동작을 수행할 수 있다.
S2003 단계에서, 호스트 인터페이스(210)는 비트맵 저장부(220)에 저장된 비트맵(Bitmap)을 참조할 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스를 할당하기 위해 비트맵(Bitmap)을 참조할 수 있다. 호스트 인터페이스(210)는 비트맵(Bitmap)을 참조한 참조 결과를 기초로, 호스트(300)로부터 수신된 논리 블록 어드레스를 프로세서부(230)에 포함된 복수의 코어들 중 어느 하나의 코어에 할당할 수 있다.
S2005 단계에서, 호스트 인터페이스(210)는 각 코어에 논리 블록 어드레스가 기 설정된 비율로 할당되었는지를 판단할 수 있다. 구체적으로, 호스트 인터페이스(210)는 비트맵(Bitmap)을 참조한 참조 결과를 기초로, 프로세서부(230)에 포함된 복수의 코어들에 논리 블록 어드레스들이 할당된 상태를 판단할 수 있다. 기 설정된 비율은 프로세서부(230)에 포함된 복수의 코어들 각각에 연결된 적어도 하나의 메모리 장치의 수를 기초로 결정될 수 있다. 프로세서부(230)에 포함된 복수의 코어들 각각에 할당된 논리 블록 어드레스의 수는 비트맵(Bitmap)에 포함된 서로 다른 비트값들의 개수에 따라 결정될 수 있다.
각 코어에 논리 블록 어드레스가 기 설정된 비율로 할당되지 않은 경우, S2007 단계로 진행한다. 각 코어에 논리 블록 어드레스가 기 설정된 비율로 할당되지 않은 경우, S2009 단계로 진행한다.
S2007 단계에서, 호스트 인터페이스(210)는 논리 블록 어드레스를 논리 블록 어드레스가 적게 할당된 코어에 할당할 수 있다. 구체적으로, 호스트(300)로부터 논리 블록 어드레스를 수신하기 전에 수신된 복수의 논리 블록 어드레스들이 복수의 코어들에 균등하게 분배되지 않을 수 있다. 이 경우, 호스트 인터페이스(210)는 비트맵을(Bitmap) 참조하여, 복수의 코어들 중 논리 블록 어드레스들이 적게 할당된 코어에 논리 블록 어드레스를 할당할 수 있다.
호스트 인터페이스(210)가 논리 블록 어드레스를 코어에 할당한 후, S2005 단계로 진행한다. 따라서, 호스트 인터페이스(210)는 비트맵(Bitmap)을 참조하여 다음 논리 블록 어드레스를 복수의 코어들 중 어느 하나에 할당할 수 있다. 즉, 복수의 코어들에 균등하게 할당될 때까지, 호스트 인터페이스(210)는 할당된 논리 블록 어드레스들의 수가 적은 코어에 논리 블록 어드레스를 할당할 수 있다.
S2009 단계에서, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스를 제0 코어(CORE0)부터 기 설정된 비율로 할당할 수 있다. 즉, 호스트(300)로부터 논리 블록 어드레스를 수신하기 전에 수신된 복수의 논리 블록 어드레스들이 복수의 코어들에 기 설정된 비율로 할당, 즉 균등하게 할당될 수 있다. 따라서, 논리 블록 어드레스들의 할당이 시작되는 제0 코어(CORE0)부터 다시 논리 블록 어드레스의 할당이 시작될 수 있다. 제0 코어(CORE0)는 논리 블록 어드레스들의 할당이 시작되는 시작 코어일 수 있다.
이후, 호스트 인터페이스는 기 설정된 할당 비율에 따라, 호스트로부터 수신된 논리 블록 어드레스를 복수의 코어들 중 어느 하나의 코어에 할당할 수 있다. 따라서, 호스트 인터페이스(210)는 논리 블록 어드레스가 이븐 어드레스(Even LBA)인지 오드 어드레스(Odd LBA)인지와 관계없이, 기 설정된 할당 비율에 따라 논리 블록 어드레스를 복수의 코어들 중 어느 하나에 할당할 수 있다.
도 21은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 21을 참조하면, S2101 단계에서, 호스트 인터페이스(210)는 호스트(300)로부터 읽기 요청(READ_REQ) 및 논리 블록 어드레스(LBA)를 수신할 수 있다. 논리 블록 어드레스는 읽기 요청(READ_REQ)에 대응하는 어드레스일 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 읽기 요청(READ_REQ) 및 논리 블록 어드레스(LBA)를 수신한 후, 호스트(300)로부터 수신된 요청에 대응하는 동작을 수행할 수 있다.
S2103 단계에서, 호스트 인터페이스(210)는 비트맵 저장부(220)에 저장된 비트맵(Bitmap)을 참조할 수 있다. 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스와 맵핑 관계를 가지는 물리 블록 어드레스를 메모리 장치에 출력하기 위해 비트맵(Bitmap)을 참조할 수 있다. 물리 블록 어드레스(PBA)는 물리 페이지를 나타내는 물리 어드레스(Physical Address, PA)일 수 있다.
S2105 단계에서, 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로 복수의 코어들 중 어느 하나의 코어를 선택할 수 있다. 구체적으로, 호스트 인터페이스(210)는 비트맵(Bitmap)을 참조한 참조 결과를 기초로, 호스트(300)로부터 수신된 논리 블록 어드레스를 프로세서부(230)에 포함된 복수의 코어들 중 어느 하나의 코어를 선택하여 논리 블록 어드레스를 할당할 수 있다.
실시 예에서, 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로 호스트(300)로부터 수신된 논리 블록 어드레스가 할당된 코어를 판단할 수 있다. 즉, 호스트 인터페이스(210)는 비트맵(Bitmap)을 기초로 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스가 할당된 코어를 판단할 수 있다. 논리 블록 어드레스가 할당된 코어는 비트맵(Bitmap)에 포함된 비트값을 기초로 결정될 수 있다.
S2107 단계에서, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드르세를 선택된 코어에 전송할 수 있다. 구체적으로, 호스트 인터페이스(210)는 호스트(300)로부터 수신된 논리 블록 어드레스가 할당된 코어를 판단하고, 해당 코어에 논리 블록 어드레스를 출력할 수 있다. 즉, 호스트 인터페이스(210)는 프로세서부(230)에 포함된 복수의 코어들 중 논리 블록 어드레스가 할당되었다고 판단된 코어에 논리 블록 어드레스를 출력할 수 있다.
S2109 단계에서, 프로세서부(230)에 포함된 복수의 코어들 중 선택된 코어에 저장된 물리 블록 어드레스가 출력될 수 있다. 구체적으로, 프로세서부(230)는 호스트 인터페이스(210)로부터 논리 블록 어드레스를 수신할 수 있다. 프로세서부(230)는 호스트 인터페이스(210)가 결정한 코어에 논리 블록 어드레스를 할당할 수 있다. 호스트(300)로부터 수신된 논리 블록 어드레스에 대한 맵핑 정보가 호스트 인터페이스(210)가 결정한 코어에 저장될 수 있다.
프로세서부(230)는 호스트 인터페이스(210)로부터 논리 블록 어드레스(LBA)를 수신하고, 해당 논리 블록 어드레스와 맵핑 관계를 갖는 물리 블록 어드레스(PBA)를 메모리 인터페이스(240)에 출력할 수 있다. 물리 블록 어드레스(PBA)는 복수의 메모리 장치들 중 어느 하나의 장치에 포함된 메모리 블록의 위치를 나타낼 수 있다. 또는, 하나의 메모리 장치(100)에 포함된 복수의 다이들 중 어느 하나의 다이의 위치를 나타낼 수 있다.
도 22는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 22를 참조하면, S2201 단계에서, 호스트 인터페이스(210)는 호스트(300)로부터 가비지 컬렉션 요청을 수신할 수 있다. 호스트 인터페이스는 가비지 컬렉션 요청에 대응하는 동작을 수행할 수 있다. 가비지 컬렉션 요청은 메모리 장치에 포함된 메모리 블록들 중 프리 블록의 수 또는 예비 블록의 수에 따라, 호스트로부터 수신될 수 있다. 가비지 컬렉션은 프리 블록의 수를 확보하기 위한 동작일 수 있다.
S2203 단계에서, 호스트 인터페이스(210)는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 버퍼에 저장할 수 있다. 호스트 인터페이스(210)는 버퍼를 포함할 수 있다. 희생 메모리 블록은 메모리 장치에 포함된 복수의 메모리 블록들 중 유효 페이지의 수가 적은 메모리 블록일 수 있다. 즉, 희생 메모리 블록은 가비지 컬렉션에 의해 프리 블록으로 변경되는 메모리 블록일 수 있다.
실시 예에서, 호스트 인터페이스(210)는 가비지 컬렉션이 수행되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 순차적으로 수신할 수 있다. 호스트 인터페이스(210)는 논리 블록 어드레스들을 버퍼에 저장할 수 있다.
S2205 단계에서, 호스트 인터페이스(210)는 논리 블록 어드레스들이 버퍼에 저장되는 순서대로 논리 블록 어드레스들을 코어에 할당할 수 있다. 호스트 인터페이스(210)는 가비지 컬렉션의 대상이 되는 희생 메모리 블록의 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 수신하여 버퍼에 저장한 후, 저장된 순서대로 논리 블록 어드레스를 복수의 코어들 각각에 균등하게 할당할 수 있다.
S2207 단계에서, 비트맵 저장부(220)는 호스트 인터페이스(210)로부터 코어 정보(CORE_INF)를 수신하여 비트맵(Bitmap)을 업데이트 할 수 있다. 실시 예에서, 호스트 인터페이스(210)는 복수의 코어들 중 논리 블록 어드레스를 할당할 코어를 결정하면, 논리 블록 어드레스를 할당할 코어에 대한 코어 정보(CORE_INF)를 비트맵 저장부(220)에 출력할 수 있다. 비트맵 저장부(220)는 코어 정보(CORE_INF)를 기초로 비트맵(Bitmap)에 포함된 비트값을 변경할 수 있다. 코어 정보(CORE_INF)는 논리 블록 어드레스가 할당된 코어에 관한 정보를 포함할 수 있다.
도 23은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 23을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 24는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 24를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 16을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 25는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 25를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 26은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 26을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 16 내지 도 19를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 호스트 인터페이스
220: 비트맵 저장부
230: 프로세서부
240: 메모리 인터페이스
300: 호스트

Claims (23)

  1. 데이터를 저장하는 복수의 메모리 장치들을 제어하는 메모리 컨트롤러에 있어서,
    호스트로부터 요청 및 상기 요청에 대응하는 논리 어드레스를 수신하는 호스트 인터페이스;
    상기 호스트 인터페이스로부터 상기 논리 어드레스를 수신하여, 상기 논리 어드레스와 물리 어드레스 사이의 맵핑 관계를 나타내는 맵핑 정보를 생성하는 복수의 코어들을 포함하는 프로세서부; 및
    상기 논리 어드레스를 수신하기 전에 수신된 논리 블록 어드레스들이 상기 복수의 코어들에 할당된 상태를 나타내는 비트맵을 저장하는 비트맵 저장부;를 포함하고,
    상기 호스트 인터페이스는 상기 비트맵을 기초로 상기 복수의 코어들 중 어느 하나를 상기 논리 어드레스를 할당할 코어로 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 비트맵 저장부는,
    상기 복수의 코어들 중 어느 하나를 나타내는 비트값을 저장하는 것을 특징으로 하는 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 비트맵 저장부는,
    상기 복수의 코어들의 수에 따라 상기 복수의 코어들 중 어느 하나에 대응하는 비트값을 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  4. 제 1항에 있어서, 상기 호스트 인터페이스는,
    상기 비트맵을 기초로, 상기 복수의 코어들 각각에 할당된 논리 어드레스의 수를 판단하는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제 4항에 있어서, 상기 호스트 인터페이스는,
    기 설정된 할당 비율 및 상기 복수의 코어들 각각에 할당된 논리 어드레스의 수를 기초로 상기 복수의 코어들 중 어느 하나를 상기 호스트로부터 수신된 상기 논리 어드레스를 할당할 코어로 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제 5항에 있어서, 상기 호스트 인터페이스는,
    상기 복수의 메모리 장치들 중 상기 복수의 코어들 각각에 대응하여 연결된 메모리 장치의 수를 기초로 상기 기 설정된 할당 비율을 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제 5항에 있어서, 상기 호스트 인터페이스는,
    상기 복수의 코어들 중 할당된 논리 어드레스들의 수가 가장 적은 코어에 상기 논리 어드레스를 할당하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제 7항에 있어서, 상기 호스트 인터페이스는,
    상기 복수의 코어들에 할당된 논리 어드레스들의 비율이 상기 기 설정된 할당 비율과 일치하면, 상기 논리 어드레스를 상기 복수의 코어들 중 시작 코어에 할당하는 것을 특징으로 하는 메모리 컨트롤러.
  9. 제 1항에 있어서, 상기 호스트 인터페이스는,
    상기 복수의 코어들 중 상기 논리 어드레스를 할당할 코어를 결정하면, 상기 논리 어드레스를 할당할 코어에 대한 코어 정보를 상기 비트맵 저장부에 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  10. 제 9항에 있어서, 상기 비트맵 저장부는,
    상기 논리 어드레스를 할당할 코어에 대한 코어 정보를 기초로 상기 논리 어드레스에 대응하는 비트값을 상기 논리 어드레스가 할당된 코어를 나타내는 값으로 변경하는 것을 특징으로 하는 메모리 컨트롤러.
  11. 제 1항에 있어서, 상기 호스트 인터페이스는,
    가비지 컬렉션이 수행되는 메모리 블록의 물리 어드레스들에 각각 대응하는 논리 어드레스들을 수신하는 것을 특징으로 하는 메모리 컨트롤러.
  12. 제 11항에 있어서, 상기 호스트 인터페이스는,
    상기 복수의 코어들에 각각 할당된 논리 어드레스의 수를 기초로, 상기 가비지 컬렉션이 수행되는 메모리 블록의 물리 어드레스들에 각각 대응하는 논리 어드레스들을 상기 복수의 코어들에 할당하는 것을 특징으로 하는 메모리 컨트롤러.
  13. 데이터를 저장하는 복수의 메모리 장치들을 제어하는 복수의 코어들을 포함하는 메모리 컨트롤러의 동작 방법에 있어서,
    호스트로부터 요청 및 상기 요청에 대응하는 논리 어드레스를 수신하는 단계;
    복수의 논리 어드레스들이 상기 복수의 코어들에 할당된 상태를 나타내는 비트맵을 참조하는 단계; 및
    상기 비트맵을 참조한 참조 결과를 기초로 상기 복수의 코어들 중 어느 하나를 상기 수신된 논리 어드레스를 할당할 코어로 결정하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  14. 제 13항에 있어서, 상기 비트맵을 참조하는 단계는,
    상기 복수의 코어들을 나타내는 비트값들이 저장된 상기 비트맵을 참조하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  15. 제 14항에 있어서,
    상기 비트값들은 상기 복수의 코어들의 수에 따라 결정되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  16. 제 13항에 있어서, 상기 수신된 논리 어드레스를 할당할 코어를 결정하는 단계는,
    상기 복수의 코어들에 각각 할당된 논리 어드레스의 수를 판단하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  17. 제 16항에 있어서, 상기 수신된 논리 어드레스를 할당할 코어를 결정하는 단계는,
    기 설정된 할당 비율 및 상기 복수의 코어들 각각에 할당된 논리 어드레스의 수를 기초로 상기 복수의 코어들 중 어느 하나를 상기 논리 어드레스를 할당할 코어로 결정하는 단계이고,
    상기 기 설정된 할당 비율은 상기 복수의 메모리 장치들 중 상기 복수의 코어들 각각에 대응하여 연결된 메모리 장치의 수를 기초로 결정되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  18. 제 16항에 있어서, 상기 수신된 논리 어드레스를 할당할 코어를 결정하는 단계는,
    상기 복수의 코어들 중 할당된 논리 어드레스들의 수가 가장 적은 코어에 상기 수신된 논리 어드레스를 할당하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  19. 제 18항에 있어서, 상기 수신된 논리 어드레스를 할당할 코어를 결정하는 단계는,
    상기 복수의 코어들에 할당된 논리 어드레스들의 비율이 상기 기 설정된 할당 비율과 일치하면, 상기 수신된 논리 어드레스를 상기 복수의 코어들 중 시작 코어에 할당하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  20. 제 13항에 있어서,
    상기 복수의 코어들 중 상기 수신된 논리 어드레스를 할당할 코어를 결정하면, 상기 수신된 논리 어드레스를 할당할 코어에 대한 코어 정보를 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  21. 제 20항에 있어서,
    상기 논리 어드레스를 할당할 코어에 대한 코어 정보를 기초로 상기 수신된 논리 어드레스에 대응하는 비트값을 상기 수신된 논리 어드레스가 할당된 코어를 나타내는 값으로 변경하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  22. 데이터를 저장하는 복수의 메모리 장치들을 제어하는 복수의 코어들을 포함하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 복수의 메모리 장치들에 각각 포함된 복수의 메모리 블록들 중 가비지 컬렉션이 수행되는 희생 메모리 블록을 결정하는 단계;
    호스트로부터 수신된 복수의 논리 어드레스들이 복수의 코어들에 할당된 상태를 나타내는 비트맵을 참조하는 단계; 및
    상기 비트맵을 참조한 참조 결과를 기초로 상기 복수의 코어들 중 상기 희생 메모리 블록의 물리 어드레스들에 각각 대응하는 논리 어드레스들을 할당할 코어를 결정하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  23. 제 22항에 있어서, 상기 논리 어드레스들을 할당할 코어를 결정하는 단계는,
    상기 복수의 코어들에 각각 할당된 논리 어드레스의 수를 기초로, 상기 희생 메모리 블록의 물리 어드레스들에 각각 대응하는 논리 어드레스들을 할당할 코어를 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
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