KR20220052161A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 하나의 레디/비지 구간에서 포기-파인 프로그램 동작을 완료하는 메모리 장치는, 복수의 페이지들, 상기 복수의 페이지들 중 선택된 페이지에 대한 제1 및 제2 프로그램 동작을 수행하는 주변 회로 및 상기 제1 및 제2 프로그램 동작 시, 메모리 컨트롤러로부터 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 순차적으로 수신한 후, 상기 제1 및 제2 프로그램 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 하나의 레디/비지 구간에서 포기-파인 프로그램 동작을 완료하는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 페이지들, 상기 복수의 페이지들 중 선택된 페이지에 대한 포기-파인 프로그램 동작을 수행하는 주변 회로 및 상기 포기-파인 프로그램 동작 시, 메모리 컨트롤러로부터 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 순차적으로 수신한 후, 상기 포기-파인 프로그램 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 페이지들, 상기 복수의 페이지들 중 선택된 페이지에 대한 포기-파인 프로그램 동작을 수행하는 주변 회로 및 상기 포기-파인 프로그램 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 메모리 장치에 있어서, 상기 제어 로직은, 상기 포기-파인 프로그램 동작이 수행되는 타겟 어드레스를 기초로 새로운 어드레스를 생성하는 어드레스 제어부 및 상기 새로운 어드레스를 기초로 상기 포기-파인 프로그램 동작이 수행되도록 동작 신호를 출력하는 프로그램 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 페이지들 중 선택된 페이지에 대한 포기-파인 프로그램 동작을 수행하는 메모리 장치의 동작 방법에 있어서, 메모리 컨트롤러로부터 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 순차적으로 수신하는 단계, 상기 선택된 페이지와 인접한 페이지에 상기 최하위 페이지 데이터를 프로그램하는 포기 프로그램 단계, 상기 선택된 페이지와 인접한 페이지에 프로그램된 데이터를 리드하는 리커버리 단계 및 상기 선택된 페이지에 상기 최하위 페이지 데이터, 상기 중간 페이지 데이터 및 상기 최상위 페이지 데이터를 조합하여 생성된 데이터를 프로그램하는 파인 프로그램 단계를 포함할 수 있다.
본 기술에 따르면, 메모리 컨트롤러부터 수신된 어드레스를 새롭게 맵핑하여 프로그램 동작을 수행함으로써, 메모리 장치가 시퀀셜 데이터에 대한 프로그램 동작 시 발생되는 열화를 방지할 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 원샷 프로그램을 설명하기 위한 회로도이다.
도 5는 도 4의 원샷 프로그램 시 발생되는 병목 현상을 설명하기 위한 도면이다.
도 6은 포기-파인 프로그램(foggy-fine)을 설명하기 위한 도면이다.
도 7은 도 6의 포기-파인 프로그램(foggy-fine)의 일 실시 예를 도시한다.
도 8은 도 7의 포기-파인 프로그램(foggy-fine) 시 발생되는 병목 현상을 설명하기 위한 도면이다.
도 9는 도 7의 (b)의 포기-파인 프로그램(foggy-fine) 시 레디 비지 신호를 도시한다.
도 10은 도 5 및 도 8의 병목 현상을 최소화하기 위한 프로그램 방법 및 레디 비지 신호를 도시한다.
도 11은 본 발명의 프로그램 동작을 위한 메모리 장치의 구성을 도시한다.
도 12는 타겟 워드 라인이 프로그램되는 과정을 도시한다.
도 13은 도 10의 프로그램 동작 시 발생되는 병목 현상을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 원샷 프로그램 방식(one-shot) 또는 포기-파인 프로그램 방식(foggy-fine program)으로 프로그램 동작을 수행할 수 있다.
메모리 장치(100)가 원샷 프로그램 방식으로 프로그램 동작을 수행하는 경우, 메모리 장치(100)는 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 메모리 컨트롤러(200)로부터 모두 수신한 후 선택된 메모리 셀들을 각각의 목표 프로그램 상태로 동시에 프로그램할 수 있다.
메모리 장치(100)가 포기-파인 프로그램 방식으로 프로그램 동작을 수행하는 경우, 메모리 장치(100)는 선택된 페이지에 최하위 페이지 데이터(LSB_DATA)를 프로그램할 수 있다. 이 후, 메모리 장치(100)는 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 메모리 컨트롤러(200)로부터 수신하여, 포기 프로그램(foggy) 동작 및 파인 프로그램(fine) 동작을 통해 메모리 셀들을 프로그램할 수 있다. 즉, 선택된 페이지에 연속적으로 프로그램 동작이 수행될 수 있다.
그러나, 원샷(one-shot) 프로그램 방식에 의할 때, 선택된 워드 라인에 연결된 메모리 셀들이 목표 프로그램 상태로 동시에 프로그램됨에 따라, 선택된 워드 라인과 인접한 워드 라인들에 간섭 현상(interference)이 발생될 수 있다. 또, 포기-파인 프로그램(foggy-fine) 방식에 의할 때, 선택된 페이지에 프로그램 동작이 연속적으로 수행되므로, 및 데이터의 이동과 프로그램 사이에 병목 현상(io bottle neck)이 발생될 수 있다.
따라서, 본 발명에서는 간섭 현상(interference) 및 병목 현상(io bottle neck)을 방지하기 위해, 메모리 컨트롤러(200)로부터 수신되는 어드레스를 제어하는 방법이 제시된다.
실시 예에서, 메모리 장치(100)는 어드레스 제어부(150)를 포함할 수 있다. 어드레스 제어부(150)는 프로그램 동작이 수행되는 어드레스를 제어할 수 있다.
메모리 장치(100)가 프로그램 동작 시, 메모리 장치(100)는 프로그램 커맨드에 대응하는 어드레스 및 데이터를 메모리 컨트롤러(200)로부터 수신할 수 있다. 이 때, 어드레스는 물리 블록 어드레스(physical block address; PBA)일 수 있다.
본 발명에서, 어드레스 제어부(150)는 메모리 컨트롤러(200)로부터 수신된 어드레스를 제어할 수 있다. 예를 들면, 어드레스 제어부(150)는 메모리 컨트롤러(200)로부터 수신된 어드레스를 기초로 새로운 어드레스를 생성할 수 있다.
구체적으로, 메모리 컨트롤러(200)로부터 수신된 어드레스가 제N(N은 자연수) 워드 라인에 대응하는 어드레스인 경우, 어드레스 제어부(150)는 최하위 페이지 데이터(LSB_DATA)를 제N+1(N은 자연수) 워드 라인에 프로그램하기 위해, 제N+1 및 제N 워드 라인에 각각 대응하는 어드레스들을 결합한 새로운 어드레스를 생성하여 출력할 수 있다. 여기서 제N 워드 라인은 타겟 워드 라인일 수 있다.
실시 예에서, 메모리 장치(100)는 프로그램 제어부(170)를 포함할 수 있다. 프로그램 제어부(170)는 어드레스 제어부(150)로부터 제N+1 및 제N 워드 라인에 각각 대응하는 어드레스들을 결합한 어드레스를 수신하여, 프로그램 동작을 제어할 수 있다.
구체적으로, 메모리 컨트롤러(200)로부터 수신된 데이터들 중 최하위 페이지 데이터(LSB_DATA)를 제N+1 워드 라인에 프로그램하기 위해, 프로그램 제어부(170)는 제N+1 워드 라인에 대응하는 어드레스를 출력한 후, 제N+1 워드 라인에 프로그램 동작을 수행할 것을 지시하는 동작 신호를 출력할 수 있다.
이 후, 프로그램 제어부(170)는 타겟 워드 라인인 제N 워드 라인에 대응하는 어드레스를 출력한 후, 제N 워드 라인에 제N+1 워드 라인으로부터 리드된 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)에 대한 프로그램 동작을 수행할 것을 지시하는 동작 신호를 출력할 수 있다.
위와 같이, 타겟 워드 라인과 인접한 워드 라인에 최하위 페이지 데이터(LSB_DATA)를 프로그램함으로써 간섭 현상이 발생되는 것을 방지할 수 있다. 또, 메모리 장치(100)가 메모리 컨트롤러(200)로부터 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 연속적으로 수신함으로써 병목 현상(io bottle neck)이 발생되는 것을 방지할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직(130)은 어드레스 제어부(150) 및 프로그램 제어부(170)를 포함할 수 있다. 다른 실시 예에서, 어드레스 제어부(150) 및 프로그램 제어부(170)는 제어 로직(130)의 외부에 포함될 수 있다. 예를 들면, 어드레스 제어부(150)는 로우 디코더(121)에 포함될 수 있다. 또는, 어드레스 제어부(150) 및 프로그램 제어부(170)는 주변 회로(120)에 포함될 수 있다.
실시 예에서, 어드레스 제어부(150)는 메모리 컨트롤러(도 1의 200)로부터 수신된 어드레스(ADDR)를 제어할 수 있다. 구체적으로, 어드레스 제어부(150)는 메모리 컨트롤러(도 1의 200)로부터 수신된 선택된 워드 라인에 대응하는 어드레스를 기초로 새로운 어드레스를 생성할 수 있다. 어드레스 제어부(150)가 생성하는 어드레스는 선택된 워드 라인에 인접한 워드 라인 및 선택된 워드 라인에 각각 대응하는 어드레스를 결합한 어드레스일 수 있다.
실시 예에서, 프로그램 제어부(170)는 어드레스 제어부(150)가 생성한 어드레스를 기초로 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 구체적으로, 프로그램 제어부(170)는 선택된 워드 라인과 인접한 워드 라인의 메모리 셀들에 최하위 페이지 데이터(LSB_DATA)를 프로그램한 후, 인접한 워드 라인의 메모리 셀들에 프로그램된 데이터를 리드하도록 주변 회로(120)를 제어할 수 있다.
이 후, 프로그램 제어부(170)는 리드된 최하위 페이지 데이터(LSB_DATA), 메모리 컨트롤러(도 1의 200)로부터 수신된 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 선택된 워드 라인의 메모리 셀들에 프로그램하도록 주변 회로(120)를 제어할 수 있다.
결과적으로, 위와 같은 프로그램 동작을 통해, 프로그램 동작이 수행되는 선택된 워드 라인과 인접한 워드 라인의 메모리 셀들에 발생되는 간섭 현상이 방지되고, 메모리 장치가 복수의 다이들에 프로그램 동작을 수행할 때 발생되는 병목 현상이 방지될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 원샷 프로그램을 설명하기 위한 회로도이다.
도 4를 참조하면, 도 4는 소거 상태(E)의 메모리 셀들이 각각 원샷 프로그램 동작을 통해 목표 프로그램 상태로 프로그램되는 과정을 도시한다. 도 4의 가로축은 메모리 셀들의 문턱 전압 크기(Vth), 세로축은 메모리 셀의 개수를 나타낸다.
도 4에서, 메모리 장치(도 1의 100)는 하나의 메모리 셀에 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 방식으로 프로그램 동작을 수행하는 것으로 가정한다. 도 4는, 메모리 장치(도 1의 100)가 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 또는 네 개의 데이터 비트들을 저장하는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작하는 경우에도 적용될 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 선택된 메모리 셀에 대한 원샷 프로그램 동작을 수행할 수 있다. 선택된 메모리 셀들은 프로그램 전 소거 상태(E)일 수 있다.
예를 들면, 선택된 메모리 셀들은 각각 소거 상태(E)에서 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나의 프로그램 상태로 프로그램될 수 있다. 즉, 선택된 메모리 셀들 각각의 목표 프로그램 상태는 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나일 수 있다.
본 도면에서, 메모리 장치(도 1의 100)는 원샷 프로그램 동작을 수행하므로, 선택된 메모리 셀들은 각각 목표 프로그램 상태로 동시에 프로그램될 수 있다. 예를 들면, 선택된 메모리 셀들은 각각 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나로 동시에 프로그램될 수 있다.
이 때, 선택된 메모리 셀들이 동시에 프로그램되도록, 선택된 메모리 셀들 각각과 연결되는 비트 라인의 전위는 연결된 메모리 셀의 목표 프로그램 상태에 다르게 설정될 수 있다. 예를 들면, 선택된 메모리 셀의 목표 프로그램 상태가 높을수록, 해당 메모리 셀과 연결된 비트 라인의 전압 레벨은 낮게 설정되고, 선택된 메모리 셀의 목표 프로그램 상태가 낮을수록, 해당 메모리 셀과 연결된 비트 라인의 전압 레벨은 높게 설정될 수 있다.
위와 같이, 원샷 프로그램 동작에 의해 선택된 메모리 셀들이 프로그램되는 경우, 선택된 메모리 셀들에 수행되는 프로그램 루프 수는 감소될 수 있다.
그러나, 원샷 프로그램 동작이 수행될 때, 선택된 메모리 셀들이 연결된 워드 라인과 인접한 워드 라인의 메모리 셀들에 간섭 현상 및/또는 병목 현상이 발생될 수 있다. 따라서, 원샷 프로그램 동작에 의할 때, 간섭 현상에 의해 메모리 셀에 프로그램된 데이터의 신뢰도가 낮아지거나 또는 프로그램 동작 속도가 느려질 수 있다.
도 5는 도 4의 원샷 프로그램 시 발생되는 병목 현상을 설명하기 위한 도면이다.
도 5를 참조하면, 도 5는 메모리 장치(도 1의 100)가 복수의 다이들을 포함할 때, 각 다이에서 수행되는 프로그램 동작을 도시한다. 각 다이에서 수행되는 프로그램 동작은 원샷 프로그램 동작(FINE)일 수 있다.
도 5에서, 메모리 장치(도 1의 100)는 복수의 채널들을 통해 메모리 컨트롤러(도 1의 200)와 연결될 수 있으며, 복수의 채널들에는 각각 적어도 하나의 다이가 연결될 수 있다. 이 때, 복수의 다이들은 각각 적어도 하나 이상의 플레인을 포함할 수 있으며, 각 플레인은 복수의 메모리 블록들을 포함할 수 있다.
도 5에서, 메모리 컨트롤러(도 1의 200)와 메모리 장치(도 1의 100)는 제1 내지 제4 채널을 통해 서로 연결되는 것으로 가정하고, 각 채널에는 하나의 다이가 연결된 것으로 가정한다. 예를 들면, 제1 채널을 통해 연결되는 다이는 제1 다이(DIE1), 제2 채널을 통해 연결되는 다이는 제2 다이(DIE2), 제3 채널을 통해 연결되는 다이는 제3 다이(DIE3), 제4 채널을 통해 연결되는 다이는 제4 다이(DIE4)일 수 있다.
실시 예에서, 제1 내지 제4 다이(DIE1~DIE4)에는 프로그램 동작이 연속적으로 수행될 수 있다. 이 때 수행되는 프로그램 방식은 인터리빙 방식일 수 있다.
예를 들면, 메모리 장치(도 1의 100)는 제1 다이(DIE1)에 프로그램 될 데이터를 메모리 컨트롤러(도 1의 200)로부터 수신할 수 있다. 이 때, 메모리 컨트롤러(도 1의 200)로부터 수신되는 데이터는 제1 최하위 페이지 데이터(LSB_DATA1), 제1 중간 페이지 데이터(CSB_DATA1) 및 제1 최상위 페이지 데이터(MSB_DATA1)일 수 있다.
이 후, 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 수신된 데이터를 프로그램함과 동시에 제2 다이(DIE2)에 프로그램 될 데이터를 수신할 수 있다. 제2 다이(DIE2)에 프로그램될 데이터는 제2 최하위 페이지 데이터(LSB_DATA2), 제2 중간 페이지 데이터(CSB_DATA2) 및 제2 최상위 페이지 데이터(MSB_DATA2)일 수 있다.
위에서 설명된 것과 동일한 방식으로, 메모리 장치(도 1의 100)는 제2 다이(DIE2)에 데이터를 프로그램함과 동시에 제3 다이(DIE3)에 프로그램될 제3 최하위 페이지 데이터(LSB_DATA3), 제3 중간 페이지 데이터(CSB_DATA3) 및 제3 최상위 페이지 데이터(MSB_DATA3)를 수신할 수 있다. 또, 메모리 장치(도 1의 100)는 제3 다이(DIE3)에 데이터를 프로그램함과 동시에 제4 다이(DIE4)에 프로그램될 제4 최하위 페이지 데이터(LSB_DATA4), 제4 중간 페이지 데이터(CSB_DATA4) 및 제4 최상위 페이지 데이터(MSB_DATA4)를 수신할 수 있다.
이 후, 메모리 장치(도 1의 100)는 제4 다이(DIE4)에 데이터를 프로그램함과 동시에 다시 제1 다이(DIE1)에 프로그램될 데이터를 수신할 수 있다. 그러나, 제1 내지 제4 다이(DIE1~DIE4)에 인터리브 방식으로 프로그램 동작이 수행됨에 따라, 제1 다이(DIE1)에 데이터가 프로그램된 이후 상당 시간이 경과된 뒤에 다시 프로그램 동작이 수행될 수 있다. 즉, 제1 다이(DIE1)에 프로그램 동작이 재개될 때까지 긴 시간이 경과될 수 있다.
나아가, 선택된 메모리 셀들이 원샷 프로그램에 의해 동시에 프로그램됨에 따라, 선택된 워드 라인과 인접한 워드 라인의 메모리 셀들에 간섭 현상(INTERFERENCE)이 발생될 수 있다.
도 6은 포기-파인 프로그램(foggy-fine)을 설명하기 위한 도면이다.
도 6을 참조하면, 도 6의 가로축은 메모리 셀들의 문턱 전압 크기(Vth), 세로축은 메모리 셀의 개수를 나타낸다. 도 6에서, 메모리 셀들은 트리플 레벨 셀(Triple Level Cell; TLC) 방식으로 프로그램되는 것으로 가정한다. 다른 실시 예에서, 도 6은 싱글 레벨 셀(Single Level Cell; SLC), 멀티 레벨 셀(Multi Level Cell; MLC) 또는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 프로그램 동작이 수행되는 경우에도 적용될 수 있다.
도 6을 참조하면, 메모리 셀들은 프로그램 되기 전 소거 상태(E)일 수 있다. 즉, 소거 상태(E)의 메모리 셀들은 포기-파인 프로그램(foggy-fine) 동작을 통해 목표 프로그램 상태인 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나의 상태로 프로그램될 수 있다.
먼저, 소거 상태(E)의 메모리 셀들에 최하위 페이지 데이터가 프로그램될 수 있다. 이 때 수행되는 동작은 제1 프로그램 동작(1st PGM)일 수 있다.
즉, 포기-파인 프로그램(foggy-fine) 동작이 수행되기 전, 최하위 페이지 데이터가 메모리 셀들에 프로그램될 수 있다. 따라서, 최하위 페이지 데이터가 소거 상태(E)의 메모리 셀들에 프로그램되면, 메모리 셀들은 소거 상태(E) 또는 제LP 프로그램 상태(LP) 중 어느 하나의 상태로 될 수 있다.
이 후, 수행되는 프로그램 동작은 제2 프로그램 동작(2nd PGM)일 수 있다. 제2 프로그램 동작(2nd PGM)은 포기 프로그램(foggy) 동작 및 파인 프로그램(fine) 동작을 포함할 수 있다.
실시 예에서, 도 1의 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 포기-파인 프로그램 요청에 대응하는 포기 프로그램 커맨드를 수신하여 포기 프로그램(foggy) 동작을 수행할 수 있다. 포기 프로그램(foggy) 동작에 의해, 소거 상태(E)의 메모리 셀들은 제1 내지 제3 프로그램 상태(P1~P3)로, 제LP 프로그램 상태(LP)의 메모리 셀들은 제4 내지 제7 프로그램 상태(P4~P7)로 프로그램될 수 있다.
포기 프로그램(foggy) 동작이 완료되면, 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 포기-파인 프로그램 요청에 대응하는 파인 프로그램 커맨드를 수신하여 파인 프로그램(fine) 동작을 수행할 수 있다.
실시 예에서, 파인 프로그램(fine) 동작을 통해, 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)의 메모리 셀들의 문턱 전압 분포가 더욱 세밀하게 조정될 수 있다. 즉, 포기 프로그램(foggy) 동작에 의해 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)의 메모리 셀들이 프로그램 되더라도 문턱 전압 분포의 구분이 명확하지 않으나, 파인 프로그램(fine) 동작을 통해 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)의 메모리 셀들의 문턱 전압 분포의 구분이 명확해질 수 있다.
결과적으로, 메모리 장치(도 1의 100)가 포기-파인 프로그램(foggy-fine) 동작 시, 메모리 셀들은 최하위 페이지 데이터가 프로그램된 이후, 포기 프로그램 커맨드 및 파인 프로그램 커맨드에 대응하는 동작을 통해, 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나의 상태를 가질 수 있다.
도 7은 도 6의 포기-파인 프로그램(foggy-fine)의 일 실시 예를 도시한다.
도 7을 참조하면, 도 7은 도 6의 포기-파인 프로그램(foggy-fine)에 의해 선택된 메모리 셀들이 프로그램될 때, 선택된 메모리 셀들이 프로그램되는 과정을 도시한다.
도 6 및 도 7을 참조하면, 도 7은 포기-파인 프로그램(foggy-fine) 동작 시, 최하위 페이지 데이터를 프로그램하는 제1 프로그램 동작(도 6의 1st PGM)이 수행된 이후 수행되는 제2 프로그램 동작(도 6의 2nd PGM)을 도시한다. 즉, 도 7은 제2 프로그램 동작(도 6의 2nd PGM)에 포함된 포기 프로그램(foggy) 동작 및 파인 프로그램(fine) 동작을 도시한다.
도 7의 (a)를 참조하면, 포기-파인 프로그램(foggy-fine) 동작 시, t1 시간 동안 최하위 페이지 데이터(LSB_DATA)가 메모리 장치(도 1의 100)에 입력될 수 있다. 최하위 페이지 데이터(LSB_DATA)가 메모리 장치(도 1의 100)에 입력되면, t2 시간 동안, 최하위 페이지 데이터(LSB_DATA)가 프로그램될 수 있다. 이 때 수행되는 프로그램 동작은 포기 프로그램(foggy) 동작일 수 있다.
이 후, 포기 프로그램(foggy) 동작이 완료되면, t3 시간 동안, 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)가 메모리 장치(도 1의 100)에 입력될 수 있다. 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)가 메모리 장치(도 1의 100)에 입력되면, t4 시간 동안, 입력된 데이터들이 프로그램될 수 있다. 이 때 수행되는 프로그램 동작은 파인 프로그램(FINE) 동작일 수 있다.
도 7의 (a)를 참조하면, 메모리 장치(도 1의 100)에 최하위 페이지 데이터(LSB_DATA)가 입력된 후, 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)가 입력됨으로써, 포기-파인 프로그램(foggy-fine) 동작이 수행될 수 있다.
도 7의 (b)를 참조하면, 도 7의 (a)와 동일하게, 포기-파인 프로그램(foggy-fine) 동작 시, t1 시간 동안 최하위 페이지 데이터(LSB_DATA)가 메모리 장치(도 1의 100)에 입력되면, t2 시간 동안, 최하위 페이지 데이터(LSB_DATA)가 프로그램될 수 있다. 이 때 수행되는 프로그램 동작은 포기 프로그램(foggy) 동작일 수 있다.
이 후, 포기 프로그램(foggy) 동작이 완료되면, t5 시간 동안, 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)가 메모리 장치(도 1의 100)에 입력될 수 있다. 도 7의 (a)와 달리, 도 7의 (b)에서, 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)만 메모리 장치(도 1의 100)에 입력되고, 최하위 페이지 데이터(LSB_DATA)는 입력되지 않을 수 있다.
그러나, 도 7의 (a)와 비교했을 때, 도 7의 (b)에서 소모되는 총 시간은 최하위 페이지 데이터(LSB_DATA)를 리드하는데 소모되는 시간 및 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 조합하는데 소모되는 시간으로 인해 길어질 수 있다.
구체적으로, t6 시간 동안, 최하위 페이지 데이터(LSB_DATA)가 리커버리(REC) 동작을 통해 획득될 수 있다. 즉, 리커버리(REC) 동작은 포기 프로그램(foggy) 동작 시 프로그램된 데이터를 리드하는 동작일 수 있다. 즉, 메모리 컨트롤러(도 1의 200)로부터 최하위 페이지 데이터(LSB_DATA)를 수신하지 않고, 리커버리(REC) 동작을 통해 최하위 페이지 데이터(LSB_DATA)가 수신될 수 있다.
최하위 페이지 데이터(LSB_DATA)가 수신되면, 기존에 수신된 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)와 최하위 페이지 데이터(LSB_DATA)를 기초로 새로운 데이터가 생성될 수 있다. 새로운 데이터는 파인 프로그램(FINE) 동작이 수행되는 데이터일 수 있다.
실시 예에서, 리커버리(REC) 동작 및 새로운 데이터를 생성하는 데 소모되는 시간은 t7 시간일 수 있다(REDUNDANCY). 즉, t7 시간 동안, 포기 프로그램(foggy)된 데이터를 리드하고, 리드된 데이터와 메모리 장치(도 1의 100)로 입력된 데이터를 기초로 새로운 데이터가 생성될 수 있다.
파인 프로그램(FINE) 동작이 수행될 데이터가 생성되면, t8 시간 동안, 새로운 데이터가 프로그램될 수 있다. 이 때 수행되는 프로그램 동작은 파인 프로그램(FINE) 동작일 수 있다.
도 7의 (b)를 참조하면, 메모리 장치(도 1의 100)에 최하위 페이지 데이터(LSB_DATA)가 입력된 후, 리드된 최하위 페이지 데이터(LSB_DATA), 입력된 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 기초로 생성된 새로운 데이터를 통해 포기-파인 프로그램(foggy-fine) 동작이 수행될 수 있다.
도 8은 도 7의 포기-파인 프로그램(foggy-fine) 시 발생되는 병목 현상을 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 도 8의 (a)는 도 7의 (a)의 포기-파인 프로그램(foggy-fine) 동작이 복수의 다이들에 수행되는 경우를 도시하고, 도 8의 (b)는 도 7의 (b)의 포기-파인 프로그램(foggy-fine) 동작이 복수의 다이들에 수행되는 경우를 도시한다.
도 8에서, 메모리 컨트롤러(도 1의 200)와 메모리 장치(도 1의 100)는 제1 내지 제4 채널을 통해 서로 연결되는 것으로 가정하고, 각 채널에는 하나의 다이가 연결된 것으로 가정한다. 예를 들면, 제1 채널을 통해 연결되는 다이는 제1 다이(DIE1), 제2 채널을 통해 연결되는 다이는 제2 다이(DIE2), 제3 채널을 통해 연결되는 다이는 제3 다이(DIE3), 제4 채널을 통해 연결되는 다이는 제4 다이(DIE4)일 수 있다.
도 8의 (a)를 참조하면, 제1 다이(DIE1)에 프로그램될 제1 최하위 페이지 데이터(LSB_DATA1)가 수신될 수 있다. 제1 최하위 페이지 데이터(LSB_DATA1)는 포기 프로그램(FOGGY) 동작이 수행되는 데이터일 수 있다.
실시 예에서, 제1 다이(DIE1)에 제1 최하위 페이지 데이터(LSB_DATA1)가 포기 프로그램될 때, 제2 다이(DIE2)에 프로그램될 제2 최하위 페이지 데이터(LSB_DATA2)가 수신될 수 있다. 제2 최하위 페이지 데이터(LSB_DATA2)는 포기 프로그램(FOGGY) 동작이 수행되는 데이터일 수 있다.
이 후, 제2 다이(DIE2)에 제2 최하위 페이지 데이터(LSB_DATA2)가 포기 프로그램될 때, 제3 다이(DIE3)에 프로그램될 제3 최하위 페이지 데이터(LSB_DATA3)가 수신되고, 제3 다이(DIE3)에 제3 최하위 페이지 데이터(LSB_DATA3)가 포기 프로그램될 때, 제4 다이(DIE4)에 프로그램될 제4 최하위 페이지 데이터(LSB_DATA4)가 수신되고, 제4 다이(DIE4)에 제4 최하위 페이지 데이터(LSB_DATA4)가 포기 프로그램될 때, 다시 제1 다이(DIE1)에 프로그램될 데이터가 수신될 수 있다.
이 때, 제4 다이(DIE4)에 포기 프로그램(FOGGY) 동작이 수행된 후, 제1 다이(DIE1)에 수행될 프로그램 동작은 파인 프로그램(FINE) 동작일 수 있다. 따라서, 제4 다이(DIE4)에 제4 최하위 페이지 데이터(LSB_DATA4)가 포기 프로그램될 때, 제1 다이(DIE1)에 프로그램될 제1 최하위 페이지 데이터(LSB_DATA1), 제1 중간 페이지 데이터(CSB_DATA1) 및 제1 최상위 페이지 데이터(MSB_DATA1)가 수신될 수 있다.
그러나, 제1 다이(DIE1)에 포기 프로그램(FOGGY) 동작이 수행된 후, 연속적으로 제2 내지 제4 다이(DIE2~DIE4)에 포기 프로그램(FOGGY) 동작이 수행됨으로써, 제1 다이(DIE1)에 포기 프로그램(FOGGY) 동작이 수행된 후 새로운 데이터가 입력될 때까지 시간 지연이 발생될 수 있다. 즉, 입출력 병목 현상(IO BOTTLE NECK)이 나타날 수 있다.
나아가, 제1 다이(DIE1)에 파인 프로그램(FINE) 동작이 수행된 후, 연속적으로 제2 내지 제4 다이(DIE2~DIE4)에 파인 프로그램(FINE) 동작이 수행됨으로써, 제1 다이(DIE1)에 파인 프로그램(FINE) 동작이 수행된 후 새로운 데이터가 입력될 때까지 시간 지연이 발생될 수 있다.
도 8의 (b)를 참조하면, 도 8의 (a)와 동일하게, 제1 다이(DIE1)에 제1 최하위 페이지 데이터(LSB_DATA1)가 포기 프로그램될 때, 제2 다이(DIE2)에 프로그램될 제2 최하위 페이지 데이터(LSB_DATA2)가 수신되고, 제2 다이(DIE2)에 제2 최하위 페이지 데이터(LSB_DATA2)가 포기 프로그램될 때, 제3 다이(DIE3)에 프로그램될 제3 최하위 페이지 데이터(LSB_DATA3)가 수신되고, 제3 다이(DIE3)에 제3 최하위 페이지 데이터(LSB_DATA3)가 포기 프로그램될 때, 제4 다이(DIE4)에 프로그램될 제4 최하위 페이지 데이터(LSB_DATA4)가 수신되고, 제4 다이(DIE4)에 제4 최하위 페이지 데이터(LSB_DATA4)가 포기 프로그램될 때, 다시 제1 다이(DIE1)에 프로그램될 데이터가 수신될 수 있다.
이 때, 제4 다이(DIE4)에 포기 프로그램(FOGGY) 동작이 수행된 후, 제1 다이(DIE1)에 수행될 프로그램 동작은 파인 프로그램(FINE) 동작일 수 있다.
그러나, 도 8의 (a)와 달리, 리커버리(REC) 동작에 의해 최하위 페이지 데이터를 리드하는 방식으로 데이터를 조합하여 파인 프로그램(FINE) 동작이 수행되기 때문에, 제4 다이(DIE4)에 제4 최하위 페이지 데이터(LSB_DATA4)가 포기 프로그램될 때, 제1 다이(DIE1)에 프로그램될 제1 중간 페이지 데이터(CSB_DATA1) 및 제1 최상위 페이지 데이터(MSB_DATA1)가 수신될 수 있다.
도 8의 (a)와 마찬가지로, 제1 다이(DIE1)에 포기 프로그램(FOGGY) 동작이 수행된 후, 제2 내지 제4 다이(DIE2~DIE4)에 포기 프로그램(FOGGY) 동작이 수행됨으로써, 제1 다이(DIE1)에 포기 프로그램(FOGGY) 동작이 수행된 후 새로운 데이터가 입력될 때까지 시간 지연이 발생될 수 있다. 즉, 입출력 병목 현상(IO BOTTLE NECK)이 나타날 수 있다.
나아가, 제1 다이(DIE1)에 파인 프로그램(FINE) 동작이 수행된 후, 제2 내지 제4 다이(DIE2~DIE4)에 파인 프로그램(FINE) 동작이 수행됨으로써, 제1 다이(DIE1)에 파인 프로그램(FINE) 동작이 수행된 후 새로운 데이터가 입력될 때까지 시간 지연이 발생될 수 있다.
결과적으로, 도 8의 (a) 및 도 8의 (b)에서 수행되는 포기-파인 프로그램(foggy-fine) 동작에 의할 때, 데이터의 프로그램과 데이터 입력 사이에 시간 지연이 발생되므로, 프로그램 성능이 낮아질 수 있다. 즉, 포기 프로그램 이후 데이터를 수신할 때까지의 시간 지연, 파인 프로그램 이후 데이터를 수신할 때까지의 시간 지연이 발생될 수 있다.
또, 도 8의 (a) 및 도 8의 (b)에서, 메모리 장치(도 1의 100) 및 메모리 컨트롤러(도 1의 200)를 연결하는 채널 수가 증가할수록, 또, 하나의 채널에 연결된 다이의 수가 증가될수록, 병목 현상(IO BOTTLE NECK)에 의한 성능 열화가 증가될 수 있다.
도 9는 도 7의 (b)의 포기-파인 프로그램(foggy-fine) 시 레디 비지 신호를 도시한다.
도 7의 (b) 및 도 9를 참조하면, 도 9는 도 7의 (b)의 포기-파인 프로그램(foggy-fine) 시 레디 비지 신호(RB)가 하이 상태 또는 로우 상태로 되는 과정을 도시한다.
실시 예에서, 메모리 장치(도 1의 100)는 레디 비지 라인을 통해 메모리 컨트롤러(도 1의 200)로 메모리 장치(도 1의 100)가 레디 상태인지 또는 비지 상태인지를 출력하는 레디 비지 신호(RB)를 제공할 수 있다.
레디 비지 신호(RB)는 메모리 장치(도 1의 100)의 상태를 식별하는 신호일 수 있다. 즉 로우 상태의 레디 비지 신호(RB)는 메모리 장치(도 1의 100)가 적어도 하나 이상의 동작을 수행 중임을 나타낸다. 하이 상태의 레디 비지 신호(RB)는 메모리 장치(도 1의 100)가 동작을 수행하고 있지 않음을 나타낸다.
실시 예에서, 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 최하위 페이지 데이터(LSB_DATA)를 수신할 수 있다. 메모리 컨트롤러(도 1의 200)로부터 최하위 페이지 데이터(LSB_DATA)를 수신하는 동안 메모리 장치(도 1의 100)는 레디 상태이고, 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
이 후, 메모리 장치(도 1의 100)가 최하위 페이지 데이터(LSB_DATA)에 대한 포기 프로그램(FOGGY) 동작을 수행하는 동안 메모리 장치(도 1의 100)는 비지 상태이고, 로우 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
실시 예에서, 메모리 장치(도 1의 100)가 최하위 페이지 데이터(LSB_DATA)에 대한 포기 프로그램(FOGGY) 동작을 완료하면, 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 수신할 수 있다. 메모리 컨트롤러(도 1의 200)로부터 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 수신하는 동안 메모리 장치(도 1의 100)는 레디 상태이고, 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
이 후, 메모리 장치(도 1의 100)는 프로그램된 최하위 페이지 데이터(LSB_DATA)를 리드하는 리커버리(REC) 동작을 수행하고, 리드된 데이터와 수신된 데이터를 조합하여 파인 프로그램(FINE) 동작을 수행할 수 있다. 메모리 장치(도 1의 100)가 리커버리(REC) 동작 및 파인 프로그램(FINE) 동작을 수행하는 동안 메모리 장치(도 1의 100)는 비지 상태이고, 로우 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
실시 예에서, 메모리 장치(도 1의 100)가 파인 프로그램(FINE) 동작을 완료하면 다시 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
결과적으로, 최하위 페이지 데이터(LSB_DATA)를 수신하여 포기 프로그램(FOGGY)한 후, 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 수신하여 파인 프로그램(FINE)하는 경우, 2번의 비지 구간을 통해 데이터가 프로그램될 수 있다. 그러나, 2번의 비지 구간을 통해 데이터가 프로그램되는 경우, 포기 프로그램(FOGGY)과 데이터의 입력 사이의 지연 시간, 파인 프로그램(FINE)과 데이터의 입력 사이의 지연 시간이 발생될 수 있다.
따라서, 본 발명에서, 1번의 비지 구간을 통해 데이터가 프로그램되는 방법이 제시된다.
도 10은 도 5 및 도 8의 병목 현상을 최소화하기 위한 프로그램 방법 및 레디 비지 신호를 도시한다.
도 10을 참조하면, 도 10은 본 발명에 따른 포기-파인 프로그램(foggy-fine) 시 레디 비지 신호(RB)가 하이 상태 또는 로우 상태로 되는 과정을 도시한다.
도 10에서, 메모리 장치(도 1의 100)는 제N 워드 라인(WL_N)에 연결된 메모리 셀들에 대한 프로그램 동작을 수행하는 것으로 가정한다. 즉, 제N 워드 라인(WL_N)은 프로그램 동작이 수행되는 타겟 워드 라인일 수 있다. 또한, 본 도면에서, 타겟 워드 라인인 제N 워드 라인(WL_N)과 인접한 워드 라인은 제N+1 워드 라인(WL_N+1)인 것으로 가정한다.
실시 예에서, 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 최하위 페이지 데이터(LSB_DATA)를 수신할 수 있다. 메모리 컨트롤러(도 1의 200)로부터 최하위 페이지 데이터(LSB_DATA)를 수신하는 동안 메모리 장치(도 1의 100)는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하지 않으므로 레디 상태이고, 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다. 이 때, 수신되는 최하위 페이지 데이터(LSB_DATA)는 제N 워드 라인(WL_N)과 인접한 워드 라인인 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 프로그램될 수 있다.
도 8에서의 포기-파인 프로그램(foggy-fine)과 달리, 본 도면에서 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 최하위 페이지 데이터(LSB_DATA)를 수신한 후, 연속적으로 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 수신할 수 있다. 메모리 컨트롤러(도 1의 200)로부터 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 수신하는 동안 메모리 장치(도 1의 100)는 레디 상태이고, 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
이 후, 메모리 장치(도 1의 100)는 최하위 페이지 데이터(LSB_DATA)를 타겟 워드 라인과 인접한 워드 라인인 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 프로그램할 수 있다. 이 때 수행되는 프로그램 동작은 포기 프로그램(FOGGY) 동작일 수 있다. 메모리 장치(도 1의 100)가 포기 프로그램(FOGGY) 동작을 수행하는 동안, 메모리 장치(도 1의 100)는 레디 상태이고, 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
최하위 페이지 데이터(LSB_DATA)에 대한 포기 프로그램(FOGGY) 동작이 완료되면, 메모리 장치(도 1의 100)는 제N+1 워드 라인(WL_N+1)을 리드하여 최하위 페이지 데이터(LSB_DATA)를 획득하기 위한 리커버리(REC) 동작을 수행할 수 있다. 메모리 장치(도 1의 100)가 리커버리(REC) 동작을 수행하는 동안, 메모리 장치(도 1의 100)는 레디 상태이고, 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
실시 예에서, 리커버리(REC) 동작을 통해 최하위 페이지 데이터(LSB_DATA)가 획득되면, 메모리 장치(도 1의 100)는 리드된 데이터와 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 조합한 후, 조합된 데이터를 타겟 워드 라인인 제N 워드 라인(WL_N)의 메모리 셀들에 프로그램할 수 있다. 이 때 수행되는 프로그램 동작은 파인 프로그램(FINE) 동작일 수 있다. 메모리 장치(도 1의 100)가 파인 프로그램(FINE) 동작을 수행하는 동안, 메모리 장치(도 1의 100)는 레디 상태이고, 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
실시 예에서, 메모리 장치(도 1의 100)가 파인 프로그램(FINE) 동작을 완료하면 다시 하이 상태의 레디 비지 신호(RB)가 메모리 컨트롤러(도 1의 200)에 출력될 수 있다.
결과적으로, 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 연속적으로 수신하고, 최하위 페이지 데이터(LSB_DATA)를 리드하여 데이터를 조합하는 방식으로 파인 프로그램(FINE) 동작을 수행하는 방법의 경우, 1번의 비지 구간 내에서 데이터가 프로그램될 수 있다.
즉, 레디 비지 신호(RB)가 하이 상태에서 로우 상태로 변경될 때, 메모리 장치(도 1의 100)는 포기-파인 프로그램 동작을 개시하고, 레디 비지 신호(RB)가 로우 상태에서 다시 상기 하이 상태로 변경될 때, 메모리 장치(도 1의 100)는 포기-파인 프로그램 동작을 종료한다.
따라서, 도 9와 비교했을 때, 본 도면에서, 포기 프로그램(FOGGY) 동작이 완료된 후, 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 수신할 필요가 없기 때문에, 1번의 비지 구간을 통해 데이터가 프로그램될 수 있다. 1번의 비지 구간에서 데이터가 프로그램됨에 따라 병목 현상이 발생되는 것이 방지될 수 있다. 나아가, 타겟 워드 라인과 인접한 워드 라인인 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 먼저 프로그램 동작이 수행됨으로써, 간섭 현상도 방지될 수 있다.
도 11은 본 발명의 프로그램 동작을 위한 메모리 장치의 구성을 도시한다.
도 10 및 도 11을 참조하면, 도 11은 도 10의 프로그램 동작을 수행하기 위해, 메모리 장치(도 1의 100)에 포함되는 구성을 도시한다. 즉, 도 10의 프로그램 동작을 위해, 메모리 장치(도 1의 100)는 어드레스 제어부(150) 및 프로그램 제어부(170)를 포함할 수 있다. 실시 예에서, 어드레스 제어부(150) 및 프로그램 제어부(170)는 제어 로직(도 2의 130)에 포함되거나 또는 제어 로직(도 2의 130) 외부에 위치할 수 있다.
도 10과 마찬가지로, 도 11에서 수행되는 프로그램 동작은 본 발명에 따른 포기-파인 프로그램(foggy-fine) 동작이고, 포기-파인 프로그램(foggy-fine) 동작이 수행되는 타겟 워드 라인은 제N 워드 라인(WL_N), 타겟 워드 라인과 인접한 워드 라인은 제N+1 워드 라인(WL_N+1)인 것으로 가정한다.
실시 예에서, 메모리 장치(도 1의 100)가 메모리 컨트롤러(도 1의 200)로부터 포기-파인 프로그램(foggy-fine)에 대응하는 커맨드를 수신할 때, 어드레스 제어부(150)는 메모리 컨트롤러(도 1의 200)로부터 물리 블록 어드레스(physical block address; PBA)를 수신할 수 있다. 메모리 컨트롤러(도 1의 200)로부터 수신된 물리 블록 어드레스(PBA)는 포기-파인 프로그램(foggy-fine) 동작이 수행되는 타겟 워드 라인인 제N 워드 라인(WL_N)에 대응하는 어드레스일 수 있다.
본 발명에서, 최하위 페이지 데이터(LSB_DATA)는 제N 워드 라인(WL_N)과 인접한 워드 라인인 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 프로그램되기 때문에, 어드레스 제어부(150)는 제N 워드 라인(WL_N)에 대응하는 어드레스를 수신한 후, 새로운 어드레스를 생성할 수 있다.
예를 들면, 메모리 장치(도 1의 100)가 타겟 워드 라인인 제N 워드 라인(WL_N)에 대응하는 어드레스를 수신하면, 타겟 워드 라인과 인접한 워드 라인 및 타겟 워드 라인에 각각 대응하는 물리 블록 어드레스들을 결합한 새로운 물리 블록 어드레스를 생성할 수 있다.
타겟 워드 라인과 인접한 워드 라인을 제N+1 워드 라인(WL_N+1)으로 가정하면, 어드레스 제어부(150)는 제N+1 워드 라인(WL_N+1)에 대응하는 어드레스 및 제N 워드 라인(WL_N)에 대응하는 어드레스를 결합한 새로운 어드레스를 생성할 수 있다. 실시 예에서, 제N+1 워드 라인(WL_N+1)에 대응하는 어드레스는 제1 로우 어드레스(RADD1)고, 제N 워드 라인(WL_N)에 대응하는 어드레스는 제2 로우 어드레스(RADD2)일 수 있다.
따라서, 어드레스 제어부(150)는 새로운 어드레스를 생성한 후, 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 최하위 페이지 데이터(LSB_DATA)를 먼저 프로그램하기 위해, 제1 로우 어드레스(RADD1)를 프로그램 제어부(170)에 출력할 수 있다. 프로그램 제어부(170)는 제1 로우 어드레스(RADD1)에 응답하여, 제1 로우 어드레스(RADD1)에 대응하는 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 포기 프로그램(FOGGY) 동작을 수행할 것을 지시하는 동작 신호(OPSIG)를 출력할 수 있다. 이 때, 포기 프로그램(FOGGY) 동작에 의해 프로그램되는 데이터는 최하위 페이지 데이터(LSB_DATA)일 수 있다.
이 후, 어드레스 제어부(150)는 제N 워드 라인(WL_N)에 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 프로그램하기 위해, 제2 로우 어드레스(RADD2)를 프로그램 제어부(170)에 출력할 수 있다. 프로그램 제어부(170)는 제2 로우 어드레스(RADD2)에 응답하여, 제2 로우 어드레스(RADD2)에 대응하는 제N 워드 라인(WL_N)의 메모리 셀들에 파인 프로그램(FINE) 동작을 수행할 것을 지시하는 동작 신호(OPSIG)를 출력할 수 있다. 이 때, 파인 프로그램(FINE) 동작에 의해 프로그램되는 데이터는 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)일 수 있다.
결과적으로, 위와 같은 프로그램 동작을 통해, 프로그램 동작이 수행되는 제N 워드 라인(WL_N)과 인접한 워드 라인인 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 발생되는 간섭 현상이 방지되고, 메모리 장치(도 1의 100)가 복수의 다이들에 프로그램 동작을 수행할 때 발생되는 병목 현상이 방지될 수 있다.
도 12는 타겟 워드 라인이 프로그램되는 과정을 도시한다.
도 12를 참조하면, 도 12는 포기-파인 프로그램(foggy-fine) 동작이 수행되는 타겟 워드 라인인 제N 워드 라인(WL_N), 제N 워드 라인(WL_N)과 인접한 제N+1 워드 라인(WL_N+1) 및 제N-1 워드 라인(WL_N-1)과 포기-파인 프로그램(foggy-fine) 동작이 수행되는 과정을 도시한다.
실시 예에서, 제N 워드 라인(WL_N)에 연결된 메모리 셀들에 포기-파인 프로그램(foggy-fine) 동작이 수행될 수 있다. 즉, 제N 워드 라인(WL_N)은 타겟 워드 라인일 수 있다.
본 발명에서, 메모리 장치(도 1의 100)가 포기-파인 프로그램(foggy-fine)을 수행할 때, 메모리 장치(도 1의 100)는 최하위 페이지 데이터(LSB_DATA), 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 연속적으로 수신한 후, 포기 프로그램(FOGGY) 동작을 수행할 수 있다. 포기 프로그램(FOGGY) 동작은 최하위 페이지 데이터(LSB_DATA)를 타겟 워드 라인과 인접한 워드 라인인 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 프로그램하는 동작일 수 있다.
실시 예에서, 메모리 장치(도 1의 100)가 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 최하위 페이지 데이터(LSB_DATA)를 프로그램할 때, 타겟 워드 라인인 제N 워드 라인(WL_N) 및 제N-1 워드 라인(WL_N-1)의 메모리 셀들에 대한 동작은 금지될 수 있다(INHIBIT).
이 후, 제N+1 워드 라인(WL_N+1)의 메모리 셀들에 포기 프로그램(FOGGY) 동작이 완료되면, 메모리 장치(도 1의 100)는 제N+1 워드 라인(WL_N+1)을 리드하여 최하위 페이지 데이터(LSB_DATA)를 획득하기 위한 리커버리(REC) 동작을 수행할 수 있다. 메모리 장치(도 1의 100)가 리커버리(REC) 동작을 수행하는 동안, 타겟 워드 라인인 제N 워드 라인(WL_N) 및 제N-1 워드 라인(WL_N-1)의 메모리 셀들에 대한 동작은 금지될 수 있다(INHIBIT).
리커버리(REC) 동작을 통해 최하위 페이지 데이터(LSB_DATA)가 획득되면, 메모리 장치(도 1의 100)는 리드된 데이터와 중간 페이지 데이터(CSB_DATA) 및 최상위 페이지 데이터(MSB_DATA)를 조합한 후, 조합된 데이터를 타겟 워드 라인인 제N 워드 라인(WL_N)의 메모리 셀들에 프로그램할 수 있다. 이 때 수행되는 프로그램 동작은 파인 프로그램(FINE) 동작일 수 있다. 메모리 장치(도 1의 100)가 파인 프로그램(FINE) 동작을 수행하는 동안, 제N+1 워드 라인(WL_N+1) 및 제N-1 워드 라인(WL_N-1)의 메모리 셀들에 대한 동작은 금지될 수 있다(INHIBIT).
도 13은 도 10의 프로그램 동작 시 발생되는 병목 현상을 설명하기 위한 도면이다.
도 10 및 도 13을 참조하면, 도 13은 도 10의 포기-파인 프로그램(foggy-fine) 동작이 복수의 다이들에 수행되는 경우를 도시한다.
도 10에서, 메모리 컨트롤러(도 1의 200)와 메모리 장치(도 1의 100)는 제1 내지 제4 채널을 통해 서로 연결되는 것으로 가정하고, 각 채널에는 하나의 다이가 연결된 것으로 가정한다. 예를 들면, 제1 채널을 통해 연결되는 다이는 제1 다이(DIE1), 제2 채널을 통해 연결되는 다이는 제2 다이(DIE2), 제3 채널을 통해 연결되는 다이는 제3 다이(DIE3), 제4 채널을 통해 연결되는 다이는 제4 다이(DIE4)일 수 있다.
실시 예에서, 제1 다이(DIE1)에 프로그램될 제1 최하위 페이지 데이터(LSB_DATA1), 제1 중간 페이지 데이터(CSB_DATA1) 및 제1 최상위 페이지 데이터(MSB_DATA1)가 연속적으로 수신될 수 있다. 제1 최하위 페이지 데이터(LSB_DATA1)는 포기 프로그램(FOGGY) 동작이 수행되는 데이터이고, 제1 최하위 페이지 데이터(LSB_DATA1), 제1 중간 페이지 데이터(CSB_DATA1) 및 제1 최상위 페이지 데이터(MSB_DATA1)는 파인 프로그램(FINE) 동작이 수행되는 데이터일 수 있다.
실시 예에서, 제1 최하위 페이지 데이터(LSB_DATA1), 제1 중간 페이지 데이터(CSB_DATA1) 및 제1 최상위 페이지 데이터(MSB_DATA1)가 연속적으로 수신된 후, 제1 다이(DIE1)에 제1 최하위 페이지 데이터(LSB_DATA1)가 포기 프로그램(FOGGY)될 때, 제2 다이(DIE2)에 프로그램될 제2 최하위 페이지 데이터(LSB_DATA2), 제2 중간 페이지 데이터(CSB_DATA2) 및 제2 최상위 페이지 데이터(MSB_DATA2)가 연속적으로 수신될 수 있다. 제2 최하위 페이지 데이터(LSB_DATA2)는 포기 프로그램(FOGGY) 동작이 수행되는 데이터이고, 제2 최하위 페이지 데이터(LSB_DATA2), 제2 중간 페이지 데이터(CSB_DATA2) 및 제2 최상위 페이지 데이터(MSB_DATA2)는 파인 프로그램(FINE) 동작이 수행되는 데이터일 수 있다.
위에서 설명된 바와 같이, 제2 다이(DIE2)에 제2 최하위 페이지 데이터(LSB_DATA2)가 포기 프로그램(FOGGY)될 때, 제3 다이(DIE3)에 프로그램될 제3 최하위 페이지 데이터(LSB_DATA3), 제3 중간 페이지 데이터(CSB_DATA3) 및 제3 최상위 페이지 데이터(MSB_DATA3)가 연속적으로 수신될 수 있다. 또, 제3 다이(DIE3)에 제3 최하위 페이지 데이터(LSB_DATA3)가 포기 프로그램(FOGGY)될 때, 제4 다이(DIE4)에 프로그램될 제4 최하위 페이지 데이터(LSB_DATA4), 제4 중간 페이지 데이터(CSB_DATA4) 및 제4 최상위 페이지 데이터(MSB_DATA4)가 연속적으로 수신될 수 있다.
제4 다이(DIE4)에 제4 최하위 페이지 데이터(LSB_DATA4)가 포기 프로그램(FOGGY)될 때, 다시 제1 다이(DIE1)에 프로그램될 제5 최하위 페이지 데이터(LSB_DATA5), 제5 중간 페이지 데이터(CSB_DATA5) 및 제5 최상위 페이지 데이터(MSB_DATA5)가 연속적으로 수신될 수 있다.
그러나, 도 8의 (a) 및 도 8의 (b)와 달리, 도 13에서, 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터가 연속적으로 수신된 후, 포기 프로그램(FOGGY), 리커버리(REC) 및 파인 프로그램(FINE) 동작이 연속적으로 수행되기 때문에, 각 다이에서 파인 프로그램(FINE) 동작이 완료된 후 다시 프로그램될 데이터를 수신하는데 소모되는 시간이 단축될 수 있다. 즉, 하나의 비지 구간을 통해, 포기 프로그램(FOGGY), 리커버리(REC) 및 파인 프로그램(FINE) 동작이 수행됨으로써, 병목 현상이 발생되지 않거나 또는 감소될 수 있다.
또한, 타겟 워드 라인이 아닌 인접한 워드 라인에 대한 리커버리 동작을 수행함으로써 연속적으로 데이터를 프로그램하는데 따른 열화도 방지될 수 있다. 나아가, 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 먼저 프로그램 동작이 수행됨으로써, 간섭 현상도 방지될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14를 참조하면, S1401 단계에서 메모리 장치는 메모리 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신할 수 있다. 여기서, 커맨드는 포기-파인 프로그램(foggy-fine) 동작에 대응하는 커맨드일 수 있다. 또, 어드레스는 포기-파인 프로그램(foggy-fine) 동작이 수행되는 타겟 워드 라인에 대응하는 물리 블록 어드레스이고, 데이터는 포기-파인 프로그램(foggy-fine) 동작이 수행되는 데이터일 수 있다.
S1403 단계에서, 메모리 장치는 타겟 워드 라인과 인접한 워드라인에 대응하는 어드레스 및 타겟 워드 라인에 대응하는 어드레스를 조합한 어드레스 생성할 수 있다. 예를 들면, 타겟 워드 라인이 제N 워드 라인(WL_N)인 경우, 메모리 장치는 제N 워드 라인(WL_N)과 인접한 제N+1 워드 라인(WL_N+1)에 대응하는 어드레스 및 제N 워드 라인(WL_N)에 대응하는 어드레스를 조합한 어드레스를 생성할 수 있다.
S1405 단계에서, 메모리 장치는 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들을 프로그램할 수 있다. 이 때, 수행되는 프로그램 동작은 포기 프로그램(FOGGY) 동작이고, 프로그램 되는 데이터는 최하위 페이지 데이터일 수 있다. 즉, 새롭게 생성된 어드레스에 포함된 어드레스들 중 타겟 워드 라인과 인접한 워드 라인에 대응하는 어드레스가 출력됨으로써, 인접한 워드 라인의 메모리 셀들에 최하위 페이지 데이터가 포기 프로그램(FOGGY)될 수 있다.
S1407 단계에서, 메모리 장치는 리커버리 동작을 수행할 수 있다. 리커버리 동작은 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 프로그램된 데이터를 리드하는 동작일 수 있다.
본 발명에서, 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터가 연속적으로 수신되고, 최하위 페이지 데이터가 다시 수신되지 않기 때문에, 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 프로그램된 최하위 페이지 데이터를 리드하고, 리드된 데이터와 중간 페이지 데이터 및 최상위 페이지 데이터를 조합하여 포기-파인 프로그램(foggy-fine) 동작이 수행될 데이터가 생성될 수 있다.
S1409 단계에서, 메모리 장치는 타겟 워드 라인의 메모리 셀들을 프로그램할 수 있다. 이 때, 수행되는 프로그램 동작은 파인 프로그램(FINE) 동작이고, 프로그램 되는 데이터는 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 조합한 데이터일 수 있다. 즉, 새롭게 생성된 어드레스에 포함된 어드레스들 중 타겟 워드 라인에 대응하는 어드레스가 출력됨으로써, 타겟 워드 라인의 메모리 셀들에 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 조합한 데이터가 파인 프로그램(FINE)될 수 있다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 15를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(spin transfer torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
실시 예에서, 메모리 장치(2200)는 포기-파인 프로그램(foggy-fine) 동작을 수행할 수 있다. 포기-파인 프로그램(foggy-fine) 동작은 소거 상태(E)의 메모리 셀들에 최하위 페이지 데이터가 프로그램된 후, 포기 프로그램(foggy) 동작 및 파인 프로그램(fine) 동작을 통해, 메모리 셀들을 목표 프로그램 상태로 프로그램하는 동작일 수 있다.
메모리 장치(2200)가 포기-파인 프로그램(foggy-fine) 동작 시, 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터가 연속적으로 수신될 수 있다. 이 후, 메모리 장치(2200)는 타겟 워드 라인과 인접한 워드 라인에 최하위 페이지 데이터를 포기 프로그램(foggy)할 수 있다.
실시 예에서, 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 최하위 페이지 데이터가 프로그램되면, 메모리 장치(2200)는 인접한 워드 라인의 메모리 셀들에 프로그램된 최하위 페이지 데이터를 리드하는 리커버리 동작을 수행할 수 있다. 리커버리 동작에 의해 최하위 페이지 데이터가 리드되면, 메모리 장치(2200)는 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 조합한 새로운 데이터를 생성할 수 있다.
새로운 데이터가 생성되면, 메모리 장치(2200)는 조합된 새로운 데이터를 타겟 워드 라인에 파인 프로그램(fine)할 수 있다.
위에서 설명된 포기-파인 프로그램(foggy-fine) 시, 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터가 연속적으로 수신되고, 인접한 워드 라인의 메모리 셀들에 먼저 포기 프로그램(foggy) 동작이 수행된 후 타겟 워드 라인의 메모리 셀들에 파인 프로그램(fine) 동작이 수행됨으로써, 각 다이에서 파인 프로그램(fine) 동작이 완료된 후 다시 프로그램될 데이터를 수신하는데 소모되는 시간이 단축될 수 있다. 즉, 하나의 비지 구간을 통해, 포기 프로그램(foggy), 리커버리 및 파인 프로그램(fine) 동작이 수행됨으로써, 병목 현상이 발생되지 않거나 또는 감소될 수 있다.
또한, 타겟 워드 라인이 아닌 인접한 워드 라인에 대한 리커버리 동작을 수행함으로써 연속적으로 데이터를 프로그램하는데 따른 열화도 방지될 수 있다. 나아가, 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 먼저 프로그램 동작이 수행됨으로써, 간섭 현상도 방지될 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)은 각각 포기-파인 프로그램(foggy-fine) 동작을 수행할 수 있다. 포기-파인 프로그램(foggy-fine) 동작은 소거 상태(E)의 메모리 셀들에 최하위 페이지 데이터가 프로그램된 후, 포기 프로그램(foggy) 동작 및 파인 프로그램(fine) 동작을 통해, 메모리 셀들을 목표 프로그램 상태로 프로그램하는 동작일 수 있다.
복수의 플래시 메모리들(3221~322n)이 포기-파인 프로그램(foggy-fine) 동작 시, 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터가 연속적으로 수신될 수 있다. 이 후, 복수의 플래시 메모리들(3221~322n)은 타겟 워드 라인과 인접한 워드 라인에 최하위 페이지 데이터를 포기 프로그램(foggy)할 수 있다.
실시 예에서, 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 최하위 페이지 데이터가 프로그램되면, 복수의 플래시 메모리들(3221~322n)은 인접한 워드 라인의 메모리 셀들에 프로그램된 최하위 페이지 데이터를 리드하는 리커버리 동작을 수행할 수 있다. 리커버리 동작에 의해 최하위 페이지 데이터가 리드되면, 복수의 플래시 메모리들(3221~322n)은 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 조합한 새로운 데이터를 생성할 수 있다.
새로운 데이터가 생성되면, 복수의 플래시 메모리들(3221~322n)은 조합된 새로운 데이터를 타겟 워드 라인에 파인 프로그램(fine)할 수 있다.
위에서 설명된 포기-파인 프로그램(foggy-fine) 시, 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터가 연속적으로 수신되고, 인접한 워드 라인의 메모리 셀들에 먼저 포기 프로그램(foggy) 동작이 수행된 후 타겟 워드 라인의 메모리 셀들에 파인 프로그램(fine) 동작이 수행됨으로써, 각 다이에서 파인 프로그램(fine) 동작이 완료된 후 다시 프로그램될 데이터를 수신하는데 소모되는 시간이 단축될 수 있다. 즉, 하나의 비지 구간을 통해, 포기 프로그램(foggy), 리커버리 및 파인 프로그램(fine) 동작이 수행됨으로써, 병목 현상이 발생되지 않거나 또는 감소될 수 있다.
또한, 타겟 워드 라인이 아닌 인접한 워드 라인에 대한 리커버리 동작을 수행함으로써 연속적으로 데이터를 프로그램하는데 따른 열화도 방지될 수 있다. 나아가, 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 먼저 프로그램 동작이 수행됨으로써, 간섭 현상도 방지될 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
실시 예에서, 스토리지 모듈(4400)은 각각 포기-파인 프로그램(foggy-fine) 동작을 수행할 수 있다. 포기-파인 프로그램(foggy-fine) 동작은 소거 상태(E)의 메모리 셀들에 최하위 페이지 데이터가 프로그램된 후, 포기 프로그램(foggy) 동작 및 파인 프로그램(fine) 동작을 통해, 메모리 셀들을 목표 프로그램 상태로 프로그램하는 동작일 수 있다.
스토리지 모듈(4400)이 포기-파인 프로그램(foggy-fine) 동작 시, 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터가 연속적으로 수신될 수 있다. 이 후, 스토리지 모듈(4400)은 타겟 워드 라인과 인접한 워드 라인에 최하위 페이지 데이터를 포기 프로그램(foggy)할 수 있다.
실시 예에서, 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 최하위 페이지 데이터가 프로그램되면, 스토리지 모듈(4400)은 인접한 워드 라인의 메모리 셀들에 프로그램된 최하위 페이지 데이터를 리드하는 리커버리 동작을 수행할 수 있다. 리커버리 동작에 의해 최하위 페이지 데이터가 리드되면, 스토리지 모듈(4400)은 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 조합한 새로운 데이터를 생성할 수 있다.
새로운 데이터가 생성되면, 스토리지 모듈(4400)은 조합된 새로운 데이터를 타겟 워드 라인에 파인 프로그램(fine)할 수 있다.
위에서 설명된 포기-파인 프로그램(foggy-fine) 시, 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터가 연속적으로 수신되고, 인접한 워드 라인의 메모리 셀들에 먼저 포기 프로그램(foggy) 동작이 수행된 후 타겟 워드 라인의 메모리 셀들에 파인 프로그램(fine) 동작이 수행됨으로써, 각 다이에서 파인 프로그램(fine) 동작이 완료된 후 다시 프로그램될 데이터를 수신하는데 소모되는 시간이 단축될 수 있다. 즉, 하나의 비지 구간을 통해, 포기 프로그램(foggy), 리커버리 및 파인 프로그램(fine) 동작이 수행됨으로써, 병목 현상이 발생되지 않거나 또는 감소될 수 있다.
또한, 타겟 워드 라인이 아닌 인접한 워드 라인에 대한 리커버리 동작을 수행함으로써 연속적으로 데이터를 프로그램하는데 따른 열화도 방지될 수 있다. 나아가, 타겟 워드 라인과 인접한 워드 라인의 메모리 셀들에 먼저 프로그램 동작이 수행됨으로써, 간섭 현상도 방지될 수 있다.
50: 저장 장치
100: 메모리 장치
150: 어드레스 제어부
170: 프로그램 제어부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 페이지들;
    상기 복수의 페이지들 중 선택된 페이지와 인접한 페이지에 대한 제1 프로그램 동작 및 상기 선택된 페이지에 대한 제2 프로그램 동작을 수행하는 주변 회로; 및
    상기 제1 프로그램 동작 및 상기 제2 프로그램 동작 시,
    메모리 컨트롤러로부터 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 순차적으로 수신한 후, 상기 인접한 페이지에 상기 최하위 페이지 데이터를 프로그램하는 상기 제1 프로그램 동작 및
    상기 인접한 페이지에 프로그램된 상기 최하위 페이지 데이터, 상기 중간 페이지 데이터 및 상기 최상위 페이지 데이터를 상기 선택된 페이지에 프로그램하는 상기 제2 프로그램 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 주변 회로는,
    레디 비지 신호가 하이 상태에서 로우 상태로 변경될 때 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작을 개시하고, 상기 레디 비지 신호가 상기 로우 상태에서 다시 상기 하이 상태로 변경될 때 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작을 종료하는 것을 특징으로 하는 메모리 장치.
  3. 제 1항에 있어서, 상기 제어 로직은,
    상기 선택된 어드레스에 대응하는 타겟 어드레스와 인접한 어드레스 및 상기 타겟 어드레스를 결합한 새로운 어드레스를 생성하는 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서, 상기 제어 로직은,
    상기 제1 프로그램 동작이 수행된 후, 상기 선택된 페이지와 인접한 페이지를 리드하는 리커버리 동작이 수행되도록 상기 주변 회로를 제어하는 것을 특징으로 하는 메모리 장치.
  5. 제 4항에 있어서, 상기 제어 로직은,
    상기 리커버리 동작에 따라 리드된 데이터, 상기 중간 페이지 데이터 및 상기 최상위 페이지 데이터를 조합한 새로운 데이터를 생성하는 것을 특징으로 하는 메모리 장치.
  6. 제 5항에 있어서, 상기 제어 로직은,
    상기 새로운 데이터를 상기 선택된 페이지에 프로그램하도록 상기 주변 회로를 제어하는 것을 특징으로 하는 메모리 장치.
  7. 복수의 페이지들;
    상기 복수의 페이지들 중 선택된 페이지에 대한 제1 및 제2 프로그램 동작을 수행하는 주변 회로; 및
    상기 제1 및 제2 프로그램 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치에 있어서,
    상기 제어 로직은:
    상기 제1 및 제2 프로그램 동작이 수행되는 타겟 어드레스를 기초로 새로운 어드레스를 생성하는 어드레스 제어부; 및
    상기 새로운 어드레스를 기초로 상기 제1 및 제2 프로그램 동작이 수행되도록 동작 신호를 출력하는 프로그램 제어부;를 포함하는 메모리 장치.
  8. 제 7항에 있어서, 상기 주변 회로는,
    상기 제1 및 제2 프로그램 동작 시, 상기 선택된 페이지에 최하위 페이지 데이터를 프로그램하는 상기 제1 프로그램 동작 및 상기 선택된 페이지에 상기 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 프로그램하는 상기 제2 프로그램 동작을 수행하는 메모리 장치.
  9. 제 8항에 있어서, 상기 어드레스 제어부는,
    상기 타겟 어드레스와 인접한 어드레스 및 상기 타겟 어드레스를 결합한 새로운 어드레스를 생성하는 것을 특징으로 하는 메모리 장치.
  10. 제 9항에 있어서, 상기 프로그램 제어부는,
    상기 어드레스 제어부로부터 상기 새로운 어드레스를 수신하고, 상기 새로운 어드레스에 포함된 상기 타겟 어드레스와 인접한 어드레스에 대응하는 메모리 셀들에 상기 제1 프로그램 동작을 수행하도록 동작 신호를 출력하는 메모리 장치.
  11. 제 10항에 있어서, 상기 프로그램 제어부는,
    상기 타겟 어드레스와 인접한 어드레스에 대응하는 메모리 셀들에 프로그램된 데이터를 리드하도록 상기 동작 신호를 출력하는 메모리 장치.
  12. 제 11항에 있어서, 상기 프로그램 제어부는,
    상기 리드된 데이터, 상기 중간 페이지 데이터 및 상기 최상위 페이지 데이터를 조합한 새로운 데이터를 생성하는 메모리 장치.
  13. 제 12항에 있어서, 상기 프로그램 제어부는,
    상기 새로운 데이터를 기초로 상기 타겟 어드레스에 대응하는 메모리 셀들에 상기 제2 프로그램 동작을 수행하도록 동작 신호를 출력하는 메모리 장치.
  14. 복수의 페이지들 중 선택된 페이지에 대한 제1 및 제2 프로그램 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 순차적으로 수신하는 단계;
    상기 선택된 페이지와 인접한 페이지에 상기 최하위 페이지 데이터를 프로그램하는 상기 제1 프로그램 동작을 수행하는 단계;
    상기 선택된 페이지와 인접한 페이지에 프로그램된 데이터를 리드하는 리커버리 단계; 및
    상기 선택된 페이지에 상기 최하위 페이지 데이터, 상기 중간 페이지 데이터 및 상기 최상위 페이지 데이터를 조합하여 생성된 데이터를 프로그램하는 상기 제2 프로그램 동작을 수행하는 단계;를 포함하는 메모리 장치의 동작 방법.
  15. 제 14항에 있어서,
    상기 제1 프로그램 동작을 수행하는 단계, 상기 리커버리 단계 및 상기 제2 프로그램 동작을 수행하는 단계는 레디 비지 신호가 하이 상태에서 로우 상태로 변경될 때부터 상기 레디 비지 신호가 상기 로우 상태에서 다시 상기 하이 상태로 변경될 때까지 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 제 14항에 있어서,
    상기 메모리 컨트롤러로부터 상기 최하위 페이지 데이터, 상기 중간 페이지 데이터 및 상기 최상위 페이지 데이터를 수신하기 전, 상기 선택된 페이지와 인접한 페이지에 대응하는 어드레스 및 상기 선택된 페이지에 대응하는 어드레스를 조합한 새로운 어드레스를 생성하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 제1 프로그램 동작을 수행하는 단계에서,
    상기 새로운 어드레스에 포함된 상기 선택된 페이지와 인접한 페이지에 대응하는 어드레스에 상기 최하위 페이지 데이터를 프로그램하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  18. 제 16항에 있어서, 상기 제2 프로그램 동작을 수행하는 단계에서,
    상기 새로운 어드레스에 포함된 상기 선택된 페이지에 대응하는 어드레스에 상기 조합하여 생성된 데이터를 프로그램하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  19. 제 14항에 있어서, 상기 제1 프로그램 동작을 수행하는 단계에서,
    상기 최하위 페이지 데이터, 상기 중간 페이지 데이터 및 상기 최상위 페이지 데이터가 모두 수신된 후에 개시되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제 14항에 있어서, 상기 제2 프로그램 동작을 수행하는 단계에서,
    상기 리커버리 단계에서 리드된 데이터, 상기 중간 페이지 데이터 및 상기 최상위 페이지 데이터를 조합하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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